JP2014042382A - スイッチングモジュール - Google Patents

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Abstract

【課題】パワーカードＰＷＣの端子とドライブユニットＤＵとをコネクタを介して接続する場合であっても、スイッチング素子Ｓ￥＃がオン状態に固定される事態を回避すること。
【解決手段】パワーカードＰＷＣのゲート端子Ｇは、電位差保持用抵抗体５２を介してスイッチング素子Ｓ￥＃のゲートに接続されている。また、ケルビンエミッタ端子ＫＥとゲート端子Ｇとの間には、プルダウン用抵抗体５４が接続されている。電位保持用抵抗体５２およびゲート間の電圧が比較器５０の反転入力端子に印加され、プルダウン用抵抗体５４の電圧降下がフィルタ用抵抗体５６およびコンデンサ５８を備えるＲＣ回路を介して比較器５０の非反転入力端子に印加される。比較器５０の出力端子は、電位差保持用抵抗体５２およびゲート間に接続される。
【選択図】 図２

Description

本発明は、電流の流通経路の一方の端部側にある基準端子と開閉制御端子との電位差に応じて前記流通経路が開閉されるスイッチング素子を備えるスイッチングモジュールに関する。
たとえば下記特許文献１には、主機としてのモータジェネレータに接続されるインバータについて、これを構成するスイッチング素子のそれぞれの駆動回路を同一の半導体基板上に形成するものも提案されている。ここで、インバータを構成するスイッチング素子は、冷却装置内に搭載され、ゲート端子等、駆動回路に接続される端子が半導体基板上に延びている。そして、それら端子が半導体基板上の駆動回路に接続されている。
特開２０１２−１００４６１号公報
ところで、上記スイッチング素子の端子と半導体基板上の駆動回路とをハンダで接続する場合にあっては、スイッチング素子自体は正常であるものの半導体基板の劣化が生じる場合等において、半導体基板とともにスイッチング素子までも取り替える必要が生じる。これは、スイッチング素子の端子が半導体基板にハンダ付けされているためである。これに対し、スイッチング素子の端子をコネクタ等を介して駆動回路に接続し、このコネクタが端子と導体とを接触させる構成とするなら、半導体基板の取替えに際しても、冷却装置に搭載されたスイッチング素子自体は、取り替える必要が生じない。
ただし、この場合、フレッティングコロージョンによって端子とコネクタの導体との導通不良が生じるおそれがある。特に、スイッチング素子がオン状態のときに導通不良が生じる場合、スイッチング素子をオフ状態とすることができない。このため、インバータの逆側のアームがオン操作されることで、上下アームを短絡する電流が流れ、ひいてはスイッチング素子の信頼性の低下を招くおそれがある。
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路の一方の端部側にある基準端子と開閉制御端子との電位差に応じて前記流通経路が開閉されるスイッチング素子を備える新たなスイッチングモジュールを提供することにある。
以下、上記課題を解決するための手段、およびその作用効果について記載する。
請求項１記載の発明は、電流の流通経路の一方の端部側にある基準端子（ＫＥ）と開閉制御端子（Ｇ）との電位差に応じて前記流通経路が開閉されるスイッチング素子（Ｓ￥＃）と、前記開閉制御端子と外部との電気的な接続に関し導通不良が生じているか否かを判断する判断手段（５０）と、前記判断手段によって導通不良と判断される場合、前記スイッチング素子を強制的にオフ操作すべく、前記電位差の絶対値を低減させる電位差低減手段（５０）と、を備える。
上記発明では、電位差低減手段を備えることで、上記導通不良に起因してスイッチング素子がオン状態のまま維持される事態を好適に回避することができる。
なお、本発明にかかる以下の代表的な実施形態に関する概念の拡張については、代表的な実施形態の後の「その他の実施形態」の欄に記載してある。
第１の実施形態にかかるシステム構成図。 同実施形態にかかるドライブユニットおよびパワーカードの構成を示す回路図。 同実施形態にかかるパワーカードの基板への接続手法を示す断面図。 同実施形態の動作を示すタイムチャート。 第２の実施形態にかかる保護回路の構成を示す回路図。 第３の実施形態にかかる保護回路の構成を示す回路図。 第４の実施形態にかかる保護回路の構成を示す回路図。
＜第１の実施形態＞
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続される電力変換回路の駆動装置に適用した第１の実施形態について、図面を参照しつつ説明する。
図１に示すモータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、インバータＩＮＶ、および昇圧コンバータＣＮＶを介して高電圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＮＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。そして、スイッチング素子Ｓｃｐ，Ｓｃｎのオン・オフによって、高電圧バッテリ１２の電圧（例えば百Ｖ以上）を所定の電圧（例えば「６６６Ｖ」）を上限として昇圧するものである。一方、インバータＩＮＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。これらスイッチング素子Ｓ￥＃（￥＝ｕ，ｖ，ｗ，ｃ；＃＝ｐ，ｎ）として、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、ダイオードＤ￥＃が逆並列に接続されている。
制御装置１８は、低電圧バッテリ１６を電源とする制御装置である。制御装置１８は、モータジェネレータ１０を制御対象とし、その制御量を所望に制御すべく、インバータＩＮＶや昇圧コンバータＣＮＶを操作する。詳しくは、昇圧コンバータＣＮＶのスイッチング素子Ｓｃｐ，Ｓｃｎを操作すべく、操作信号ｇｃｐ、ｇｃｎをドライブユニットＤＵに出力する。また、インバータＩＮＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作すべく、操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライブユニットＤＵに出力する。ここで、高電位側の操作信号ｇ￥ｐと、対応する低電位側の操作信号ｇ￥ｎとは、互いに相補的な信号となっている。換言すれば、高電位側のスイッチング素子Ｓ￥ｐと、対応する低電位側のスイッチング素子Ｓ￥ｎとは、交互にオン状態とされる。なお、高電位側のスイッチング素子Ｓ￥ｐおよび低電位側のスイッチング素子Ｓ￥＃のいずれか一方がオン且つ他方がオフの状態から、いずれか一方がオフ且つ他方がオンの状態に切り替えるに際しては、双方がオフ状態となる期間が設けられる。この期間は、デッドタイムＤＴの長さを有する。
なお、スイッチング素子Ｓ￥＃の付近にはその温度を検出するための感温ダイオードＳＤが配置されており、感温ダイオードＳＤの両端子は、ドライブユニットＤＵに接続されている。また、スイッチング素子Ｓ￥＃のゲートおよびエミッタ間には、保護回路ＤＣが接続されている。
上記高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ１６を備える低電圧システムとは、基準電位が相違するものである。すなわち、たとえば高電圧バッテリ１２の正極電位および負極電位の中央値を車体電位として且つ低電圧バッテリ１６の負極電位を車体電位とする等、高電圧バッテリ１２の負極電位と低電圧バッテリ１６の負極電位とが互いに相違する設定となっている。そして、これら両システム間での信号の授受は、例えばフォトカプラ等の絶縁通信手段を備えるインターフェース１４を介して行われる。
図２に、上記ドライブユニットＤＵや保護回路ＤＣの構成を示す。
図示されるように、スイッチング素子Ｓ￥＃、感温ダイオードＳＤ、および保護回路ＤＣは、スイッチングモジュール（パワーカードＰＷＣ）に収容され、パッケージングされている。パワーカードＰＷＣは、スイッチング素子Ｓ￥＃の開閉制御端子（ゲート）に接続されるゲート端子Ｇや、センス端子ＳＥ、ケルビンエミッタ端子ＫＥ、感温ダイオードＳＤのアノードおよびカソードのそれぞれに接続されるアノード端子Ａおよびカソード端子Ｋを備える。ここで、センス端子ＳＥは、スイッチング素子Ｓ￥＃の開閉する流通経路（コレクタおよびエミッタ間の電気経路）に流れる電流（コレクタ電流）と相関を有する微少電流を出力するものである。
一方、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２０を備えている。ドライブＩＣ２０は、直流電圧源２２を備えている。直流電圧源２２は、定電流源２４、充電用スイッチング素子２６、および端子Ｔ１を介してパワーカードＰＷＣのゲート端子Ｇに接続されている。
ゲート端子Ｇは、放電用抵抗体２８を介してドライブＩＣ２０の端子Ｔ２に接続されている。端子Ｔ２には、放電用スイッチング素子３０を介して端子Ｔ３が接続されている。端子Ｔ３は、パワーカードＰＷＣのケルビンエミッタ端子ＫＥに接続されている。
上記充電用スイッチング素子２６や、放電用スイッチング素子３０は、ドライブＩＣ２０内の駆動制御部３２によって操作される。駆動制御部３２は、端子Ｔ４を介して入力される上記操作信号ｇ￥＃に基づき、充電用スイッチング素子２６と放電用スイッチング素子３０とを相補的にオン・オフすることでスイッチング素子Ｓ＊＃を駆動する。すなわち、操作信号ｇ￥＃がオン操作指令となることで、充電用スイッチング素子２６をオンして且つ放電用スイッチング素子３０をオフする。また、操作信号ｇ￥＃がオフ操作指令となることで、充電用スイッチング素子２６をオフして且つ放電用スイッチング素子３０をオンする。
上記センス端子ＳＥは、抵抗体４０を介してケルビンエミッタ端子ＫＥに接続されている。これにより、センス端子ＳＥから出力される電流によって抵抗体４０に電圧降下が生じるため、抵抗体４０による電圧降下量（センス電圧Ｖｓｅ）を、スイッチング素子Ｓ￥＃のコレクタ電流の検出信号とすることができる。
そして、駆動制御部３２では、端子Ｔ５を介して入力されるセンス電圧Ｖｓｅに基づき、スイッチング素子Ｓ￥＃の電流量が許容上限値を超えるか否かを監視する。そして許容上限値を超えると判断される場合、充電用スイッチング素子２６をオフし、スイッチング素子Ｓ￥＃を強制的にオフ操作するなどして、これに対処する。
上記パワーカードＰＷＣのカソード端子Ｋは、端子Ｔ７を介して端子Ｔ３に接続されている。これにより、感温ダイオードＳＤのカソード側は、スイッチング素子Ｓ￥＃のエミッタと同電位とされる。一方、パワーカードＰＷＣのアノード端子Ａは、端子Ｔ６を介して定電流源３６に接続されている。定電流源３６は、直流電圧源３４を電源とするものである。また、定電流源３６は、感温ダイオードＳＤに流れる順方向電流が一定の場合、感温ダイオードＳＤの電圧降下ＶＦと温度との間に相関があることに鑑み、感温ダイオードＳＤの電圧降下ＶＦを温度検出に利用するための検出用電源である。
上記ドライブユニットＤＵとパワーカードＰＷＣの端子との接続は、図３に示すコネクタ６２を介して行われる。すなわち、上記ドライブユニットＤＵは、半導体基板６０に実装されるものであり、パワーカードＰＷＣの上記端子は、半導体基板６０を貫いてコネクタ６２に挿入される。コネクタ６２は、図中、左側に拡大図にて示すように、導体６２ａ、６２ｂを備えている。そして、導体６２ｂは、弾性を有し、パワーカードＰＷＣの端子（図では、ゲート端子Ｇを例示）との接触面の法線方向に力Ｆを及ぼすものである。これにより、パワーカードＰＷＣの端子と導体６２ａ，６２ｂとの間には、導体６２ａ，６２ｂのそれぞれとの接触面の法線方向の力が加わることとなる。ちなみに、パワーカードＰＷＣのうち流通経路の両端部（コレクタおよびエミッタ）は、パワーカードＰＷＣの上記端子とは逆側に延びており、図示しないバスバ等に接続される。
本実施形態では、パワーカードＰＷＣの端子とドライブユニットＤＵとの接続にハンダを用いない。これは、半導体基板６０の劣化時等において、パワーカードＰＷＣの取替えを回避するためのものである。これにより、半導体基板６０を取り替える必要が生じる場合であっても、パワーカードＰＷＣとこれが搭載される冷却装置とについては、取り替えることなく利用することができる。
ただし、この場合、上記コネクタ６２の導体６２ａ，６２ｂとパワーカードＰＷＣの端子との接触面にフレッティングコロージョン等に起因した酸化膜が生じる場合、導体６２ａ，６２ｂとパワーカードＰＷＣの端子との導通不良が生じるおそれがある。ここで、スイッチング素子Ｓ￥＃がオン状態であるときにゲート端子Ｇやケルビンエミッタ端子ＫＥと導体６２ａ，６２ｂとの間に導通不良が生じる場合、スイッチング素子Ｓ￥＃をオフ状態とすることができなくなる。
そこで本実施形態では、パワーカードＰＷＣ内に保護回路ＤＣを備えてこれに対処する。次にこれについて詳述する。
図２に示されるように、保護回路ＤＣは、比較器５０を備えている。比較器５０は、大きくは、ゲート端子Ｇおよびスイッチング素子Ｓ￥＃のゲート間に接続された電位差保持用抵抗体５２の両端の電位差を比較するものである。詳しくは、ゲート端子Ｇおよびケルビンエミッタ端子ＫＥ間には、プルダウン用抵抗体５４が接続されている。そして、プルダウン用抵抗体５４の電圧降下が、フィルタ用抵抗体５６およびコンデンサ５８からなるＲＣ回路を介して比較器５０の非反転入力端子に印加され、比較器５０の反転入力端子には、電位差保持用抵抗体５２およびスイッチング素子Ｓ￥＃のゲート間の電圧が印加される。そして、比較器５０の出力電圧Ｖｃｍｐは、電位差保持用抵抗体５２およびゲート間に出力される。
ここで、比較器５０は、その電源端子が、電位差保持用抵抗体５２およびゲート間と、ケルビンエミッタ端子ＫＥとに接続されるものである。ただし、比較器５０として、本実施形態では、オープンコンレクタタイプのものを例示した。このため、非反転入力端子に印加される電圧Ｖ＋が反転入力端子に印加される電圧Ｖ−よりも小さい場合、出力電圧Ｖｃｍｐが論理Ｌ（出力端子とケルビンエミッタ端子ＫＥとが導通される）となる一方、電圧Ｖ＋が電圧Ｖ−よりも大きい場合、比較器５０の出力端子は、ハイインピーダンス状態となる。
また、プルダウン用抵抗体５４は、ゲート端子Ｇやケルビンエミッタ端子ＫＥとコネクタ６２との間に導通不良が生じる場合、ゲート端子Ｇの電位をケルビンエミッタ端子ＫＥの電位にプルダウンするためのものである。プルダウン用抵抗体５４の抵抗値は、定電流源２４の出力電流がプルダウン用抵抗体５４に流れることに起因してゲート電圧の上昇速度の制御性に影響を及ぼさない程度に大きくすることが望ましい。
こうした構成によれば、スイッチング素子Ｓ￥＃が定常的にオン状態となっているときに上記導通不良が生じると、ゲート端子Ｇおよびケルビンエミッタ端子ＫＥ間の電位差が、直流電圧源２２の端子電圧から、ゲート電圧Ｖｇｅを電位差保持用抵抗体５２およびプルダウン用抵抗体５４によって分圧した値に低下する。この電位の低下は、コンデンサ５８の電圧の低下を介して比較器５０に伝わる。そしてこれにより、比較器５０の出力電圧Ｖｃｍｐが論理Ｌとなり、スイッチング素子Ｓ￥＃のゲートから電荷が放電される。このため、スイッチング素子Ｓ￥＃を強制的にオフ状態とすることができる。
図４に、本実施形態の動作を示す。
図中、「通常時」は、上記導通不良が生じない場合において、操作信号ｇ￥＃がオン操作指令からオフ操作指令に切り替わる場合を示している。この場合、操作信号ｇ￥＃がオフ操作指令に切り替わることで、先の図２に示した放電用スイッチング素子３０がオン操作され、ゲート端子Ｇが、放電用抵抗体２８および放電用スイッチング素子３０を介してケルビンエミッタ端子ＫＥに接続される。このため、スイッチング素子Ｓ￥＃のゲートの電荷が放電され、ゲート電圧Ｖｇｅが低下する。この際、コンデンサ５８の充電電圧Ｖｃの低下速度は、ゲート電圧Ｖｇｅの低下速度よりも小さくなっている。したがって、比較器５０の出力端子は、ハイインピーダンス状態となる。これは、導通不良が生じていない場合、放電用抵抗体２８の抵抗値によって調整された速度でゲートの電荷を放電するための設定である。この設定は、フィルタ用抵抗体５６を備えることで実現される。なお、フィルタ用抵抗体５６およびコンデンサ５８は、本実施形態において、制限手段を構成する。
図中、「導通不良時」は、操作信号ｇ￥＃がオン操作指令となっているときに上記導通不良が生じた場合を示している。この場合、ゲート電圧Ｖｇｅよりも、電位差保持用抵抗体５２およびプルダウン用抵抗体５４間の電位の方が低くなる。したがって、比較器５０の出力電圧Ｖｃｍｐが論理Ｌとなる。ここで、仮に、比較器５０の出力電圧Ｖｃｍｐが論理Ｌとなる状態が継続すると仮定すると、ゲート電圧Ｖｇｅが急速に低下することとなる。しかし、実際には、ゲート電圧Ｖｇｅがコンデンサ５８の充電電圧Ｖｃ以下となることで比較器５０の出力端子がハイインピーダンスとなる。このため、ゲート電圧Ｖｇｅがミラー電圧となるまでは、ゲート電圧Ｖｇｅは、コンデンサ５８の充電電圧Ｖｃの低下に追従する。その後、ミラー期間となることで、ゲート電圧Ｖｇｅは一定となるものの、コンデンサ５８の充電電圧Ｖｃは低下し続ける。このため、ミラー期間以降、比較器５０の出力電圧Ｖｃｍｐが継続して論理Ｌとなる。なお、図では、ゲート電圧Ｖｇｅが低下していく途中で、操作信号ｇ￥＃がオフ操作指令に切り替わった場合を示している。この場合であっても、ゲートの放電経路としては、電位差保持用抵抗体５２およびプルダウン用抵抗体５４を備える経路のみとなるため、ゲート電圧Ｖｇｅよりも、電位差保持用抵抗体５２およびプルダウン用抵抗体５４間の電位の方が低くなる。
なお、比較器５０の出力電圧Ｖｃｍｐが論理Ｌとなってからスイッチング素子Ｓ￥＃
がオフ状態となるまでの所要時間は、デッドタイムＤＴ以下となるようにすることが望ましい。
図中、「オン操作時」は、上記導通不良が生じない場合において、操作信号ｇ￥＃がオフ操作指令からオン操作指令に切り替わる場合を示している。この場合、ゲート電圧Ｖｇｅが上昇する速度よりもコンデンサ５８の充電電圧Ｖｃの上昇速度の方が大きくなっている。これは、比較器５０の出力端子をハイインピーダンス状態とするための設定である。これは、フィルタ用抵抗体５６の抵抗値およびコンデンサ５８の静電容量によって調整することができる。
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）ゲート電圧Ｖｇｅよりもゲート端子Ｇ側の電圧の方が低いことに基づき、ゲートを強制的に放電させた。これにより、パワーカードＰＷＣとコネクタ６２との間に導通不良が生じている場合であっても、スイッチング素子Ｓ￥＃をオフ状態とすることができる。
（２）導通不良が生じていない場合、放電用スイッチング素子３０がオン状態とされることによるゲート電圧Ｖｇｅの低下速度の方が、コンデンサ５８の充電電圧Ｖｃの低下速度よりも大きくなるようにした。これにより、スイッチング素子Ｓ￥＃のゲートの放電速度を、保護回路ＤＣによる干渉を回避しつつ放電用抵抗体２８によって定めることができる（制限手段）。
（３）ゲート電圧Ｖｇｅよりもゲート端子Ｇ側の電圧の方が低いか否かに応じて電位差低減手段としての比較器５０の出力電圧Ｖｃｍｐが変化するようにした。これにより、導通不良が生じたと判断された後であっても、その後導通不良が解消する場合には、通常の動作を行うことができる（通常処理復帰手段）。
（４）パワーカードＰＷＣの端子の表面の法線方向に力が加わるようにしてコネクタ６２の導体６２ａ，６２ｂと接触させ、これにより、パワーカードＰＷＣとコネクタ６２の導体６２ａ，６２ｂとの接続とした。この場合、パワーカードＰＷＣと導体６２ａ，６２ｂとの導通不良が生じる懸念があるため、保護回路ＤＣの利用価値が特に大きい。
（５）比較器５０として、オープンコレクタタイプのものを用いた。これにより、スイッチング素子Ｓ￥＃のゲートを充電する速度に保護回路ＤＣが及ぼす影響を好適に低減することができる。
＜第２の実施形態＞
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
上記第１の実施形態によれば、導通不良時において、ゲート電圧Ｖｇｅがミラー電圧よりも低下するに際しては、ゲート電圧Ｖｇｅの低下速度が大きくなった。しかし、スイッチング素子Ｓ￥＃の流通経路を流れる電流（コレクタ電流Ｉｃ）が減少するのがミラー期間後であることに鑑みれば、これは、コレクタ電流の減少速度が過度に大きくなる懸念があることを意味する。そこで本実施形態では、図５に示すように、比較器５０の出力端子とスイッチング素子Ｓ￥＃のゲートとの間に速度調整用抵抗体７０を備える。
なお、図５において、先の図２に示した部材に対応するものについては、便宜上同一の符号を付している。
＜第３の実施形態＞
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
図６に、本実施形態にかかる保護回路ＤＣの回路構成を示す。なお、図６において、先の図２に示した部材に対応するものについては、便宜上同一の符号を付している。
本実施形態では、オープンコレクタタイプの比較器５０に代えて、論理Ｈとして自身の電源電圧を出力する比較器５０ａを備える。また、スイッチング素子Ｓ￥＃の開閉制御端子（ゲート）および基準端子（エミッタ）間に、ＰチャネルＭＯＳ電界効果トランジスタ（低減用スイッチング素子７２）および低減用抵抗体７４の直列接続体を備える。そして、低減用スイッチング素子７２のゲートに、比較器５０ａの出力電圧を印加する。
こうした構成によれば、比較器５０ａの非反転入力端子の電圧Ｖ＋が反転入力端子の電圧Ｖ−よりも低い場合、比較器５０ａの出力電圧Ｖｃｍｐが論理Ｌとなることから、低減用スイッチング素子７２がオン状態となる。これにより、低減用スイッチング素子７２を介してスイッチング素子Ｓ￥＃のゲートの電荷が放電される。
＜第４の実施形態＞
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
図７に、本実施形態にかかる保護回路ＤＣの回路構成を示す。なお、図７において、先の図２に示した部材に対応するものについては、便宜上同一の符号を付している。
図示されるように、本実施形態では、スイッチング素子Ｓ￥＃の開閉制御端子（ゲート）および基準端子（エミッタ）間に、ＰチャネルＭＯＳ電界効果トランジスタ（低減用スイッチング素子７２）および低減用抵抗体７４の直列接続体を備える。そして、低減用スイッチング素子７２のゲートに、プルダウン用抵抗体５４および電位差保持用抵抗体５２間の電圧（ゲート端子Ｇの電圧）を印加する。
この場合、スイッチング素子Ｓ￥＃および電位差保持用抵抗体５２間の電位よりもゲート端子Ｇの電圧が低下することで、低減用スイッチング素子７２がオン状態となる。これにより、ゲート端子ＧとドライブユニットＤＵとの導通不良が生じる場合、低減用スイッチング素子７２を介してスイッチング素子Ｓ￥＃のゲートの電荷が放電される。
ただし、本実施形態では、ゲート端子ＧとドライブユニットＤＵとの導通不良が生じていない場合であっても、操作信号ｇ￥＃がオフ操作指令となることで、ゲートの電荷は、放電用スイッチング素子３０のみならず、低減用スイッチング素子７２を介しても放電される。このため、放電用抵抗体２８の抵抗値は、低減用抵抗体７４の抵抗値を加味し、これら双方の合成抵抗が最適値となるように適合されることが望ましい。
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
「比較手段について」
上記実施形態では、比較器５０の電源を、開閉制御端子（電位差保持用抵抗体５２およびゲート間）としたが、これに限らない。たとえば、パワーカードＰＷＣのゲート端子Ｇから入力される電荷を蓄え、比較器５０の電源となる専用のコンデンサを備えてもよい。
比較手段自体が電位差低減手段となる構成において、オープンコレクタタイプのものは必須ではない。たとえば、上記第２の実施形態（図５）において、非反転入力端子の電圧Ｖ＋が反転入力端子の電圧Ｖ−よりも大きい場合に論理Ｈの電圧信号を出力するものを採用してもよい。ただし、この場合、比較手段の出力を考慮して定電流源２４の出力電流を設計する。
上記第３の実施形態（図６）において、出力端子およびスイッチング素子Ｓ￥＃のゲート間にプルアップ抵抗体を備えるとともに、比較器５０ａに代えてオープンコレクタタイプのものを用いてもよい。
電位差保持用抵抗体５２の両端のそれぞれの電位と基準電位（エミッタ電位）との差圧の大きさ同士を直接比較する手段に限らない。たとえば、電位差保持用抵抗体５２およびゲート間と、ケルビンエミッタ端子ＫＥとの電位差の分圧値と、パワーカードＰＷＣのゲート端子Ｇおよびケルビンエミッタ端子ＫＥとの電位差の分圧値との大小を比較する手段であってもよい。ここで、分圧は双方で同じ条件とすることが望ましいものの、これは必須ではない。すなわち、たとえば、パワーカードＰＷＣのゲート端子Ｇおよびケルビンエミッタ端子ＫＥとの電位差に対する分圧値の比率の方が、電位差保持用抵抗体５２およびゲート間とケルビンエミッタ端子ＫＥとの電位差に対する分圧値の比率よりも大きくしてもよい。この場合であっても、スイッチング素子Ｓ￥＃がオン状態にあるときにゲート端子Ｇの導通不良が生じる場合には、比較手段は、パワーカードＰＷＣのゲート端子Ｇおよびケルビンエミッタ端子ＫＥとの電位差の方が小さいと判断する設定が可能である。
「電位差低減手段について」
上記第３の実施形態（図６）において、比較器５０ａの反転入力端子および非反転入力端子に入力される信号を入れ替えるとともに、低減用スイッチング素子７２を、ＰチャネルＭＯＳ電界効果トランジスタに代えて、ＮチャネルＭＯＳ電界効果トランジスタとしてもよい。
「ＲＣフィルタについて」
たとえば、上記第２の実施形態（図５）において、フィルタ用抵抗体５６を削除してもよい。ただしこの場合、放電用スイッチング素子３０を介したゲートの放電に際して、速度調整用抵抗体７０および比較器５０を介した放電がなされることを考慮して、放電用抵抗体２８の抵抗値等を適合することが望ましい。
なお、上記実施形態のように、定電流源２４を備える場合には、フィルタ用抵抗体５６がなくても、ゲート充電時において、コンデンサ５８に突入電流が流れることはない。
「コンデンサ５８について」
たとえば、上記第２の実施形態（図５）において、フィルタ用抵抗体５６およびコンデンサ５８を備えるＲＣフィルタを削除してもよい。ただし、この場合、通常時であっても比較器５０によってゲートが放電されることに鑑み、放電用抵抗体２８の抵抗値や調整用抵抗体７０の抵抗値を適合する。
「判断手段について」
パワーカードＰＷＣのゲート端子Ｇおよびスイッチング素子Ｓ￥＃のゲート間の電気経路にパワーカードＰＷＣの外部から電圧が印加されているか否かに基づく導通不良の有無の判断手法としては、ゲートが充電されている期間において、電圧が印加されているか否かを判断するものに限らない。たとえば、上記第１の実施形態（図２）において、比較器５０の反転入力端子に電圧を印加するためのコンデンサを別途備え、このコンデンサの充電電圧が、操作信号ｇ￥＃のオン・オフの数周期の間は、その充電電圧を維持するものとしてもよい。
外部から電圧が印加されているか否かに基づき導通不良が生じているか否かを判断するものにも限らない。たとえば、ゲート端子Ｇおよびケルビンエミッタ端子ＫＥ間にコンデンサと抵抗体とを並列接続し、コンデンサの充電電圧が低下して且つその低下速度が小さい場合に導通不良と判断するものであってもよい。これは、放電用抵抗体２８および上記並列接続される抵抗体による放電経路を用いた場合と比較して、並列接続される抵抗体のみによる放電経路を用いる場合にコンデンサの充電電圧の低下速度が小さくなることに鑑みたものである。
「スイッチングモジュールについて」
パワーカードＰＷＣ内に、感温ダイオードＳＤを備えない構成であってもよい。また、センス端子ＳＥを備えないものであってもよい。
「接触手段（６２）の配置について」
半導体基板６０のうち、パワーカードＰＷＣとは逆側の面（部品面）に配置されるものに限らず、パワーカードＰＷＣ側の面に配置されるものであってもよい。また、導体６２ｂがパワーカードＰＷＣの端子の表面に力を及ぼす弾性体をかねる構成にも限らない。
「駆動回路の駆動対象とするスイッチング素子について」
ＩＧＢＴに限らない。たとえばＭＯＳ電界効果トランジスタであってもよい。ここで、Ｎチャネルのものを用いてもよいがＰチャネルのものを用いてもよい。この場合であっても、電流の流通経路（ソースおよびドレイン間）の開閉は、流通経路の一方の端部側にある基準端子（ソースと同電位の端子）に対する開閉制御端子（ゲート）の電位差の操作によってなされる。そして、開閉制御端子および、基準端子としてのソースと同電位の端子がドライブユニットＤＵに接続される。
Ｓ￥＃…スイッチング素子、ＰＷＣ…パワーカード（スイッチングモジュールの一実施形態）、ＤＣ…保護回路。

Claims (7)

  1. 電流の流通経路の一方の端部側にある基準端子（ＫＥ）と開閉制御端子（Ｇ）との電位差に応じて前記流通経路が開閉されるスイッチング素子（Ｓ￥＃）と、
    前記開閉制御端子と外部との電気的な接続に関し導通不良が生じているか否かを判断する判断手段（５０）と、
    前記判断手段によって導通不良と判断される場合、前記スイッチング素子を強制的にオフ操作すべく、前記電位差の絶対値を低減させる電位差低減手段（５０）と、
    を備えるスイッチングモジュール。
  2. 前記スイッチングモジュール（ＰＷＣ）は、外部の基板（６０）上に形成される駆動回路（ＤＵ）に接続されるものであり、
    前記開閉制御端子を前記駆動回路に接続するための電気経路を備え、
    前記判断手段は、前記電気経路に対する外部からの電圧の印加の有無に基づき、前記導通不良の有無を判断することを特徴とする請求項１記載のスイッチングモジュール。
  3. 前記判断手段は、前記電気経路を前記基準端子の電位にプルダウンするプルダウン用抵抗体（５４）と、前記電気経路のうち前記プルダウン用抵抗体との接続点よりも前記開閉制御端子側に設けられる電位差保持用抵抗体（５２）と、前記プルダウン用抵抗体の電圧降下の絶対値と、前記電位差保持用抵抗体および前記開閉制御端子間と前記基準端子との間の電位差の絶対値との大小を比較する比較手段（５０）と、を備え、
    前記電位差低減手段は、前記比較手段によって前記電位差の絶対値の方が大きいと判断されることに基づき、前記電位差の絶対値を低減させる処理を実行することを特徴とする請求項２記載のスイッチングモジュール。
  4. 前記判断手段によって前記導通不良が生じていると判断された後、該判断手段によって前記導通不良が生じていないと判断される場合、前記低減手段による前記電位差の絶対値を低減する処理を停止させる通常処理復帰手段を備えることを特徴とする請求項１〜３のいずれか１項に記載のスイッチングモジュール。
  5. 前記スイッチングモジュール（ＰＷＣ）は、外部の基板（６０）上に形成される駆動回路（ＤＵ）に接続されるものであり、
    前記駆動回路によって前記開閉制御端子および前記基準端子が接続される場合、前記判断手段および前記低減手段の協働でなされる前記電位差の絶対値を低減する処理の実行を制限する制限手段を備えることを特徴とする請求項１〜４のいずれか１項に記載のスイッチングモジュール。
  6. 前記プルダウン用抵抗体の電圧降下に応じて充電されるコンデンサ（５８）を備え、
    前記比較手段には、前記プルダウン用抵抗体の電圧降下として、前記コンデンサの充電電圧が入力され、
    前記スイッチング素子の操作信号に応じて前記駆動回路が前記スイッチング素子をオフ状態に切り替えることに伴う前記電位差の絶対値の低減速度が、前記コンデンサが前記プルダウン用抵抗体を介して放電することによる前記コンデンサの充電電圧の絶対値の低減速度よりも大きいことを特徴とする請求項３記載のスイッチングモジュール。
  7. 前記スイッチングモジュールは、基板上に形成される駆動回路に接続されるものであり、
    前記基板には、前記開閉制御端子の表面の法線方向に力が加わるようにして前記開閉制御端子に導体（６２ａ，６２ｂ）を接触させる接触手段（６２）が設けられ、
    前記導体は、前記駆動回路に接続され、
    前記開閉制御端子と前記駆動回路との接続は、前記接触手段による前記開閉制御端子と前記導体との接触とされることを特徴とする請求項１〜６のいずれか１項に記載のスイッチングモジュール。
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