JP2014038603A

JP2014038603A - 電源制御回路、及び信号処理回路

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Publication number: JP2014038603A
Application number: JP2013147161A
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Inventors: Hajime Tokunaga; 肇徳永
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-07-20
Filing date: 2013-07-15
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Abstract

【課題】消費電力を低減することができ、突然、電源供給が遮断した場合であっても、回路ブロックのデータの消滅を防止することができる信号処理回路を提供する。
【解決手段】電源と、プロセッサなどの回路ブロックとの間に、電源供給又は遮断を制御するための電源制御回路を設ける。電源制御回路は、回路ブロックへの電源供給または遮断を意図的に行うのみならず、突然、電源供給が遮断された場合に、回路ブロックのデータが消滅することを防止するために、電源の電位を保持することができる。電源制御回路によって保持された電源の電位を利用して、回路ブロックのデータを不揮発性の記憶装置に退避させることで、回路ブロックのデータが消滅することを防止することができる。このように、電源制御回路は、パワーゲーティング用のスイッチ、及び電源供給が突然遮断されてしまった場合に、電源の電位を保持するための回路として機能する。
【選択図】図１

Description

本発明は、電源の供給を停止してもデータの保持が可能な信号処理回路、またはその駆動方法に関する。

近年、半導体集積回路の高集積化及び大規模化に伴い、回路動作が複雑になっている。また、半導体集積回路のプロセスの微細化に伴い、トランジスタのリーク電流が増加し、半導体集積回路が動作していないときも、リーク電流により、余分な電力を消費してしまうことが問題となっている。

そこで、近年、半導体集積回路に形成された複数の関連する回路ブロックごとに、電力の供給を行う、または電力の供給を遮断して、使用していない回路ブロックにおけるリーク電流による電力消費を抑えるパワーゲーティング（電源遮断）技術が提案されている。

例えば、特許文献１には、ロジック回路と電源との間にＭＯＳトランジスタで構成されたスイッチを設け、回路ブロックに対して一括して電力の供給及び電力供給の遮断を行い、ＳＲＡＭ回路は、ＭＯＳトランジスタの基板電位を制御することで、リーク電流による電力消費を抑える半導体集積回路が記載されている。このようなパワーゲーティング技術により、半導体集積回路内で使用しない回路への電力供給を回路ブロックごとに遮断することができるため、リーク電流による余分な電力消費を抑えることが可能となる。

特開２００３−１３２６８３号公報

ところで、半導体集積回路は、ユーザーの操作等により電源がオフされる場合の他に、落雷等による停電や電源がコンセントから抜かれるなどによって、突然電源供給が遮断される場合がある。回路ブロックのデータが格納される記憶装置は、通常、ＳＲＡＭ等の揮発性の記憶装置を使用しており、回路ブロックに電源が供給されている状態で、突然電源供給が遮断されてしまうと、回路ブロックのデータは、電源供給の遮断とともに消滅してしまう。

このようなことを防止するために、電源供給の遮断と同時にパワーゲーティング用のスイッチをオフにすることで、回路ブロックから、電源線へ電荷が流出することを抑制することもできるが、通常の半導体（例えば、シリコン）を用いたトランジスタでは、オフ状態でもリーク電流が流れてしまうため、完全に電荷の流出を遮断することはできないという問題が生じる。

上記問題に鑑み、本発明の一態様では、消費電力を低減することができ、突然、電源供給が遮断した場合であっても、回路ブロックのデータの消滅を防止することができる電源制御回路を提供することを目的の一とする。また、当該電源制御回路を備えた信号処理回路を提供することを目的の一とする。

本発明の一態様では、電源と、プロセッサなどの回路ブロックとの間において、電源供給または遮断を制御するための電源制御回路を設ける。電源制御回路は、回路ブロックへの電源供給、又は遮断を意図的に行うのみならず、突然、電源供給が遮断された場合に、回路ブロックのデータが消滅することを防止するために、電源の電位を保持することができる。電源制御回路によって保持された電源の電位を利用して、回路ブロックのデータを不揮発性の記憶装置に退避させることで、回路ブロックのデータが消滅することを防止することができる。このように、電源制御回路は、パワーゲーティング用のスイッチ、及び電源供給が突然遮断されてしまった場合に、電源の電位を保持するための回路として機能する。

本発明の一態様に係る電源制御回路には、電源の供給または遮断を制御する第１のスイッチング素子が設けられている。また、第１のスイッチング素子のオンまたはオフを制御するスイッチング制御部が設けられ、当該スイッチング制御部には、第２及び第３のスイッチング素子が設けられている。また、第１のスイッチング素子がオフのときに、電源電位を保持する容量素子が、第１のスイッチング素子と、回路ブロックとの間に、並列に設けられている。

スイッチング制御部において、第２のスイッチング素子がオンとなり、第３のスイッチング素子がオフとなることで、第１のスイッチング素子をオンとすることができ、第２のスイッチング素子がオフ、第３のスイッチング素子がオンとなることで、第１のスイッチング素子をオフとする。

第１のスイッチング素子として、オフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとして、例えば、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネルが形成されるトランジスタであることが好ましい。このような半導体としては、例えば、シリコンの２倍以上のバンドギャップを有することが好ましく、例えば、酸化ガリウムなどの酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素などの化合物半導体が挙げられる。

なお、本明細書等において、オフ電流とは、トランジスタがオフ状態のときに、ソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタ（例えば、しきい値電圧が０Ｖ乃至２Ｖ程度）では、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。

例えば、酸化物半導体を有するトランジスタはオフ電流が極めて小さいため、第１のスイッチング素子として適用することにより、回路ブロックから電源線へ電荷が流出することを抑制することができる。これにより、回路ブロックの動作が停止している間、電源から回路ブロックへ電源の供給を遮断しても、回路ブロックで記憶されているデータが消滅することを防止することができる。

また、停電などにより、電源の供給が突然遮断された場合は、第３のスイッチング素子をオフとし、第２のスイッチング素子が一定時間オンとしてからオフとすることで、第１のスイッチング素子を確実にオフさせる。これにより、第１のスイッチング素子と、回路ブロックとの間に並列に接続された容量素子において、蓄積された電荷がリークすることを防止できるため、電源電位を回路ブロックに一定期間保持することができる。この間に、回路ブロックに保持されたデータを、不揮発性の記憶装置に退避させることで、回路ブロックのデータが、電源の遮断と同時に消滅することを防止することができる。

本発明の一態様において、電源制御回路は、第１のスイッチング素子として機能する第１のトランジスタと、第２のスイッチング素子として機能する第２のトランジスタと、第３のスイッチング素子として機能する第３のトランジスタと、第１及び第２の容量素子と、で構成される。

電源制御回路は、第１及び第２の電源線と、第１乃至第３のトランジスタと、第１及び第２の容量素子と、を有し、第１のトランジスタのソース及びドレインの一方は、第１の容量素子の一対の電極のうちの一方と電気的に接続されてノードを構成し、ソース及びドレインの他方は、ハイレベル電位が与えられる第１の電源線と電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３のトランジスタのソース及びドレインの一方と、第１のトランジスタのゲートと電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第１の電源線と電気的に接続され、第３のトランジスタのソース及びドレインの他方及び第１の容量素子の一対の電極のうちの他方は、ローレベル電位が与えられる第２の電源線と電気的に接続される。

上記構成では、第１のトランジスタとして、オフ電流が極めて小さいトランジスタを用いている。そのため、第１のトランジスタをオフ状態とすることにより、第１の電源線から、プロセッサなどの回路ブロックへ流れる電流を遮断することができる。これにより、回路ブロックで消費される電力を削減することができる。これにより、電源制御回路は、パワーゲーティング用のスイッチとして機能させることができる。

信号処理回路は、第１及び第２の電源線と、第１及び第２の電源線に電気的に接続された検知回路及び電源制御回路と、電源制御回路を介して、第２の電源線と、電気的に接続された第１及び第２のプロセッサ、並びに不揮発性記憶装置と、を有し、電源制御回路は、第１の電源線から第１のプロセッサへ電源供給または遮断の制御を行い、検知回路は、第１の電源線の電位がハイレベル電位からローレベル電位へと変化したことを検知した場合には、第２のプロセッサに、検知信号を送信し、第２のプロセッサは、検知信号が入力されると、第１のプロセッサのデータを、不揮発性記憶装置に保持するよう第１のプロセッサに、バックアップ指令を送信し、第１のプロセッサは、バックアップ指令を受けてデータを不揮発性記憶装置に送信し、不揮発性記憶装置は、第１のプロセッサのデータの保持を行う。

上記構成において、電源と、第１のプロセッサとの間に、電源制御回路を設けることにより、電源の供給が突然遮断した場合であっても、速やかに、第１のプロセッサから不揮発性記憶装置へデータを退避させることができるため、第１のプロセッサにおけるデータの消失を防止することができる。

高速動作が要求される第１及び第２のプロセッサ等を、例えば、シリコンでなる層または基板を用いたトランジスタで形成し、当該トランジスタが形成された層の上に、電源制御回路を積層して形成することにより、信号処理回路の面積を縮小することができる。

本発明の一態様によれば、消費電力を低減することができ、突然電源の供給が停止した場合であっても、回路ブロックのデータの消滅を防止することができる電源制御回路を提供することを目的の一とする。また、当該電源制御回路を備えた信号処理回路を提供することができる。

電源制御回路を示す図。電源制御回路の動作を説明する図。信号処理回路を示すブロック図。信号処理回路の動作を示すフローチャート。電源制御回路の動作を説明する図。電源制御回路の断面の一部を示す図。不揮発性の記憶装置を示す図。プロセッサを示すブロック図。携帯用電子機器を示すブロック図。メモリ回路を示すブロック図。電子書籍を示すブロック図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。

「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。

図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。

（実施の形態１）
本実施の形態では、電源制御回路を有する信号処理回路の一例について、図１及び図２を参照して説明する。

（電源制御回路の構成）
本発明の一態様に係る電源制御回路は、電源の供給または遮断を制御する第１のスイッチング素子と、第１のスイッチング素子のオン又はオフを制御するスイッチング制御部と、第１のスイッチング素子がオフのときに、電源電位を保持する容量素子と、を有する。スイッチング制御部は、第２のスイッチング素子及び第３のスイッチング素子を有する。

図１に示す電源制御回路２０１は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、容量素子１０４、及び容量素子１０５を有する。また、プロセッサ２０２は、例えば、レジスタやキャッシュメモリ等の揮発性の記憶装置を一または複数有する。

第１のスイッチング素子として機能するトランジスタ１０１のソース及びドレインの一方は、容量素子１０４の一対の電極のうちの一方と、プロセッサ２０２と、電気的に接続され、ノードＮ１を構成し、ソース及びドレインの他方は、第１の電位が与えられる第１の電源線Ｖ１と電気的に接続される。また、容量素子１０４の一対の電極のうち他方は、第１の電位よりも低い第２の電位が与えられる第２の電源線Ｖ２と電気的に接続されている。

第２のスイッチング素子として機能するトランジスタ１０２のソース及びドレインの一方は、第３のスイッチング素子として機能するトランジスタ１０３のソース及びドレインの一方と、トランジスタ１０１のゲートと電気的に接続され、ノードＮ２を構成している。トランジスタ１０２のソース及びドレインの他方は、第１の電源線Ｖ１と電気的に接続されている。また、トランジスタ１０３のソース及びドレインの他方は、第２の電源線Ｖ２と電気的に接続されている。

トランジスタ１０２のゲートは、制御信号Ｓ１が入力される信号線と、容量素子１０５の一対の電極のうちの一方とが電気的に接続されてノードＮ３を構成する。容量素子１０５をトランジスタ１０２のゲートに電気的に接続することにより、制御信号Ｓ１が入力される信号線からの電位の供給が停止しても、一定期間オンを保つことができる。また、トランジスタ１０３のゲートは、制御信号Ｓ２が入力される信号線と、電気的に接続される。容量素子１０５の一対の電極のうち他方は、第２の電源線Ｖ２と電気的に接続される。

トランジスタ１０１は、ノードＮ２の電位に基づいてオン状態またはオフ状態が制御され、トランジスタ１０２は、制御信号Ｓ１に基づいてオン状態またはオフ状態が制御され、トランジスタ１０３は、制御信号Ｓ２に基づいてオン状態またはオフ状態が制御される。

トランジスタ１０１は、オフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとして、例えば、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネルが形成されるトランジスタであることが好ましい。このような半導体としては、例えば、シリコンの２倍以上のバンドギャップを有することが好ましく、例えば、酸化ガリウムなどの酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素などの化合物半導体が挙げられる。

トランジスタ１０１に用いる半導体は、電子供与体（ドナー）となる水または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは、２．５ｅＶ以上、より好ましくは３．０ｅＶ以上である。さらに、水または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。

具体的に、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソースとドレイン間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。

トランジスタ１０１として、酸化物半導体膜にチャネルが形成されるトランジスタを用いることにより、ノードＮ１の電位が一定に保たれた後、トランジスタ１０１をオフ状態としても、トランジスタ１０１を介してリークする電荷量を著しく小さくすることができる。よって、ノードＮ１に電位を保持した後、トランジスタ１０１をオフ状態とすることにより、ノードＮ１の電位を長期間にわたり保持することができる。

また、トランジスタ１０２及びトランジスタ１０３として、酸化物半導体膜にチャネルが形成されるトランジスタを用いることにより、ノードＮ２の電位が一定に保たれた後、トランジスタ１０２又はトランジスタ１０３をオフ状態としても、トランジスタ１０２またはトランジスタ１０３を介してリークする電荷量を著しく小さくすることができる。よって、ノードＮ２の電位を保持した後、トランジスタ１０２またはトランジスタ１０３をオフ状態とすることにより、電源制御回路２０１で消費される電力を低減することができる。

なお、トランジスタ１０２及びトランジスタ１０３は、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。

なお、トランジスタ１０１〜トランジスタ１０３は、酸化物半導体層を挟んで上下に２つのゲートを有していてもよい。一方のゲートには、トランジスタのオン状態またはオフ状態を制御するための制御信号が与えられ、他方のゲートは、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合、一対のゲートに、同じ高さの電位が与えられていてもよいし、他方のゲートにのみ接地電位などの固定電位が与えられていてもよい。他方のゲートに与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。

（電源制御回路の動作）
次に、プロセッサ２０２へ電源の供給の後、消費電力を削減するために電源の供給を停止し、再び電源を供給する場合の電源制御回路２０１の駆動方法について、図２を参照して説明する。

（通常動作）
図２（Ａ）に示す通常動作について説明する。図２（Ａ）は、プロセッサ２０２に、電源（第１の電源線Ｖ１としてハイレベル電位）が与えられている状態を示している。トランジスタ１０２のゲートに、制御信号Ｓ１としてハイレベル電位が与えられることにより、トランジスタ１０２はオン状態となる。また、トランジスタ１０３のゲートに、制御信号Ｓ２としてローレベル電位が与えられることにより、トランジスタ１０３はオフ状態となる。よって、ノードＮ２の電位はハイレベル電位となり、トランジスタ１０１のゲートにハイレベル電位が与えられるため、トランジスタ１０１はオン状態となる。こうして、プロセッサ２０２に第１の電源線Ｖ１のハイレベル電位が与えられる。

（回路ブロックへ電源供給停止動作）
図２（Ｂ）に示すプロセッサ２０２へ電源の供給を停止する動作について説明する。トランジスタ１０２のゲートに、制御信号Ｓ１としてローレベル電位が与えられることにより、トランジスタ１０２はオフ状態となる。また、トランジスタ１０３のゲートに、制御信号Ｓ２としてハイレベル電位が与えられることにより、トランジスタ１０３はオン状態となる。よって、ノードＮ２の電位はローレベル電位となり、トランジスタ１０１のゲートにローレベル電位が与えられるため、トランジスタ１０１はオフ状態となる。

本実施の形態に示す電源制御回路２０１では、トランジスタ１０１として、オフ電流が極めて小さいトランジスタを用いている。そのため、トランジスタ１０１をオフ状態とすることにより、第１の電源線Ｖ１から、プロセッサ２０２へ流れる電流を遮断することができる。これにより、プロセッサ２０２で消費される電力を削減することができる。このように、電源制御回路２０１は、パワーゲーティング用のスイッチとして機能させることができる。

（通常動作再開）
また、プロセッサ２０２において、通常動作を再開する際には、図２（Ａ）に示すように、トランジスタ１０２のゲートに、制御信号Ｓ１としてハイレベル電位を与えることにより、トランジスタ１０２をオン状態とする。また、トランジスタ１０３のゲートに、制御信号Ｓ２としてローレベル電位を与えることにより、トランジスタ１０３をオフ状態とする。よって、ノードＮ３の電位はハイレベル電位となり、トランジスタ１０１のゲートにハイレベル電位が与えられるため、トランジスタ１０１はオン状態となる。こうして、プロセッサ２０２に第１の電源線Ｖ１のハイレベル電位が与えられ、通常動作が再開される。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、プロセッサ２０２へ電源を供給した後、突然、電源の供給が停止した場合の信号処理回路２００の駆動方法について、図３乃至図６を参照して説明する。

図３に、電源制御回路２０１を含む信号処理回路２００のブロック図を示す。信号処理回路２００は、電源制御回路２０１と、プロセッサ２０２と、検知回路２０３と、プロセッサ２０４と、不揮発性の記憶装置２０５と、を有する。ここで、プロセッサ２０２は、信号処理回路２００を含む電子機器の動作を制御するためのメインのプロセッサであり、プロセッサ２０４は、電子機器への電源の供給が停止した場合に動作するサブのプロセッサである。また、検知回路２０３、プロセッサ２０４、記憶装置２０５、及びプロセッサ２０２は、それぞれＬ１などの配線によって接続される。

プロセッサ２０２は、キャッシュメモリ、レジスタ等の揮発性の記憶装置を一又は複数有する。

記憶装置２０５は、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、磁気ディスク、光ディスク等の不揮発性の記憶装置を一又は複数有する。記憶装置２０５には、メインのプロセッサ２０２を動作させるためのプログラムや、サブのプロセッサ２０４を動作させるためのプログラムが格納されている。また、メインのプロセッサ２０２及びサブのプロセッサ２０４がプログラムを実行する際、各種データを一時的に格納するワークメモリとして使用される。また、メインのプロセッサ２０２の動作中に、突然、電源の供給が停止した場合、プロセッサ２０２に保持されているデータを保存するためのメモリとして使用される。

検知回路２０３は、第１の電源線Ｖ１に電気的に接続される。検知回路２０３は、第１の電源線Ｖ１の電位が、ハイレベル電位、ローレベル電位のいずれであるかを検知する。また、検知回路２０３は、検知された電位に基づき生成される第１の検知信号Ｓ３または第２の検知信号Ｓ４を、サブのプロセッサ２０４に送信する。検知回路２０３は、第１の電源線Ｖ１の電位がハイレベル電位からローレベル電位に変化したことを検知した場合は、第１の検知信号Ｓ３を、プロセッサ２０４に送信する。また、検知回路２０３は、第１の電源線Ｖ１の電位がローレベル電位からハイレベル電位に変化したことを検知した場合は、第２の検知信号Ｓ４を、プロセッサ２０４に送信する。

プロセッサ２０４は、プロセッサ２０２の動作とは独立して動作する。また、プロセッサ２０４は、電源の供給が停止した場合であっても動作することができる。プロセッサ２０４は、検知回路２０３から送信された第１の検知信号Ｓ３を受信すると、メインのプロセッサ２０２内に保持されたデータを、記憶装置２０５にバックアップするように、プロセッサ２０２にバックアップ指令を出す。また、検知回路２０３から送信された第２の検知信号Ｓ４を受信すると、記憶装置２０５に保持されたデータを、プロセッサ２０２にロードするように、プロセッサ２０２及び記憶装置２０５にロード指令を出す。

電源制御回路２０１は、実施の形態１に示す電源制御回路を適用することができる。

（信号処理回路２００の動作方法）
次に、信号処理回路２００の動作方法について、図４乃至図５を参照して説明する。

（突然の電源供給停止）
図４（Ａ）に示すフローチャートのように、信号処理回路２００に供給されていた電源が、突然、遮断される（ステップＳ３０１）。これにより、第１の電源線Ｖ１の第１の電位がハイレベル電位からローレベル電位となる（ステップＳ３０２）。そして、電源制御回路２０１が動作する（ステップＳ３０３）。

図５（Ａ１）に、突然、電源の供給が停止した瞬間の電源制御回路２０１を示す。突然、電源の供給が停止すると、トランジスタ１０２のゲートに与えられていたハイレベル電位がローレベル電位となり、トランジスタ１０２がオフ状態となる。このとき、ノードＮ２に、電荷が残ったままトランジスタ１０２がオフ状態になってしまうと、トランジスタ１０１を完全にオフ状態にすることができなくなってしまう。

図５（Ａ２）に、トランジスタ１０１の電気的特性を示すグラフを示す。例えば、ノードＮ２に、電荷が残っている場合、トランジスタ１０１のゲートには、正の電位であるＶｇａが与えられてしまい、トランジスタ１０１をオフ状態とすることができなくなる。これにより、トランジスタ１０１には、リーク電流が流れてしまい、ノードＮ１の電位も変動してしまうため、プロセッサ２０２は、動作を維持できなくなってしまう。

しかしながら、図５（Ｂ）に示すように、トランジスタ１０２のゲートには、容量素子１０５の一対の電極のうち一方が接続されたノードＮ３によって、電位が保持されている。これにより、トランジスタ１０２のゲートには、正の電位が与えられ続けるため、トランジスタ１０２がオフ状態となる時間を遅延させることができる。トランジスタ１０２がオフ状態となるまでの間に、ノードＮ２に残った電荷を第１の電源線Ｖ１へと移動させることにより、ノードＮ２の電位をローレベル電位とする。これにより、トランジスタ１０１をオフ状態とすることができる。

トランジスタ１０１として、酸化物半導体膜にチャネルが形成されるトランジスタを用いている。当該トランジスタは、オフ電流が著しく小さいため、容量素子１０４によって保持されたノードＮ１の電位を長期間保持することができる。よって、ノードＮ１の電位の変動を抑制することができる。

そして、ノードＮ１には、電源供給時の電位であるハイレベル電位が保持されているため、プロセッサ２０２には、電力が供給され続ける（図５（Ｃ）参照）。

また、第１の電源線Ｖ１の電位がハイレベル電位からローレベル電位になると、検知回路２０３で、電位の変化が検知される。なお、ノードＮ１としてハイレベル電位が保持されることにより、配線Ｌ１もハイレベル電位が保たれている。よって、検知回路２０３は、配線Ｌ１から電源の供給を受けている。検知回路２０３で、電位の変化が検知されると、検知回路２０３では第１の検知信号Ｓ３を生成して、プロセッサ２０４に送信する（図４、ステップＳ３０４参照）。

プロセッサ２０４は、第１の検知信号Ｓ３を受信すると、プロセッサ２０２に保持されているデータを、記憶装置２０５に保持するようにプロセッサ２０２にバックアップ指令を出す（図４、ステップＳ３０５参照）。

バックアップ指令を受けたプロセッサ２０２は、プロセッサ２０２から記憶装置２０５へデータを保存する（図４、ステップＳ３０６参照）。

記憶装置２０５へデータが保存されたら、記憶装置２０５は、プロセッサ２０２に、バックアップ終了通知を送信（図４、ステップＳ３０７参照）することで、信号処理回路２００は、スタンバイモードとなる（図４、ステップＳ３０８参照）。

（電源復帰動作）
図４（Ｂ）に示すフローチャートのように、信号処理回路２００への電源の供給が再開される（ステップＳ３１１参照）。これにより、第１の電源線Ｖ１の第１の電位がローレベル電位からハイレベル電位となる（ステップＳ３１２参照）。このとき、制御信号Ｓ１もローレベル電位からハイレベル電位となるため、トランジスタ１０２がオン状態となる。また、トランジスタ１０３のゲートには、制御信号Ｓ２として、ローレベル電位が与えられるため、トランジスタ１０３はオフ状態となる。よって、ノードＮ２の電位はハイレベル電位となり、トランジスタ１０１のゲートにはハイレベル電位が与えられるため、トランジスタ１０１はオン状態となる。こうして、プロセッサ２０２に第１の電源線Ｖ１のハイレベル電位が与えられる（ステップＳ３１３参照）。

また、第１の電源線Ｖ１の電位がローレベル電位からハイレベル電位になると、検知回路２０３で、電位の変化が検知される。検知回路２０３で、電位の変化が検知されると、検知回路２０３では第２の検知信号Ｓ４を生成して、プロセッサ２０４に送信する（ステップＳ３１４）。

プロセッサ２０４は、第２の検知信号Ｓ４を受信すると、記憶装置２０５に保持されているデータを、プロセッサ２０２にロードするように、プロセッサ２０２及び記憶装置２０５にロード指令を出す（ステップＳ３１５）。そして、記憶装置２０５のデータを、プロセッサ２０２にロードする（ステップＳ３１６）。

こうして、信号処理回路２００のデータの復帰が完了する（ステップＳ３１７）。

信号処理回路２００において、電源制御回路２０１を設けることにより、信号処理回路２００へ電源の供給が突然遮断された場合であっても、速やかに、プロセッサ２０２から記憶装置２０５へデータを退避させることができるため、プロセッサ２０２におけるデータの消失を防止することができる。

また、パワーゲーティングを行っている最中に、突然、電源の供給が遮断された場合であっても、プロセッサ２０２に保持されたデータを速やかに記憶装置２０５へ退避させることができるため、プロセッサ２０２に保持されたデータの消滅を防止することができる。

例えば、電源制御回路２０１のトランジスタ１０１として、シリコンを用いたトランジスタを用いた場合では、オフ電流は１ｐＡとなる。また、容量素子１０４の容量を例えば１ｐＦとすると、ノードＮ１で電源電位（例えば、ＶＤＤ）を変化量１ｍＶ未満で保持できる期間は１ｍｓｅｃとなる。したがって、第１の電源線からの電源が突然遮断されてしまうと、プロセッサ２０２の動作は直ちに停止してしまうので、データは消滅してしまう。

しかし、本発明の一態様では、電源制御回路２０１のトランジスタ１０１として、酸化物半導体を用いたトランジスタを用いているため、オフ電流を、１００ｙＡとすることができる。また、容量素子１０４の容量を例えば１ｐＦとすると、ノードＮ１で電源電位を変化量１ｍＶ未満で保持できる期間は、１０^７ｓｅｃとなる。したがって、この間に、プロセッサ２０２のデータを不揮発性の記憶装置２０５に保持することによって、突然電源の供給が停止した場合であってもプロセッサ２０２のデータの消滅を防止することができる。

なお、実施の形態１に示す図１は、図３に示す信号処理回路２００の一部を示している。したがって、図３に示す信号処理回路２００において、プロセッサ２０２へ意図的に電源供給の遮断を行う場合には、実施の形態１に示すプロセッサ２０２へ電源供給停止動作を参照すればよい。

以上説明したように、電源制御回路２０１は、プロセッサ２０２への電源供給または遮断を意図的に行うのみならず、突然、電源供給が遮断された場合に、プロセッサ２０２のデータが消滅することを防止するために、電源の電位を保持することができる。電源制御回路２０１によって保持された電源の電位を利用して、プロセッサ２０２のデータを不揮発性の記憶装置２０５に退避させることで、プロセッサ２０２のデータが消滅することを防止することができる。このように、電源制御回路２０１は、パワーゲーティング用のスイッチ、及び電源供給が突然遮断されてしまった場合に、電源の電位を保持するための回路として機能させることができる。

（実施の形態３）
本実施の形態では、先の実施の形態に示す電源制御回路の断面の一部について、図６を参照して説明する。図６では、図３に示すプロセッサ２０２が有するトランジスタ５１０及び５２０上に、電源制御回路２０１が有するトランジスタ１０１及び容量素子１０４が、積層されている図を示す。

なお、上記トランジスタ１０１及びトランジスタ５１０は、ｎチャネル型トランジスタであり、トランジスタ５２０は、ｐチャネル型トランジスタである場合について説明する。

まず、下部に形成されたトランジスタ５１０及びトランジスタ５２０について説明する。

ｎ型のトランジスタ５１０は、半導体材料を含む基板５００に設けられたチャネル形成領域５０１と、チャネル形成領域５０１を挟むように設けられた低濃度不純物領域５０２及び高濃度不純物領域５０３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５０７と、チャネル形成領域５０１上に設けられたゲート絶縁層５０４ａと、ゲート絶縁層５０４ａ上に設けられたゲート電極層５０５ａと、金属間化合物領域５０７と接して設けられたソース電極層５０６ａ及びドレイン電極層５０６ｂと、を有する。ゲート電極層５０５ａの側面には、側壁絶縁層５０８ａが設けられている。トランジスタ５１０を覆うように絶縁層５２１及び絶縁層５２２が設けられている。絶縁層５２１及び絶縁層５２２に形成された開口を通じて、ソース電極層５０６ａ及びドレイン電極層５０６ｂと、金属間化合物領域５０７とが接続されている。

低濃度不純物領域５０２及び高濃度不純物領域５０３には、ｎ型の導電型を付与する不純物が添加されている。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。

ｐ型のトランジスタ５２０は、半導体材料を含む基板５００に設けられたチャネル形成領域５１１と、チャネル形成領域５１１を挟むように設けられた低濃度不純物領域５１２及び高濃度不純物領域５１３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５１７と、チャネル形成領域５１１上に設けられたゲート絶縁層５０４ｂと、ゲート絶縁層５０４ｂ上に設けられたゲート電極層５０５ｂと、金属間化合物領域５１７と接して設けられたソース電極層５０６ｃ及びドレイン電極層５０６ｄと、を有する。ゲート電極層５０５ｂの側面には、側壁絶縁層５０８ｂが設けられている。トランジスタ５２０を覆うように絶縁層５２１及び絶縁層５２２が設けられている。絶縁層５２１及び絶縁層５２２に形成された開口を通じて、ソース電極層５０６ｃ及びドレイン電極層５０６ｄと、金属間化合物領域５１７とが接続している。

低濃度不純物領域５１２及び高濃度不純物領域５１３には、ｐ型の導電型を付与する不純物が添加されている。ｐ型を付与する不純物元素として、硼素、アルミニウム、ガリウム等を用いることができる。

また、基板５００には、トランジスタ５１０と、トランジスタ５２０のそれぞれを囲むように素子分離絶縁膜５０９が設けられている。

基板５００として、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板や、多結晶半導体基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等の化合物半導体基板を用いることができる。

図６では、トランジスタ５１０及びトランジスタ５２０が、半導体基板にチャネルが形成されるトランジスタである場合について示すが、トランジスタ５１０及びトランジスタ５２０が、絶縁表面上に形成された半導体膜にチャネルが形成されるトランジスタであってもよい。

半導体膜は、非晶質シリコン、多結晶シリコン、単結晶シリコンなどを用いて形成される。非晶質シリコンは、ＣＶＤ法やスパッタリング法などにより成膜され、多結晶シリコンは、非晶質シリコンにレーザビームを照射することにより結晶化される。また、単結晶シリコンは、単結晶シリコン基板に水素イオンを注入して表層部を剥離することにより形成される。

半導体基板として、単結晶半導体基板を用いることにより、トランジスタ５１０及びトランジスタ５２０を、高速動作させることができる。なお、図６に図示しないが、先の実施の形態に示すプロセッサ２０２、プロセッサ２０４、及び検知回路２０３も、単結晶半導体基板に形成されることが好ましい。

ゲート絶縁層５０４ａ、５０４ｂ上に形成されたゲート電極層５０５ａ、５０５ｂの側面には、側壁絶縁層５０８ａ、５０８ｂが設けられている。基板５００にｎ型の不純物を添加する際に、ゲート電極層５０５ａ及び側壁絶縁層５０８ａをマスクとして用いることで、不純物濃度が異なる低濃度不純物領域５０２と、高濃度不純物領域５０３を、自己整合的に形成することができる。また、基板５００にｐ型の不純物を添加する際に、ゲート電極層５０５ｂ及び側壁絶縁層５０８ｂをそれぞれマスクとして用いることで、不純物濃度が異なる低濃度不純物領域５１２と、高濃度不純物領域５１３を、自己整合的に形成することができる。

ゲート絶縁層５０４ａ及びゲート絶縁層５０４ｂは、ＣＶＤ法、スパッタリング法、熱酸化法などにより、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。

ゲート電極層５０５ａ、５０５ｂは、スパッタリング法やＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成される。

側壁絶縁層５０８ａ、５０８ｂは、ＣＶＤ法、スパッタリング法により、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等を用いて形成される。図６では、側壁絶縁層５０８ａ、５０８ｂは、積層構造で形成されている場合について示す。

絶縁層５２１及び絶縁層５２２は、ＣＶＤ法、スパッタリング法等により、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成される。また、低温酸化（ＬＴＯ：ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄａｔｉｏｎ）法により形成された酸化シリコンを用いてもよい。また、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いてもよい。なお、絶縁層５２２は、その表面の平坦性を高めるために研磨処理（例えば、化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理が行われることが好ましい。

ソース電極層５０６ａ、ドレイン電極層５０６ｂ、ソース電極層５０６ｃ、及びドレイン電極層５０６ｄは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成される。

絶縁層５２２上には、配線層５２３ａ〜５２３ｃが形成されている。配線層５２３ａ〜５２３ｃは、ソース電極層５０６ａなどの記載を参酌できる。

配線層５２３ａ〜５２３ｃ上に、絶縁層５２４が形成されている。絶縁層５２４は、絶縁層５２１などの記載を参酌できる。

絶縁層５２４上には、電極層５２５が形成されている。電極層５２５は、トランジスタ１０１のゲートとして機能する。電極層５２５は、ソース電極層５０６ａなどの記載を参酌できる。

電極層５２５に絶縁層５２６が接して設けられている。絶縁層５２６は、電極層５２５上に絶縁膜を形成した後、電極層５２５の上面が露出するまで、ＣＭＰ法などの研磨処理、ドライエッチング処理、プラズマ処理を行うことで形成される。

電極層５２５及び絶縁層５２６上に、絶縁層５２７、絶縁層５２８、絶縁層５２９が形成されている。絶縁層５２６〜５２９は、絶縁層５２１、５２２と同様の方法により、同様の材料を用いて形成される。本実施の形態では、電極層５２５、絶縁層５２６上に、３層の絶縁層を形成する例について示しているが、１層または２層であってもよいし、４層以上であってもよい。

絶縁層５２９上には、酸化物半導体層５３０が設けられている。

酸化物半導体層５３０は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一または複数を含むことが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。当該Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタは、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜は、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

なお、非晶質酸化物半導体膜は、不純物が取り込まれやすくキャリア密度が高くなる傾向があるため、比較的容易に、比較的高い電界効果移動度を得ることができる。

また、平坦な表面上に酸化物半導体膜を成膜することにより、結晶性を高めることができる。酸化物半導体膜は、例えば、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），
（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

よって、絶縁層５２９において酸化物半導体層５３０が接して形成される領域に、平坦化処理を施すことが好ましい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減することが好ましい。また、成膜ガス中の不純物濃度を低減することが好ましい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで得られる。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末のｍｏｌ数比は、例えば、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２とする。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

酸化物半導体層５３０として、ＣＡＡＣ−ＯＳ膜を用いることにより、可視光や紫外光の照射による電気的特性の変動が低減されたトランジスタとすることができる。

また、酸化物半導体層５３０は、成膜前、成膜時、成膜後において、水素や水などの不純物が含まれないようにすることが好ましい。例えば、絶縁層５２９に含まれる水素や水などを極力除去することや、酸化物半導体層５３０の成膜時に、水素や水が極力含まれないように成膜することが好ましい。また、酸化物半導体層５３０の成膜後には、酸化物半導体層５３０に含まれてしまった水素や水などを除去するために加熱処理（脱水化または脱水素化処理ともいう）を行ってもよい。さらに、酸化物半導体層５３０に含まれる水素や水を低減するために、酸化物半導体層５３０と接する絶縁膜も、水素や水が極力含まれないように成膜することが好ましい。また、絶縁膜の成膜後に、脱水化または脱水素化処理を行ってもよい。

さらに、絶縁層５２７、絶縁層５２８の少なくとも一に、水素が透過することを防止する膜を用いることにより、下部のトランジスタ５１０及びトランジスタ５２０や、絶縁層５２４、絶縁層５２６等に含まれる水素が、酸化物半導体層５３０に到達することを防止することができる。水素が透過することを防止する膜として、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜等を用いることが好ましい。また、絶縁層５３４として、水素が透過することを防止する膜を用いることにより、絶縁層５３５に含まれる水素が、酸化物半導体層５３０に到達することを防止することができる。

また、酸化物半導体層５３０に含まれる酸素欠損を低減するために、酸化物半導体層５３０に酸素を供給する処理を行ってもよい。例えば、酸化物半導体層５３０と、酸素が過剰に含まれる絶縁膜とを接して設け、加熱処理を行うことで、酸素が過剰に含まれる絶縁膜から酸化物半導体層５３０に、酸素を供給することができる。酸化物半導体層５３０に酸素が供給されることにより、酸化物半導体層５３０に含まれる酸素欠損を低減することができる。また、酸化物半導体層５３０に脱水化または脱水素化処理を行った後、酸化物半導体層５３０に酸素を添加する処理を行ってもよい。酸素を添加する処理としては、例えば、イオン注入法、イオンドーピング法、プラズマ処理等により、酸素ラジカル、オゾン、酸素原子、酸素イオン等を、酸化物半導体層５３０に添加して行う。なお、酸素を添加する処理は、ゲート絶縁層５３２を介して行っても良い。

このように、電子供与体（ドナー）となる水または水素などの不純物を低減し、なおかつ酸素欠損を低減することにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）を形成することができる。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流を著しく小さくすることができる。

また、酸化物半導体層５３０において、水素や水などの不純物や酸素欠損が低減されることにより、キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、キャリア密度に起因して、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうことを抑制することができる。そのため、トランジスタの他方のゲート電極に印加する電位によって、トランジスタのしきい値電圧を容易に制御することが可能となる。よって、信頼性の高いトランジスタとなる。

酸化物半導体層５３０と接するように、ソース電極層５３１ａ及びドレイン電極層５３１ｂが形成されている。ソース電極層５３１ａは、容量素子１０４の一対の電極のうちの一方として機能する。また、ドレイン電極層５３１ｂは、ゲート絶縁層５３２、絶縁層５３４、５３５に形成された開口を介して、配線層５３６と接続されている。

ソース電極層５３１ａ及びドレイン電極層５３１ｂは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成される。また、ソース電極層５３１ａ及びドレイン電極層５３１ｂは、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成されていてもよい。また、ソース電極層５３１ａ及びドレイン電極層５３１ｂは、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いて形成されていても良い。

ソース電極層５３１ａ及びドレイン電極層５３１ｂは、チャネル長方向の断面において、その下端部が突出した領域を有する。このような形状は、絶縁層５２９及び酸化物半導体層５３０上に導電膜を形成した後、この導電膜にエッチングを複数行うことにより、形成することができる。ソース電極層５３１ａ及びドレイン電極層５３１ｂをこのような形状とすることにより、後に形成されるゲート絶縁層５３２のカバレッジを良好にすることができる。

酸化物半導体層５３０、ソース電極層５３１ａ、及びドレイン電極層５３１ｂ上に、ゲート絶縁層５３２が形成されている。

ゲート絶縁層５３２は、スパッタリング法、ＭＢＥ法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法により、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコン等を用いて形成される。また、ゲート絶縁層５３２として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁層５３２は、上記の材料を用いて、単層構造または積層構造で形成される。

酸化物半導体層５３０と重畳する領域に、ゲート電極層５３３ａが形成され、ソース電極層５３１ａと重畳する領域に、電極層５３３ｂが形成されている。電極層５３３ｂは、容量素子１０４の一対の電極のうち他方として機能する。

ゲート電極層５３３ａ及び電極層５３３ｂは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成される。また、ゲート電極層５３３ａ及び電極層５３３ｂは、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成されていてもよい。また、ゲート電極層５３３ａ及び電極層５３３ｂは、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いて形成されていても良い。

ゲート電極層５３３ａ、電極層５３３ｂ上に、絶縁層５３４、絶縁層５３５が形成されている。絶縁層５３４及び絶縁層５３５は、絶縁層５２１〜５２２と同様の形成方法により、同様の材料を用いて形成される。上述したように、絶縁層５３４及び絶縁層５３５の少なくとも一方に、水素や水などが透過することを防止する膜を用いてもよい。

ゲート絶縁層５３２、絶縁層５３４、及び絶縁層５３５にドレイン電極層５３１ｂに達する開口が設けられ、開口に、配線層５３６が設けられている。配線層５３６は、ソース電極層５３１ａ、ドレイン電極層５３１ｂと同様の形成方法により、同様の材料を用いて形成される。

さらに、絶縁層５３５及び配線層５３６上に、さらに絶縁膜や配線を有していてもよい。

なお、トランジスタ５２０が形成された層には、トランジスタ５２０の他、図３に示すプロセッサ２０２、プロセッサ２０４、検知回路２０３などが形成されている。トランジスタ５２０のように、シリコンなどの材料を用いて構成されたトランジスタは、高速動作が容易である。そのため、プロセッサ２０２やプロセッサ２０４で行われる演算処理を高速に行うことができる。

なお、先の実施の形態に示す電源制御回路２０１を形成する場合、電源制御回路２０１が有するトランジスタ１０２及びトランジスタ１０３は、図６に示す図において、トランジスタ１０１及び容量素子１０４と同じ層に形成することもできるし、トランジスタ１０１及び容量素子１０４が形成された層（例えば、絶縁層５３５及び配線層５３６）上に形成することもできる。また、先の実施の形態に示す記憶装置２０５も、トランジスタ１０１及び容量素子１０４と同じ層に形成することもできるし、トランジスタ１０１及び容量素子１０４が形成された層上に形成することもできる。

酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、積層して形成することが容易である。そのため、トランジスタ１０１及び容量素子１０４が形成された層の上に、トランジスタ１０２及びトランジスタ１０３を形成することによって、信号処理回路２００の占める面積を縮小することができる。

次に、酸化物半導体にチャネルが形成されるトランジスタを用いて構成された記憶装置について、図７を参照して説明する。

図７に示す記憶装置は、ｍ本のワード線ＷＬと、ｎ本のビット線ＢＬと、メモリセルが縦ｍ個（行）×横ｎ個（列）のマトリクス状に設けられた複数の記憶素子６１０を有する。記憶素子６１０は、酸化物半導体にチャネルが形成されるトランジスタ６１１と、容量素子６１２によって構成される。

記憶素子６１０において、ビット線ＢＬと、トランジスタ６１１のソース又はドレインの一方と、は電気的に接続され、ワード線ＷＬと、トランジスタ６１１のゲートと、は電気的に接続され、トランジスタ６１１のソース又はドレインの他方と、容量素子６１２の一対の電極のうちの一方と、は電気的に接続されている。

上述したように、酸化物半導体にチャネルが形成されるトランジスタは、オフ電流が極めて小さいという特徴を有する。そのため、トランジスタ６１１をオフ状態とすることで、容量素子６１２の一対の電極のうちの一方の電位（または、容量素子６１２に蓄積された電荷）を長期間にわたって保持することができる。

次に、記憶素子６１０に、情報の書き込み及び保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ６１１がオン状態となる電位とすることにより、トランジスタ６１１をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子６１２の一対の電極のうちの一方に与えられる（書き込み）。その後、ワード線ＷＬの電位をトランジスタ６１１がオフ状態となる電位として、トランジスタ６１１をオフ状態とすることにより、容量素子６１２の一対の電極のうち一方の電位が保持される（保持）。

トランジスタ６１１のオフ電流は極めて小さいことにより、容量素子６１２の一対の電極のうちの一方の電位（または容量素子６１２に蓄積された電荷）は長期間にわたって保持することができる。

例えば、容量素子６１２の第１の端子の電位をＶ、容量素子６１２の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、記憶素子６１０の状態として、容量素子６１２の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図７に示す記憶素子６１０は、トランジスタ６１１のオフ電流が極めて小さいという特徴から、容量素子６１２に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

このような記憶素子６１０を複数用いることにより、例えば、図３に示す不揮発性の記憶装置２０５を構成することができる。図７に示す記憶装置をプロセッサ２０２等の上に形成する場合、記憶素子６１０を構成するトランジスタ６１１及び容量素子６１２は、図６に示す電源制御回路２０１を構成するトランジスタ１０１及び容量素子１０４と同じ層に形成することができる。その上に、さらに記憶装置を積層して設けることもできるので、記憶装置の集積化を図ることができる。また、記憶装置の占める面積を縮小することができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理回路が備えるプロセッサの構成について説明する。

図８に、本実施の形態のプロセッサの構成を示す。図８に示すプロセッサは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９１０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９１０は、別チップに設けても良い。勿論、図８に示すプロセッサは、その構成を簡略化して示した一例にすぎず、実際のプロセッサはその用途によって多種多様な構成を有している。

実施の形態１に示す信号処理回路２００におけるメインのプロセッサ２０２及びサブのプロセッサ２０４として、図８に示すプロセッサを適用することができる。なお、メインのプロセッサ２０２と、サブのプロセッサ２０４とは、同じ構成でなくともよい。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してプロセッサに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、プロセッサのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、プロセッサの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。

また、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えば、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

例えば、メインのプロセッサ２０２に対して、電源の供給の後、消費電力を削減するために電源の供給を停止し、再び電源を供給する場合には、以下のような動作を行う。ＡＬＵ９９０１からの指示により、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のデータを、記憶装置２０５に保持するように指令を出す。そして、図２（Ｂ）に示すように、電源制御回路２０１におけるトランジスタ１０１をオフ状態とすることで、プロセッサ２０２は、第１の電源線Ｖ１からの電源の供給が停止される。しかしながら、電源制御回路２０１おけるノードＮ１に保持された電位によって、プロセッサ２０２は、動作が可能となる。

このようにして、一時的にプロセッサへの電源の供給を停止した場合においても、電源制御回路２０１に保持された電位によって、電流の供給を行うことができるため、信号処理回路で消費される電力を削減することができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、プロセッサを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、プロセッサを例に挙げて説明したが、本発明の信号処理回路はプロセッサに限定されず、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。

本実施の形態は、他の実施の形態と組み合わせて実施することが可能である。

（実施の形態５）
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に、電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。

本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。

図９は、携帯用の電子機器のブロック図である。図９に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＤＳＰ４２８、インターフェース４２９、信号処理回路４２７を有している。信号処理回路４２７として、上記実施の形態で示した信号処理回路２００を採用することによって、消費電力を低減することができる。また、一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に図７で示した記憶装置を用いることによって、消費電力を低減することが可能になる。

図１０に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。

まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。

静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。こ新たな画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ４４５を介して定期的に画像データが読み出される。

記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。

この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。

記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装置が有するメモリ領域を、分割して使用してもよい。

図１１は電子書籍のブロック図である。電子書籍はバッテリー４７１、電源回路４７２、マイクロプロセッサ４７３、フラッシュメモリ４７４、音声回路４７５、キーボード４７６、メモリ回路４７７、タッチパネル４７８、ディスプレイ４７９、ディスプレイコントローラ４８０によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセッサ４７３に採用することで、消費電力を低減することが可能になる。

例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４７７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４７４に上記データをコピーしておいても良い。

１０１トランジスタ
１０２トランジスタ
１０３トランジスタ
１０４容量素子
１０５容量素子
２００信号処理回路
２０１電源制御回路
２０２プロセッサ
２０３検知回路
２０４プロセッサ
２０５記憶装置
４２１ＲＦ回路
４２２アナログベースバンド回路
４２３デジタルベースバンド回路
４２４バッテリー
４２５電源回路
４２６アプリケーションプロセッサ
４２７信号処理回路
４２８ＤＳＰ
４２９インターフェース
４３０フラッシュメモリ
４３１ディスプレイコントローラ
４３２メモリ回路
４３３ディスプレイ
４３４表示部
４３５ソースドライバ
４３６ゲートドライバ
４３７音声回路
４３８キーボード
４３９タッチセンサ
４４１メモリコントローラ
４４２記憶装置
４４３記憶装置
４４４スイッチ
４４５スイッチ
４７１バッテリー
４７２電源回路
４７３マイクロプロセッサ
４７４フラッシュメモリ
４７５音声回路
４７６キーボード
４７７メモリ回路
４７８タッチパネル
４７９ディスプレイ
４８０ディスプレイコントローラ
５００基板
５０１チャネル形成領域
５０２低濃度不純物領域
５０３高濃度不純物領域
５０４ａゲート絶縁層
５０４ｂゲート絶縁層
５０５ａゲート電極層
５０５ｂゲート電極層
５０６ａソース電極層
５０６ｂドレイン電極層
５０６ｃソース電極層
５０６ｄドレイン電極層
５０７金属間化合物領域
５０８ａ側壁絶縁層
５０８ｂ側壁絶縁層
５０９素子分離絶縁膜
５１０トランジスタ
５１１チャネル形成領域
５１２低濃度不純物領域
５１３高濃度不純物領域
５１７金属間化合物領域
５２０トランジスタ
５２１絶縁層
５２２絶縁層
５２３ａ配線層
５２３ｃ配線層
５２４絶縁層
５２５電極層
５２６絶縁層
５２７絶縁層
５２８絶縁層
５２９絶縁層
５３０酸化物半導体層
５３１ａソース電極層
５３１ｂドレイン電極層
５３２ゲート絶縁層
５３３ａゲート電極層
５３３ｂ電極層
５３４絶縁層
５３５絶縁層
５３６配線層
６１０記憶素子
６１１トランジスタ
６１２容量素子
９９００基板
９９０１ＡＬＵ
９９０２ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６Ｒｅｇｉｓｔｅｒ
９９０７Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８Ｂｕｓ・Ｉ／Ｆ
９９０９ＲＯＭ
９９１０ＲＯＭ・Ｉ／Ｆ

Claims

電源の供給または遮断を制御する第１のスイッチング素子と、
前記第１のスイッチング素子のオンまたはオフを制御するスイッチング制御部と、
前記第１のスイッチング素子のオフ時に、電源電位を保持する容量素子と、
を有し、
前記第１のスイッチング素子は、酸化物半導体にチャネルが形成されるトランジスタである、電源制御回路。
請求項１において、
前記スイッチング制御部は、第２のスイッチング素子及び第３のスイッチング素子を有する、電源制御回路。
請求項２において、
前記第２のスイッチング素子及び前記第３のスイッチング素子は、酸化物半導体にチャネルが形成されるトランジスタである、電源制御回路。
請求項２において、
前記第２のスイッチング素子及び前記第３のスイッチング素子は、シリコンにチャネルが形成されるトランジスタである、電源制御回路。
第１及び第２の電源線と、
前記第１及び第２の電源線に電気的に接続された検知回路及び電源制御回路と、
前記電源制御回路を介して、前記第２の電源線と、電気的に接続された第１及び第２のプロセッサ、並びに不揮発性記憶装置と、を有し、
前記電源制御回路は、前記第１の電源線から前記第１のプロセッサへ電源供給または遮断の制御を行い、
前記検知回路は、前記第１の電源線の電位がハイレベル電位からローレベル電位へと変化したことを検知した場合には、前記第２のプロセッサに、検知信号を送信し、
前記第２のプロセッサは、前記検知信号が入力されると、前記第１のプロセッサのデータを、前記不揮発性記憶装置に保持するよう前記第１のプロセッサに、バックアップ指令を送信し、
前記第１のプロセッサは、前記バックアップ指令を受けて前記データを前記不揮発性記憶装置に送信し、
前記不揮発性記憶装置は、前記第１のプロセッサの前記データの保持を行う、信号処理回路。