TWI611401B

TWI611401B - 電源控制電路及信號處理電路

Info

Publication number: TWI611401B
Application number: TW102125563A
Authority: TW
Inventors: 徳永肇
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2012-07-20
Filing date: 2013-07-17
Publication date: 2018-01-11
Also published as: JP6185311B2; JP2014038603A; US9857860B2; US20140025978A1; TW201407612A

Abstract

本發明提供一種在電源與處理器等電路方塊之間設置用來控制供應電力或停止電力的電源控制電路。電源控制電路不但對電路方塊供應電力或意圖性地停止電力，而且為了防止在突然停止電力供應的情況下電路方塊的資料被消失，可以保持電源的電位。藉由利用電源控制電路所保持的電源的電位將電路方塊的資料儲存到非揮發性記憶體裝置，可以防止電路方塊的資料被消失。如此，電源控制電路用作電源閘控用開關，並用作在突然停止電力供應的情況下用來保持電源的電位的電路。

Description

電源控制電路及信號處理電路

本發明係關於一種即使停止供應電力也能夠保持資料的信號處理電路或其驅動方法。

近年來，隨著半導體積體電路的高積體化及大規模化，電路工作變得複雜。另外，有如下問題：隨著半導體積體電路的製程的微型化，電晶體的洩漏電流增大，即使半導體積體電路不工作也由於洩漏電流而消耗剩餘的電力。

於是，近年來，提出了電源閘控(power gating)(斷電)技術，其中根據形成在半導體積體電路中的多個有關的電路方塊供應電力或停止供應電力，而抑制不使用的電路方塊中的洩漏電流導致的耗電量。

例如，專利文獻1記載有一種如下半導體積體電路：在邏輯電路與電源之間設置使用MOS電晶體構成的開關，對電路方塊一同供應電力並停止供應電力，SRAM電路藉由控制MOS電晶體的基板電位來抑制洩漏電流導致的耗電量。藉由採用這種電源閘控技術，可以根據電路方塊停止對於半導體積體電路中的不使用的電路的電力供應，所以可以抑制洩漏電流導致的剩餘的耗電量。

[專利文獻1]日本專利申請公開第2003-132683號公報

另外，在半導體積體電路中，除了藉由用戶的操作等關閉電源的情況之外，還有由於落雷等導致的停電或電源從插座拔掉等而突然停止電力供應的情況。因為在儲存電路方塊的資料的記憶體裝置中，通常使用SRAM等揮發性記憶體裝置，所以如果在電源供應到電路方塊的狀態下突然停止電力供應，則在停止電力供應的同時電路方塊的資料被消失。

為了防止這種情況，也可以藉由在停止電力供應的同時使電源閘控用開關處於關閉狀態，抑制電荷從電路方塊流出到電源線。但是，在使用通常的半導體(例如，矽)的電晶體中，即使處於關閉狀態也流過洩漏電流，所以產生不能完全防止電荷的流出的問題。

鑒於上述問題，本發明的一個實施例的目的之一是提供一種電源控制電路，該電源控制電路能夠降低耗電量，並且即使突然停止電力供應也能夠防止電路方塊的資料被消失。另外，另一個目的是提供一種具備該電源控制電路的信號處理電路。

在本發明的一個實施例中，在電源與處理器等電路方塊之間設置用來控制供應電力或停止電力的電源控制電路。電源控制電路不但對電路方塊供應電力或意圖性地停止電力，而且為了防止在突然停止電力供應的情況下電路方塊的資料被消失，可以保持電源的電位。藉由利用電源控制電路所保持的電源的電位將電路方塊的資料儲存到非揮發性記憶體裝置中，可以防止電路方塊的資料被消失。如上所述，電源控制電路用作電源閘控用開關，並用作在突然停止電力供應的情況下用來保持電源的電位的電路。

在根據本發明的一個實施例的電源控制電路中，設置有控制供應電力或停止電力的第一切換元件。另外，設置有控制第一切換元件的導通狀態或關閉狀態的開關控制部，在該開關控制部中設置有第二及第三切換元件。此外，當第一切換元件處於關閉狀態時保持電源電位的電容器以並聯的方式設置在第一切換元件與電路方塊之間。

在開關控制部中，藉由使第二切換元件處於導通狀態且使第三切換元件處於關閉狀態，可以使第一切換元件處於導通狀態，並且藉由使第二切換元件處於關閉狀態且使第三切換元件處於導通狀態，可以使第一切換元件處於關閉狀態。

作為第一切換元件，較佳為使用關閉狀態電流(off-state current)小的電晶體。作為關閉狀態電流小的電晶體，例如較佳為使用在其帶隙寬於矽的帶隙且其本質載子密度低於矽的本質載子密度的半導體中形成通道的電晶體。作為這種半導體，較佳為使用具有矽的帶隙的2倍或更多的帶隙的半導體，例如可以舉出氧化鎵等氧化物半導體、氮化鎵等氮化物半導體或碳化矽、砷化鎵等化合物半導體。

另外，在本說明書等中，關閉狀態電流是指當電晶體處於關閉狀態時流過源極與汲極之間的電流。在n通道型電晶體(例如，臨界電壓為0V至2V左右)中，關閉狀態電流是指當施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流。

例如，具有氧化物半導體的電晶體的關閉狀態電流極小，所以藉由將其應用於第一切換元件，可以抑制電荷從電路方塊流出到電源線。由此，在電路方塊的工作停止的期間，即使停止從電源對電路方塊供應電力，也可以防止儲存在電路方塊中的資料被消失。

另外，在由於停電等突然停止電力的供應的情況下，藉由使第三切換元件處於關閉狀態，在一定時間使第二切換元件處於導通狀態之後使其處於關閉狀態，來確實地使第一切換元件處於關閉狀態。由此，可以防止在以並聯的方式連接到第一切換元件與電路方塊之間的電容器中積蓄的電荷洩漏，所以可以在電路方塊中一定期間保持電源電位。藉由在此期間將保持在電路方塊中的資料儲存到非揮發性記憶體裝置，可以防止在停止電力的同時電路方塊的資料被消失。

在本發明的一個實施例中，電源控制電路包括：用作第一切換元件的第一電晶體；用作第二切換元件的第二電晶體；用作第三切換元件的第三電晶體；以及第一及第二電容器。

電源控制電路包括：第一及第二電源線；第一至第三電晶體；以及第一及第二電容器，其中，第一電晶體的源極和汲極中的一方與第一電容器的一對電極的一個電極電連接來構成節點，源極和汲極中的另一方與被施加高位準電位的第一電源線電連接，第二電晶體的源極和汲極中的一方與第三電晶體的源極和汲極中的一方及第一電晶體的閘極電連接，第二電晶體的源極和汲極中的另一方與第一電源線電連接，並且，第三電晶體的源極和汲極中的另一方及第一電容器的一對電極的另一個電極與被施加低位準電位的第二電源線電連接。

在上述結構中，作為第一電晶體使用關閉狀態電流極小的電晶體。因此，藉由使第一電晶體處於關閉狀態，可以遮斷從第一電源線流過到處理器等電路方塊的電流。由此，可以減少在電路方塊中消耗的電力。因此，可以將電源控制電路用作電源閘控用開關。

信號處理電路包括：第一及第二電源線；與第一及第二電源線電連接的檢測電路及電源控制電路；以及藉由電源控制電路與第二電源線電連接的第一及第二處理器及非揮發性記憶體裝置，其中，電源控制電路控制從第一電源線到第一處理器供應電力或停止電力，當檢測第一電源線的電位從高位準電位變為低位準電位時，檢測電路將檢測信號發送到第二處理器，當被輸入檢測信號時，第二處理器將備份指令發送到第一處理器，以便將第一處理器的資料保持在非揮發性記憶體裝置中，第一處理器接收備份指令而將資料發送到非揮發性記憶體裝置，並且，非揮發性記憶體裝置保持第一處理器的資料。

在上述結構中，藉由將電源控制電路設置在電源與第一處理器之間，即使突然停止電力的供應也可以及時將資料從第一處理器儲存到非揮發性記憶體裝置，所以可以防止第一處理器中的資料的消失。

藉由使用諸如由矽構成的層或基板的電晶體形成被要求高速工作的第一及第二處理器等，並且在形成有該電晶體的層上層疊電源控制電路，可以縮小信號處理電路的面積。

根據本發明的一個實施例是提供一種電源控制電路，該電源控制電路能夠降低耗電量，並且即使突然停止電力的供應也能夠防止電路方塊的資料被消失。另外，本發明的一個實施例可以提供一種具備該電源控制電路的信號處理電路。

101‧‧‧電晶體

102‧‧‧電晶體

103‧‧‧電晶體

104‧‧‧電容器

105‧‧‧電容器

200‧‧‧信號處理電路

201‧‧‧電源控制電路

202‧‧‧處理器

203‧‧‧檢測電路

204‧‧‧處理器

205‧‧‧記憶體裝置

421‧‧‧RF電路

422‧‧‧類比基帶電路

423‧‧‧數位基帶電路

424‧‧‧電池

425‧‧‧電源電路

426‧‧‧應用處理器

427‧‧‧信號處理電路

428‧‧‧DSP

429‧‧‧介面

430‧‧‧快閃記憶體

431‧‧‧顯示器控制器

432‧‧‧記憶體電路

433‧‧‧顯示器

434‧‧‧顯示部

435‧‧‧源極驅動器

436‧‧‧閘極驅動器

437‧‧‧音訊電路

438‧‧‧鍵盤

439‧‧‧觸摸感測器

441‧‧‧記憶體控制器

442‧‧‧記憶體裝置

443‧‧‧記憶體裝置

444‧‧‧開關

445‧‧‧開關

471‧‧‧電池

472‧‧‧電源電路

473‧‧‧微處理器

474‧‧‧快閃記憶體

475‧‧‧音訊電路

476‧‧‧鍵盤

477‧‧‧記憶體電路

478‧‧‧觸控面板

479‧‧‧顯示器

480‧‧‧顯示器控制器

500‧‧‧基板

501‧‧‧通道形成區

502‧‧‧低濃度雜質區

503‧‧‧高濃度雜質區

504a‧‧‧閘極絕緣層

504b‧‧‧閘極絕緣層

505a‧‧‧閘極電極層

505b‧‧‧閘極電極層

506a‧‧‧源極電極層

506b‧‧‧汲極電極層

506c‧‧‧源極電極層

506d‧‧‧汲極電極層

507‧‧‧金屬間化合物區

508a‧‧‧側壁絕緣層

508b‧‧‧側壁絕緣層

509‧‧‧元件分離絕緣膜

510‧‧‧電晶體

511‧‧‧通道形成區

512‧‧‧低濃度雜質區

513‧‧‧高濃度雜質區

514a‧‧‧佈線層

514b‧‧‧佈線層

517‧‧‧金屬間化合物區

520‧‧‧電晶體

521‧‧‧絕緣層

522‧‧‧絕緣層

523a‧‧‧佈線層

523c‧‧‧佈線層

524‧‧‧絕緣層

525‧‧‧電極層

526‧‧‧絕緣層

527‧‧‧絕緣層

528‧‧‧絕緣層

529‧‧‧絕緣層

530‧‧‧氧化物半導體層

531a‧‧‧源極電極層

531b‧‧‧汲極電極層

532‧‧‧閘極絕緣層

533a‧‧‧閘極電極層

533b‧‧‧電極層

534‧‧‧絕緣層

535‧‧‧絕緣層

536‧‧‧佈線層

610‧‧‧記憶元件

611‧‧‧電晶體

612‧‧‧電容器

9900‧‧‧基板

9901‧‧‧ALU

9902‧‧‧ALU控制器

9903‧‧‧指令解碼器

9904‧‧‧中斷控制器

9905‧‧‧時序控制器

9906‧‧‧暫存器

9907‧‧‧暫存器控制器

9908‧‧‧Bus．I/F

9909‧‧‧ROM

9910‧‧‧ROM．I/F

在圖式中：圖1是示出電源控制電路的圖；圖2A和圖2B是說明電源控制電路的工作的圖；圖3是示出信號處理電路的方塊圖；圖4A和圖4B是示出信號處理電路的工作的流程圖；圖5A、圖5B和圖5C是說明電源控制電路的工作的圖，並且圖5D是示出電晶體的電特性的圖表；圖6是示出電源控制電路的剖面的一部分的圖；圖7是示出非揮發性記憶體裝置的圖；圖8是示出處理器的方塊圖；圖9是示出可攜式電子裝置的方塊圖；圖10是示出記憶體電路的方塊圖；圖11是示出電子書閱讀器的方塊圖。

下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不限於以下的說明，所屬技術領域具有通常知識者可以很容易地理解一個事實就是其實施例及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定於以下所示的實施例的記載內容中。

注意，在使用極性不同的電晶體或電路工作的電流方向發生變化等情況下，“源極”及“汲極”的功能有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。

“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。

即便在電路圖中示出獨立的構成要素彼此電連接的情況下，實際上也存在例如佈線的一部分還用作電極等的一個導電膜具有多個構成要素的功能的情況。在本說明書中這種一個導電膜具有多個構成要素的功能的情況也包括在電連接的範疇內。

“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”也不排除閘極絕緣層和閘極電極之間包含其他構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的。

為了容易理解，有時圖式等中所示的各構成的位置、大小、範圍等不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等中所公開的位置、大小、範圍等。

“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附記的。

實施例1

在本實施例中，參照圖1及圖2A和圖2B對具有電源控制電路的信號處理電路的一個例子進行說明。

(電源控制電路的結構)

根據本發明的一個實施例的電源控制電路包括：控制供應電力或停止電力的第一切換元件；控制第一切換元件的導通狀態或關閉狀態的開關控制部；以及當第一切換元件處於關閉狀態時保持電源電位的電容器。開關控制部具有第二切換元件及第三切換元件。

圖1所示的電源控制電路201具有電晶體101、電晶體102、電晶體103、電容器104以及電容器105。另外，處理器202例如具有一個或多個暫存器、快取記憶體等揮發性記憶體裝置。

用作第一切換元件的電晶體101的源極和汲極中的一方與電容器104的一對電極的一個電極及處理器202電連接來構成節點N1，源極和汲極中的另一方與被施加第一電位的第一電源線V1電連接。另外，電容器104的一對電極的另一個電極與被施加低於第一電位的第二電位的第二電源線V2電連接。

用作第二切換元件的電晶體102的源極和汲極中的一方與用作第三切換元件的電晶體103的源極和汲極中的一方及電晶體101的閘極電連接來構成節點N2。電晶體102的源極和汲極中的另一方與第一電源線V1電連接。另外，電晶體103的源極和汲極中的另一方與第二電源線V2電連接。

電晶體102的閘極與被施加控制信號S1的信號線及電容器105的一對電極的一個電極電連接來構成節點N3。藉由將電容器105與電晶體102的閘極電連接，即使停止來自被施加控制信號S1的信號線的電位的供應，電晶體102也可以一定期間保持導通狀態。另外，電晶體103的閘極與被施加控制信號S2的信號線電連接。電容器105的一對電極的另一個電極與第二電源線V2電連接。

根據節點N2的電位控制電晶體101的導通狀態或關閉狀態，根據控制信號S1控制電晶體102的導通狀態或關閉狀態，根據控制信號S2控制電晶體103的導通狀態或關閉狀態。

作為電晶體101，較佳為使用關閉狀態電流小的電晶體。作為關閉狀態電流小的電晶體，例如較佳為使用在其帶隙寬於矽的帶隙且其本質載子密度低於矽的本質載子密度的半導體中形成通道的電晶體。作為這種半導體，例如較佳為使用具有矽的帶隙的2倍或更多的帶隙的半導體，例如可以舉出氧化鎵等氧化物半導體、氮化鎵等氮化物半導體或碳化矽、砷化鎵等化合物半導體。

較佳的是，用於電晶體101的半導體為藉由減少成為電子給體(施體)的水或氫等雜質並降低氧缺陷而被高度純化的氧化物半導體(purified Oxide Semiconductor)。被高度純化的氧化物半導體為i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有關閉狀態電流極小的特性。另外，氧化物半導體的帶隙為 2eV或更多，較佳為2.5eV或更多，更佳為3.0eV或更多。再者，藉由使用水或氫等的雜質濃度被充分降低且氧缺陷被降低而被高度純化的氧化物半導體，可以顯著降低電晶體的關閉狀態電流。

明確而言，根據各種實驗可以證明使用被高度純化的氧化物半導體膜的電晶體的關閉狀態電流小。例如，通道寬度為1×10⁶μm且通道長度為10μm的元件也可以在源極和汲極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關閉狀態電流為半導體參數分析儀的測量極限以下，即1×10^-13A以下的特性。在此情況下，可知相當於關閉狀態電流除以電晶體的通道寬度的數值的關閉狀態電流密度為100zA/μm以下。此外，使用如下電路進行關閉狀態電流密度的測量，在該電路中電容器與電晶體彼此連接且由該電晶體控制流入到電容器或從電容器流出的電荷。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，並根據電容器的單位時間的電荷量推移測量該電晶體的關閉狀態電流密度。由該測量可知當電晶體的源極與汲極之間的電壓為3V時，可以獲得為幾十yA/μm的更低的關閉狀態電流密度。由此，可以說：將被高度純化的氧化物半導體膜用作通道形成區的電晶體的關閉狀態電流顯著小於使用矽的電晶體的關閉狀態電流。

藉由作為電晶體101使用在氧化物半導體膜中形成通道的電晶體，即使在節點N1的電位保持為恆定之後使電晶體101處於關閉狀態，也可以顯著降低藉由電晶體101 洩漏的電荷量。由此，藉由在節點N1保持電位之後使電晶體101處於關閉狀態，可以長期地保持節點N1的電位。

另外，藉由作為每一個電晶體102及電晶體103使用在氧化物半導體膜中形成通道的電晶體，即使在節點N2的電位保持為恆定之後使電晶體102或電晶體103處於關閉狀態，也可以顯著降低藉由電晶體102或103洩漏的電荷量。由此，藉由在節點N2保持電位之後使電晶體102或103處於關閉狀態，可以降低在電源控制電路201中消耗的電力。

另外，每一個電晶體102及電晶體103可以為在由氧化物半導體之外的半導體構成的層或在基板中形成通道的電晶體。例如，電晶體可以為在矽層或矽基板中具有通道的電晶體。

另外，電晶體101、電晶體102、及電晶體103的每一者可以夾著氧化物半導體層在上下具有兩個閘極。對一個閘極施加用來控制電晶體的導通狀態或關閉狀態的控制信號，另一個閘極既可以處於電絕緣的浮動狀態，又可以處於從另一元件被施加電位的狀態。在採用後者時，可以對一對電極施加相同位準的電位，或可以只對另一個閘極電極施加如接地電位等固定電位。藉由控制施加到另一個閘極的電位的位準，可以控制電晶體的臨界電壓。

(電源控制電路的工作)

下面，參照圖2A和圖2B對如下情況下的電源控制電路201的驅動方法進行說明：在對處理器202供應電力之後，為了降低耗電量而停止供應電力，然後再次供應電力的情況。

(通常工作)

對圖2A所示該電源控制電路201的通常工作進行說明。圖2A示出對處理器202施加電源(作為第一電源線V1的高位準電位)的狀態。藉由作為控制信號S1高位準電位施加到電晶體102的閘極，電晶體102處於導通狀態。另外，藉由作為控制信號S2低位準電位施加到電晶體103的閘極，電晶體103處於關閉狀態。因此，節點N2的電位成為高位準電位，高位準電位施加到電晶體101的閘極，所以電晶體101處於導通狀態。由此，第一電源線V1的高位準電位施加到處理器202。

(停止對電路方塊供應電力的工作)

對圖2B所示的停止對處理器202供應電力的工作進行說明。藉由作為控制信號S1低位準電位施加到電晶體102的閘極，電晶體102處於關閉狀態。另外，藉由作為控制信號S2高位準電位施加到電晶體103的閘極，電晶體103處於導通狀態。因此，節點N2的電位成為低位準電位，低位準電位施加到電晶體101的閘極，所以電晶體101處於關閉狀態。

在本實施例所示的電源控制電路201中，作為電晶體101使用關閉狀態電流極小的電晶體。因此，藉由使電晶體101處於關閉狀態，可以遮斷從第一電源線V1流過到處理器202的電流。由此，可以減少在處理器202中消耗的電力。如此，可以將電源控制電路201用作電源閘控用開關。

(再次開始通常工作)

另外，在處理器202中再次開始通常工作時，如圖2A所示，藉由作為控制信號S1高位準電位施加到電晶體102的閘極，使電晶體102處於導通狀態。另外，藉由作為控制信號S2低位準電位施加到電晶體103的閘極，使電晶體103處於關閉狀態。因此，節點N3的電位成為高位準電位，高位準電位施加到電晶體101的閘極，所以電晶體101處於導通狀態。由此，第一電源線V1的高位準電位施加到處理器202，再次開始通常工作。

本實施例可以與其他實施例適當地組合而實施。

實施例2

在本實施例中，參照圖3、圖4A及4B、圖5A至5D、及圖6對如下情況下的信號處理電路200的驅動方法進行說明：將電源供應到處理器202之後，突然停止電力的供應的情況。

圖3示出包括電源控制電路201的信號處理電路200 的方塊圖。信號處理電路200具有電源控制電路201、處理器202、檢測電路203、處理器204和非揮發性記憶體裝置205。在此，處理器202是用來控制包括信號處理電路200的電子裝置的工作的主處理器，處理器204是在停止對電子裝置的電力的供應的情況下工作的子處理器。另外，檢測電路203、處理器204、記憶體裝置205及處理器202分別藉由L1等的佈線連接。

處理器202具有一個或多個快取記憶體、暫存器等揮發性記憶體裝置。

記憶體裝置205具有一個或多個ROM、EEPROM、快閃記憶體、磁片、光碟等非揮發性記憶體裝置。在記憶體裝置205中，儲存有用來使主處理器202工作的程式或用來使子處理器204工作的程式。另外，當主處理器202及子處理器204執行程式時，作為暫時儲存各種資料的工作記憶體使用記憶體裝置205。此外，在主處理器202工作時突然停止電力的供應的情況下，作為用來保持儲存在處理器202的資料的記憶體使用記憶體裝置205。

檢測電路203與第一電源線V1電連接。檢測電路203檢測第一電源線V1的電位為高位準電位還是低位準電位。另外，檢測電路203將根據所檢測的電位產生的第一檢測信號S3或第二檢測信號S4發送到子處理器204。在檢測出第一電源線V1的電位從高位準電位變為低位準電位的情況下，檢測電路203將第一檢測信號S3發送到處理器204。另外，在檢測出第一電源線V1的電位從低位準電位變為高位準電位的情況下，檢測電路203將第二檢測信號S4發送到處理器204。

處理器204與處理器202的工作獨立地工作。另外，處理器204即使停止電力的供應也可以工作。當接收從檢測電路203發送的第一檢測信號S3時，處理器204將備份指令發送到處理器202，以便將保持在主處理器202中的資料備份到記憶體裝置205。另外，當接收從檢測電路203發送的第二檢測信號S4時，處理器204將載入指令發送到處理器202及記憶體裝置205，以便將保持在記憶體裝置205中的資料載入到處理器202。

如實施例1所示的電源控制電路係可應用於電源控制電路201。

(信號處理電路200的工作方法)

接著，參照圖4A及4B、和圖5A至5D對信號處理電路200的工作方法進行說明。

(突然的電源供應的停止)

如圖4A所示的流程圖，供應到信號處理電路200的電源突然被停止(步驟S301)。由此，第一電源線V1的第一電位從高位準電位變為低位準電位(步驟S302)。並且，電源控制電路201工作(步驟S303)。

圖5A示出突然停止電力的供應的瞬間的電源控制電路201。當突然停止電力的供應時，被施加到電晶體102 的閘極的高位準電位成為低位準電位，電晶體102處於關閉狀態。此時，如果在節點N2中殘留電荷的狀態下電晶體102處於關閉狀態，則不能完全使電晶體101處於關閉狀態。

圖5D示出顯示電晶體101的電特性的圖表。例如，在節點N2中殘留電荷的情況下，作為正的電位的Vga施加到電晶體101的閘極，不能使電晶體101處於關閉狀態。由此，在電晶體101中流過洩漏電流，節點N1的電位也變動，所以處理器202不能維持工作。

然而，如圖5B所示，在電晶體102的閘極中，由與電容器105的一對電極的一個電極連接的節點N3保持電位。由此，正的電位繼續施加到電晶體102的閘極，因此可以延遲電晶體102處於關閉狀態的時間。藉由到電晶體102處於關閉狀態為止的期間中將殘留在節點N2中的電荷移動到第一電源線V1，將節點N2的電位成為低位準電位。由此，可以使電晶體101處於關閉狀態。

作為電晶體101，使用在氧化物半導體膜中具有通道的電晶體。因為該電晶體的關閉狀態電流顯著小，所以可以長期地保持由電容器104保持的節點N1的電位。因此，可以抑制節點N1的電位的變動。

並且，在節點N1中保持供應電力時的電位的高位準電位，所以電力繼續供應到處理器202(參照圖5C)。

另外，當第一電源線V1的電位從高位準電位變為低位準電位時，檢測電路203檢測電位的變化。另外，藉由在節點N1中保持高位準電位，佈線L1也保持高位準電位。因此，檢測電路203從佈線L1接收電力的供應。當檢測電路203檢測電位的變化時，在檢測電路203中產生第一檢測信號S3而將其發送到處理器204(參照圖4A的步驟S304)。

當接收第一檢測信號S3時，處理器204將備份指令發送到處理器202，以便將保持在處理器202中的資料備份在記憶體裝置205(參照圖4A的步驟S305)。

接收備份指令的處理器202將資料從處理器202儲存到記憶體裝置205(參照圖4A的步驟S306)。

當將資料儲存到記憶體裝置205中時，記憶體裝置205將備份結束通知發送到處理器202(參照圖4A的步驟S307)，由此信號處理電路200處於待命模式(參照圖4A的步驟S308)。

(電力恢復工作)

如圖4B所示的流程圖，對信號處理電路200的電力供應再次開始(參照步驟S311)。由此，第一電源線V1的第一電位從低位準電位變為高位準電位(參照步驟S312)。此時，控制信號S1也從低位準電位變為高位準電位，所以電晶體102處於導通狀態。另外，作為控制信號S2低位準電位施加到電晶體103的閘極，所以電晶體103處於關閉狀態。因此，節點N2的電位成為高位準電位，高位準電位施加到電晶體101的閘極，所以電晶體 101處於導通狀態。由此，第一電源線V1的高位準電位施加到處理器202(參照步驟S313)。

另外，當第一電源線V1的電位從低位準電位變為高位準電位時，檢測電路203檢測電位的變化。當檢測電路203檢測電位的變化時，在檢測電路203中產生第二檢測信號S4而將其發送到處理器204(步驟S314)。

當接收第二檢測信號S4時，處理器204將載入指令發送到處理器202及記憶體裝置205，以便將保持在記憶體裝置205中的資料載入到處理器202(步驟S315)。並且，將記憶體裝置205中的資料載入到在處理器202(步驟S316)。

由此，信號處理電路200的資料的恢復結束(步驟S317)。

藉由在信號處理電路200中設置電源控制電路201，即使突然停止對信號處理電路200的電力的供應也可以及時將資料從處理器202儲存到記憶體裝置205，所以可以防止處理器202中的資料的消失。

另外，即使在進行電源閘控的期間中突然停止電力的供應也可以及時將保持在處理器202中的資料儲存到記憶體裝置205，所以可以防止保持在處理器202中的資料的消失。

例如，在作為電源控制電路201的電晶體101利用使用矽的電晶體的情況下，關閉狀態電流為1pA。另外，例如當將電容器104的電容設定為1pF時，在節點N1中以其變化量低於1mV的方式能夠保持電源電位(例如，VDD)的期間為1msec。因此，如果來自第一電源線的電力突然被停止，則處理器202的工作迅速停止，所以資料被消失。

但是，在本發明的一個實施例中，作為電源控制電路201的電晶體101利用使用氧化物半導體的電晶體，所以可以將關閉狀態電流設定為100yA。另外，例如當將電容器104的電容設定為1pF時，在節點N1中以其變化量低於1mV的方式能夠保持電源電位的期間為10⁷sec。因此，在此期間中將處理器202的資料保持在非揮發性記憶體裝置205中，即使突然停止電力的供應，也可以防止處理器202的資料的消失。

另外，實施例1所示的圖1示出圖3所示的信號處理電路200的一部分。因此，在圖3所示的信號處理電路200中意圖性地對處理器202停止電力供應的情況下，參照實施例1所示的對於處理器202的電力供應的停止工作，即可。

如上所述，電源控制電路201不但對處理器202供應電力或意圖性地停止電力，而且為了防止在突然停止電力供應的情況下處理器202的資料被消失，可以保持電源的電位。藉由利用電源控制電路201所保持的電源的電位將處理器202的資料儲存到非揮發性記憶體裝置205，可以防止處理器202的資料被消失。如此，電源控制電路201用作電源閘控用開關，並可以用作在突然停止電力供應的情況下用來保持電源的電位的電路。

實施例3

在本實施例中，參照圖6對上述實施例所示的電源控制電路的剖面的一部分進行說明。圖6示出在圖3所示的處理器202所具有的電晶體510及520上層疊有電源控制電路201所具有的電晶體101及電容器104的圖。

另外，說明上述電晶體101及電晶體510是n通道型電晶體且電晶體520是p通道型電晶體的情況。

首先，對形成於下部的電晶體510及電晶體520進行說明。

n型電晶體510包括：設置在包含半導體材料的基板500中的通道形成區501；以夾著通道形成區501的方式設置的低濃度雜質區502及高濃度雜質區503(也將這些區域總稱為雜質區)；以與該雜質區接觸的方式設置的金屬間化合物區507；設置在通道形成區501上的閘極絕緣層504a；設置在閘極絕緣層504a上的閘極電極層505a；以及以與金屬間化合物區507接觸的方式設置的源極電極層506a及汲極電極層506b。在閘極電極層505a的側面設置有側壁絕緣層508a。以覆蓋電晶體510的方式設置有絕緣層521及絕緣層522。藉由形成在絕緣層521及絕緣層522中的開口，源極電極層506a及汲極電極層506b與金屬間化合物區507連接。

在低濃度雜質區502及高濃度雜質區503中添加有賦予n型導電型的雜質。作為賦予n型的雜質元素，可以使用磷或砷等。

p型電晶體520包括：設置在包含半導體材料的基板500中的通道形成區511；以夾著通道形成區511的方式設置的低濃度雜質區512及高濃度雜質區513(也將這些區域總稱為雜質區)；以與該雜質區接觸的方式設置的金屬間化合物區517；設置在通道形成區511上的閘極絕緣層504b；設置在閘極絕緣層504b上的閘極電極層505b；以及以與金屬間化合物區517接觸的方式設置的源極電極層506c及汲極電極層506d。在閘極電極層505b的側面設置有側壁絕緣層508b。以覆蓋電晶體520的方式設置有絕緣層521及絕緣層522。藉由形成在絕緣層521及絕緣層522中的開口，源極電極層506c及汲極電極層506d與金屬間化合物區517連接。

在低濃度雜質區512及高濃度雜質區513中添加有賦予p型導電型的雜質。作為賦予p型的雜質元素，可以使用硼、鋁、鎵等。

另外，在基板500中，以分別圍繞電晶體510和電晶體520的方式設置有元件分離絕緣膜509。

作為基板500，例如可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等化合物半導體基板。

雖然在圖6中示出電晶體510及電晶體520是在半導體基板中形成通道的電晶體的情況，但是電晶體510及電晶體520也可以是在形成在絕緣表面上的半導體膜中形成通道的電晶體。

半導體膜使用非晶矽、多晶矽、單晶矽等形成。非晶矽藉由CVD法或濺射法等形成，多晶矽藉由對非晶矽照射雷射光束來晶化。另外，單晶矽藉由對單晶矽基板注入氫離子而剝離表層部來形成。

藉由作為半導體基板使用單晶半導體基板，可以使電晶體510及電晶體520高速工作。另外，雖然在圖6中未圖示，但是上述實施例所示的處理器202、處理器204及檢測電路203也形成在單晶半導體基板上是較佳的。

在形成在閘極絕緣層504a、504b上的閘極電極層505a、505b的側面設置有側壁絕緣層508a、508b。藉由當對基板500添加n型雜質時將閘極電極層505a及側壁絕緣層508a用作遮罩，可以以自對準的方式形成雜質濃度不同的低濃度雜質區502和高濃度雜質區503。另外，藉由當對基板500添加p型雜質時分別將閘極電極層505b及側壁絕緣層508b用作遮罩，可以以自對準的方式形成雜質濃度不同的低濃度雜質區512和高濃度雜質區513。

閘極絕緣層504a及閘極絕緣層504b藉由CVD法、濺射法、熱氧化法等，並使用氧化矽、氧氮化矽、氮化矽、氮氧化矽等來形成。

閘極電極層505a、505b藉由濺射法或CVD法，並使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。

側壁絕緣層508a、508b藉由CVD法、濺射法，並使用氧化矽、氧氮化矽、氮化矽、氮氧化矽等來形成。圖6示出側壁絕緣層508a、508b以疊層結構形成的情況。

絕緣層521及絕緣層522藉由CVD法、濺射法等，並使用氧化矽、氧氮化矽、氮氧化矽等來形成。此外，也可以使用藉由低溫氧化(LTO：Low Temperature Oxidation)法形成的氧化矽。另外，也可以使用使TEOS(Tetraethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮等起反應來形成的步階覆蓋性好的氧化矽。另外，為了提高其表面的平坦性，絕緣層522被進行拋光處理(例如，化學機械拋光法(Chemical Mechanical Polishing：CMP))、乾蝕刻處理、電漿處理是較佳的。

源極電極層506a、汲極電極層506b、源極電極層506c及汲極電極層506d藉由濺射法或PECVD法，並使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。

在絕緣層522上形成有佈線層523a、523b、523c。佈線層523a、523b、523c可以參照源極電極層506a等的記載。

在佈線層523a、523b、523c上形成有絕緣層524。絕緣層524可以參照絕緣層521等的記載。

在絕緣層524上形成有電極層525。電極層525用作電晶體101的閘極。電極層525可以參照源極電極層506a等的記載。

以與電極層525接觸的方式設置有絕緣層526。絕緣層526藉由在電極層525上形成絕緣膜之後，到使電極層525的頂面露出為止進行CMP法等拋光處理、乾蝕刻處理、電漿處理來形成。

在電極層525及絕緣層526上形成有絕緣層527、絕緣層528、絕緣層529。絕緣層526至529藉由利用與絕緣層521、522相同的方法並使用相同的材料形成。雖然在本實施例中示出在電極層525、絕緣層526上形成三層的絕緣層的例子，但是既可以形成一層或兩層的絕緣層，又可以形成四層以上的絕緣層。

在絕緣層529上設置有氧化物半導體層530。

較佳的是，氧化物半導體層530至少包含銦(In)或鋅(Zn)。另外，作為用來降低使用該氧化物半導體層的電晶體的電特性的偏差的穩定劑，除了上述元素以外，還包含鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)、鋯(Zr)中的任一種或多種是較佳的。

另外，作為其它穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的任何一種或多種。

例如，作為氧化物半導體可以使用：氧化銦；氧化鎵；氧化錫；氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。

在此，例如，In-Ga-Zn類氧化物是指包含In、Ga及Zn的氧化物，而對In、Ga及Zn的比率沒有限制。此外，也可以包含In、Ga及Zn以外的金屬元素。使用該In-Ga-Zn類氧化物的電晶體在無電場時的電阻足夠高而可以充分減少關閉狀態電流，並且其遷移率也高。

例如，能夠使用其原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或該組成附近的氧化物。或者，也可以使用其原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成附近的氧化物。

例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度來提高遷移率。

以下說明氧化物半導體膜的結構。

氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜、非晶氧化物半導體膜等。

首先，對CAAC-OS膜進行說明。

CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，而大部分的結晶部的尺寸為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體。

在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的影像中，不能觀察到明確的結晶部與結晶部之間的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子遷移率的降低。

由利用TEM所得到的大致平行於樣本面的方向上的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。

另一方面，由利用TEM所得到的大致垂直於樣本面的方向上的CAAC-OS膜的影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間沒有金屬原子的排列的規則性。

由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。

使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO₄的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為31°附近時出現峰值。由於該峰值歸於InGaZnO₄結晶的(009)面，所以可以確認到CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的被形成面或頂面的方向上配向。

另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近時出現峰值。該峰值歸於InGaZnO₄結晶的(110)面。在此，在將2θ固定為56°附近的狀態下，在以樣本面的法線向量為軸(

軸)旋轉樣本的同時進行分析(

掃描)。在該樣本是InGaZnO₄的單晶氧化物半導體膜的情況下出現六個峰值，該六個峰值歸於相等於(110)面的結晶面。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行

掃描也不能明確地觀察到峰值。

由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸在平行於被形成面或頂面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於平行於結晶的ab面的面。

注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，在藉由蝕刻等改變CAAC-OS膜的形狀的情況下，有時結晶的c軸未必平行於CAAC-OS膜的被形成面或頂面的法線向量。

此外，CAAC-OS膜中的晶化度未必均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂面附近產生的結晶生長形成的情況下，有時頂面附近的晶化度高於被形成面附近。另外，在對CAAC-OS膜添加雜質時，被添加雜質的區域的晶化度變化，而CAAC-OS膜的晶化度根據區域變化。

注意，在藉由out-of-plane法分析具有InGaZnO₄結晶的CAAC-OS膜的情況下，除了2θ為31°附近的峰值之外，有時還觀察到2θ為36°附近的峰值。2θ為36°附近的峰值示出不具有c軸配向性的結晶包括在CAAC-OS膜的一部分中。較佳的是，在CAAC-OS膜中2θ的峰值出現於31°附近並不出現於36°附近。

CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分之外的元素。尤其是，與構成氧化物半導體膜的金屬元素相比，與氧的接合力強的元素諸如矽等從氧化物半導體膜奪取氧而擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。另外，因為鐵和鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體膜內部，則擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。此外，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。

另外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或因俘獲氫而成為載子發生源。

將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實際上高純度本質”。高純度本質或實際上高純度本質的氧化物半導體膜的載子發生源少，因此可以降低載子密度。因此，使用該氧化物半導體膜的電晶體很少具有臨界電壓為負值的電特性(也稱為常導通)。此外，高純度本質或實際上高純度本質的氧化物半導體膜的載子陷阱少。因此，使用該氧化物半導體膜的電晶體的電特性變動小，因此該電晶體成為可靠性高的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要較長時間，有時像固定電荷那樣動作。因此，有時使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性不穩定。

另外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。

接下來，說明微晶氧化物半導體膜。

在使用TEM觀察微晶氧化物半導體膜時的影像中，有時無法明確地確認到結晶部。微晶氧化物半導體膜中含有的結晶部的尺寸大多為高於或等於1nm且低於或等於100nm，或1nm高於或等於且10nm低於或等於。尤其是，將具有尺寸為1nm高於或等於且10nm低於或等於或1nm高於或等於且3nm低於或等於的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor)膜。另外，例如在使用TEM觀察nc-OS膜時，有時無法明確地確認到晶粒介面。

nc-OS膜在微小區域(例如1nm高於或等於且10nm低於或等於的區域，特別是1nm高於或等於且3nm低於或等於的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由其中利用使用直徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在藉由使用其探針的直徑大於結晶部的電子束(例如，50nm高於或等於)來獲得的nc-OS膜的電子繞射圖(也被認為作選區電子繞射區)中，觀察到類似光暈圖案。另一方面，在藉由使用其探針的直徑近於或小於結晶部的電子束(例如，1nm高於或等於且30nm低於或等於)來獲得的nc-OS膜的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。

nc-OS膜是比非晶氧化物半導體膜規律性高的氧化物半導體膜。因此，nc-OS膜的缺陷能階密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶面配向的規律性。所以，nc-OS膜的缺陷能階密度比CAAC-OS膜高。

注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。

另外，非晶氧化物半導體膜容易引入雜質而其載子密度有得到提高的傾向，所以可以比較容易得到較高的場效移動率。

另外，藉由在平坦的表面上形成氧化物半導體膜，可以提高結晶性。例如，較佳的是，在平均表面粗糙度(Ra)為1nm低於或等於，較佳為0.3nm高於或等於，更佳為0.1nm低於或等於的表面上形成氧化物半導體膜。

注意，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以如下算式定義。

這裡，指定面是指成為測量粗糙度對象的面，並且是以座標(x₁，y₁，f(x₁，y₁))、(x₁，y₂，f(x₁，y₂))、(x₂，y₁，f(x₂，y₁))、(x₂，y₂，f(x₂，y₂))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S₀，基準面的高度(指定面的平均高度)為Z₀。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測定Ra。

因此，較佳的是，對絕緣層529的與氧化物半導體層530接觸而形成的區域進行平坦化處理。對平坦化處理沒有特別的限制，可以使用拋光處理(例如，化學機械拋光(Chemical Mechanical Polishing：CMP)法)、乾蝕刻處理、電漿處理等。

另外，為了形成CAAC-OS膜，較佳為應用如下條件。

藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，較佳為降低存在於成膜室內的雜質濃度(氫、水、二氧化碳及氮等)。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。

另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃高於或等於且740℃低於或等於，較佳為200℃高於或等於且500℃低於或等於的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。

另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%或更多，較佳為100vol.%。

以下，作為濺射靶材的一個例子示出多晶的In-Ga-Zn類氧化物靶材。

將InO_x粉末、GaO_Y粉末及ZnO_Z粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃高於或等於且1500℃低於或等於的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn類氧化物靶材。另外，X、Y及Z為任意正數。在此，InO_x粉末、GaO_Y粉末及ZnO_Z粉末的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合的莫耳數比可以根據所製造的濺射靶材適當地改變。

作為氧化物半導體層530使用CAAC-OS膜，可以實現可見光或紫外光的照射所導致的電特性變動得到降低的電晶體。

另外，在成膜前、成膜時、成膜後，氧化物半導體層530不包含氫或水等雜質是較佳的。例如，較佳的是，儘量地去除包含在絕緣層529中的氫或水等，或者以儘量地不包含氫或水的實施例形成氧化物半導體層530。另外，在形成氧化物半導體層530之後，為了去除包含在氧化物半導體層530中的氫或水等，也可以進行加熱處理(也稱為脫水化或脫氫化處理)。再者，為了降低包含在氧化物半導體層530中的氫或水，以儘量地不包含氫或水的實施例形成與氧化物半導體層530接觸的絕緣膜是較佳的。另外，在形成絕緣膜之後，也可以進行脫水化或脫氫化處理。

再者，藉由作為絕緣層527和絕緣層528中的至少一個使用防止氫透過的膜，可以防止包含在下部的電晶體510及電晶體520、絕緣層524、絕緣層526等中的氫到達氧化物半導體層530。作為防止氫透過的膜，較佳為使用氮化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜等。另外，藉由作為絕緣層534使用防止氫透過的膜，可以防止包含在絕緣層535中的氫到達氧化物半導體層530。

另外，為了降低包含在氧化物半導體層530中的氧缺陷，也可以進行將氧供應到氧化物半導體層530的處理。例如，藉由接觸地設置氧化物半導體層530和包含過剩的氧的絕緣膜且進行加熱處理，可以將氧從包含過剩的氧的絕緣膜供應到氧化物半導體層530。藉由將氧供應到氧化物半導體層530，可以降低包含在氧化物半導體層530中的氧缺陷。另外，在對氧化物半導體層530進行脫水化或脫氫化處理之後，也可以進行將氧添加到氧化物半導體層530的處理。作為添加氧的處理，例如藉由離子植入法、離子摻雜法、電漿處理等將氧自由基、臭氧、氧原子、氧離子等添加到氧化物半導體層530。另外，也可以隔著閘極絕緣層532進行添加氧的處理。

如此，藉由減少成為電子給體(施體)的水或氫等雜質並降低氧缺陷，可以形成被高度純化的氧化物半導體(purified OS)。被高度純化的氧化物半導體為i型(本質半導體)或無限趨近於i型。因此，可以使在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關閉狀態電流顯著小。

另外，藉由在氧化物半導體層530中降低氫或水等雜質或氧缺陷，可以抑制載子的產生。藉由抑制載子密度增大，可以抑制起因於載子密度的電晶體的臨界電壓向負方向漂移。因此，根據施加到電晶體的另一個閘極電極的電位而可以容易控制電晶體的臨界電壓。因此，實現可靠性高的電晶體。

以與氧化物半導體層530接觸的實施例形成有源極電極層531a及汲極電極層531b。源極電極層531a用作電容器104的一對電極的一個電極。另外，汲極電極層531b 藉由形成在閘極絕緣層532、絕緣層534、535中的開口與佈線層536連接。

源極電極層531a及汲極電極層531b藉由濺射法或PECVD法，並使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。另外，源極電極層531a及汲極電極層531b也可以使用氮化鎢、氮化鉭、氮化鈦或氮化鉬等氮化金屬材料形成。另外，作為源極電極層531a及汲極電極層531b，也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅、添加有氧化矽的銦錫氧化物等導電材料。

源極電極層531a及汲極電極層531b在通道長度方向上的剖面具有其下端部突出的區域。這種形狀可以藉由在絕緣層529及氧化物半導體層530上形成導電膜之後對該導電膜多次進行蝕刻來形成。藉由使源極電極層531a及汲極電極層531b具有這種形狀，可以實現後面形成的閘極絕緣層532的良好的覆蓋率。

在氧化物半導體層530、源極電極層531a及汲極電極層531b上形成有閘極絕緣層532。

閘極絕緣層532藉由利用濺射法、MBE法、電漿CVD法、脈衝雷射沉積法、ALD法，並使用氧化矽、氧化鎵、氧化鋁、氧氮化鋁、氧氮化矽、氮氧化矽或氮化矽等形成。此外，藉由作為閘極絕緣層532使用氧化鉿、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加有氮的矽酸鉿(HfSiO_xN_y(x>0，y>0))、鋁酸鉿(HfAl_xO_y(x>0，y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。另外，閘極絕緣層532使用上述材料以單層結構或疊層結構來形成。

在與氧化物半導體層530重疊的區域上形成有閘極電極層533a，在與源極電極層531a重疊的區域上形成有電極層533b。電極層533b用作電容器104的一對電極的另一個電極。

閘極電極層533a及電極層533b藉由濺射法或PECVD法並使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。另外，閘極電極層533a及電極層533b也可以使用氮化鎢、氮化鉭、氮化鈦或氮化鉬等氮化金屬材料形成。另外，作為閘極電極層533a及電極層533b，也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅、添加有氧化矽的銦錫氧化物等導電材料。

在閘極電極層533a、電極層533b上形成有絕緣層534、絕緣層535。絕緣層534及絕緣層535藉由利用與絕緣層521至522相同的形成方法並使用相同的材料形成。如上所述，也可以將防止透過氫或水等的膜用於絕緣層534和絕緣層535中的至少一方。

在閘極絕緣層532、絕緣層534及絕緣層535中形成到達汲極電極層531b的開口，在開口中設置有佈線層536。佈線層536藉由利用與源極電極層531a、汲極電極層531b相同的形成方法並使用相同的材料形成。

再者，也可以在絕緣層535及佈線層536上還具有絕緣膜或佈線。

另外，在形成有電晶體520的層中，除了電晶體520之外，形成有圖3所示的處理器202、處理器204、檢測電路203等。如電晶體520那樣使用矽等材料構成的電晶體容易進行高速工作。因此，可以高速進行在處理器202或處理器204中進行的運算處理。

另外，在形成上述實施例所示的電源控制電路201的情況下，在圖6所示的圖中，電源控制電路201所具有的電晶體102及電晶體103既可以形成在與電晶體101及電容器104相同的層中，又可以形成在形成有電晶體101及電容器104的層(例如，絕緣層535及佈線層536)上。此外，上述實施例所示的記憶體裝置205也既可以形成在與電晶體101及電容器104相同的層中，又可以形成在形成有電晶體101及電容器104的層上。

與使用矽的電晶體相比，使用氧化物半導體的電晶體可以容易層疊來形成。因此，藉由在形成有電晶體101及電容器104的層上形成電晶體102及電晶體103，可以縮小信號處理電路200所占的面積。

接著，參照圖7對使用在氧化物半導體中形成通道的電晶體構成的記憶體裝置進行說明。

圖7所示的記憶體裝置包括：m個字線WL；n個位元線BL；以及配置為縱m個(行)×橫n個(列)的矩陣狀的多個記憶元件610。記憶元件610由在氧化物半導體中形成通道的電晶體611和電容器612構成。

在記憶元件610中，位元線BL與電晶體611的源極和汲極中的一方電連接，字線WL與電晶體611的閘極電連接，電晶體611的源極和汲極中的另一方與電容器612的一對電極的一個電極電連接。

如上所述，在氧化物半導體中形成通道的電晶體具有關閉狀態電流極小的特徵。因此，藉由使電晶體611處於關閉狀態，可以長期地儲存電容器612的一對電極的一個電極的電位(或者，儲存在電容器612中的電荷)。

接著，說明對記憶元件610進行資訊的寫入及保持的情況。

首先，藉由將字線WL的電位設定為使電晶體611處於導通狀態的電位，使電晶體611處於導通狀態。由此，將位元線BL的電位施加到電容器612的一對電極的一個電極(寫入)。然後，藉由將字線WL的電位設定為使電晶體611處於關閉狀態的電位，使電晶體611處於關閉狀態，由此儲存電容器612的一對電極的一個電極的電位(保持)。

由於電晶體611的關閉狀態電流極小，所以能夠長期地儲存電容器612的一對電極的一個電極的電位(或儲存在電容器612中的電荷)。

例如，在以電容器612的第一端子的電位為V，以電容器612的電容為C，以位元線BL所具有的電容成分(以下也稱為位元線電容)為C_B，並且以電荷被再次分配之前的位元線BL的電位為V_B0的條件下，電荷被再次分配之後的位元線BL的電位成為(C_B×V_B0+C×V)/(C_B+C)。因此可知，作為記憶元件610的狀態，當電容器612的第一端子的電位為V₁和V₀(V₁>V₀)的兩個狀態時，保持電位V₁時的位元線BL的電位(=(C_B×V_B0+C×V₁)/(C_B+C))高於保持電位V₀時的位元線BL的電位(=(C_B×V_B0+C×V₀)/(C_B+C))。

並且，藉由比較位元線BL的電位與規定的電位，可以讀出資訊。

如此，圖7所示的記憶元件610可以利用電晶體611的關閉狀態電流極小的特徵長期地保持儲存在電容器612中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力的供應，也可以長期地保持儲存資料。

藉由採用多個這種記憶元件610，例如可以構成圖3所示的非揮發性記憶體裝置205。在處理器202等上形成圖7所示的記憶體裝置的情況下，構成記憶元件610的電晶體611及電容器612可以形成在與圖6所示的構成電源控制電路201的電晶體101及電容器104相同的層中。因為也可以在其上還層疊記憶體裝置，所以可以實現記憶體裝置的積體化。另外，也可以縮小記憶體裝置所占的面積。

本實施例可以與上述實施例適當地組合而實施。

實施例4

在本實施例中，對根據本發明的一個實施例的信號處理電路所具備的處理器的結構進行說明。

圖8示出本實施例的處理器的結構。圖8所示的處理器在基板9900上主要包括：ALU 9901；ALU控制器9902；指令解碼器9903；中斷控制器9904；時序控制器9905；暫存器9906；暫存器控制器9907；Bus．I/F 9908；可重寫的ROM 9909；以及ROM．I/F 9910。注意，ALU是指Arithmetic logic unit(算術邏輯單元)，Bus．I/F是指匯流排介面，並且ROM．I/F是指ROM介面。ROM 9909和ROM．I/F 9910可以設置在另一晶片上。當然，圖8只是示出將其結構簡化的一個例子而已，並且實際上的處理器根據其用途具有多種結構。

作為實施例1所示的信號處理電路200中的主處理器202及子處理器204，可以應用圖8所示的處理器。另外，主處理器202和子處理器204可以具有不同的結構。

藉由Bus．I/F 9908輸入到處理器的指令輸入到指令解碼器9903且在進行解碼之後，輸入到ALU控制器9902、中斷控制器9904、暫存器控制器9907和時序控制器 9905。

根據被解碼的指令，ALU控制器9902、中斷控制器9904、暫存器控制器9907、時序控制器9905進行各種控制。明確地說，ALU控制器9902產生用來控制ALU 9901的工作的信號。另外，當處理器在執行程式時，中斷控制器9904根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，並處理所述要求。暫存器控制器9907產生暫存器9906的位址，並根據處理器的狀態進行從暫存器9906的讀出或對暫存器9906的寫入。

另外，時序控制器9905產生控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、暫存器控制器9907的工作時序的信號。例如，時序控制器9905具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2供應到上述各種電路。

例如，在供應電力之後，為了減少耗電量停止電力的供應，再次供應電力的情況下，對主處理器202進行如下工作。根據來自ALU 9901的指示，暫存器控制器9907發出將暫存器9906的資料保持在記憶體裝置205中的指令。並且，如圖2B所示，藉由使電源控制電路201中的電晶體101處於關閉狀態，停止從第一電源線V1到處理器202的電力供應。但是，可以根據保持在電源控制電路201的節點N1中的電位使處理器202工作。

如此，即使暫時停止對處理器供應電力，也根據保持在電源控制電路201中的電位能夠供應電流，所以可以減少在信號處理電路中消耗的電力。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置的資訊輸入的期間中也可以停止處理器，由此可以降低耗電量。

在本實施例中，以處理器為例子進行說明，但是本發明的信號處理電路不侷限於處理器，也可以應用於影像處理電路、DSP、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等LSI。

本實施例可以與其他實施例組合而實施。

實施例5

藉由使用根據本發明的一個實施例的信號處理電路，可以提供耗電量低的電子裝置。尤其是在難以經常被供應電力的可攜式電子裝置中，藉由作為結構要素追加根據本發明的一個實施例的低耗電量的信號處理電路，可以獲得連續使用時間變長的優點。另外，藉由使用關閉狀態電流低的電晶體，不需要用來彌補高關閉狀態電流的冗長的電路設計，所以可以提高信號處理電路的積體度，從而可以實現高功能的信號處理電路。

根據本發明的一個例的信號處理電路可以應用於顯示裝置、個人電腦、具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位通用磁片(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)。除了上述以外，作為可以應用根據本發明的一個例的信號處理電路的電子裝置，可以舉出：行動電話、可攜式遊戲機、可攜式資訊終端、電子書閱讀器、攝影機、數位照相機、眼鏡式顯示器(頭戴顯示裝置)、導航系統、音頻再生裝置(例如汽車音響和數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機等。

以下，說明將根據本發明的一個例的信號處理電路應用於行動電話、智慧手機或電子書閱讀器等的可攜式電子裝置的情況。

圖9是示出可攜式電子裝置的方塊圖。圖9所示的可攜式電子裝置包括：RF電路421；類比基帶電路422；數位基帶電路423；電池424；電源電路425；應用處理器426；快閃記憶體430；顯示控制器431；記憶體電路432；顯示器433；觸摸感測器439；音訊電路437；以及鍵盤438等。顯示器433由顯示部434、源極驅動器435以及閘極驅動器436構成。應用處理器426具有DSP428、介面429、信號處理電路427。藉由作為信號處理電路427採用上述實施例所示的信號處理電路200，可以降低耗電量。另外，一般來說，記憶體電路432由SRAM或DRAM構成，但是藉由將圖7所示的記憶體裝置用於記憶體電路432，可以降低耗電量。

圖10是示出記憶體電路432的結構的方塊圖。記憶體電路432具有記憶體裝置442、記憶體裝置443、開關444、開關445以及記憶體控制器441。

首先，在可攜式電子裝置中，接收某一個影像資料，或者，利用應用處理器426形成某一個影像資料。該影像資料藉由開關444被儲存在記憶體裝置442中。然後，藉由開關444輸出的影像資料藉由顯示控制器431被發送到顯示器433。顯示器433使用影像資料顯示影像。

在如像靜態影像那樣所顯示的影像不變更時，通常以30Hz至60Hz左右的週期將從記憶體裝置442讀出的影像資料藉由開關445連續發送到顯示控制器431。在使用者對顯示在螢幕上的影像進行改寫操作時，應用處理器426形成新的影像資料，該影像資料藉由開關444被儲存在記憶體裝置443中。在新的影像資料被儲存在記憶體裝置443中的期間，也從記憶體裝置442藉由開關445定期讀出影像資料。

在新的影像資料被儲存在記憶體裝置443中的工作結束時，從下一圖框期間開始讀出被儲存在記憶體裝置443中的新的影像資料，並將該影像資料藉由開關445和顯示控制器431發送到顯示器433。在顯示器433中，使用被發送的新的影像資料顯示影像。

直到下一新的影像資料還被儲存在記憶體裝置442中為止，繼續進行上述影像資料的讀出。如上所述，記憶體裝置442和記憶體裝置443交替進行影像資料的寫入和讀出，而顯示器433顯示影像。

記憶體裝置442和記憶體裝置443不侷限於互不相同的記憶體裝置，也可以分割一個記憶體裝置所具有的儲存區域而使用。

圖11是示出電子書閱讀器的方塊圖。電子書閱讀器包括：電池471；電源電路472；微處理器473；快閃記憶體474；音訊電路475；鍵盤476；記憶體電路477；觸控面板478；顯示器479；以及顯示控制器480。藉由將上述實施例所示的信號處理電路應用於微處理器473，可以降低耗電量。

例如，在使用者對書籍資料中的特定部分改變顯示顏色，在字底線，使文字變粗或者改變字體等，以利用明確區別該部分與除此以外的部分的高光功能時，需要儲存書籍資料中的使用者所指定的部分的資料。記憶體電路477具有暫時儲存上述資料的功能。另外，在長期地儲存上述資料時，也可以將上述書籍資料複製在快閃記憶體474中。