JP2013539220A - ヒート・シンクを介した一体型の送電および配電のための方法、３次元ｖｌｓｉ、データ処理システム（集積回路のためのヒート・シンク一体型送電および配電） - Google Patents

ヒート・シンクを介した一体型の送電および配電のための方法、３次元ｖｌｓｉ、データ処理システム（集積回路のためのヒート・シンク一体型送電および配電） Download PDF

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Abstract

【課題】ヒート・シンクを介した一体型の送電および配電のための機構を提供する。
【解決手段】この機構は、第１の結合デバイス・セットを介してシグナリングおよび入出力（Ｉ／Ｏ）レイヤに結合されたプロセッサ・レイヤと、第２の結合デバイス・セットを介してプロセッサ・レイヤに結合されたヒート・シンクと、を含む。この機構において、ヒート・シンクが一面上に複数の溝を含み、各溝が、プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供する。この機構において、ヒート・シンクは、送電専用であり、機構の要素にデータ通信信号を供給せず、シグナリングおよび入出力（Ｉ／Ｏ）レイヤは、プロセッサ・レイヤへのデータ通信信号の送信およびプロセッサ・レイヤからのデータ通信信号の受信のみに専用であり、プロセッサ・レイヤの要素に電力を供給しない。
【選択図】図２

Description

本発明は、一般に、改良したデータ処理装置および方法に関し、更に具体的には、ヒート・シンクを介した集積回路に対する一体型の送電および配電のための機構に関する。
３次元（３Ｄ）集積は、チップ積層内で層間の相互接続性を高めることでマイクロプロセッサ・アーキテクチャに性能改善をもたらす。しかしながら、電気的な積層外接続性（信号および電力）は、今なおチップ積層の一表面のみで実施されており、層数に伴うスケーリングは行われない。相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタのいっそうのスケーリングが実施されれば、単一のダイにおいてさえＣ４の数は不充分となる。Ｃ４ピッチの縮小ペースが遅いためである。
３Ｄチップ積層では、この結果として設計が著しく制約され、垂直集積から得られる性能利得が低減する。
一実施形態において、３次元超大規模集積回路（ＶＬＳＩ）デバイスを提供する。３Ｄ ＶＬＳＩデバイスは、第１の結合デバイス・セットを介して少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤに結合されたプロセッサ・レイヤを含む。３Ｄ ＶＬＳＩは更に、第２の結合デバイス・セットを介してプロセッサ・レイヤに結合されたヒート・シンクを含む。３Ｄ ＶＬＳＩにおいて、ヒート・シンクは一面上に複数の溝を含む。３Ｄ ＶＬＳＩにおいて、複数の溝における各溝は、プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供する。３Ｄ ＶＬＳＩにおいて、ヒート・シンクは、送電専用であり、３次元ＶＬＳＩデバイスの要素にデータ通信信号を供給しない。３Ｄ ＶＬＳＩにおいて、少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤは、プロセッサ・レイヤへのデータ通信信号の送信およびプロセッサ・レイヤからのデータ通信信号の受信のみに専用であり、プロセッサ・レイヤの要素に電力を供給しない。
別の例示的な実施形態において、データ処理システムを提供する。データ処理システムは、第１の結合デバイス・セットを介して少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤに結合されたプロセッサ・レイヤを含む。また、データ処理システムは、第２の結合デバイス・セットを介してプロセッサ・レイヤに結合されたヒート・シンクも含む。データ処理システムにおいて、ヒート・シンクは一面上に複数の溝を含む。データ処理システムにおいて、複数の溝における各溝は、プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供する。データ処理システムにおいて、ヒート・シンクは、送電専用であり、３次元ＶＬＳＩデバイスの要素にデータ通信信号を供給しない。データ処理システムにおいて、少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤは、プロセッサ・レイヤへのデータ通信信号の送信およびプロセッサ・レイヤからのデータ通信信号の受信のみに専用であり、プロセッサ・レイヤの要素に電力を供給しない。
更に別の例示的な実施形態において、データ処理システムにおいて３次元超大規模集積回路（ＶＬＳＩ）デバイスでヒート・シンクを介して集積回路に対して一体型の送電および配電を行うための方法を提供する。例示的な実施形態は、第１の結合デバイス・セットを用いて少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤにプロセッサ・レイヤを結合する。例示的な実施形態は、第２の結合デバイス・セットを用いてプロセッサ・レイヤにヒート・シンクを結合する。例示的な実施形態では、ヒート・シンクは一面上に複数の溝を含む。例示的な実施形態では、複数の溝における各溝は、プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供する。例示的な実施形態では、ヒート・シンクは、送電専用であり、３Ｄ ＶＬＳＩデバイスの要素にデータ通信信号を供給しない。例示的な実施形態では、少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤは、プロセッサ・レイヤへのデータ通信信号の送信およびプロセッサ・レイヤからのデータ通信信号の受信のみに専用であり、プロセッサ・レイヤの要素に電力を供給しない。
本発明のこれらおよび他の特性および利点は、以下の本発明の例示的な実施形態の詳細な説明において述べられており、これを考慮することで当業者には明らかとなろう。
本発明ならびにその好適な使用態様および更に別の目的および利点は、以下の例示的な実施形態の詳細な説明を添付図面と関連付けて読み参照することによって最良に理解されよう。
例示的な実施形態の態様を有利に利用することができるデータ処理システムのブロック図を示す。 例示的な実施形態に従った３次元（３Ｄ）超大規模集積回路（ＶＬＳＩ）アーキテクチャの一例を示す。 例示的な実施形態に従った送電システム実施の一例を示す。 例示的な実施形態に従った送電システム実施の一例を示す。 例示的な実施形態に従った送電システム実施の一例を示す。
１つの例示的な実施形態は、３次元（３Ｄ）積層の一方側を送電に、３Ｄ積層の他方側を高速シグナリングに専用とすることによって、３Ｄにおける半導体実装を最適化するための機構を提供する。３Ｄ積層の送電および高速信号の問題は、シリコン貫通バイア（ＴＳＶ：through silicon via）を用いることで解決される。別の例示的な実施形態においては、３Ｄ積層の様々な集積回路に一体型の送電および配電を提供するヒート・シンクを介して、３Ｄ積層において必要な多数の電圧の送出を行う。
このため、分散データ処理環境、単一データ処理デバイス等を含む多くの異なるタイプのデータ処理環境において例示的な実施形態を利用することができる。例示的な実施形態の具体的な要素および機能性を記載する状況を示すため、例示的な実施形態の態様を実施可能である環境の例として以下に図１を示す。図１に続く記載は、相互接続性の向上および実装密度の増大によって性能改善を図る３次元プロセッサ・コア・アーキテクチャのための単一データ処理デバイスの実施に主に焦点を当てるが、これは一例に過ぎず、本発明の特性に関する限定を明示または暗示することは意図していない。逆に、例示的な実施形態は、３次元プロセッサ・コア・アーキテクチャにおいて相互接続性の向上および実装密度の増大による性能改善を得ることができる分散データ処理環境および実施形態を含むことを意図している。
ここで図面、特に図１を参照すると、例示的な実施形態の態様を有利に利用可能なデータ処理システムのブロック図が示されている。図示のように、データ処理システム１００はプロセッサ・ユニット１１１ａ〜１１１ｎを含む。プロセッサ・ユニット１１１ａ〜１１１ｎの各々は、プロセッサおよびキャッシュ・メモリを含む。例えば、プロセッサ・カード１１１ａはプロセッサ１１２ａおよびキャッシュ・メモリ１１３ａを含み、プロセッサ・カード１１１ｎはプロセッサ１１２ｎおよびキャッシュ・メモリ１１３ｎを含む。
プロセッサ・ユニット１１１ａ〜１１１ｎはメイン・バス１１５に接続されている。メイン・バス１１５は、プロセッサ・ユニット１１１ａ〜１１１ｎおよびメモリ・カード１２３を含むシステム基板１２０をサポートする。また、システム基板は、データ・スイッチ１２１およびメモリ・コントローラ／キャッシュ１２２も含む。メモリ・コントローラ／キャッシュ１２２は、多数のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）を有するローカル・メモリ１１６を含むメモリ・カード１２３をサポートする。
データ・スイッチ１２１は、ネイティブＩ／Ｏ（ＮＩＯ）基板１２４内に配置されたバス・ブリッジ１１７およびバス・ブリッジ１１８に接続する。図示のように、バス・ブリッジ１１８はシステム・バス１１９を介して周辺機器相互接続（ＰＣＩ）ブリッジ１２５および１２６に接続する。ＰＣＩブリッジ１２５はＰＣＩバス１２８を介して様々なＩ／Ｏデバイスに接続する。図示のように、ＰＣＩバス１２８にはＳＣＳＩ（small computer system interface）ホスト・アダプタ１３０を介してハード・ディスク１３６を接続することができる。ＰＣＩバス１２８には直接または間接的にグラフィック・アダプタ１３１を接続することができる。ＰＣＩブリッジ１２６は、ＰＣＩバス１２７を介してネットワーク・アダプタ１３４およびアダプタ・カード・スロット１３５ａ〜１３５ｎを通じた外部データ・ストリームのための接続を提供する。
ＩＳＡ（IndustryStandard Architecture）バス１２９は、ＩＳＡブリッジ１３２を介してＰＣＩバス１２８に接続する。ＩＳＡブリッジ１３２は、シリアル接続シリアル１およびシリアル２を有するＮＩＯコントローラ１３３を介して相互接続機能を提供する。ＮＩＯコントローラ１３３によって、フレキシブル・ディスク・ドライブ接続、キーボード接続、およびマウス接続を提供することで、データ処理システム１００は対応する入力デバイスを介してユーザからのデータ入力を受容することができる。更に、ＩＳＡバス１２９に接続された不揮発性ＲＡＭ（ＮＶＲＡＭ）１４０は、電源の問題等のシステム混乱またはシステム障害からあるタイプのデータを維持するための不揮発性メモリを提供する。また、ＩＳＡバス１２９には、初期ＢＩＯＳ（Basic Input/Output System）機能を実施するためのシステム・ファームウェア１４１も接続されている。ＩＳＡバス１２９にサービス・プロセッサ１４４が接続して、システム診断またはシステム整備のための機能性を提供する。
オペレーテイング・システム（ＯＳ）はハード・ディスク１３６に記憶されている。ハード・ディスク１３６は、データ処理システムにより実行される追加アプリケーション・ソフトウェアのための記憶装置を提供することができる。ＮＶＲＡＭ１４０は、現地交換可能ユニット（ＦＲＵ：field replaceable unit）の分離のためシステム変数およびエラー情報を記憶するために用いられる。システム起動中に、ブートストラップ・プログラムがオペレーティング・システムをロードし、オペレーティング・システムの実行を開始する。オペレーティング・システムをロードするため、ブートストラップ・プログラムは最初にハード・ディスク１３６からオペレーティング・システム・カーネル・タイプの位置を特定し、ＯＳをメモリにロードし、オペレーティング・システム・カーネルにより提供される初期アドレスにジャンプする。典型的に、オペレーティング・システムは、データ処理システム内のランダム・アクセス・メモリ（ＲＡＭ）にロードされる。いったんロードされて初期化されると、オペレーティング・システムはプログラムの実行を制御して、リソース割り当て、スケジューリング、入出力制御、およびデータ管理等のサービスを提供することができる。
例示的な実施形態は、多数の異なるハードウェア・コンフィギュレーションならびにブートストラップ・プログラムおよびオペレーティング・システム等のソフトウェアを利用する様々なデータ処理システムにおいて具現化することができる。データ処理システム１００は、例えばスタンドアロン・システム、またはローカル・エリア・ネットワーク（ＬＡＮ）およびワイド・エリア・ネットワーク（ＷＡＮ）等のネットワークの一部とすることができる。
既知の３次元（３Ｄ）超大規模集積回路（ＶＬＳＩ）アーキテクチャにおいては、送電は高速シグナリングと組み合わせされて、３Ｄ ＶＬＳＩチップ積層に対するＣ４はんだボールまたはピンを介して行われる。しかしながら、実施可能なＣ４ピンの数によって最大入出力（Ｉ／Ｏ）帯域幅および送電が制限される。電圧降下を最小限に抑えつつチップ積層全体に送電するためには、１５１μｍピッチのＣ４が必要である。従って、１平方ミリメートル当たり４４個までのＣ４という制限の場合、シグナリングのためにごく少数のＣ４しか使用することができず、通信帯域幅が制約される。更に、既知の従来技術において現在行われているように３Ｄ ＶＬＳＩチップ積層の一方側で送電を高速シグナリングと組み合わせることによって、対向側のチップ積層表面上で冷却板に充分なアクセスが得られるので接合部から冷却デバイスまでの熱経路が最小限になる。これは冷却デバイスが空気であっても液体冷却であっても同じである。Ｃ４はんだボールまたピンを介した送電および高速シグナリングの同様の組み合わせは、２次元ＶＬＳＩアーキテクチャにおいても実施される。従って、以下の記載は３Ｄ ＶＬＳＩアーキテクチャを対象とするが、例示的な実施形態は本発明の精神および範囲から逸脱することなく他次元のＶＬＳＩアーキテクチャにも実施可能である。
図２は、例示的な実施形態に従った３次元（３Ｄ）超大規模集積回路（ＶＬＳＩ）アーキテクチャの一例を示す。送電を増大して今後の相補型金属酸化膜半導体（ＣＭＯＳ）技術をサポートするため、３Ｄ ＶＬＳＩアーキテクチャ２００は、複数のプロセッサ・コアを含む高性能高電力プロセッサ・レイヤ２０２を含む。送電レイヤ２０４は、データ処理システム２１２から高性能高電力プロセッサ・レイヤ２０２まで、必要な電力を複数のプロセッサ・コアの各々に送出するためにサイズまたは幾何学的形状あるいはその両方が最適化された複数のＣ４はんだボール２０６を介して、電力（Ｖｄｄ）および接地を送出する。例示的な実施形態はＣ４はんだボールを用いるが、本発明の精神および範囲から逸脱することなく銅の柱等の他のタイプの結合も使用可能である。送電レイヤ２０４の可能な実施について以下で詳細に説明する。送電レイヤ２０４は、システム・ボード上に形成されたコネクタ、電源に対するケーブル接続等のいずれかのタイプの結合機構を用いて、データ処理システム２１２に結合することができる。送電レイヤ２０４を用いて３Ｄ ＶＬＳＩアーキテクチャ２００の一方側で電力を供給することで、既知のシステムに比べてＣ４ピンの数を増し、１平方センチメートル当たり１００ワットの電流制限以上に送電を増大する。更に、３Ｄ ＶＬＳＩアーキテクチャ２００の一方側で電力を供給することによって、３Ｄ ＶＬＳＩ積層の同一の側で電力と組み合わせた場合に信号経路で現在経験されている電力ノイズを軽減する。更に、送電レイヤ２０４から直接送電するので、基板／ボード２１４およびシグナリングおよび入出力（Ｉ／Ｏ）レイヤ２０８を介してプロセッサ・レイヤ２０２に送電するために必要なＴＳＶを除去することができる。一方側からの電力供給によって、アクティブ・シリコン領域を節約し、特に大きいサイズのメモリ・ブロックについて、突出したＴＳＶによるマクロ再設計を行わなくて済む。
また、３Ｄ ＶＬＳＩアーキテクチャ２００は、メモリ、スイッチ、メモリ記憶コントローラ等を含むことができる複数の高速シグナリング・デバイスを含む高速シグナリングおよびＩ／Ｏレイヤ２０８も含む。高速シグナリングおよびＩ／Ｏレイヤ２０８の高速シグナリング・デバイスに電力を供給するため、３Ｄ ＶＬＳＩアーキテクチャ２００はミクロＣ４（μＣ４）レイヤ２１０を設ける。電力は、送電レイヤ２０４からＣ４はんだボール２０６を介し、プロセッサ・レイヤ２０２のシリコン・ダイ内のシリコン貫通バイア（ＴＳＶ）を介してプロセッサ・レイヤを通り、μＣ４レイヤ２１０を介して、高速シグナリングおよびＩ／Ｏレイヤ２０８に達する。プロセッサ・レイヤ２０２のダイの一方側のコンタクト・パッドは、Ｃ４はんだボール２０６における１つ以上のＣ４はんだボールをプロセッサ・レイヤ２０２のＴＳＶに接続し、これがプロセッサ・レイヤ２０２を介してプロセッサ・レイヤ２０２の他方側のコンタクト・パッドに電力を伝える。プロセッサ・レイヤ２０２の他方側のコンタクト・パッドは、各ＴＳＶをμＣ４レイヤ２１０のμＣ４はんだボールに接続する。μＣ４レイヤ２１０のμＣ４を用いることで、プロセッサ・レイヤ２０２と高速シグナリングおよびＩ／Ｏレイヤ２０８との間の相互接続密度を高めることができる。電力は更に、μＣ４レイヤ２１０から高速シグナリングおよびＩ／Ｏレイヤ２０８の一方側に達することができる。高速シグナリングおよびＩ／Ｏレイヤ２０８の一方側のコンタクト・パッドは、μＣ４レイヤ２１０の１つ以上のμＣ４を高速シグナリングおよびＩ／Ｏレイヤ２０８のＴＳＶに接続し、これが高速シグナリングおよびＩ／Ｏレイヤ２０８を介して高速シグナリングおよびＩ／Ｏレイヤ２０８の他方側のコンタクト・パッドに電力を伝える。高速シグナリングおよびＩ／Ｏレイヤ２０８は１つのみ図示するが、例示的な実施形態では、いかなる数の高速シグナリングおよびＩ／Ｏレイヤも実施可能であり、Ｃ４はんだボールの追加層およびＴＳＶを介して接続可能であることは認められよう。
μＣ４レイヤ２１０は、高速シグナリングおよびＩ／Ｏレイヤ２０８に電力を供給するだけでなく、ある層から別の層への送電について上述したものと同様の逆の方法で、高性能高電力プロセッサ・レイヤ２０２と高速シグナリングおよびＩ／Ｏレイヤ２０８との間のシグナリングのために接続性も提供する。高速シグナリングおよびＩ／Ｏレイヤ２０８がデータ処理システム２１２と信号を送信および受信するために、高速シグナリングおよびＩ／Ｏレイヤ２０８は、第２の複数のＣ４はんだボール２１６を介してデータ処理システム２１２の基板／ボード２１４に結合されている。高速シグナリングおよびＩ／Ｏに接続性を提供することに加えて、第２の複数のＣ４はんだボール２１６は、接地のため、およびμＣ４レイヤ２１０を介して送電レイヤ２０４によって提供することができない低電力要件のための接続性も提供することができる。このため、高速シグナリングおよびＩ／Ｏレイヤ２０８は、信号用のＣ４ピンと組み合わせて、遮蔽、送電、基準接地、および低い（更に低い）電力チップ用の任意の電力のための接地ピンを含む。
従って、３Ｄ ＶＬＳＩアーキテクチャ２００は、３Ｄ積層の一方側を介した信号／接地のため、および３Ｄ積層の他方側を介した電圧／接地のために、専用のＩ／Ｏを設ける。高性能高電力プロセッサ・レイヤ２０２および高速シグナリングおよびＩ／Ｏレイヤ２０８の双方に対する接続性のため、例示的な実施形態では、Ｃ４、μＣ４、またはマクロＣ４等の異なる専用技術を異なる幾何学的形状およびピッチで提供する。送電システム２０４は電力パッドまたは電力ストリップを介して電力を供給することができ、一方で、基板／ボード２１４を介して高速シグナリングおよびＩ／Ｏレイヤ２０８に、誘導性、容量性、または光信号を到達させることができる。高性能高電力プロセッサ・レイヤ２０２の異なる電力ドメインのために電力ピンを更に柔軟にかつ細かく構成することによって、シグナリングおよびＩ／Ｏを電力と組み合わせることに伴う制約が軽減される。すなわち、第１の複数のＣ４はんだボール２０６に関連付けた異なるＣ４のピッチおよび幾何学的形状は、高性能高電力プロセッサ・レイヤ２０２の処理ユニット／処理コアの電力ドメインを精密に模倣している。更に、電力をシグナリングおよびＩ／Ｏと組み合わせないことによって、送電におけるインダクタンスを低減し、従って信号およびＩ／Ｏ経路における電力ノイズを軽減する。
図３から図５は、例示的な実施形態に従った送電システム実施の一例を示す。図３に示す例示的な実施形態において、ヒート・シンク３０２はその一面上に溝３０４を含み、これらは第１の複数のＣ４はんだボールに直接結合されて、高性能高電力プロセッサ・レイヤに対する接続性を提供する。溝３０４の各溝は、ヒート・シンク３０２の金属と導体３１２との間に絶縁性材料３１０を含み、この導体３１２は、結合された電力供給から第１の複数のＣ４はんだボールまで電力および接地のための経路を供給する。絶縁性材料３１０は、セラミック、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化シリコン（ＳｉＯ２）等の酸化物、ポリマー等のいずれかの絶縁性材料から構成することができる。ヒート・シンク３０２は、銅、アルミニウム等のいずれかの熱伝導性材料から構成することができる。導体３１２は、銅、アルミニウム等のいずれかの導電性材料から構成することができる。高性能高電力プロセッサ・レイヤの処理ユニット／処理コアに必要な電圧に応じて、溝３０４の導体３１２の１つ以上が１つの電圧を供給することができ、導体３１２の別の１つ以上が、１．００ボルト、１．１０ボルト、１．２０ボルト等の異なる電圧を供給し、溝３０４の導体３１２の別の１つ以上が接地電位を供給することができる。更に、ヒート・シンク３０２がデータ処理システムの接地電位に結合されているならば、ヒート・シンク３０２を接地電位のために用いることができる。例示的なヒート・シンク３０２を用いることで、送電において極めて低いインピーダンスを提供し、ノイズを軽減し、他のタイプの送電システムに伴う面積の影響を低減する。
図４ではヒート・シンク３０２の平面図を示し、第１の複数のＣ４はんだボールに直接結合される溝３０４がヒート・シンク３０２の面全体に延在することが図示されている。この図では絶縁性材料も導電性材料も図示せず、溝のみを示す。この例では、高性能高電力プロセッサ・レイヤのアーキテクチャは、高性能高電力プロセッサ・レイヤの処理ユニット／処理コアの様々な電力ピンの配置においてＣ４ピンがヒート・シンク３０２の溝３０４と整合しなければならない。しかしながら、例示的な実施形態は直線状の溝３０４を設けることのみに限定されない。
図５はヒート・シンク３０２の平面図を示し、溝３０４が高性能高電力プロセッサ・コアの処理ユニット／処理コアの配置と一致するように形成されることを図示している。この図では絶縁性材料も導電性材料も図示せず、溝のみを示す。従って、溝３０４がヒート・シンク３０２の面で直線状にまたはヒート・シンク３０２の面全体に延在することとは対照的に、溝３０４は、高性能高電力プロセッサ・レイヤの処理ユニット／処理コアに関連したＣ４ピン配置と一致するように形成することができる。
従って、例示的な実施形態のヒート・シンクは、ヒート・シンクのための導電性材料を設けて、高性能高電力プロセッサ・レイヤに対して複数の電圧を分離することなく提供する。ヒート・シンクに対する熱電力ラミネートの熱的結合は、一般に、熱グリス、熱接着、熱パッド等の熱インタフェース材料（典型的にポリマーを充填した粒子）によって、またははんだ付けもしくは溶融接着によって実行可能である。
本発明の記載は例示および説明の目的のために提示したものであり、網羅的であることも、開示した形態に本発明を限定することも意図していない。当業者には多くの変更および変形が明らかであろう。実施形態は、本発明の原理、実際的な適用を最良に説明するため、および、想定される特定の使用に適した様々な変更と共に様々な実施形態について当業者が本発明を理解することを可能とするために、選択したものである。

Claims (24)

  1. ３次元超大規模集積回路（ＶＬＳＩ）デバイスであって、
    第１の結合デバイス・セットを介して少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤに結合されたプロセッサ・レイヤと、
    第２の結合デバイス・セットを介して前記プロセッサ・レイヤに結合されたヒート・シンクと、
    を含み、
    前記ヒート・シンクが一面上に複数の溝を含み、
    前記複数の溝における各溝が、前記プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供し、
    前記ヒート・シンクが、送電専用であり、前記３次元ＶＬＳＩデバイスの要素にデータ通信信号を供給せず、
    前記少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤが、前記プロセッサ・レイヤへの前記データ通信信号の送信および前記プロセッサ・レイヤからの前記データ通信信号の受信のみに専用であり、前記プロセッサ・レイヤの要素に電力を供給しない、３次元ＶＬＳＩデバイス。
  2. 前記複数の溝における各溝が、前記ヒート・シンクと、前記電力のための経路または前記接地のための経路のいずれかを供給する導体との間に絶縁性材料を含む、請求項１に記載の３次元ＶＬＳＩデバイス。
  3. 前記絶縁性材料が、セラミック、酸化物、またはポリマーの少なくとも１つである、請求項２に記載の３次元ＶＬＳＩデバイス。
  4. 前記酸化物が、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、または二酸化シリコン（ＳｉＯ２）の少なくとも１つである、請求項３に記載の３次元ＶＬＳＩデバイス。
  5. 前記ヒート・シンクが熱伝導性材料であり、前記熱伝導性材料が銅またはアルミニウムの少なくとも１つである、請求項２に記載の３次元ＶＬＳＩデバイス。
  6. 前記導体が銅またはアルミニウムの少なくとも１つである、請求項２に記載の３次元ＶＬＳＩデバイス。
  7. 前記ヒート・シンクが前記プロセッサ・レイヤに接地電位を供給する、請求項１に記載の３次元ＶＬＳＩデバイス。
  8. 前記複数の溝が前記プロセッサ・レイヤにおける複数のプロセッサの配置と一致している、請求項１に記載の３次元ＶＬＳＩデバイス。
  9. データ処理システムであって、
    第１の結合デバイス・セットを介して少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤに結合されたプロセッサ・レイヤと、
    第２の結合デバイス・セットを介して前記プロセッサ・レイヤに結合されたヒート・シンクと、
    を含み、
    前記ヒート・シンクが一面上に複数の溝を含み、
    前記複数の溝における各溝が、前記プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供し、
    前記ヒート・シンクが、送電専用であり、前記データ処理システムの要素にデータ通信信号を供給せず、
    前記少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤが、前記プロセッサ・レイヤへの前記データ通信信号の送信および前記プロセッサ・レイヤからの前記データ通信信号の受信のみに専用であり、前記プロセッサ・レイヤの要素に電力を供給しない、データ処理システム。
  10. 前記複数の溝における各溝が、前記ヒート・シンクと、前記電力のための経路または前記接地のための経路のいずれかを供給する導体との間に絶縁性材料を含む、請求項９に記載のデータ処理システム。
  11. 前記絶縁性材料が、セラミック、酸化物、またはポリマーの少なくとも１つである、請求項１０に記載のデータ処理システム。
  12. 前記酸化物が、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、または二酸化シリコン（ＳｉＯ２）の少なくとも１つである、請求項１１に記載のデータ処理システム。
  13. 前記ヒート・シンクが熱伝導性材料であり、前記熱伝導性材料が銅またはアルミニウムの少なくとも１つである、請求項１０に記載のデータ処理システム。
  14. 前記導体が銅またはアルミニウムの少なくとも１つである、請求項１０に記載のデータ処理システム。
  15. 前記ヒート・シンクが前記プロセッサ・レイヤに接地電位を供給する、請求項９に記載のデータ処理システム。
  16. 前記複数の溝が前記プロセッサ・レイヤにおける複数のプロセッサの配置と一致している、請求項９に記載のデータ処理システム。
  17. データ処理システムにおいて、３次元超大規模集積回路（ＶＬＳＩ）デバイスでヒート・シンクを介して集積回路に対して一体型の送電および配電を行うための方法であって、
    第１の結合デバイス・セットを用いて少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤにプロセッサ・レイヤを結合することと、
    第２の結合デバイス・セットを用いて前記プロセッサ・レイヤにヒート・シンクを結合することと、
    を含み、
    前記ヒート・シンクが一面上に複数の溝を含み、
    前記複数の溝における各溝が、前記プロセッサ・レイヤに送出される電力のための経路または接地のための経路のいずれかを提供し、
    前記ヒート・シンクが、送電専用であり、前記データ処理システムの要素にデータ通信信号を供給せず、
    前記少なくとも１つのシグナリングおよび入出力（Ｉ／Ｏ）レイヤが、前記プロセッサ・レイヤへの前記データ通信信号の送信および前記プロセッサ・レイヤからの前記データ通信信号の受信のみに専用であり、前記プロセッサ・レイヤの要素に電力を供給しない、方法。
  18. 前記複数の溝における各溝が、前記ヒート・シンクと、前記電力のための経路または前記接地のための経路のいずれかを供給する導体との間に絶縁性材料を含む、請求項１７に記載の方法。
  19. 前記絶縁性材料が、セラミック、酸化物、またはポリマーの少なくとも１つである、請求項１８に記載の方法。
  20. 前記酸化物が、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、または二酸化シリコン（ＳｉＯ２）の少なくとも１つである、請求項１９に記載の方法。
  21. 前記ヒート・シンクが熱伝導性材料であり、前記熱伝導性材料が銅またはアルミニウムの少なくとも１つである、請求項１８に記載の方法。
  22. 前記導体が銅またはアルミニウムの少なくとも１つである、請求項１８に記載の方法。
  23. 前記ヒート・シンクが前記プロセッサ・レイヤに接地電位を供給する、請求項１７に記載の方法。
  24. 前記複数の溝が前記プロセッサ・レイヤにおける複数のプロセッサの配置と一致している、請求項１７に記載の方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427833B2 (en) * 2010-10-28 2013-04-23 International Business Machines Corporation Thermal power plane for integrated circuits
US8253234B2 (en) 2010-10-28 2012-08-28 International Business Machines Corporation Optimized semiconductor packaging in a three-dimensional stack
TWI494051B (zh) * 2012-11-19 2015-07-21 Acer Inc 流體熱交換裝置
CN103002722B (zh) * 2012-12-18 2015-03-25 武汉光迅科技股份有限公司 一种功率设备的热控制装置
US20140225248A1 (en) * 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
GB2512378A (en) 2013-03-28 2014-10-01 Ibm Device and method for cooling electronic components and for supplying power to the electronic components
US20140321062A1 (en) * 2013-04-25 2014-10-30 Hewlett-Packard Development Company, L.P. Heat sink
US9263379B2 (en) 2013-12-31 2016-02-16 Freescale Semiconductor, Inc. IC package with metal interconnect structure implemented between metal layers of die and interposer
US9679827B2 (en) * 2014-12-24 2017-06-13 Uzi Y. Vishkin 3D VLSI interconnection network with microfluidic cooling, photonics and parallel processing architecture
US20180233430A1 (en) * 2015-08-25 2018-08-16 Nec Corporation Processing device and processing system
US11830804B2 (en) * 2019-04-02 2023-11-28 Invensas Llc Over and under interconnects

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04118984A (ja) * 1990-09-10 1992-04-20 Fujitsu Ltd 電子部品の実装構造
JP2001057406A (ja) * 1999-06-11 2001-02-27 Matsushita Electric Ind Co Ltd 放熱基板及びその製造方法
JP2004104156A (ja) * 2003-12-26 2004-04-02 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及びその製造方法
JP2005150185A (ja) * 2003-11-12 2005-06-09 Dainippon Printing Co Ltd 電子装置
JP2008147499A (ja) * 2006-12-12 2008-06-26 Fujitsu Ltd プリント基板
JP2010232403A (ja) * 2009-03-27 2010-10-14 Kyushu Institute Of Technology ヒートシンク一体化パッケージ及びその製造方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0120500B1 (en) 1983-03-29 1989-08-16 Nec Corporation High density lsi package for logic circuits
DE3538933A1 (de) 1985-11-02 1987-05-14 Bbc Brown Boveri & Cie Leistungshalbleitermodul
US5128831A (en) 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US5199165A (en) 1991-12-13 1993-04-06 Hewlett-Packard Company Heat pipe-electrical interconnect integration method for chip modules
JPH0897329A (ja) * 1994-09-28 1996-04-12 Ibiden Co Ltd 電子部品搭載装置
US5579207A (en) 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US6088227A (en) 1995-06-07 2000-07-11 Smiths Industries Aerospace And Defense Systems, Inc. Heat sink with integrated buss bar
JP2806357B2 (ja) 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US5811878A (en) 1996-07-09 1998-09-22 Asea Brown Boveri Ag High-power semiconductor module
DE19643717A1 (de) 1996-10-23 1998-04-30 Asea Brown Boveri Flüssigkeits-Kühlvorrichtung für ein Hochleistungshalbleitermodul
SE511425C2 (sv) 1996-12-19 1999-09-27 Ericsson Telefon Ab L M Packningsanordning för integrerade kretsar
US6201701B1 (en) 1998-03-11 2001-03-13 Kimball International, Inc. Integrated substrate with enhanced thermal characteristics
US6355950B1 (en) 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
JP3445511B2 (ja) 1998-12-10 2003-09-08 株式会社東芝 絶縁基板、その製造方法およびそれを用いた半導体装置
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
US6351393B1 (en) 1999-07-02 2002-02-26 International Business Machines Corporation Electronic package for electronic components and method of making same
US6215681B1 (en) 1999-11-09 2001-04-10 Agile Systems Inc. Bus bar heat sink
US6559525B2 (en) 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
US6678182B2 (en) * 2000-11-07 2004-01-13 United Defense Lp Electrical bus with associated porous metal heat sink and method of manufacturing same
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
US6760232B2 (en) 2001-03-16 2004-07-06 Sun Microsystems, Inc. Power distribution system having a dedicated power structure with apertures for mounting integrated circuit packages
JP3666411B2 (ja) 2001-05-07 2005-06-29 ソニー株式会社 高周波モジュール装置
US7952194B2 (en) * 2001-10-26 2011-05-31 Intel Corporation Silicon interposer-based hybrid voltage regulator system for VLSI devices
US20030150641A1 (en) 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6994151B2 (en) 2002-10-22 2006-02-07 Cooligy, Inc. Vapor escape microchannel heat exchanger
US7405364B2 (en) 2002-12-30 2008-07-29 Intel Corporation Decoupled signal-power substrate architecture
US6979784B1 (en) * 2003-10-17 2005-12-27 Advanced Micro Devices, Inc. Component power interface board
US7160758B2 (en) 2004-03-31 2007-01-09 Intel Corporation Electronic packaging apparatus and method
US7748440B2 (en) 2004-06-01 2010-07-06 International Business Machines Corporation Patterned structure for a thermal interface
US7012414B1 (en) 2004-08-19 2006-03-14 Coldwatt, Inc. Vertically packaged switched-mode power converter
US7602618B2 (en) 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
US7419852B2 (en) 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US7247930B2 (en) 2004-09-30 2007-07-24 Intel Corporation Power management integrated circuit
US7521788B2 (en) 2004-11-15 2009-04-21 Samsung Electronics Co., Ltd. Semiconductor module with conductive element between chip packages
US7394659B2 (en) 2004-11-19 2008-07-01 International Business Machines Corporation Apparatus and methods for cooling semiconductor integrated circuit package structures
US7135766B1 (en) 2004-11-30 2006-11-14 Rf Micro Devices, Inc. Integrated power devices and signal isolation structure
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7791889B2 (en) 2005-02-16 2010-09-07 Hewlett-Packard Development Company, L.P. Redundant power beneath circuit board
US7402854B2 (en) 2006-07-31 2008-07-22 International Business Machines Corporation Three-dimensional cascaded power distribution in a semiconductor device
US20080032446A1 (en) * 2006-08-04 2008-02-07 Steve Wood combination heat dissipation device with termination and a method of making the same
KR100735759B1 (ko) * 2006-08-04 2007-07-06 삼성전자주식회사 다층 인쇄 회로 기판
TW200820402A (en) 2006-10-26 2008-05-01 Chipmos Technologies Inc Stacked chip packaging with heat sink struct
KR100885911B1 (ko) * 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
JP2008226945A (ja) 2007-03-09 2008-09-25 Casio Comput Co Ltd 半導体装置およびその製造方法
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US8586465B2 (en) 2007-06-07 2013-11-19 United Test And Assembly Center Ltd Through silicon via dies and packages
US8018047B2 (en) 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
US8154114B2 (en) 2007-08-06 2012-04-10 Infineon Technologies Ag Power semiconductor module
US7592697B2 (en) * 2007-08-27 2009-09-22 Intel Corporation Microelectronic package and method of cooling same
US20090057867A1 (en) 2007-08-30 2009-03-05 Vincent Hool Integrated Circuit Package with Passive Component
US8106505B2 (en) 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
US7777330B2 (en) 2008-02-05 2010-08-17 Freescale Semiconductor, Inc. High bandwidth cache-to-processing unit communication in a multiple processor/cache system
US8110415B2 (en) 2008-04-03 2012-02-07 International Business Machines Corporation Silicon based microchannel cooling and electrical package
US7939945B2 (en) 2008-04-30 2011-05-10 Intel Corporation Electrically conductive fluid interconnects for integrated circuit devices
KR101025013B1 (ko) 2008-08-20 2011-03-25 한국전자통신연구원 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법
JP5357510B2 (ja) 2008-10-31 2013-12-04 株式会社日立製作所 半導体集積回路装置
US7898078B1 (en) 2009-09-29 2011-03-01 International Business Machines Corporation Power connector/decoupler integrated in a heat sink
US8427833B2 (en) 2010-10-28 2013-04-23 International Business Machines Corporation Thermal power plane for integrated circuits
US8253234B2 (en) 2010-10-28 2012-08-28 International Business Machines Corporation Optimized semiconductor packaging in a three-dimensional stack
US8989532B2 (en) 2010-12-09 2015-03-24 International Business Machines Corporation Integrated circuit package connected to an optical data transmission medium using a coolant
US9064080B2 (en) 2011-01-20 2015-06-23 International Business Machines Corporation Transferring heat through an optical layer of integrated circuitry

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04118984A (ja) * 1990-09-10 1992-04-20 Fujitsu Ltd 電子部品の実装構造
JP2001057406A (ja) * 1999-06-11 2001-02-27 Matsushita Electric Ind Co Ltd 放熱基板及びその製造方法
JP2005150185A (ja) * 2003-11-12 2005-06-09 Dainippon Printing Co Ltd 電子装置
JP2004104156A (ja) * 2003-12-26 2004-04-02 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及びその製造方法
JP2008147499A (ja) * 2006-12-12 2008-06-26 Fujitsu Ltd プリント基板
JP2010232403A (ja) * 2009-03-27 2010-10-14 Kyushu Institute Of Technology ヒートシンク一体化パッケージ及びその製造方法

Also Published As

Publication number Publication date
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