JP2013507782A - 半導体デバイスを製造する方法および設備と半導体デバイス - Google Patents

半導体デバイスを製造する方法および設備と半導体デバイス Download PDF

Info

Publication number
JP2013507782A
JP2013507782A JP2012533641A JP2012533641A JP2013507782A JP 2013507782 A JP2013507782 A JP 2013507782A JP 2012533641 A JP2012533641 A JP 2012533641A JP 2012533641 A JP2012533641 A JP 2012533641A JP 2013507782 A JP2013507782 A JP 2013507782A
Authority
JP
Japan
Prior art keywords
layer
metallization
substrate
semiconductor
sputtering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012533641A
Other languages
English (en)
Inventor
エヴェリン シェア，
ファビオ ピエラリージ，
マルクス ベンダー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2013507782A publication Critical patent/JP2013507782A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/6776—Continuous loading and unloading into and out of a processing chamber, e.g. transporting belts within processing chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体デバイスを生産する方法が提供され、この半導体デバイス（５０）は、基板（３０）と、半導体層（３６、３８）と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層（５２、７０）とを含み、この方法は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層を形成するステップを含む。

Description

諸実施形態は、半導体デバイスを製造する方法および設備と半導体デバイスに関する。具体的には、諸実施形態は、メタライゼーションを有する半導体デバイス、例えばＣｕメタライゼーションを有する薄膜トランジスタ（ＴＦＴ）を製造する方法および設備に関する。
典型的な底部ゲートスタガー薄膜トランジスタは以下の各ステップ、すなわち、透明基板の上面にゲート導体を形成するステップと、ゲート導体の上にゲート誘電体層を堆積するステップと、ゲート誘電体層の上にアモルファスシリコンの層を堆積するステップと、アモルファスシリコン層の上にｎ＋ドープされたアモルファスシリコンの層を堆積するステップと、ｎ＋ドープされたアモルファスシリコン層の上にソース／ドレインメタライゼーションの層を堆積するステップと、ソース／ドレインメタライゼーション層、および任意選択で下にある１つまたは複数の層をパターニングしてそれぞれのソース電極およびドレイン電極を形成するステップとのうちのいくつかによって製造することができる。
低抵抗ＴＦＴメタライゼーションは、例えばＬＣＤの製作において、画質、ＬＣＤの消費電力、および生産コストを改善するために使用される。例えば銅（Ｃｕ）は、エレクトロマイグレーションおよびヒロックの形成を防ぐその信頼性により、メタライゼーションで一般に使用されるアルミニウムに取って代わる候補の１つである。
上記に照らして、請求項１に記載の方法、請求項２に記載の方法、請求項１２に記載の半導体デバイス、請求項１３に記載の半導体デバイス、および請求項１４に記載の設備が提供される。
一実施形態は、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを含む半導体デバイスを生産する方法を提供し、この方法は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層を形成するステップを含む。
一実施形態は半導体デバイスを生産する方法を提供し、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスをチャンバの中に供給して表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
さらなる実施形態によれば、半導体デバイスは、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを備え、基板および半導体層から選択された少なくとも１つの要素の近くに、少なくとも１つのメタライゼーション層の１つまたは複数のものが酸素を含む。
別の実施形態によれば、半導体デバイスは、半導体デバイスを生産する方法によって得ることができ、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
さらなる実施形態によれば、半導体デバイスを生産する設備がチャンバを備え、このチャンバは、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを含む半導体デバイスを生産する方法を実施するように適合されたコーティングデバイスを含み、この方法は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層を形成するステップを含む。
さらなる実施形態によれば、半導体デバイスを生産する設備がチャンバを備え、このチャンバは、半導体デバイスを生産する方法を実施するように適合されたコーティングデバイスを含み、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
さらなる特徴および詳細は、従属請求項、本明細書、および図面から明らかになる。
諸実施形態はまた、開示された方法を実行するための、かつ開示された方法ステップを実施する装置の部品を含む、装置を対象とする。さらに、諸実施形態はまた、説明される装置を動作させる方法、または説明される装置を製作する方法を対象とする。これらの方法は、装置の機能を実行する方法ステップ、または装置の部品を製作する方法ステップを含みうる。これらの方法ステップは、ハードウェア構成要素、ファームウェア、ソフトウェア、適切なソフトウェアでプログラムされたコンピュータ、これらの任意の組合せ、または他の任意のやり方によって実施することができる。
諸実施形態の上記に特徴が列挙された手法が細部にわたり理解できるように、上で簡潔に要約した本発明のより具体的な説明が、諸実施形態の例を参照することによって得られる。添付の図面は諸実施形態と関連しており、以下で説明する。上記の実施形態のいくつかを典型的な実施形態についての以下の説明で、以下の図面を参照してより詳細に説明する。
半導体デバイスを生産する設備の一実施形態を示す概略図である。 半導体デバイスを生産する設備の別の実施形態を示す概略図である。 半導体デバイスの一実施形態を示す概略図である。
次に、様々な実施形態を細部にわたり参照する。これら実施形態の１つまたは複数の例が図に示されている。各例は説明として提供され、本発明を限定するものではない。一実施形態の要素は、別に明示されていなくても他の実施形態で有利に利用できることが企図されている。
範囲を限定することなく、以下で諸例および諸実施形態について、底部ゲートスタガーＴＦＴを半導体デバイスとして参照しながら説明する。しかし、本明細書に記載の実施形態はまた、上部ゲート同一平面ＴＦＴ、上部ゲートスタガーＴＦＴ、底部ゲート同一平面ＴＦＴ、およびエッチストッパ層（ＥＳＬ）構造を有するＴＦＴ、例えばエッチストッパ層（ＥＳＬ）構造を有する底部ゲートスタガーＴＦＴなどの、他のＴＦＴ構造に適用することもできる。さらに、範囲を限定することなく、半導体デバイスの基板または中間物は、例示的に半導体デバイス前駆体と呼ばれる。本明細書で開示される実施形態の諸例はまた、ＴＦＴ以外のタイプの半導体デバイスに適用することもできる。さらに、シリコン以外の半導体または半導体材料が企図されることもある。半導体デバイスを生産する設備の諸実施形態には真空適合材料が含まれ、この設備は真空コーティング設備でありうる。本明細書に記載の実施形態の典型的な適用例は、例えば、ＬＣＤ、ＴＦＴディスプレイおよびＯＬＥＤ（有機発光ダイオード）などのディスプレイの生産、太陽光ウエハ製作および半導体デバイス生産における堆積適用例である。
図面についての以下の説明の中で、同じ参照数字は同じ構成要素を指す。一般に、個々の実施形態に関しては相違のみを説明する。
低抵抗ＴＦＴメタライゼーションは、例えばＬＣＤの製作において、画質、ＬＣＤの消費電力、および生産コストを改善するために使用される。例えば銅（Ｃｕ）などの耐熱金属は、エレクトロマイグレーションおよびヒロックの形成を防ぐその信頼性により、一般に使用されるアルミニウムに取って代わる候補である。例えば、純Ｃｕのメタライゼーションを使用する配線技術は、３つの主要な問題、すなわち、ガラスに対しても、また例えばゲートメタライゼーションおよびドレイン／ソースメタライゼーションとしてのアモルファスシリコンなどのアモルファス半導体含有材料に対しても弱い接着性の問題と、例えばＣｕであるメタライゼーション金属と例えばアモルファスシリコンであるアモルファス半導体材料との相互拡散の問題と、窒化ケイ素ＰＥＣＶＤ（プラズマ化学気相堆積）のＳｉＨ４とＣｕの反応性など、後続のＰＥＣＶＤとメタライゼーション材料の反応性の問題との影響を受ける。通常、これらの問題に対処するために、モリブデンまたはチタンでできた、本明細書ではバリア／接着層とも呼ばれる結合されたバリアと接着層が純Ｃｕの層と、下にあるガラスまたはアモルファスシリコンとの間に入れられる。この解決策では、付加的な材料および機器の費用により、生産コストが増加することになる。
一実施形態は、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを含む半導体デバイスを生産する方法を提供し、この方法は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層を形成するステップを含む。本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、少なくとも１つのメタライゼーション層を形成するステップは、基板および半導体層から選択された少なくとも１つの要素に隣接して酸素含有バリア／接着層を形成するステップと、バリア／接着層に隣接して金属層を形成するステップとから選択された少なくとも１つのステップを含み、これらバリア／接着層および金属層は、少なくとも１つの金属を含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができるいくつかの実施形態では、メタライゼーション層は、例えば、基板および半導体層から選択された少なくとも１つの要素に向かって増加する酸素濃度である、酸素濃度傾斜を含む。
さらなる実施形態は半導体デバイスを生産する方法を提供し、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスをチャンバの中に供給して表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
さらなる実施形態は、本明細書に記載のいずれかの実施形態の方法によって得ることができる、または得られる半導体デバイスを提供する。
別の実施形態では、本明細書に記載の諸実施形態の方法を実施するためのコーティングデバイスを含む設備が提供される。コーティングデバイスは、メタライゼーション材料を射出するように適合されたスパッタリングデバイス、および酸素含有ガスの供給を含むことができる。チャンバは、コーティングデバイスおよび／またはスパッタリングデバイスそれぞれと向かい合う基板支持体を含むことができる。設備の基板支持体は、１つまたは複数の基板を連続的および／または不連続的にチャンバを通して搬送する搬送手段を含むことができる。基板は板の形状とすることができ、設備および搬送手段は、基板を水平または垂直に搬送するように適合させることができる。設備は、本明細書に記載の諸実施形態の任意のものの方法を実施するように適合された制御デバイスを含むことができる。制御デバイスは、スパッタリングデバイスおよび／または酸素含有ガスの供給に接続することができる。いくつかの実施形態では、酸素含有ガスの供給は、例えば供給内に含まれるバルブを使用して制御可能にすることができる。
本明細書に記載の諸実施形態では、基板の上、半導体表面、および／または半導体デバイス前駆体の誘電体表面のメタライゼーションの接着性改善が可能になる。例えば、基板はガラス基板とすることができ、半導体表面は、例えばＳｉ表面であるアモルファス半導体表面とすることができる。さらに、メタライゼーション材料とアモルファス半導体の境界面における相互拡散を回避することもできる。加えて、堆積メタライゼーション材料とＰＥＣＶＤプロセスの反応性が低減され、さらには防止される。これらの効果は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含むメタライゼーション層を設けることによって得られる。例えば、いくつかの実施形態では、金属層と、酸素を含有するバリア／接着層との積層を含むメタライゼーション層が半導体デバイス前駆体の表面に形成され、このバリア／接着層は、半導体デバイス前駆体の表面に隣接して形成される。この半導体デバイス前駆体の表面は、基板の表面、半導体層の表面、および半導体デバイス前駆体の誘電体層の表面でありうる。
図１は、諸実施形態による、半導体デバイスを生産する設備の一例を概略的に示す。この設備は、１つまたは複数の真空ポンプ（図示せず）によって排気できる真空チャンバ１０を含む。チャンバ１０は、基板支持体として上に支持した基板を連続的または不連続的に搬送する複数の搬送ロール２０を含む。動作時、例えば板の形をした基板である１つまたは複数の基板３０は、搬送ロール２０の上で水平に、矢印２２で示された搬送方向にチャンバ１０を通って搬送することができる。基板（１つまたは複数）３０を支給および排出するために、チャンバ１０は、例えば真空スリットバルブまたは真空ロードロックとして形成できる入口および出口（両方とも図示せず）を有する。
本実施形態では、チャンバ１０の上部壁１２に、固体Ｃｕターゲットを含むスパッタリングデバイス４０がコーティングデバイスとして設けられる。スパッタリングデバイス４０は、Ｃｕターゲットを含むマグネトロンシステムを利用することができる。諸実施形態では、ロータリスパッタリングカソードまたは平面スパッタリングカソードを使用することができる。スパッタリングデバイス４０は、基板３０をその全幅にわたってコーティングできるように、搬送方向２２に対して垂直に長くした形状とすることができる。
いくつかの実施形態では、チャンバ１０はさらに他のデバイス、例えば基板３０を加熱するヒータ、およびガス圧力センサを備えることもできる。
チャンバ１０は、複数のガスタンク６２、６４、および６６に接続されているガス供給部６０を含む。本実施形態では、ガスタンク６６および６４はそれぞれ、ＡｒおよびＯ２が充填されている。各ガスタンク６２、６４、および６６からのガスの供給は、それぞれのガスタンクとチャンバ１０の間に取り付けられた対応する数のバルブ６８を使用して、プロセス制御デバイス９０（図１に破線で示す）によって制御することができる。チャンバ１０はさらに、基板３０の位置を監視するために、プロセス制御デバイスに接続されたセンサデバイス（図示せず）を備えることもできる。それによって、バルブ６２、６４、および６６は、連続するスパッタリングのプロセスステップおよび任意選択のさらなるプロセスステップで必要な特定の１つまたは複数のガスを供給するために、基板３０の位置に応じて開閉することができる。スパッタリングデバイス４０および基板支持体の搬送ロール２０もまた、プロセス制御デバイスによって制御することができる。
さらなる実施形態では、ガス供給部は、スパッタリングデバイス４０を使用するスパッタリングプロセスに必要な特定の各ガスの混合物を収容するガスタンクを１つだけ備えることもあり、この混合物は、適切な比率の特定の各ガスを有する。混合ガスの流量は、必要なスパッタリング雰囲気が得られるように調整することができる。
図１を参照して説明した方法の一実施形態によれば、ガラスで形成された半導体デバイス前駆体は基板３０として支給される。基板３０は、図１に示されたチャンバ１０の中に送り込まれ、搬送ロール２０の上に置かれ、搬送方向２２に沿って運ばれる。基板３０がスパッタリング４０の下の位置にくると搬送ロールが停止され、ＡｒガスおよびＯ２ガスが、ガスタンク６６および６４に設けられたバルブ６８を開きＡｒ／Ｏ２流量を調整することによって、チャンバ１０の中に約８０／２０から約９５／５の体積％比率で送り込まれる。それによって、約０．１Ｐａから約０．３Ｐａのスパッタリングプロセスガス圧力が得られる。このガス圧力は、やはりプロセス制御デバイス９０に接続できる上述のセンサデバイスおよびガス圧力センサによって実現することができる。センサデバイスは基板３０の位置を反映したデータを支給し、プロセス制御デバイスはバルブ６８を開き、チャンバ１０内の圧力およびスパッタリングデバイス４０の動作を制御する。基板温度は、堆積中に約２５℃から約２５０℃の範囲になるように、例えば高温を得るには上述のヒータを使用して調整することができる。ＣｕターゲットにはＡｒ＋イオンが打ち込まれ、Ｃｕ粒子がＣｕターゲットから放出され、Ｏ２含有雰囲気中の基板３０に向かって射出される。それによって、スパッタリングデバイス４０に面する基板３０の表面が、静止反応性マグネトロンスパッタリングによって酸素含有Ｃｕ層でコーティングされる。それゆえに、酸素含有Ｃｕのバリア／接着層がガラス基板上に形成される。約２ｎｍから３０ｎｍの厚さの層が堆積されると、ガスタンク６４に設けられたバルブ６８を閉じることによってＯ２ガスの供給を停止する。Ｃｕ粒子のスパッタリングは、厚さが約２００ｎｍから５００ｎｍの純Ｃｕ層がバリア／接着層の上に形成されるまで継続される。その結果、基板の近くに酸素を含むＣｕメタライゼーション層が形成される。
上記の実施形態では、スパッタリング雰囲気中に存在する酸素が、酸素を含有する領域または層をＣｕメタライゼーション層とガラス基板の間の境界面に生じさせ、それによってメタライゼーション層の接着性を改善することが可能になる。加えて、Ｏ２を含む雰囲気中でのＣｕのスパッタリング、およびＯ２の供給がない雰囲気中での純Ｃｕのスパッタリングを同じ真空中で実施することができる。さらに、Ｏ２を含む雰囲気中でのＣｕのスパッタリング、およびＯ２がない雰囲気中での純Ｃｕのスパッタリングが、Ｏ２の供給を停止するだけで実現可能である。さらに、Ｏ２の供給がない雰囲気中での純Ｃｕのスパッタリングを、Ｏ２を含む雰囲気中でのスパッタリングの直後に実施することが、これらのスパッタリングステップの間にスパッタリングデバイス４０のターゲットのスパッタ洗浄が不要であるために、可能である。さらに、スパッタリングカソードの電力、Ａｒガスの圧力、ならびにＡｒ／Ｏ２混合物の組成および／または流量など、異なるプロセスパラメータを制御することによってＣｕ接着性が改善され、それによってメタライゼーション層の接着性も改善される。さらに、窒化ケイ素ＰＥＣＶＤなど後続のＰＥＣＶＤとのＣｕメタライゼーション材料の反応性を低減し、防止することさえできる。
別の実施形態によれば、図１を参照して説明した上記の方法は、半導体層でコーティングされた半導体デバイス前駆体を基板３０として使用して実施される。それによって、半導体層の近くに酸素を含むＣｕメタライゼーションが形成される。それゆえに、Ｃｕ接着性が改善され、それによって半導体層上のメタライゼーション層の接着性も改善される。加えて、Ｃｕと、隣接するＳｉ層のアモルファスシリコンとの相互拡散、ならびに窒化ケイ素ＰＥＣＶＤなど後続のＰＥＣＶＤとのＣｕメタライゼーション材料の反応性を低減し、防止することさえできる。
図２を参照して説明するさらなる実施形態では、チャンバ１０の代わりにチャンバ１００が設けられ、チャンバ１００は、スパッタリングデバイス４１および４２がそれぞれ備えられた２つのサブチャンバ１０１および１０２と、ガス供給部６０とを含む。各チャンバ１０１、１０２にはさらに、チャンバ圧力および基板３０の位置を監視するために、ガス圧力センサと、両方のチャンバに共通のプロセス制御デバイスに接続されたセンサデバイス（図示せず）とを備えることができる。さらに、チャンバ１００の各サブチャンバは、図２に概略的にのみ位置が示されている真空スリットバルブ１０３（図示せず）によって、互いに真空気密接続されている。別法としてサブチャンバ１０１と１０２は、移送チャンバを介して接続することもできる。２つのサブチャンバのそれぞれに、および任意選択で移送チャンバに、これらを個々に排気できるように真空ポンプを備えることができる。これらの実施形態では、スパッタリングデバイス４１およびスパッタリングデバイス４２は別々のサブチャンバ内に置かれ、１つまたは複数の基板がスパッタリングデバイスと連続して向かい合って支給される間、連続的および／または不連続的に動作させることができる。
いくつかの例によれば、各実施形態の設備および／またはチャンバ１０または１００それぞれは、モジュール式製作システムであり、またはその一部分であり、このシステムは、互いに真空気密に接続できる複数のサブチャンバを含むことができる。モジュール式製作システムはさらに、例えばレジストコーティングデバイス、ＵＶ源、およびエッチングデバイスを含む層パターニングデバイスと、例えばＳｉ層および／またはＳｉＮ層である半導体層および／または誘電体層を生産するためのＰＥＣＶＤデバイスと、さらなるスパッタリングデバイスから選択される少なくとも１つの要素とを含むことができる。
一実施形態では、図２に示される構成はスパッタリングデバイス４１および４２を有し、スパッタリングデバイス４１のターゲットには例えばＣｕ、スパッタリングデバイス４２のターゲットには例えばＡｌである別々の金属のターゲットが含まれる。したがって、バリア／接着層と、異なる金属を含む連続する純金属層とを形成することができる。この実施形態を用いる方法によれば、基板３０は、図２に示されるサブチャンバ１０１の中に送り込まれ、搬送ロール２０の上に置かれ、搬送方向２２に沿って運ばれる。基板３０がスパッタリング４１の下の位置にくると搬送ロールが停止され、ＡｒガスおよびＯ２ガスが、ガスタンク６６および６４に設けられたバルブ６８を開きＡｒ／Ｏ２流量を調整することによって、チャンバ１０１の中に約８０／２０から約９５／５の体積％比率で送り込まれる。それによって、約０．１Ｐａから約０．３Ｐａのスパッタリングプロセスガス圧力が得られる。このガス圧力は、上述のセンサデバイス、ガス圧力センサおよびプロセス制御デバイスによって実現することができる。センサデバイスは基板３０の位置を反映したデータを支給し、プロセス制御デバイスはバルブ６８を開き、チャンバ１０内の圧力およびスパッタリングデバイス４１の動作を制御する。基板温度は、堆積中は約２５℃から約２５０℃の範囲になるように、例えば高温を得るには上述のヒータを使用して調整することができる。スパッタリングデバイス４１のＣｕターゲットはＡｒ＋イオンが打ち込まれ、Ｃｕ粒子がＣｕターゲットから放出され、Ｏ２含有雰囲気中の基板３０に向かって射出される。スパッタリングデバイス４０に面する基板３０の表面が、静止反応性マグネトロンスパッタリングによって酸素含有Ｃｕ層でコーティングされる。それによって、酸素含有Ｃｕのバリア／接着層が基板上に形成される。約２ｎｍから３０ｎｍの厚さの層が堆積されると、Ｃｕのスパッタリングが停止される。その後、コーティングされた基板３０は、Ａｌターゲットを含むスパッタリングデバイス４２の下の位置まで搬送される。次に、バリア／接着層の上へのＡｌ粒子のスパッタリングが、約２００ｎｍから５００ｎｍの厚さを有する純Ａｌ層がバリア／接着層の上に形成されるまで実施される。その結果、基板に近いＣｕ層に酸素を含むＡｌ／Ｃｕメタライゼーション層が形成される。図２を参照して説明した上記の実施形態の一変形形態では、スパッタリングデバイス４２は、Ａｌターゲットの代わりにＣｕターゲットを含む。それゆえに、基板３０に近いＣｕ含有領域またはＣｕＯ層と、このＣｕ含有領域またはＣｕＯ層の上のＣｕ層とを有するＣｕメタライゼーション層が形成される。それゆえに、Ｃｕ含有領域またはＣｕＯ層がＣｕ層と基板３０の間に設けられる。その結果、基板の近くに酸素を含むＣｕメタライゼーション層が形成される。
図２を参照して説明した実施形態の一変形形態では、基板３０は、動マグネトロンスパッタリングによってバリア／接着層と純金属層の積層を形成するために、スパッタリングデバイス４１および４２の下を継続的に搬送することができる。図２を参照して説明した実施形態の別の変形形態では、Ａｌ層は、スパッタリング以外のコーティングプロセスを用いて形成することができる。
本明細書に記載の他のいずれかの実施形態と組み合わせることができるさらなる一実施形態は、スパッタリングデバイス４０の動作中に使用されるＡｒガスおよびＯ２ガスの供給が停止される点と、Ａｒ、Ｏ２および他の残留ガスが後続のＯ２を用いないＣｕのスパッタリングの前にチャンバ１０から排気される点で、図１を参照して説明した上記の実施形態とは異なる。それによって、２つのスパッタリングステップの間に清浄な雰囲気が確立される。第２のスパッタリングステップを開始するために、Ａｒ供給を再開することができる。
図１および図２を参照して説明した各実施形態のさらなる変形形態によれば、チャンバ１０またはチャンバ１００はそれぞれ、半導体デバイス前駆体を扱うための追加のデバイス（図示せず）を含む。半導体デバイスを生産する方法の一代替実施形態では、各メタライゼーション層の堆積は、図１に示されるチャンバ１０の中で実施することができ、メタライゼーション層の各パターニングは、半導体デバイス前駆体がチャンバ１０から排出された後に実施することができる。本明細書でいう「パターニング」とは、平坦化および選択的エッチングの技法など、選択的に形づくるための例えばフォトリソグラフィまたは他の方法を用い、材料の堆積層に明確な形を与えて所望の形状および寸法を得ることを指す。
各実施形態による方法の一例では、図３に示されるＴＦＴ５０がモジュラー式製作システムで製造され、このシステムは、図１に示されるチャンバ１０を含み、かつ他のチャンバまたはサブチャンバ内に、１つまたは複数のＰＥＣＶＤデバイスおよび１つまたは複数のパターニングデバイス（図示せず）を含む。最初に、基板３０としてガラス基板が、ロール２０を含むチャンバ１０の基板支持体上に支給され、搬送方向２２に沿って搬送される。次に、バリア／接着層５３および金属層５４を含むＣｕゲートメタライゼーション層５２が、ガラス基板３０の上面３２にスパッタリングデバイス４１と、図１を参照して上記で説明した方法の実施形態とを用いて堆積される。メタライゼーション層５２がガラス基板３０の上に堆積された後、図３に示されるゲートメタライゼーション５２を形成するために、メタライゼーション材料がモジュール式製作システムの別のチャンバ内でパターニングされる。ここで「パターニングされる」とは、例えば、モジュール式製作システムの別のチャンバ内で実施できる選択的エッチングを用いて、材料の堆積層に明確な形を与えて所望の形状および寸法を得ることを指す。次に、ゲート誘電体層３４がゲートメタライゼーション５２の上、および基板上面３２の露出部分の上に堆積される。ゲート誘電体層は通常、窒化ケイ素（ＳｉＮまたはＳｉＮｘ）または酸化ケイ素（ＳｉＯまたはＳｉＯｙ）を含み、約２０ｎｍから３００ｎｍの間の厚さに堆積される。ゲート誘電体層３４は、本例では、例えばプロセスガスとしてＳｉＨ４およびＮＨ３を使用するプラズマ化学気相堆積（ＰＥＣＶＤ）によって堆積され、その結果ＳｉＮｘ層が得られることになる。通常、ゲート誘電体層のＳｉＮｘは、約３４０℃から約３５０℃の基板温度で堆積される。
次に、アモルファスシリコン層（または半導体層）３６がゲート誘電体層３４の上に、本例ではＰＥＣＶＤによって堆積される。アモルファスシリコン層３６は、例えば実質的に水素化された真性アモルファスシリコン、例えばａ−Ｓｉ：Ｈを含み、約２０ｎｍから３００ｎｍの間の厚さに堆積される。本実施形態では、ｎ＋ドープされたアモルファスシリコン３８、例えばｎ＋ａ−Ｓｉ：Ｈの層がアモルファスシリコン層３６の上に形成される。本明細書でいうｎ＋ドープされたシリコンとは、ｎ＋型の伝導性を呈示するようにドープされたシリコンを指す。次に、層５２、３４、３６および３８でコーティングされた半導体デバイス前駆体が再びチャンバ１０内に支給される。次に、バリア／接着層７２および金属層７４を含むソース／ドレインメタライゼーションの層７０が、半導体デバイス前駆体のｎ＋Ｓｉ層３８の上に堆積される。この目的のために、チャンバ１０のスパッタリングデバイス４０が使用されて、図１を参照して上記で説明した方法の実施形態が実施され、ｎ＋Ｓｉ層でコーティングされた半導体デバイス前駆体が基板３０として支給される。次に、ソース／ドレインメタライゼーション層７０が、ソース電極７０ａおよびドレイン電極７０ｂを形成するために、モジュール式製作システムの別のチャンバ内でパターニングされる。図３のソース電極およびドレイン電極の配向は任意であり、デバイス構成に応じて、どちらの電極もソースまたはドレインとして働くことができる。ソース電極７０ａおよびドレイン電極７０ｂのパターニングには通常、メタライゼーション層７０の一部分と、下にあるｎ＋ドープされたＳｉ層３８の一部分とを除去することが含まれる。この除去は、アモルファスシリコン半導体３８の層がそれぞれのソース電極とドレイン電極の間に残るように、ゲートメタライゼーション５２の近傍で実施される。完成したＴＦＴの上に窒化ケイ素または酸化ケイ素などのパッシベーション誘電体層８０を約１００ｎｍから１０００ｎｍの間の厚さに、例えばＰＥＣＶＤによって堆積することができる。例えば、ＰＥＣＶＤプロセスによってパッシベーション誘電体層８０を堆積するために、ＳｉＨ４およびＮＨ３をプロセスガスとして使用することができ、その結果ＳｉＮｘ層が得られることになる。この場合、ＳｉＮｘは通常、約２８０℃から約２９０℃の基板温度で堆積される。
基板３０およびＳｉ層３８の近くにそれぞれ酸素含有層を有するメタライゼーション層５２および７０により、ＴＦＴ５０は、ガラス基板３０の上およびアモルファスＳｉ層３８の上のＣｕメタライゼーション層５２、７０ａおよび７０ｂの接着性が改善されている。さらに、Ｃｕメタライゼーション材料と隣接アモルファスＳｉ層３８および３６との相互拡散を回避することもできる。加えて、Ｃｕメタライゼーション材料と、例えばＳｉ含有層３４、３６、３８および／または８０を堆積するために実施されるＰＥＣＶＤプロセスの材料および／またはガスとの反応性が低減され、さらには防止される。これらの効果は、基板とＳｉ含有層の両方の近くに酸素を含むメタライゼーション層、または酸素を含有するバリア／接着層を設けることによって実現される。
一実施形態は、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを含む半導体デバイスを生産する方法を提供し、この方法は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層を形成するステップを含む。
一実施形態では、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを含む半導体デバイスを生産する方法が提供され、この方法は、基板および半導体層から選択された少なくとも１つの要素に隣接して酸素含有バリア／接着層を形成するステップと、バリア／接着層に隣接して金属層を形成するステップとから選択された少なくとも１つのステップによって少なくとも１つのメタライゼーション層を形成するステップを含み、これらバリア／接着層および金属層は、少なくとも１つの金属を含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、少なくとも１つのメタライゼーション層を形成するステップは、基板および半導体層から選択された少なくとも１つの要素に隣接して酸素含有バリア／接着層を形成するステップと、バリア／接着層に隣接して金属層を形成するステップとから選択された少なくとも１つのステップを含み、これらバリア／接着層および金属層は、少なくとも１つの金属を含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、半導体デバイスは、ＴＦＴ、底部ゲートＴＦＴ、上部ゲートＴＦＴ、スタガーＴＦＴ、同一平面ＴＦＴ、およびエッチストッパ層構造を有するＴＦＴから選択された少なくとも１つの要素である。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態は、半導体デバイスを生産する方法を提供し、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスをチャンバの中に供給して表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、半導体デバイス前駆体の表面は、基板の表面、半導体層の表面、および誘電体層の表面から選択される。本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、半導体デバイス前駆体の表面は、基板表面、半導体表面、および誘電体表面から選択される。本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、第１のメタライゼーション材料と第２のメタライゼーション材料は同じである。本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、第１のメタライゼーション材料および第２のメタライゼーション材料から選択される少なくとも１つの要素は、金属、耐熱金属、およびＣｕから選択される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、金属層およびバリア／接着層を含む積層を有するメタライゼーション層と、少なくとも１つの金属から実質的に構成される金属層と、半導体デバイス前駆体の基板および半導体デバイス前駆体の半導体層から選択された少なくとも１つの要素に隣接し、酸素を含むバリア／接着層とから選択される少なくとも１つの要素が形成される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、メタライゼーション層が、酸素含有ガスをチャンバの中に供給して表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとによって形成される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、バリア／接着層が、酸素含有ガスをチャンバの中に供給して表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップによって形成される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、金属層が、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップによって形成される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態には、誘電体層、およびメタライゼーション層に隣接して設けられた誘電体層から選択された少なくとも１つの要素を形成するステップと、半導体層を形成するステップと、表面に堆積された第１および第２のメタライゼーション材料の積層をパターニングするステップとから選択された少なくとも１つのステップが含まれる。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、スパッタリングは、例えばＡｒである不活性ガスを含むスパッタリングプロセスガス中で実施される。本明細書では、スパッタリングプロセスガスをスパッタリング雰囲気と呼ぶこともある。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、酸素含有ガスはＯ２を含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態には、２ｎｍから３０ｎｍの厚さを有するバリア／接着層を形成するステップと、２００ｎｍから５００ｎｍの厚さを有する金属層を形成するステップとから選択される少なくとも１つのステップが含まれる。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、スパッタリングは、２．５Ｗ／ｃｍ２から５０Ｗ／ｃｍ２のスパッタリングカソード電力、０．１Ｐａから０．３Ｐａのスパッタリングプロセスの圧力、および不活性ガスと酸素含有ガスの混合物の８０／２０から９５／５の比率から選択された少なくとも１つのプロセス条件を用いて実施される。この比率は、不活性ガスと酸素含有ガスの体積％比率とすることができる。不活性ガスと酸素含有ガスとの２０％超の酸素を含む混合物が企図されうるが、真空ポンプの排気ガス中の酸素の量を制限するために、この混合物は実施形態によっては使用されない。さらに、Ｃｕターゲットを含む平面スパッタリングカソードの場合には、８０Ｗ／ｃｍ２を超える電力密度を使用することができる。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、基板は、透明基板およびガラス基板から選択された少なくとも１つの要素から選択される。本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、メタライゼーション層、金属層および接着／バリアから選択された少なくとも１つの要素が、耐熱金属およびＣｕから選択された少なくとも１つの要素を含有して形成される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、半導体層は、ドープされた半導体、アモルファス半導体、Ｓｉ、ＧａＡｓ、ａ−Ｓｉ、ｎ＋ドープされたａ−Ｓｉ、ａ−Ｓｉ：Ｈ、およびｎ＋ドープされたａ−Ｓｉ：Ｈから選択された少なくとも１つの要素を含む。本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、誘電体層は、半導体化合物、Ｓｉ化合物、ＳｉＮ、およびＳｉＯから選択された少なくとも１つの要素を含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、半導体層および誘電体層から選択された少なくとも１つの要素が、ＣＶＤおよびＰＥＣＶＤから選択された少なくとも１つのプロセスによって形成される。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態には、基板および半導体層から選択された少なくとも１つの要素の上に少なくとも１つのメタライゼーション層を設けるステップと、基板上に１つのメタライゼーション層、および半導体層上に別のメタライゼーション層を形成するステップと、メタライゼーション層をゲートメタライゼーションとして設けるステップと、メタライゼーション層をソースメタライゼーションとして設けるステップと、メタライゼーション層をドレインメタライゼーションとして設けるステップとから選択される少なくとも１つのステップが含まれる。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態は、バリア／接着層を金属層と、基板および半導体層から選択された少なくとも１つの要素との間に設けるステップを含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態では、半導体デバイスは、ＴＦＴ、底部ゲートＴＦＴ、上部ゲートＴＦＴ、スタガーＴＦＴ、同一平面ＴＦＴ、およびエッチストッパ層構造を有するＴＦＴから選択された少なくとも１つの要素である。
さらなる実施形態によれば、半導体デバイスは、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを備え、基板および半導体層から選択された少なくとも１つの要素の近くに、少なくとも１つのメタライゼーション層の１つまたは複数のものが酸素を含む。
さらなる実施形態によれば、半導体デバイスは、半導体デバイスを生産する方法によって得ることができ、または得られ、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
さらなる実施形態によれば、半導体デバイスを生産する設備がチャンバを備え、このチャンバは、基板と、半導体層と、基板および半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層とを含む、半導体デバイスを生産する方法を実施するように適合されたコーティングデバイスを含み、この方法は、基板および半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層を形成するステップを含む。
さらなる実施形態によれば、半導体デバイスを生産する設備がチャンバを備え、このチャンバは、半導体デバイスを生産する方法を実施するように適合されたコーティングデバイスを含み、この方法は、表面を有する半導体デバイス前駆体を支給するステップと、酸素含有ガスの供給を終了して表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む。
本明細書に記載の他のいずれかの実施形態と組み合わせることができる一実施形態には、メタライゼーション材料を射出するように適合されたスパッタリングデバイスおよび酸素含有ガスの供給と、スパッタリングデバイス、およびコーティングデバイスに含まれる酸素含有ガスの供給と、チャンバに含まれ、コーティングデバイスおよびスパッタリングデバイスから選択された少なくとも１つの要素と向かい合う基板支持体と、方法を実施するように適合された制御デバイスとから選択された少なくとも１つの要素が含まれる。
本明細書は、諸例を用いて本発明をベストモードを含めて開示し、また当業者が本発明を作製し使用できるようにもする。本発明を様々な具体的実施形態に関して説明してきたが、本発明が添付の特許請求の範囲の趣旨および範囲内の修正と共に実施できることが当業者には理解されよう。特に、各実施形態の諸例の互いに非排他的な特徴、ならびに上述のこれら特徴の実施形態または修正は、互いに組み合わせることができる。本発明の特許可能な範囲は、特許請求の範囲に定義されており、また当業者に想到される他の例を含むことができる。このような他の例は、特許請求の範囲内にあるものとする。
以上は、本発明の実施形態を対象としているが、本発明の基本的な範囲から逸脱することなく、本発明のその他のさらなる実施形態を考案することができ、また、本発明の範囲は、添付の特許請求の範囲によって決定される。

Claims (15)

  1. 基板（３０）と、半導体層（３６、３８）と、前記基板および前記半導体層から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層（５２、７０）とを含む半導体デバイスを生産する方法であって、
    前記基板および前記半導体層から選択された少なくとも１つの要素の近くに酸素を含む少なくとも１つのメタライゼーション層（５２、７０）を形成するステップを含む、方法。
  2. 半導体デバイスを生産する方法であって、
    表面を有する半導体デバイス前駆体を支給するステップと、
    酸素含有ガスをチャンバの中に供給して前記表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップと、
    酸素含有ガスの前記供給を終了して前記表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとを含む、方法。
  3. 前記半導体デバイス前駆体の前記表面が、基板の表面、半導体層の表面、および誘電体層の表面から選択され、かつ／または
    前記半導体デバイス前駆体の前記表面が、基板表面、半導体表面、および誘電体表面から選択され、かつ／または
    前記第１のメタライゼーション材料と前記第２のメタライゼーション材料が同じであり、かつ／または
    前記第１のメタライゼーション材料および前記第２のメタライゼーション材料から選択される少なくとも１つの要素が、金属、耐熱金属、およびＣｕから選択される、請求項１または２に記載の方法。
  4. メタライゼーション層（５２；７０）が、金属層（５４；７０ａ、７０ｂ）およびバリア／接着層（５３；３８）を含む積層を含めて形成され、かつ／または
    前記金属層が、少なくとも１つの金属で実質的に構成されて設けられ、かつ／または
    前記バリア／接着層が、前記基板および前記半導体層から選択された少なくとも１つの要素に隣接して設けられ、酸素を含む、請求項１ないし３のいずれか一項に記載の方法。
  5. メタライゼーション層が、酸素含有ガスを前記チャンバの中に供給して前記表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップと、酸素含有ガスの供給を終了して前記表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップとの組合せによって形成され、かつ／または
    バリア／接着層が、酸素含有ガスを前記チャンバの中に供給して前記表面に向けて第１のメタライゼーション材料をスパッタリングすることを含むステップによって形成され、かつ／または
    金属層が、酸素含有ガスの供給を終了して前記表面に向けて第２のメタライゼーション材料をスパッタリングすることを含むステップによって形成される、請求項１ないし４のいずれか一項に記載の方法。
  6. 誘電体層、および前記メタライゼーション層に隣接して設けられた誘電体層から選択された少なくとも１つの要素を形成するステップと、
    半導体層を形成するステップと、
    前記表面に堆積された前記第１および前記第２のメタライゼーション材料の積層をパターニングするステップとから選択された少なくとも１つのステップをさらに含む、請求項１ないし５のいずれか一項に記載の方法。
  7. 前記スパッタリングが、不活性ガスを含むスパッタリングプロセスガス中で実施され、かつ／または
    前記酸素含有ガスがＯ２を含み、かつ／または
    前記バリア／接着層が２ｎｍから３０ｎｍの厚さを有して形成され、かつ／または
    前記金属層が２００ｎｍから５００ｎｍの厚さを有して形成され、かつ／または
    前記スパッタリングが、２．５Ｗ／ｃｍ２から５０Ｗ／ｃｍ２のスパッタリングカソード電力、０．１Ｐａから０．３Ｐａのスパッタリングプロセスガスの圧力、および前記不活性ガスと前記酸素含有ガスの混合物の８０／２０から９５／５の比率、から選択された少なくとも１つのプロセス条件を用いて実施される、請求項１ないし６のいずれか一項に記載の方法。
  8. 前記基板が、透明基板およびガラス基板から選択された少なくとも１つの要素から選択され、かつ／または
    前記メタライゼーション層、前記金属層および前記接着／バリア層から選択された少なくとも１つの要素が、耐熱金属およびＣｕから選択された少なくとも１つの要素を含有して形成される、請求項１ないし７のいずれか一項に記載の方法。
  9. 前記半導体層が、ドープされた半導体、アモルファス半導体、Ｓｉ、ＧａＡｓ、ａ−Ｓｉ、ｎ＋ドープされたａ−Ｓｉ、ａ−Ｓｉ：Ｈ、およびｎ＋ドープされたａ−Ｓｉ：Ｈから選択された少なくとも１つの要素を含み、かつ／または
    前記誘電体層が、半導体化合物、Ｓｉ化合物、ＳｉＮ、およびＳｉＯから選択された少なくとも１つの要素を含み、かつ／または
    前記半導体層および誘電体層から選択された少なくとも１つの要素が、ＣＶＤおよびＰＥＣＶＤから選択された少なくとも１つのプロセスによって形成される、請求項１ないし８のいずれか一項に記載の方法。
  10. 前記少なくとも１つのメタライゼーション層が前記基板上および／または前記半導体層上に設けられ、かつ／または
    １つのメタライゼーション層が前記基板上に形成され、別のメタライゼーション層が前記半導体層上に形成され、かつ／または
    前記少なくとも１つのメタライゼーション層の１つがゲートメタライゼーションとして設けられ、かつ／または前記少なくとも１つのメタライゼーション層の１つまたは複数のものが、ソースメタライゼーションおよび／またはドレインメタライゼーションとして設けられる、請求項１ないし９のいずれか一項に記載の方法。
  11. 前記バリア／接着層が前記金属層と、前記基板および前記半導体層から選択された少なくとも１つの要素との間に設けられ、かつ／または
    前記半導体デバイスが、ＴＦＴ、底部ゲートＴＦＴ、上部ゲートＴＦＴ、スタガーＴＦＴ、同一平面ＴＦＴ、およびエッチストッパ層構造を有するＴＦＴから選択された少なくとも１つの要素である、請求項１ないし１０のいずれか一項に記載の方法。
  12. 請求項１ないし１１のいずれか一項に記載の方法によって得ることができる、または得られる半導体デバイス。
  13. 基板と、半導体層と、前記基板（３０）および前記半導体層（３６、３８）から選択された少なくとも１つの要素に隣接する少なくとも１つのメタライゼーション層（５２；７０）とを備える半導体デバイスであって、
    前記基板および前記半導体層から選択された少なくとも１つの要素の近くに、前記少なくとも１つのメタライゼーション層（５２；７０）の１つまたは複数のメタライゼーション層（５２；７０）が酸素を含む、半導体デバイス。
  14. 半導体デバイスを生産する設備であって、チャンバ（１０）を備え、
    前記チャンバが、請求項１乃至１１のいずれか一項に記載の方法を実施するように適合されたコーティングデバイス（４０、６０）を備える、設備。
  15. 前記コーティングデバイスが、メタライゼーション材料を射出するように適合されたスパッタリングデバイス（４０）と、酸素含有ガスの供給部（６０）とを備え、かつ／または
    前記チャンバが、前記コーティングデバイスおよび前記スパッタリングデバイスから選択された少なくとも１つの要素と向かい合う基板支持体（２０）を備え、かつ／または
    前記設備が、請求項１乃至１１のいずれか一項に記載の方法を実施するように適合された制御デバイス（９０）を備える、請求項１４に記載の設備。
JP2012533641A 2009-10-15 2010-10-14 半導体デバイスを製造する方法および設備と半導体デバイス Pending JP2013507782A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP09173116.6 2009-10-15
EP09173116A EP2312633A1 (en) 2009-10-15 2009-10-15 Method and installation for producing a semiconductor device, and semiconductor device
PCT/EP2010/065478 WO2011045398A1 (en) 2009-10-15 2010-10-14 Method and installation for producing a semiconductor device, and semiconductor device

Publications (1)

Publication Number Publication Date
JP2013507782A true JP2013507782A (ja) 2013-03-04

Family

ID=41360306

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012533641A Pending JP2013507782A (ja) 2009-10-15 2010-10-14 半導体デバイスを製造する方法および設備と半導体デバイス

Country Status (7)

Country Link
US (1) US8946059B2 (ja)
EP (1) EP2312633A1 (ja)
JP (1) JP2013507782A (ja)
KR (1) KR101554588B1 (ja)
CN (1) CN102576725A (ja)
TW (1) TWI501321B (ja)
WO (1) WO2011045398A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053937B2 (en) * 2010-04-15 2015-06-09 Electronics And Telecommunications Research Institute Semiconductor device and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008081805A1 (ja) * 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
JP2008251809A (ja) * 2007-03-30 2008-10-16 Ulvac Japan Ltd 薄膜トランジスタ製造方法、液晶表示装置製造方法
WO2009017146A1 (ja) * 2007-07-31 2009-02-05 Hitachi Metals, Ltd. Ｃｕ系配線膜

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281546A (en) 1992-09-02 1994-01-25 General Electric Company Method of fabricating a thin film transistor using hydrogen plasma treatment of the intrinsic silicon/doped layer interface
WO2006025347A1 (ja) * 2004-08-31 2006-03-09 National University Corporation Tohoku University 銅合金及び液晶表示装置
KR20070019458A (ko) * 2005-08-12 2007-02-15 삼성전자주식회사 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
WO2008018490A1 (en) * 2006-08-10 2008-02-14 Ulvac, Inc. Method for forming conductive film, thin film transistor, panel with thin film transistor, and method for manufacturing thin film transistor
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
KR101102891B1 (ko) * 2007-09-04 2012-01-10 삼성전자주식회사 배선구조 및 이를 이용한 박막 트랜지스터
TWI360708B (en) * 2007-12-17 2012-03-21 Au Optronics Corp Pixel structure, display panel, elecro-optical app

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008081805A1 (ja) * 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
JP2008251809A (ja) * 2007-03-30 2008-10-16 Ulvac Japan Ltd 薄膜トランジスタ製造方法、液晶表示装置製造方法
WO2009017146A1 (ja) * 2007-07-31 2009-02-05 Hitachi Metals, Ltd. Ｃｕ系配線膜

Also Published As

Publication number Publication date
TWI501321B (zh) 2015-09-21
TW201125046A (en) 2011-07-16
KR20120086316A (ko) 2012-08-02
KR101554588B1 (ko) 2015-09-21
US8946059B2 (en) 2015-02-03
EP2312633A1 (en) 2011-04-20
US20110089559A1 (en) 2011-04-21
WO2011045398A1 (en) 2011-04-21
CN102576725A (zh) 2012-07-11

Similar Documents

Publication Publication Date Title
TWI459474B (zh) 金屬氮氧化物薄膜電晶體之覆蓋層
US20150221507A1 (en) Indium gallium zinc oxide layers for thin film transistors
KR102293637B1 (ko) 선택적으로 막을 형성하는 방법 및 시스템
US20130280859A1 (en) Thin-film transistor and method for manufacturing same
TWI728249B (zh) 利用聚合物結構去活化製程的選擇性沉積製程
US20160079521A1 (en) Dielectric repair for emerging memory devices
WO2007020874A1 (ja) 薄膜形成方法および半導体デバイスの製造方法
US20190148144A1 (en) Enhanced selective deposition process
KR20120022638A (ko) 성막 장치 및 성막 방법
KR102180823B1 (ko) 선택 성막 방법 및 반도체 장치의 제조 방법
US20100037823A1 (en) Showerhead and shadow frame
KR20140074861A (ko) 박막 전극 및 박막 스택을 증착하기 위한 방법
US7524766B2 (en) Method for manufacturing semiconductor device and substrate processing apparatus
WO2010111286A2 (en) High temperature thin film transistor on soda lime glass
KR101554588B1 (ko) 반도체 디바이스를 생산하기 위한 방법 및 설비 그리고 반도체 디바이스
WO2008018500A1 (fr) Dispositif de formation de film, système de formation de film et procédé de formation de film
KR20130056686A (ko) 박막 트랜지스터 및 그 제조 방법
KR20130019903A (ko) 박막 트랜지스터 및 그 제조 방법
JP5124436B2 (ja) 有機電子デバイス、有機電子デバイスの製造方法および有機電子デバイスの製造装置
TW200901814A (en) Electronic device, its manufacturing method, structural body of sealing film, manufacturing device for manufacturing electronic device, and plasma processing device
JP2006303536A (ja) バリヤメタル層及びその形成方法
KR20020096860A (ko) 반도체 장치의 제조 방법, 기판 처리 방법 및 기판 처리장치
JP3708940B2 (ja) Ｃｖｄ装置の反応室のコーティング方法
KR102582899B1 (ko) 성막 방법
TW202336830A (zh) 薄膜沉積方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131008

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141021

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150219

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150825