JP2013197949A - 撮像装置 - Google Patents

Abstract

【課題】 ノイズを増加せることなく消費電力を低減させる撮像装置を提供する。
【解決手段】 半導体基板に、複数の画素列を有する撮像領域と、複数の列回路が配された撮像装置であって、各列回路は、第１の回路ブロックと第２の回路ブロックとを有し、第１及び第２の回路ブロックには、共通の配線を介してバイアス電圧が供給されており、第１の回路ブロックは増幅回路を含み、第２の回路ブロックは、第１モードと第１モードよりも消費電力が小さい第２モードとを切り替え可能な構成であり、第２の回路ブロックの、前記第２モードから前記第１モードへの遷移期間が、第１の回路ブロックの増幅回路が増幅動作を行なっている期間中以外の期間であることを特徴とする。
【選択図】 図４

Description

本発明は撮像装置に関するもので、特に、消費電力低減に関するものである。

一般に固体撮像装置は画素が行列状に配されて撮像領域を構成する。各画素列もしくは複数の画素列ごとに列回路が設けられる。列回路としては増幅回路、ノイズ除去回路、アナログデジタル変換回路などがある。このような固体撮像装置の例として特許文献１に記載された構成が知られている。
特許文献１では、列信号線を介して異なるタイミングで伝達された信号を保持するための２つの保持容量における一方の保持容量に画素から信号が転送される際に他方の保持容
量の基準電源電極の電位が変動することを抑制している。

特開２００９−２２４５２４号公報

近年、固体撮像装置においては、消費電力の低減が大きな課題となっている。
本発明者らの検討によれば、列回路に含まれる異なる回路ブロックにおいて、電源電圧もしくは接地電位が共通の配線から供給される構成における新たな課題を見出した。具体的には、消費電力の大きい第１モードと消費電力の小さい第２モードとを切り替えて動作させる際に、共通の配線から電圧が供給される異なる回路ブロックにおいて、信号が影響し合いノイズが増加するというものである。
本発明は上記課題に鑑み、消費電力を低減させる動作を有する構成においても、ノイズの増加を抑えた固体撮像装置を提供することを目的とする。

本発明は上記課題に鑑み、半導体基板に、複数の画素列を有する撮像領域と、各画素列ごと、もしくは複数の画素列ごとに設けられた、複数の列回路が配された固体撮像装置であって、各列回路は、第１の回路ブロックと第２の回路ブロックとを有し、前記第１及び第２の回路ブロックには、共通の配線を介してバイアス電圧が供給されており、前記第１の回路ブロックは増幅回路を含み、前記第２の回路ブロックは、第１モードと前記第１モードよりも消費電力が小さい第２モードとを切り替え可能な構成であり、前記第２の回路ブロックの、前記第２モードから前記第１モードへの遷移期間が、前記第１の回路ブロックの増幅回路が増幅動作を行なっている期間中以外の期間であることを特徴とする。

本発明によれば、ノイズを増加せることなく消費電力を低減させることが可能となる。

実施例１の撮像装置のブロック図である。 実施例１の撮像装置の列回路の等価回路図である。 実施例１の列回路の一部を抜き出した等価回路図である。 実施例１の撮像装置の駆動パルス図である。 実施例１の撮像装置の駆動パルス図である。 実施例２の撮像装置の列回路の等価回路図である。 実施例２の撮像装置の駆動パルス図である。 実施例３の撮像装置のブロック図である。 実施例３の撮像装置の等価回路図である。 実施例３の撮像装置の等価回路図である。 本発明の撮像装置を適用可能な撮像システムのブロック図である。

本発明の撮像装置は、半導体基板に、複数の画素列を有する撮像領域と、各画素列ごともしくは複数の画素列ごとに設けられた、複数の列回路を有する。そして各列回路は、第１の回路ブロックと第２の回路ブロックとを有し、第１及び第２の回路ブロックには、共通の配線を介してバイアス電圧が供給されている。例えば、第１の回路ブロックは増幅回路を含み、第２の回路ブロックはバッファを含む信号保持部である。そして各回路ブロックにはたとえば共通の接地配線から接地電位が供給される。
このような構成において、第２の回路ブロックは、第１モードと前記第１モードよりも消費電力が小さい第２モードとを切り替え可能な構成である。そして、第２の回路ブロックの、第２モードから前記第１モードへの遷移期間が、第１の回路ブロックの増幅回路が増幅動作を行なっている期間中以外の期間としている。このような構成によれば、ノイズを
（実施例１）
図１は本実施例の撮像装置の全体ブロック図である。

撮像領域１００には複数の画素１０１が配される。ここでは撮像領域１００は、４行４列の計１６画素を有しているが、更に多数の画素を有していてもよい。画素１００の構成としては種々の構成を用いることができる。たとえば、光電変換部と光電変換部で生じた信号を増幅する画素増幅部を有するいわゆるＡＰＳ型センサを用いると、ＳＮ比を向上させることが可能となり好ましい。

画素１００で生じた信号は垂直走査回路１０３からの駆動パルスを受けて、垂直信号線１０２に出力される。たとえば１行ごとに駆動パルスが供給されて、１行に含まれる複数の画素の信号が、各々対応する垂直信号線１０２に並列に出力される。本図では各画素列に対し１本の垂直信号線１０２が配されているが、各画素列に対し複数の垂直信号線を設けてもよい。この場合には複数の画素行が垂直走査回路１０３からの駆動パルスを受け、それぞれ対応する垂直信号線に信号を出力することが可能となる。

バイアス供給ブロック１０４は各垂直信号線１０２を介して画素にバイアス電流もしくはバイアス電圧を供給するための回路である。バイアス供給ブロック１０４は各垂直信号線１０２に対応してバイアス回路１０５を有している。ここではバイアス回路１０５として電流源を用いた場合を例示している。

列回路ブロック１０６は複数の垂直信号線１０２に並列に出力された信号を受ける。各垂直信号線に対応して列回路１０７が配されている。列回路１０７としては増幅回路、ノイズ除去回路、アナログデジタル変換回路などを用いることができる。以降では、列回路の一例として増幅回路の場合を例に説明する。

信号保持ブロック１０８は各列回路１０７から出力された信号を各列回路１０７に対応して設けられた、信号保持部１０９で保持する。各信号保持部１０９は、バイアス電圧、もしくはバイアス電流を受ける回路を有している。例えば、増幅回路、バッファ回路である。

水平走査回路１１０は、信号保持部１０８に駆動パルスを供給し、信号保持部１０８で保持された信号を水平信号線１１１へ出力させる。水平信号線１１１は１本でもよいし、複数設けてもよい。出力部１１２は水平信号線１１１に出力された信号を増幅して撮像装置の外部へ出力するためのものである。

制御部１１３は撮像装置の所定の回路ブロックに対して制御パルスを供給するもので、この制御パルスにより、第１のモードと、第１のモードよりも電力消費の少ない第２のモードとを切り替えて動作させることが可能となる。ここでは、水平走査回路１１０に対し、制御パルスＰＯＦＦ１を供給し、電源回路１０４、列回路ブロック１０６に対し、制御パルスＰＯＦＦ２を供給している。更に、信号保持ブロック１０８には制御パルスＰＯＦＦ３を供給し、出力部１１２に制御パルスＰＯＦＦ４を供給する。

図２に本実施例のバイアス回路、列回路、信号保持部、出力部の等価回路図を示し、図３に列回路、信号保持部の一部の等価回路図を示す。図１と同様の機能を有する部分には同様の符号を付している。

バイアス回路１０４は３つのトランジスタにより構成されている。図面下側から、ソースが接地された第１トランジスタと、第１トランジスタのドレインと電気的に接続された第２トランジスタを有する。更に、第２トランジスタとソース、ドレインの一方が電気的に接続され、他方が垂直信号線に電気的に接続された第３トランジスタとを有している。第１トランジスタは、不図示のトランジスタとカレントミラー回路を構成するトランジスタである。第２トランジスタは第１トランジスタのドレイン電位の変動を抑制するためのものであり、第２トランジスタを用いることでカスコード型の電流源とすることができる。第３トランジスタはゲートに供給される制御パルスＰＯＦＦ１により垂直信号線との電気的接続を制御するトランジスタである。第３トランジスタが非導通であれば、電源回路は第２モードで動作し、導通であれば第１モードで動作することになる。もしくは第２トランジスタのゲートに制御パルスＰＯＦＦ１を供給する構成としてもよい。

列回路１０７は、前段の増幅回路２００ａと後段の増幅回路２００ｂにより構成されている。

演算増幅器２０１の反転入力ノード２０２には入力容量Ｃ１０を介して垂直信号線１０３が電気的に接続される。入力容量Ｃ１０をクランプ容量として用い画素のリセットノイズを抑制する回路を構成してもよい。

非反転入力ノードには所定の基準電圧ＶＲＥＦが供給されている。入力容量Ｃ１０と垂直信号線１０３との聞の電気経路にスイッチを設けて電気的導通を制御可能な構成としてもよい。演算増幅器２０１の反転入力ノード２０２と出力ノード２０３との聞の電気経路には複数の帰還経路が並列に設けられている。１つ目の帰還経路にはスイッチＰ１が設けられている。スイッチＰ１は演算増幅器２０１のリセット動作を行うためのものである。更にスイッチＰ１は演算増幅器２０１をボルテージフォロワ動作させるためのものともいえる。２つ目の帰還経路にはスイッチＰ１１と第１の帰還容量Ｃ１１が設けられている。３つ目の帰還経路にはスイッチＰ１２と第２の帰還容量Ｃ１２が設けられている。第１の帰還容量Ｃ１１と第２の帰還容量Ｃ１２の容量値は異なっている。排他的にスイッチＰ１２、Ｐ１３を動作させることにより、ゲインを異ならせて増幅させることができる。本例では２つの帰還容量を設けているが更に並列に容量値の異なる帰還容量を設けることで、さらに多段階のゲイン切り替えを行うことが可能となる。これらの構成で前段の増幅回路を構成することができる。前段の増幅回路はゲイン可変の反転増幅回路とボルテージフォロワ回路とを切り換え可能な構成となっている。

次に後段の増幅回路２００ｂを説明する。演算増幅器２０４の正転入力ノード２０５は前段の増幅回路２００ａの出力ノード２０３と直接接続されている。つまり前段の増幅回路２００ａの信号を正転入力ノード２０５で受ける構成となっている。反転入力ノード２０６はスイッチＰ２及び容量Ｃ２０を介して所定電圧が供給されている。本例では接地電位が供給されている。演算増幅器２０４の反転入力ノード２０６と出力ノード２０７との聞の電気経路には複数の帰還経路が並列に設けられている。１つ目の帰還経路はスイッチＰ２０が設けられている。スイッチＰ２０は演算増幅器２０４のリセット動作を行うためのものである。更にスイッチＰ２０は演算増幅器２０４をボルテージフォロワ動作させるためのものともいえる。２つ目の帰還経路にはスイッチＰ２１と第１の帰還容量Ｃ２１が設けられている。３つ目の帰還経路にはスイッチＰ２２と第２の帰還容量Ｃ２２が設けられている。第１の帰還容量Ｃ２１と第２の帰還容量Ｃ２２の容量値は異なっている。排他的にスイッチＰ２１、Ｐ２２を動作させることにより、ゲインを異ならせて増幅させることができる。本例では２つの帰還容量を設けているが更に並列に容量値の異なる帰還容量を設けることで、さらに多段階のゲイン切り替えを行うことが可能となる。これらの構成で後段の増幅回路２００ｂを構成することができる。後段の増幅回路２００ｂはゲイン可変の正転増幅回路とボルテージフォロワ回路とを切り換え可能な構成となっている。

本実施例においては前段のゲイン可変の反転増幅回路及び後段のゲイン可変の正転増幅回路により列増幅回路の全体を構成している。このため各増幅回路のゲインはそれほど大きくする設定しなくてもよい。具体的なゲインの組み合わせとしては、前段の増幅回路２００ａのゲインを６４倍として後段の増幅回路２００ｂのゲインを４倍とすれば、列増幅回路として２５６倍のゲインを実現することが可能となる。増幅回路一段のみで２５６倍のゲインをかけようとすると回路規模が大きくなってしまう。更には増幅回路を構成する各トランジスタ自体のサイズも大きくする必要が生じ、消費電力も大きくなってしまう恐れがある。更には、各列増幅回路間でのゲインのずれも大きくなる可能性がある。この理由は例えば、基本容量に対してその２５６分の１という非常に小さな容量を作成する必要があり、その容量は製造ばらつきに非常に弱いためである。もしくは、電力を節約した設計を行うと、カットオフ周波数が低下するため、応答速度が著しく低下し高速化の妨げになってしまう。

また前段、後段の増幅回路の両者でゲインをかけるモードと、前段もしくは後段の少なくとも一方、たとえば前段の増幅回路２００ａで１以上のゲインをかけて、後段をボルテージフォロワ動作させるモードとを切り換えて動作させることもできる。

演算増幅回路２０１，２０４は制御パルスＰＯＦＦ２を受ける。

信号保持部１０９は、ノイズ信号を保持する系と、光信号を保持する系とを有している。符号でＳを付しているのが光信号系であり、Ｎと付しているのがノイズ信号系である。両者は同一の回路構成を用いることができる。ここでは特に光信号を保持する系に関して説明を行なう。

信号保持部１０９は第１スイッチＰＴＳ１、第１信号保持部ＣＴＳ１、バッファ２０８Ｓ、第２スイッチＰＴＳ２、第２信号保持部ＣＴＳ２及び第３スイッチＰＨＴＸにより構成される。

第１スイッチＰＴＳ１は列回路で処理された信号を保持するためのスイッチである。第１信号保持部ＣＴＳ１は光信号を保持するための容量である。バッファ回路２０８Ｓは、第１信号保持部ＣＴＳ１に保持された光信号をバッファして後段の回路に出力する。バッファ回路２０８Ｓとしては、例えば、ボルテージフォロワ回路を用いることができる。

第２スイッチＰＴＳ２はバッファ回路２０８Ｓで処理された信号を、第２信号保持部ＣＴＳ２で保持するためのスイッチである。

第３スイッチＰＨＴＸ（ｋ）は、第２信号保持部ＣＴＳ２で保持された信号を、水平信号線１１１に出力するためのスイッチである。水平信号線１１１に出力された信号は出力部１１２で増幅されて撮像装置外部へ読み出される。本例では水平信号線は光信号が読み出される光信号用水平信号線１１１Ｓとノイズ信号用水平信号線１１１Ｎとを有している。更に、各々に光信号とノイズ信号とが読み出される水平信号線のペアを複数有していてもよい。またここでのノイズ信号は主に列回路で生じるノイズ信号である。

図３は演算増幅回路２００ｂの要部と、信号保持部１０９の第１スイッチＰＴＳ１、ＰＴＮ１、第１信号保持部ＣＴＳ１、ＣＴＮ１の部分を示した等価回路図である。図２と同様の部分には同様の符号を付し詳細な説明は省略する。

演算増幅回路２００ｂは、反転入力ノードに配された第１入力トランジスタ３０１、非反転入力ノードに配された第２入力トランジスタ３０２を有している。互いのゲートが接続されたＰ型のトランジスタ３０３，３０４により電源側の能動負荷が構成されている。そして、ゲート接地トランジスタ３０５、負荷トランジスタ３０６により接地側の能動負荷が構成されている。負荷トランジスタ３０６のソースは接地電位が供給される配線３０７に電気的に接続されている。更にこの配線３０７は第１信号保持部ＣＴＳ，ＣＴＮの信号を受ける側のノードと対向するノードにも電気的に接続されている。

このような演算増幅回路において、新たにモード切替トランジスタ３０８を設けている。モード切替トランジスタ３０８は互いのゲートが接続されたＰ型のトランジスタ３０３，３０４のゲートにドレインが接続されている。モード切替トランジスタ３０８のゲートには、制御パルスＰＯＦＦ２が供給されている。モード切替トランジスタ３０８が導通すると、互いのゲートが接続されたＰ型のトランジスタ３０３，３０４のゲートの電位が電源電圧となり、互いのゲートが接続されたＰ型のトランジスタ３０３，３０４がオフする。これにより演算増幅回路２００ｂがオフとなり、演算増幅回路２００ｂを第２のモードとすることができる。もしくは、接地電位側の能動負荷に、電流供給を停止もしくは供給量を減らすような回路をモード切替用の回路として設けてもよい。

図４に、本実施例の撮像装置の駆動パルス図を示す。本図で示しているのは主に図１に対応するものであり、各回路ブロックのモードを切り替えるための制御パルスＰＯＦＦ１〜ＰＯＦＦ４と水平信号線への信号読み出し期間とを示している。なお制御パルスＰＯＦＦ１〜ＰＯＦＦ４は、パルスがハイレベルの時に第２モード、すなわち電力消費が小さいモードとなる。ここでは第２モードは各回路ブロックがオフしている状態とする。

期間Ｔ１‐Ｔ２は制御パルスＰＯＦＦ１〜ＰＯＦＦ４がハイレベルである。したがって、バイアス供給ブロック１０４、列回路ブロック１０６、信号保持ブロック１０８、垂直走査回路１０３、水平走査回路１１０、及び出力部１１１が第２のモードとなっている。この期間は例えば画素において信号の蓄積を行なっている期間である。

時刻Ｔ２において、制御パルスＰＯＦＦ１、ＰＯＦＦ２がハイレベルからローレベルへ遷移する。これにより、バイアス供給ブロック１０４、列回路ブロック１０６、垂直走査回路１０３、水平走査回路１１０が第１モードに遷移する。言い換えると、各回路がオフ状態からオン状態に遷移する。制御パルスＰＯＦＦ３、ＰＯＦＦ４はハイレベルが維持されたままである。つまり信号保持ブロック１０８、出力部１１１が第２モード、つまりオフ状態となっている。

時刻Ｔ３において、制御パルスＰＯＦＦ２がローレベルからハイレベルへ遷移する。これにより、バイアス供給ブロック１０４、列回路ブロック１０６が第１モードから第２モードへ遷移する。そして制御パルスＰＯＦＦ３がハイレベルからローレベルへ遷移する。これにより、信号保持ブロック１０８が第２モードから第１モードに遷移する。

時刻Ｔ４において、制御パルスＰＯＦＦ４がハイレベルからローレベルへ遷移する。これにより出力部１１１が第２モードから第１モードへ遷移する。そして期間Ｔ４−Ｔ５において水平信号線へ各列の信号が読み出される。

時刻Ｔ５以降は期間Ｔ３−Ｔ５の動作が繰り返され各行の信号が読み出される。

図５にさらに詳細な駆動パルス図を示す。各制御パルス名は図３、４の符号に対応する。図４の時刻Ｔ２以降の期間を示す。ＰＯＦＦ１はローレベルとなっている。

制御パルスＰＯＦＦ２において図５の期間Ｔ１−Ｔ９が図４の期間Ｔ２−Ｔ３に該当する。つまりこの期間は列回路ブロック１０６が第１モードつまり通常の増幅動作を行ない得る期間である。この期間中の期間Ｔ５−Ｔ６において制御パルスＰＴＮ１がハイレベルとなっており、第１信号保持部ＣＴＮ１においてノイズ信号が保持される。この時、列回路ブロックの入力ノードには画素のリセットレベルが供給された状態である。このノイズ信号としては列回路ブロックのノイズが主な成分である。そして、期間Ｔ８−Ｔ９において制御パルスＰＴＳ１ハイレベルとなっており、第１信号保持部ＣＴＳ１において光信号が保持される。この時、列回路ブロックの入力ノードには画素の信号レベルが供給された状態である。

列回路ブロック１０６と信号保持部１０８とは共通の設置配線から接地電位が供給されている。このような構成においては、一方の回路ブロックの動作が他方の回路ブロックの動作に影響を与えやすい。したがって本実施例では、信号保持部１０８に供給される制御パルスＰＯＦＦ３のハイレベルからローレベルへ遷移するタイミングを列回路ブロック１０６が動作している期間とは異なる期間に設定する。特に列回路ブロックにおいて重要な動作を行なう、期間Ｔ５−Ｔ６、期間Ｔ８−Ｔ９を除いた期間に設定するのがよい。本実施例では、制御パルスＰＯＦＦ３を時刻Ｔ９から所定期間後の時刻Ｔ１２においてハイレベルからローレベルへ遷移させている。時刻Ｔ９から遅れる期間は適宜設定可能であるが、少なくとも、メインクロックの１クロック分は遅らせるのがよい。より好ましくは、制御パルスのローレベルからハイレベルの遷移も列回路ブロック１０６が動作している期間とは異なる期間に設定するのがよい。

更に、制御パルスＰＴＮ１がローレベルの時に遷移させるのがよい。

また列回路ブロックのモード切替のタイミングも、信号保持部にできるだけ影響を与えないように設定するのがよい。具体的には、信号保持部は期間Ｔ１３−Ｔ１４において信号を保持する動作を行なう。したがって、制御パルスＰＯＦＦ２を期間Ｔ１３−Ｔ１４とは異なる期間において、ハイレベルからローレベルへ遷移させるのがよい。本実施例では、時刻Ｔ１４から所定期間経過後の、時刻Ｔ１６においてハイレベルからローレベルへ遷移させている。時刻Ｔ１４から遅れる期間は適宜設定可能であるが、少なくともメインクロックの１クロック分は遅らせるのがよい。

さらに制御パルスＰＯＦＦ２，ＰＯＦＦ３の遷移期間を以下のように設定すると更に好ましい。出力部１１１が参照信号ＲＥＦを出力している期間において遷移させるのがよい。

また制御パルスＰＯＦＦ４は、制御パルスＰＴＳ１、ＰＴＳ２、ＰＴＮ１、ＰＴＮ２がハイレベルからローレベルへ遷移させる時刻から所定期間ずらすのがよい。好ましくはメインクロックの１クロック以上ずらして遷移させるのが良い。

また図５には示していないが、画素における蓄積期間中はＰＯＦＦ２〜ＰＯＦＦ４は全て第２モードつまり消費電力が小さいモードとすることができる。

（実施例２）
図６に本実施例の固体撮像装置の列回路の等価回路図である。本実施例の実施例１との違いは、列回路ブロックの回路構成である。具体的にはスイッチＰＸ及びスイッチＰ２Ｒが追加されている。このような構成によれば、スイッチＰＸＸをオフして前段の増幅回路２００ａと、後段の増幅回路２００ｂとを独立のタイミングでリセットすることができる。このような動作によればリセット期間を短縮することができ、読み出し期間を短縮することができる。

図７に本実施例の駆動パルス図を示す。基本的な駆動シーケンスは図４と同じである。制御パルスＰＸＸ及び制御パルスＰ２Ｒが加わったが、モード切替用のＰＯＦＦ２〜ＰＯＦＦ４は実施例１と同様のタイミングで制御するのが好ましい。

（実施例３）
図８に本実施例の撮像装置の全体ブロック図を示し、図９に本実施例の列回路の等価回路図を示す。実施例１と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。

本実施例において実施例１，２と異なる点は、モードを切り替えるために各回路ブロックに供給される制御パルスである。本実施例では制御パルスＰＯＦＦ５が全回路ブロックに供給されており、各回路ブロックにＰＯＦＦ６〜ＰＯＦＦ８が供給される。制御パルスＰＯＦＦ５は例えば画素において信号を蓄積している期間中に各回路ブロックに供給される制御パルスである。画素で信号を蓄積している期間中は各回路ブロックは動作を行なう必要が無い。したがってこの期間は制御パルスＰＯＦＦ５を受けて各回路ブロックが第２モードとなっている。好ましくはバイアスが供給されずに動作しない期間である。この期間が終了した後は、実施例１、２で説明したように各回路ブロックごとにモード切替を行なう。

図１０に信号保持部に含まれるバッファ２０８の等価回路の一例を示す。

制御パルスＰＯＦＦ５によりバッファの動作を切り替え可能である。具体的には、ＰＯＦＦ５がハイレベルでバッファが動作しない。つまり第２モードとなる。

制御パルスＰＯＦＦ７のバー信号をゲートに受けるＮＭＯＳトランジスタは、ＰＯＦＦ７がハイレベルの状態で、ＮＭＯＳトランジスタがオフするためテール電流が供給されずにオフとなる。つまり第２モードとなる。この時ＮＭＯＳトランジスタを完全にオフさせずに、電流量を少なくして動作させてもよい。このように動作させれば、第２モードから第１モードへの切り替えスピードを速めることができる。

（撮像システムへの適用例）
図１１に、上述の各実施形態の撮像装置を適用可能な撮像システムの一例を示す。

図１１において、４１０１は被写体の光学像を撮像装置４１０５に結像させるレンズ部で、レンズ駆動装置４１０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。４１０３はメカニカルシャッタでシャッタ制御手段４１０４によって制御される。

４１０５はレンズ部４１０１で結像された被写体を画像信号として取り込むための撮像装置、４１０６は撮像装置４１０５から出力される画像信号に各種の補正を行ったり、データを圧縮したりする撮像信号処理回路である。撮像装置４１０５として本発明の撮像装置を用いることができる。

４１０７は撮像装置４１０５、撮像信号処理回路４１０６に、各種タイミング信号を出力する駆動手段であるタイミング発生回路である。４１０９は各種演算と撮像装置全体を制御する制御回路、４１０８は画像データを一時的に記憶する為のメモリ、４１１０は記録媒体に記録または読み出しを行うためのインターフェースである。タイミング発生回路４１０７、制御回路４１０９により本発明のモード切替を行なうことができる。もしくはモード切替を行なう主要部分を撮像装置４１０５に設けてもよい。

４１１１は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、４１１２は各種情報や撮影画像を表示する表示部である。

次に、前述の構成における撮影時のデジタルカメラの動作について説明する。

メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１１０６などの撮像系回路の電源がオンされる。

それから、レリーズボタン（図示せず）が押されると、撮像装置４１０５からのデータを元に測距演算を行い、測距結果に基づいて被写体までの距離の演算を制御回路４１０９で行う。その後、レンズ駆動装置４１０２によりレンズ部を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ部を駆動し測距を行う。測距演算は、撮像装置からのデータで求める以外にも、測距専用装置（図示せず）で行っても良い。

そして、合焦が確認された後に撮影動作が開始する。撮影動作が終了すると、撮像装置４１０５から出力された画像信号は撮影信号処理回路４１０６で画像処理をされ、制御回路４１０９によりメモリに書き込まれる。撮影信号処理回路では、並べ替え処理、加算処理やその選択処理が行われる。メモリ４１０８に蓄積されたデータは、制御回路４１０９の制御により記録媒体制御Ｉ／Ｆ部４１１０を通り半導体メモリ等の着脱可能な記録媒体４１１１に記録される。

また、外部Ｉ／Ｆ部（図示せず）を通り直接コンピュータ等に入力して画像の加工を行っても良い。

１００ 撮像領域
１０６ 列回路ブロック（第１の回路ブロック）
１０８ 信号保持部（第２の回路ブロック）

Claims (1)

1. 半導体基板に、
   複数の画素列を有する撮像領域と、
   各画素列ごともしくは複数の画素列ごとに設けられた、複数の列回路が配された撮像装置であって、
   各列回路は、
   第１の回路ブロックと第２の回路ブロックとを有し、前記第１及び第２の回路ブロックには、共通の配線を介してバイアス電圧が供給されており、
   前記第１の回路ブロックは増幅回路を含み、
   前記第２の回路ブロックは、第１モードと前記第１モードよりも消費電力が小さい第２モードとを切り替え可能な構成であり、
   前記第２の回路ブロックの、前記第２モードから前記第１モードへの遷移期間が、前記第１の回路ブロックの増幅回路が増幅動作を行なっている期間中以外の期間であることを特徴とする撮像装置。

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