JP2013191734A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の耐圧特性を向上することを課題とする。
【解決手段】半導体装置１００は、セルエリア１０５を取囲む終端エリア１０７を備えている。終端エリア１０７は、終端トレンチ１６１〜１６３と、拡散領域１８１〜１８６を備えている。終端トレンチ１６１〜１６３は、半導体基板１０２の表面からボディ領域１４１を貫通してドリフト領域１１２に達すると共に、その内部に酸化膜１７１が形成されている。終端トレンチ１６１〜１６３のそれぞれの底部には、ドリフト領域１１２に囲まれるとともにｐ型であるフローティング領域１５１が形成されている。拡散領域１８１〜１８６は、ｐ型であり、終端トレンチ１６３より外周側の領域に形成されている。拡散領域１８１〜１８６の下端部の位置は、フローティング領域１５１の位置よりも上方であって、ボディ領域１４１の下端部よりも下方である。
【選択図】 図２

Description

本明細書に開示の技術は、半導体装置の耐圧を向上する技術に関する。特に、シリコンカーバイド（以下、ＳｉＣと略す）の半導体基板を用いた半導体装置であって、半導体構造（例えば、ＭＯＳＦＥＴ構造、ＩＧＢＴ構造あるいはダイオード構造等）が作り込まれているセルエリアと、セルエリアを取り囲んで拡がっている終端絶縁領域（終端エリア）とを有する半導体装置の耐圧を向上することができる技術に関する。
第２導電型（例えばｎ型）のドリフト領域の表面に、第１導電型（例えばｐ型）のボディ領域が積層されている半導体基板に、半導体装置として機能する半導体構造（ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等）を作り込む技術が発達している。この種の半導体装置では、ＭＯＳＦＥＴやＩＧＢＴやダイオード等として機能する半導体構造が作り込まれている範囲（セルエリア）の外側に、セルエリアを取り囲む終端絶縁領域（終端エリア）を形成することによって、半導体装置の耐圧が高められることが知られている。
特許文献１には、半導体装置の耐圧を高める技術として、トレンチの底部にフローティング領域を形成する構造が開示されている。この構造では、半導体基板には、ｎ型ドリフト領域の上面にｐ型のボディ領域が積層されている。また、セルエリアの外周に環状にトレンチが形成される。トレンチは半導体基板の上面からボディ領域を貫通して形成されており、トレンチの底部はドリフト層に到達している。トレンチの底部には、ｐ型のフローティング領域が形成されている。この構造では、ゲート電圧のスイッチオフ時に、ｐ型のフローティング領域の下端部からｎ型のドレイン領域に向けて空乏層が広がっていく。すなわち、フローティング領域によってドリフト領域の空乏化を促進することができる。これにより、半導体装置の高耐圧化を図ることができる。
なお、上記技術に関連して、特許文献２が開示されている。
特許４５３８２１１号公報 特開２０１１−１１４０２８号公報
特許文献１に開示の半導体装置をＳｉＣ基板を用いて作成した場合には、最外周のフローティング領域の近傍に、空乏層の分布プロファイルの曲率半径が小さい部分が存在する場合がある。空乏層の分布プロファイルにおいて、曲率半径が小さい部分（曲がり具合がきつい部分）には、電界が集中し易い。電解集中が生じると、最外周のフローティング領域でブレークダウンが発生することになるため、半導体装置の高耐圧化を図ることが困難となる。
本明細書に開示の技術は、半導体装置の耐圧を高めることができる新規な耐圧構造を提供する。
本明細書に開示される半導体装置は、セルエリアと、そのセルエリアを取囲んでいる終端エリアを有するＳｉＣの半導体基板を備えている。終端エリアは、１又は複数の終端トレンチと、１又は複数の拡散領域とを備えている。１又は複数の終端トレンチはセルエリアを取囲んでいる。１又は複数の終端トレンチは、その最外周側に第１の終端トレンチを有している。第１の終端トレンチより内周側の領域の半導体基板では、第２導電型のドリフト領域の表面に第１導電型のボディ領域が積層されている。１又は複数の終端トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達すると共に、その内部に絶縁層が形成されている。１又は複数の終端トレンチのそれぞれの底部には、ドリフト領域に囲まれるとともに第１導電型であるフローティング領域が形成されている。第１の終端トレンチより外周側の領域の半導体基板では、ボディ領域が形成されていない。１又は複数の拡散領域は、第１導電型であり、第１の終端トレンチより外周側の領域に形成されている。１又は複数の拡散領域は、半導体装置を平面視したときに１又は複数の終端トレンチを取り囲んでいるとともに、半導体基板の表面から下方側へ伸びている形状を有している。１又は複数の拡散領域の下端部の位置は、フローティング領域の位置よりも上方であって、ボディ領域の下端部よりも下方である。
上記の半導体装置では、最外周側の第１の終端トレンチのさらに外周側に、拡散領域が形成されている。また拡散領域は第１導電型であり、第２導電型のドリフト領域と接している。よって、拡散領域からドレイン領域に向けて空乏層を広げることができる。また、拡散領域の下端部の位置は、ボディ領域の下端部よりも下方に配置されている。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層を、拡散領域から拡がる空乏層と繋げることができる。また、拡散領域の下端部の位置は、フローティング領域の位置よりも上方に位置している。これにより、半導体装置の内周側から外周側に向かうに従って、徐々に半導体基板の内部から表面に向かうように、空乏層の分布プロファイルの曲率半径を大きくする（分布を滑らかにする）ことができる。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域の部分に、電界が集中してしまう事態を防止できる。よって、半導体装置の高耐圧化を図ることが可能となる。
半導体装置を示す平面図である。 図１のII−II線の断面図である。 本明細書に開示の半導体装置における空乏層の分布プロファイルを示す図である。 比較説明用の半導体装置における空乏層の分布プロファイルを示す図である。 半導体装置の製造プロセスを示す図である。 半導体装置の製造プロセスを示す図である。
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１）終端エリアは、複数の終端トレンチを有していてもよい。複数の終端トレンチは、第１の終端トレンチの内周側に隣接して配置されている第２の終端トレンチを有していてもよい。第１の終端トレンチの外周側に隣接して配置されている拡散領域と第１の終端トレンチとの間の第１距離は、第１の終端トレンチと第２の終端トレンチとの間の第２距離よりも小さくてもよい。第１距離が第２距離よりも小さいことによって、最外周側の第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層を、拡散領域から拡がる空乏層と繋げやすくすることができる。よって、最外周側の第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくすることができる。これにより、第１の終端トレンチのフローティング領域に、電界が集中してしまう事態を防止できる。
（特徴２）拡散領域の数は、終端トレンチの数よりも多くてもよい。これにより、拡散領域から拡がる空乏層を、半導体装置の内周側から外周側に向かうに従って、徐々に半導体基板の内部から表面に向かうように形成することができる。よって、最外周側の第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくすることができる。
（特徴３）拡散領域の不純物濃度は、フローティング領域の不純物濃度よりも低くてもよい。拡散領域の下端部の位置は、フローティング領域の位置よりも上方に位置している。また、拡散領域の不純物濃度がフローティング領域の不純物濃度よりも低いため、フローティング領域から拡がる空乏層よりも拡散領域から拡がる空乏層をより拡がりやすくすることができる。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層の下端部の位置と、拡散領域から拡がる空乏層の下端部の位置との深さ方向の差を縮小することができるため、フローティング領域から拡がる空乏層と拡散領域から拡がる空乏層とが繋がる部分における空乏層の分布プロファイルの曲率半径を、大きくすることができる。
（特徴４）終端エリアが形成されている領域の表面が絶縁層で被覆されていてもよい。１又は複数の拡散領域が形成されている部分の絶縁層の表面が導電層で被覆されていてもよい。導電層がソース電極と接続されていてもよい。拡散領域が形成されている部分の上方には、絶縁層を介して導電層が形成されている。また導電層には、ソース電極に印加される電位と同電位の電位が印加されている。これにより、フィールドプレート構造を形成することができる。そして、拡散領域が形成されている部分にフィールドプレート構造を形成することで、終端トレンチが形成されている部分にフィールドプレート構造を形成する場合に比して、導電層の下方に存在する絶縁層の厚さを薄くすることができる。よって、フィールドプレートが奏する、半導体中に形成される空乏層を拡げて電界集中を防止する効果を、より高めることができる。
（特徴５）複数の終端トレンチは、第２の終端トレンチの内周側に隣接して配置されている第３の終端トレンチを有していてもよい。前記第２距離は、第２の終端トレンチと第３の終端トレンチとの間の第３距離よりも小さくてもよい。第２の終端トレンチと第１の終端トレンチとを近づけることによって、第２の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層が、第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層に与える影響を、より大きくすることができる。これにより、第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくする効果を得ることができる。
（特徴６）ボディ領域は不純物打ち込みにより形成されており、拡散領域に打ち込まれる不純物の原子質量は、ボディ領域に打ち込まれる不純物の原子質量よりも小さくてもよい。不純物を打ち込む際の注入深さは、加速電圧や不純物の原子質量によって決まる。同じ加速電圧の場合は、不純物の原子質量が軽いほど深く注入される。これにより、拡散領域の下端部の位置を、ボディ領域の下端部よりも下方にすることができる。
（特徴７）拡散領域に打ち込まれる不純物はボロンであり、ボディ領域に打ち込まれる不純物はアルミニウムであってもよい。ボロンの原子質量は、アルミニウムの原子質量よりも小さい。これにより、拡散領域の下端部の位置を、ボディ領域の下端部よりも下方にすることができる。
（特徴８）拡散領域の数は、終端トレンチの数の２倍以上であってもよい。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくすることができる。
以下、図面を参照しつつ本発明を具現化した半導体装置の実施例を詳細に説明する。図１は、第１実施例の半導体装置１００の平面図である。図２は、図１のII−II線の断面図である。なお正確には、図２のI−I線の断面図が図１に該当する。ただし、図１において、ドリフト領域１１２に対するハッチングは省略されている。
半導体装置１００は、図１に示すように、外周１０４を有する半導体基板１０２を利用して製造されている。半導体基板１０２は、トランジスタ動作をする半導体構造が作り込まれているセルエリア１０５（図１中の破線で示す枠Ｘ内）と、そのセルエリア１０５を取り囲む終端エリア１０７に区分されている。
セルエリア１０５には、６本のメイントレンチ１１３が、図１の上下方向に伸びるように形成されている。なおメイントレンチ１１３の本数は６本に限られず、任意の数に設定することが可能である。終端エリア１０７には、セルエリア１０５を囲むように伸びる３重の終端トレンチ１６１〜１６３が形成されている。終端トレンチ１６１〜１６３は、外周１０４に沿ってセルエリア１０５を一巡する閉ループ形状となっている。また終端エリア１０７には、終端トレンチ１６１〜１６３を囲むように伸びる６重の拡散領域１８１〜１８６が形成されている。拡散領域１８１〜１８６は、外周１０４に沿って終端トレンチ１６１〜１６３を一巡する閉ループ形状となっている。
図２を参照して、半導体装置１００の内部構造を説明する。半導体装置１００は、シリコンカーバイド（以下、ＳｉＣと略す）が用いられた半導体装置である。セルエリア１０５の構造について説明する。図２に示すように、セルエリア１０５では、裏面側から表面側（図の下側から上側）に向けて、ｎ＋ドレイン領域１１１、ｎ−ドリフト領域１１２、ｐ−ボディ領域１４１の順に積層されている。ボディ領域１４１は、イオン注入により形成されている。注入されるイオン種は、例えばアルミニウム（Ａｌ）であってもよい。
メイントレンチ１１３は、半導体基板１０２の表面１０１からボディ領域１４１を貫通してドリフト領域１１２に達している。隣接するメイントレンチ１１３同士の間隔は均一である。各々のメイントレンチ１１３の側壁は、ゲート酸化膜で被覆されている。また各々のメイントレンチ１１３の底面には、酸化膜１７１ａが埋め込まれている。各々のメイントレンチ１１３には、ゲート酸化膜および酸化膜１７１ａによって半導体基板１０２から絶縁された状態で、ゲート電極１２２が埋め込まれている。ゲート電極１２２の材料は、ポリシリコンである。各々のゲート電極１２２は、ボディ領域１４１の表面からボディ領域１４１を貫通してドリフト領域１１２の深さにまで達している。
半導体基板１０２の表面１０１において、メイントレンチ１１３に隣接する位置には、ｎ＋ソース領域１３１が形成されている。また、ソース領域１３１同士の間隙には、ｐ＋ボディコンタクト領域１３２が形成されている。ソース領域１３１とボディコンタクト領域１３２の表面には、ソース電極１３３が形成されている。ソース電極１３３はソース配線Ｓに接続されている。なお、終端トレンチ１６１によって取り囲まれた領域の外側には、ソース電極１３３が形成されていない。
ゲート電極１２２は、ゲート配線Ｇに接続されている。ゲート電極１２２にはゲート電圧が印加される。ゲート電極１２２は、ソース電極１３３とソース配線Ｓから絶縁されている。ゲート電圧は、セルエリア１０５に電流を流すか否かを制御するための電圧である。ｎ＋ドレイン領域１１１は、ドレイン配線Ｄに接続されている。ドレイン配線Ｄはプラスの電位に接続され、ソース配線Ｓは接地されて用いられる。セルエリア１０５内には、ソース領域１３１とボディ領域１４１とドリフト領域１１２とドレイン領域１１１とゲート電極１２２によって、縦型のパワーＭＯＳＦＥＴトランジスタ構造が形成されている。
各メイントレンチ１１３の底面に沿って、ｐ型不純物を含むフローティング領域１５１が形成されている。フローティング領域１５１は、ドリフト領域１１２内のメイントレンチ１１３の底面を囲む範囲に形成されている。フローティング領域１５１の断面は、メイントレンチの底面を中心とする略円形となっており、その直径はメイントレンチ１１３の幅よりも大きい。フローティング領域１５１は、メイントレンチ１１３の側面よりも側方に張り出した形状を有している。ただし、隣接するフローティング領域１５１同士はつながっていない。隣接するフローティング領域１５１の間には、十分なスペースがある。よって、半導体装置１００のオン状態において、フローティング領域１５１の存在がドレイン電流に対する妨げとなることはない。また、ドリフト領域１１２の上端は、フローティング領域１５１の上端よりも上方に位置している。フローティング領域１５１は、イオン注入により形成されている。注入されるイオン種は、例えばボロン（Ｂ）であってもよい。フローティング領域１５１のｐ型不純物の濃度は、半導体装置の分野において一般的に用いられる不純物の濃度よりも高くてもよい。例えば、フローティング領域１５１のｐ型不純物の濃度は、１×１０１８（ｃｍ−３）以上であってもよい。フローティング領域１５１のｐ型不純物の濃度を高くすると、フローティング領域１５１近傍でブレークダウンが発生しやすくなる場合があるが、拡散領域１８１〜１８６が存在していることによって、フローティング領域１５１近傍でのブレークダウンの発生を防止することができる。
終端エリア１０７の構造について説明する。終端エリア１０７は、内周側終端エリア１０７ａと、外周側終端エリア１０７ｂを備えている。内周側終端エリア１０７ａは、終端トレンチ１６１〜１６３を備えているエリアである。外周側終端エリア１０７ｂは、拡散領域１８１〜１８６を備えているエリアである。
内周側終端エリア１０７ａの構造について説明する。図２に示すように、内周側終端エリア１０７ａでは、裏面側から表面側（図の下側から上側）に向けて、ドレイン領域１１１、ドリフト領域１１２、ボディ領域１４１の順に積層されている。ボディ領域１４１は、イオン注入により形成されている。終端トレンチ１６１〜１６３は、半導体基板１０２の表面１０１からボディ領域１４１を貫通して、ドリフト領域１１２に達している。終端トレンチ１６１〜１６３の深さは、互いに同一とされている。また終端トレンチ１６１〜１６３の深さは、メイントレンチ１１３と同じ深さとされている。終端トレンチ１６１〜１６３の内部には、酸化膜１７１が埋め込まれている。また内周側終端エリア１０７ａ内の半導体基板１０２の表面１０１は、酸化膜１７１によって被覆されている。
終端トレンチ１６１〜１６３の各々の底面に沿って、ｐ型不純物を含むフローティング領域１５１が形成されている。フローティング領域１５１の断面は、終端トレンチ１６１〜１６３の底面を中心とする略円形となっており、その直径は終端トレンチ１６１〜１６３の幅よりも大きい。フローティング領域１５１は、終端トレンチ１６１〜１６３の側面よりも側方に張り出した形状を有している。ただし、隣接するフローティング領域１５１同士はつながっていない。
終端トレンチ１６３は、最外周側の終端トレンチである。終端トレンチ１６２は、終端トレンチ１６３の内周側に隣接して配置されている終端トレンチである。終端トレンチ１６１は、最内周側の終端トレンチである。終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２は、終端トレンチ１６２と終端トレンチ１６１との間の距離Ｗ３よりも小さい。
外周側終端エリア１０７ｂの構造について説明する。図２に示すように、外周側終端エリア１０７ｂでは、裏面側から表面側（図の下側から上側）に向けて、ドレイン領域１１１、ドリフト領域１１２の順に積層されている。外周側終端エリア１０７ｂには、ボディ領域が形成されていない。外周側終端エリア１０７ｂには、拡散領域１８１〜１８６が形成されている。拡散領域１８１〜１８６は、半導体基板１０２の表面１０１から下方側へ伸びている形状を有している。拡散領域１８１〜１８６は、ｐ型不純物を含む領域である。拡散領域１８１〜１８６は、イオン注入により形成されている。注入されるイオン種は、例えばボロン（Ｂ）であってもよい。拡散領域１８１〜１８６の数（６個）は、終端トレンチ１６１〜１６３の数（３個）の２倍の数とされている。ｐ型拡散領域１８１〜１８６が終端トレンチ１６１〜１６３の外周をリング状に取り囲むように形成されているため、ｐ型拡散領域１８１〜１８６によって、ＦＬＲ（Field Limiting Ring）構造が形成される。
拡散領域１８１〜１８６の深さは、互いに同一とされている。拡散領域１８１〜１８６の下端部の位置Ｐ１は、フローティング領域１５１の位置Ｐ２よりも上方側に位置している。また位置Ｐ１は、ボディ領域１４１の下端部の位置Ｐ３よりも下方側に位置している。拡散領域１８１は、最内周側の拡散領域である。拡散領域１８１は、終端トレンチ１６３に隣接して配置されている。拡散領域１８１と終端トレンチ１６３との間の距離Ｗ１は、終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２よりも小さい。
外周側終端エリア１０７ｂ内の半導体基板１０２の表面１０１は、酸化膜１７１によって被覆されている。外周側終端エリア１０７ｂ内の酸化膜１７１の表面には、導電層１９０が形成されている。導電層１９０は、ソース配線Ｓに接続されているため、導電層１９０には、ソース電極１３３と同一の電圧が印加されている。これにより、外周側終端エリア１０７ｂの表面部に、フィールドプレート構造が形成されている。
半導体装置１００の動作を説明する。半導体装置１００は、ソース配線Ｓが接地されてＧＮＤ電位に維持され、ドレイン配線Ｄに正の電圧が印加された状態で用いられる。ゲート電極１２２に正の電圧を加えると、ゲート電極１２２に向かい合う領域において、ボディ領域１４１が反転し、チャネルが形成され、ソース領域１３１とドレイン領域１１１の間が導通する。ゲート電極１２２に正の電圧を加えなければ、ソース領域１３１とドレイン領域１１１の間に電流が流れない。これにより半導体装置１００は、トランジスタ動作をする。
本明細書に開示されている半導体装置１００の効果を説明する。図３および図４を用いて、拡散領域１８１〜１８６による耐圧向上の効果を説明する。図３の半導体装置１００は、拡散領域１８１〜１８６が形成されている、本明細書に開示の半導体装置である。一方、図４に示す半導体装置１００ａは、拡散領域が形成されていない、比較説明用の半導体装置である。図３および図４では、内周側終端エリア１０７ａと外周側終端エリア１０７ｂとの境界近傍の断面における、空乏層の広がりを示している。図３および図４では、ゲート電圧のスイッチオフ後、空乏層が伸びきった状態について示している。また、半導体装置に逆バイアス電圧が印加されている場合について示している。
図４の比較説明用の半導体装置１００ａにおいて、ドリフト領域１１２内では、ドリフト領域１１２とボディ領域１４１とのＰＮ接合部から空乏層が形成されるとともに、ドリフト領域１１２とフローティング領域１５１とのＰＮ接合部から空乏層が形成される。そして、複数のフローティング領域１５１の各々から形成された空乏層は、互いに繋がる。すると図４に示すように、空乏層が分布プロファイルＲ１（図４）のように分布する。空乏層の分布プロファイルＲ１では、最外周の終端トレンチ１６３のフローティング領域１５１の近傍に、分布プロファイルＲ１の曲率半径が小さい（曲がり具合がきつい）領域Ａ１が存在する。空乏層の分布プロファイルにおいて、曲率半径が小さい部分には電界が集中し易いため、領域Ａ１の近傍で電解集中が生じる。すると、最外周の終端トレンチ１６３のフローティング領域１５１でブレークダウンが発生することになるため、半導体装置１００ａの高耐圧化を図ることが困難となる場合がある。
一方、図３の本明細書に開示されている半導体装置１００では、終端トレンチ１６３の外周側に拡散領域１８１〜１８６が形成されている。また拡散領域１８１〜１８６はｐ型の半導体領域であり、ｎ型のドリフト領域１１２とＰＮ接合している。よって、拡散領域１８１〜１８６からドリフト領域１１２に向けて空乏層を広げることができる。また、拡散領域１８１〜１８６の下端部の位置Ｐ１は、ボディ領域１４１の下端部の位置Ｐ３よりも下方に配置されている。これにより、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層を、拡散領域１８１〜１８６から拡がる空乏層と繋げることができる。すると図３に示すように、空乏層が分布プロファイルＲ２（図３）のように分布する。空乏層の分布プロファイルＲ２は、内周側終端エリア１０７ａから外周側終端エリア１０７ｂに向かうに従って、徐々に半導体基板１０２の内部から表面１０１に向かうようなプロファイルを有している。これにより、最外周の終端トレンチ１６３のフローティング領域１５１の近傍の領域Ａ２における分布プロファイルＲ２の曲率半径を、前述の領域Ａ１における分布プロファイルＲ１の曲率半径よりも大きくする（曲がり具合を緩く、滑らかにする）ことができる。よって、最外周の終端トレンチ１６３のフローティング領域１５１での電界集中を緩和することができる。最外周の終端トレンチ１６３の近傍でブレークダウンが発生してしまう事態を防止することができるため、半導体装置１００の高耐圧化を図ることが可能となる。
本明細書に開示されている半導体装置１００では、拡散領域１８１と終端トレンチ１６３との間の距離Ｗ１が、終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２よりも小さい。これにより、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層を、拡散領域１８１〜１８６から拡がる空乏層と繋げやすくすることができる。よって、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１近傍における、空乏層の分布プロファイルＲ２の曲率半径を、大きくすることができる。これにより、終端トレンチ１６３のフローティング領域１５１に、電界が集中してしまう事態を防止できる。
本明細書に開示されている半導体装置１００では、拡散領域１８１〜１８６の数（６個）は、終端トレンチ１６１〜１６３の数（３個）の２倍とされている。これにより、外周側終端エリア１０７ｂにおいて、拡散領域１８１〜１８６から拡がる空乏層を、半導体装置１００の内周側から外周側に向かうに従って、徐々に半導体基板の内部から表面１０１に向かうように形成することができる。よって、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１近傍における、空乏層の分布プロファイルＲ２の曲率半径を、大きくすることができる。
本明細書に開示されている半導体装置１００では、外周側終端エリア１０７ｂ内の半導体基板１０２の表面１０１には、酸化膜１７１を介して導電層１９０が形成されている。また導電層１９０には、ソース配線Ｓに印加される電位と同電位の電位が印加されている。これにより、フィールドプレート構造を形成することができるため、外周側終端エリア１０７ｂ内のドリフト領域１１２の空乏化を促進することができる。また、内周側終端エリア１０７ａにフィールドプレート構造を形成する場合には、導電層１９０の下方に存在する絶縁層の厚さは、表面１０１を被覆する酸化膜１７１の厚さと終端トレンチに埋め込まれている酸化膜１７１の厚さの合計値となる。一方、本明細書に開示されている半導体装置１００では、外周側終端エリア１０７ｂにフィールドプレート構造を形成しているため、導電層１９０の下方に存在する絶縁層の厚さは、表面１０１を被覆する酸化膜１７１の厚さのみとすることができる。これにより、内周側終端エリア１０７ａにフィールドプレート構造を形成する場合に比して、導電層１９０の下方に存在する絶縁層の厚さを薄くすることができるため、フィールドプレートが奏する効果をより高めることが可能となる。
本明細書に開示されている半導体装置１００では、終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２は、終端トレンチ１６２と終端トレンチ１６１との間の距離Ｗ３よりも小さい。終端トレンチ１６２と終端トレンチ１６３との距離を近づけることによって、終端トレンチ１６２の底部に設けられているフローティング領域１５１から拡がる空乏層が、終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層に与える影響を、より大きくすることができる。これにより、終端トレンチ１６３の底部に設けられているフローティング領域１５１近傍における、空乏層の分布プロファイルＲ２の曲率半径を、大きくする効果を得ることができる。
半導体装置１００の製造プロセスを図５および図６を用いて説明する。図５および図６は、図１のII−II線の断面図である。まず、半導体基板１０２の表面１０１に、ＣＶＤ（Chemical Vapor Deposition）法によって酸化膜層を形成し、酸化膜層の上面にレジスト層を形成する。そしてフォトエッチング技術により、セルエリア１０５および内周側終端エリア１０７ａに対応した開口部を酸化膜層に形成する。なお、フォトエッチング技術とは、フォトリソグラフィからＲＩＥ等のエッチングまでの一連の処理を意味する。フォトエッチング技術では従来公知の方法を用いることができるため、ここでは詳細な説明を省略する。次に、酸化膜層をマスクとして、セルエリア１０５および内周側終端エリア１０７ａの全面に、アルミニウムイオンを注入する。これにより、セルエリア１０５および内周側終端エリア１０７ａには、ドリフト領域１１２上にボディ領域１４１が形成される。なお、外周側終端エリア１０７ｂには、ボディ領域１４１が形成されない。
ソース領域１３１およびボディコンタクト領域１３２が形成される。フォトエッチング技術により、セルエリア１０５に複数のメイントレンチ１１３が形成され、内周側終端エリア１０７ａに終端トレンチ１６１〜１６３が形成される。これにより、図５に示す構造が形成される。
半導体基板１０２の表面１０１に、酸化膜層２０１を形成する。フォトエッチング技術を用いて、メイントレンチ１１３および終端トレンチ１６１〜１６３に対応した開口部を、酸化膜層２０１に形成する。酸化膜層２０１をマスクとして、メイントレンチ１１３および終端トレンチ１６１〜１６３を形成する領域に、ボロンイオンを注入する。これにより図６に示すように、終端トレンチ１６１〜１６３の各々の底面にフローティング領域１５１が形成されるとともに、拡散領域１８１〜１８６が形成される。
酸化膜層２０１を除去した後に、ＣＶＤ法によって、半導体基板１０２の表面１０１の全面に所定厚さの酸化膜１７１が堆積される。これにより、メイントレンチ１１３および終端トレンチ１６１〜１６３の内部に、酸化膜１７１が埋め込まれる。酸化膜１７１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＢＰＳＧ（Boron Phosphor Silicate Glass）、ＳＯＧ（Spin on Glass）を原料として用いても良い。フォトエッチング技術により、セルエリア１０５内のボディ領域１４１の表面が露出される。また、メイントレンチ１１３内に充填されている酸化膜１７１ａの高さ調節が行なわれる。メイントレンチ１１３の壁面に、熱酸化工程によって熱酸化膜が形成される。これにより、ゲート酸化膜が形成される。次に、メイントレンチ１１３がポリシリコンで充填されることで、ゲート電極１２２が形成される。最後にソース電極１３３、導電層１９０、およびドレイン電極を形成することにより、図２に示した半導体装置１００が完成する。
本明細書に開示されている半導体装置１００の製造プロセスにより得られる効果を説明する。本明細書に開示されている製造プロセスでは、終端トレンチ１６１〜１６３の各々の底面に形成されるフローティング領域１５１と、拡散領域１８１〜１８６とを、１回のイオン注入工程で同時に形成することができる。よって、拡散領域１８１〜１８６を形成するための追加工程は不要であるため、半導体装置１００の製造工程を簡略化することができる。
不純物を打ち込む際の注入深さは、加速電圧が同等である場合には、不純物の原子質量が小さいほど深くすることができる。本明細書に開示されている半導体装置１００の製造プロセスでは、拡散領域１８１〜１８６に打ち込まれる不純物（ボロン）の原子質量は、ボディ領域１４１に打ち込まれる不純物（アルミニウム）の原子質量よりも小さくされている。これにより、拡散領域１８１〜１８６の下端部の位置Ｐ１を、ボディ領域１４１の下端部の位置Ｐ３よりも下方にすることができる。
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
拡散領域１８１〜１８６のｐ型不純物の濃度は、フローティング領域１５１のｐ型不純物の濃度より低くてもよい。拡散領域１８１〜１８６の下端部の位置Ｐ１は、フローティング領域１５１の位置Ｐ２よりも上方に位置している。ここで、拡散領域１８１〜１８６の不純物濃度がフローティング領域１５１の不純物濃度よりも低いと、拡散領域１８１〜１８６から拡がる空乏層の方を、フローティング領域１５１から拡がる空乏層よりも拡がりやすくすることができる。これにより、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層の下端部の位置と、拡散領域１８１〜１８６から拡がる空乏層の下端部の位置との深さ方向の差を縮小することができる。よって、フローティング領域１５１から拡がる空乏層と拡散領域１８１〜１８６から拡がる空乏層とが繋がる部分（終端トレンチ１６３と拡散領域１８１との間の領域）における空乏層の分布プロファイルの曲率半径を、大きくすることができる。また、拡散領域１８１〜１８６のｐ型不純物の濃度を低下させるほど、拡散領域１８１〜１８６へのイオン注入工程に必要な作業時間を減少させることや、イオン注入時に発生してしまう結晶欠陥を減少させることができる。
拡散領域１８１〜１８６の数（６個）が、終端トレンチ１６１〜１６３の数（３個）の２倍である場合を説明したが、この形態に限られず、２倍以上の数であってもよい。拡散領域の数を増加させるほど、拡散領域から拡がる空乏層の分布プロファイルを滑らかにすることができる。
半導体装置１００の製造に使用される半導体はＳｉＣに限らない。ＧａＮ、ＧａＡｓ等の他の種類の半導体であってもよい。また、本実施形態はパワーＭＯＳＦＥＴ構造について説明したが、この形態に限られない。本明細書に開示の技術をＩＧＢＴ構造に適用しても、同様の効果を得ることができる。
また本明細書に実施例として開示した半導体装置１００では、終端トレンチが３個形成されており、拡散領域が６個形成されているが、この数に限られない。終端トレンチや拡散領域の数を増加させるほど、耐圧を向上させることができる。一方、終端トレンチや拡散領域の数を増加させるほど、終端エリア１０７のスペースが広くなり、半導体装置１００全体のコンパクト化の妨げとなる。よって、終端トレンチおよび拡散領域の数は、必要な耐圧に合わせて決定することが好ましい。
また、各半導体領域については、Ｐ型とＮ型とを入れ替えてもよい。また、絶縁領域については、酸化膜に限らず、窒化膜等の他の種類の絶縁膜でもよいし、複合膜でもよい。
なお、一枚の半導体基板に一個の半導体装置１００のみが形成されるとは限られない。一枚の半導体基板に複数個の半導体装置１００が形成されることもある。あるいは一枚の半導体基板に半導体装置１００とその他の半導体装置が一緒に形成されることもある。この場合の終端エリア１０７は、半導体装置１００を形成するセルアリア１０５を取り囲む範囲であり、必ずしも半導体基板の外周に沿って伸びる範囲であるとは限られない。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１００： 半導体装置、１０２： 半導体基板、１０５： セルエリア、１０７： 終端エリア、１１１： ドレイン領域、１１２： ドリフト領域、１１３： メイントレンチ、１２２： ゲート電極、１３３： ソース電極、１４１： ボディ領域、１５１：フローティング領域、１６１〜１６３：終端トレンチ、１７１：酸化膜

Claims (6)

  1. セルエリア｛１０５｝と、そのセルエリアを取囲んでいる終端エリア｛１０７｝を有するＳｉＣの半導体基板を備えており、
    終端エリアは、１又は複数の終端トレンチ｛１６１−１６３｝と、１又は複数の拡散領域とを備えており、
    １又は複数の終端トレンチ｛１６１−１６３｝はセルエリアを取囲んでおり、
    １又は複数の終端トレンチは、その最外周側に第１の終端トレンチ｛１６３｝を有しており、
    第１の終端トレンチより内周側の領域の半導体基板では、第２導電型｛ｎ型｝のドリフト領域｛１１２｝の表面に第１導電型｛ｐ型｝のボディ領域｛１４１｝が積層されており、
    １又は複数の終端トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達すると共に、その内部に絶縁層｛１７１｝が形成されており、
    １又は複数の終端トレンチのそれぞれの底部には、ドリフト領域に囲まれるとともに第１導電型｛ｐ型｝であるフローティング領域｛１５１｝が形成されており、
    第１の終端トレンチより外周側の領域の半導体基板では、ボディ領域が形成されておらず、
    １又は複数の拡散領域は、第１導電型｛ｐ型｝であり、第１の終端トレンチより外周側の領域に形成されており、
    １又は複数の拡散領域は、半導体装置を平面視したときに１又は複数の終端トレンチを取り囲んでいるとともに、半導体基板の表面から下方側へ伸びている形状を有しており、
    １又は複数の拡散領域の下端部の位置は、フローティング領域の位置よりも上方であって、ボディ領域の下端部よりも下方であることを特徴とする半導体装置。
  2. 終端エリアは、複数の終端トレンチ｛１６１−１６３｝を有しており、
    複数の終端トレンチは、第１の終端トレンチ｛１６３｝の内周側に隣接して配置されている第２の終端トレンチ｛１６２｝を有しており、
    第１の終端トレンチの外周側に隣接して配置されている拡散領域と第１の終端トレンチとの間の第１距離｛Ｗ１｝は、第１の終端トレンチと第２の終端トレンチとの間の第２距離｛Ｗ２｝よりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 拡散領域の数は、終端トレンチの数よりも多いことを特徴とする請求項１または２に記載の半導体装置。
  4. 拡散領域の不純物濃度は、フローティング領域の不純物濃度よりも低いことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 終端エリアが形成されている領域の表面が絶縁層で被覆されており、
    １又は複数の拡散領域が形成されている部分の絶縁層の表面が導電層｛１９０｝で被覆されており、
    導電層がソース電極と接続されていることを特徴とする請求項１または２に記載の半導体装置。
  6. 複数の終端トレンチは、第２の終端トレンチ｛１６２｝の内周側に隣接して配置されている第３の終端トレンチ｛１６１｝を有しており、
    前記第２距離は、第２の終端トレンチと第３の終端トレンチとの間の第３距離｛Ｗ３｝よりも小さいことを特徴とする請求項２に記載の半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015118721A1 (ja) * 2014-02-10 2015-08-13 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2015185751A (ja) * 2014-03-25 2015-10-22 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP2016096286A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
WO2016199390A1 (en) 2015-06-11 2016-12-15 Toyota Jidosha Kabushiki Kaisha Insulated gate switching device and method for manufacturing the same
US9853139B2 (en) 2014-04-09 2017-12-26 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the semiconductor device
CN110931548A (zh) * 2019-12-16 2020-03-27 安建科技(深圳)有限公司 一种半导体器件结构及其制造方法
CN113948577A (zh) * 2021-10-15 2022-01-18 捷捷微电(无锡)科技有限公司 一种高可靠性mosfet集成电路芯片及其制备方法
CN117711938A (zh) * 2024-02-05 2024-03-15 深圳腾睿微电子科技有限公司 隔离槽型终端igbt器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128507A (ja) * 2004-10-29 2006-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128507A (ja) * 2004-10-29 2006-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015118721A1 (ja) * 2014-02-10 2015-08-13 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US9640651B2 (en) 2014-02-10 2017-05-02 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
JP2015185751A (ja) * 2014-03-25 2015-10-22 トヨタ自動車株式会社 絶縁ゲート型半導体装置
US9853139B2 (en) 2014-04-09 2017-12-26 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the semiconductor device
JP2016096286A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
WO2016199390A1 (en) 2015-06-11 2016-12-15 Toyota Jidosha Kabushiki Kaisha Insulated gate switching device and method for manufacturing the same
US10153345B2 (en) 2015-06-11 2018-12-11 Toyota Jidosha Kabushiki Kaisha Insulated gate switching device and method for manufacturing the same
CN110931548A (zh) * 2019-12-16 2020-03-27 安建科技(深圳)有限公司 一种半导体器件结构及其制造方法
CN113948577A (zh) * 2021-10-15 2022-01-18 捷捷微电(无锡)科技有限公司 一种高可靠性mosfet集成电路芯片及其制备方法
CN117711938A (zh) * 2024-02-05 2024-03-15 深圳腾睿微电子科技有限公司 隔离槽型终端igbt器件及其制造方法

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