CN113948577A - 一种高可靠性mosfet集成电路芯片及其制备方法 - Google Patents
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Abstract
本发明公开了一种高可靠性MOSFET集成电路芯片及其制备方法，包括终端区域；在终端区域内设置至少一个第一类沟槽(11)和至少两个第二类沟槽(8)；所述第一类沟槽(11)内设有源极导电多晶硅(4)；所述第二类沟槽(8)内设有浮空多晶硅(12)；增加所述第一类沟槽(11)和所述第二类沟槽(8)数量以提高终端区域的耐压能力，并且逐渐增大与所述第二类沟槽(8)相邻的平台区的宽度。
Description
技术领域
本发明涉及半导体集成电路芯片制造领域，特别涉及一种高可靠性MOSFET集成电路芯片及其制备方法。
背景技术
MOSFET集成电路芯片通常具有一个深沟槽结构，沟槽内部分为顶部栅和底部栅，中间有隔离氧化层，顶部栅两侧有较薄的氧化层作为栅氧化层，底部栅两侧有较厚的氧化层作为场氧化层。这种MOSFET器件具有极低的导通损耗和极低的开关损耗，并允许在较小的封装中提供更高的电流密度，在应用中能够满足节省空间和高效率的要求，因此在快充、电动车、汽车电子等高端领域应用越来越广泛。
目前国外英飞凌、AOS、Diodes等，国内华晶、新洁能、扬杰科技等公司都在积极布局该技术，市场潜力巨大。受益于5G、汽车电子、光伏、物联网和智能电子化的更高需要，预计2022年MOSFET全球市场规模可达500亿美元。
现有技术中MOSFET器件的终端区域通常采用跟元胞区域一样的深沟槽，其数量通常采用1-3条，并且是完全接源极。这种结构在低压产品(30-100V)还能使用，但是当电压达到120V以上时，就会遇到雪崩能力弱，可靠性通不过的问题，通常会烧伤过渡区附件。分析发现，根本原因还是单纯靠1-3根深沟槽形成的终端区域耐压能力偏弱。
发明内容
鉴于上述问题，提出了本发明，以便提供一种高可靠性MOSFET集成电路芯片及其制备方法，通过增加终端区域第二类沟槽的数量，并且逐渐增大第二类沟槽间平台区(mesa)的宽度，提升MOSFET终端区域的耐压能力和可靠性。同时增设终端浮空金属，使平台区(mesa)与其相邻的第二类沟槽(8)等电位，形成二维耗尽，进一步提升终端区域的耐压能力，改善MOSFET性能。
在本发明中，提供了一种高可靠性MOSFET集成电路芯片，包括终端区域；在终端区域内设置至少一个第一类沟槽(11)和至少两个第二类沟槽(8)；所述第一类沟槽(11)内设有源极导电多晶硅(4)；所述第二类沟槽(8)内设有浮空多晶硅(12)；增加所述第一类沟槽(11)和所述第二类沟槽(8)数量以提高终端区域的耐压能力，并且逐渐增大与所述第二类沟槽(8)相邻的平台区的宽度。
进一步的，所述第一类沟槽(11)和所述第二类沟槽(8)的总数量为8-10个。
进一步的，所述第一类沟槽(11)的数量为1个。
进一步的，所述第一类沟槽(11)、所述第二类沟槽(8)的沟槽宽度与元胞区域中沟槽宽度相同。
进一步的，所述至少一个第二类沟槽(8)内的浮空多晶硅(12)通过通孔与上方的至少一个终端浮空金属(13)欧姆接触；与所述第二类沟槽(8)相邻的至少一个平台区通过通孔与上方的所述至少一个终端浮空金属(13)欧姆接触。
进一步的，每个所述终端浮空金属(13)分别与一个所述第二类沟槽(8)内的浮空多晶硅(12)、一个所述平台区欧姆接触。
进一步的，在终端区域起始的第N个平台区上设置通孔，其中N大于等于2。
进一步的，所述终端浮空金属(13)为孔引铝线。
进一步的，所述终端浮空金属(13)为1-5um。
进一步的，所述终端区域还包括第一导电类型衬底(1)及位于第一导电类型衬底(1)上的第一导电类型外延层(2)；所述至少一个第一类沟槽(11)和至少两个第二类沟槽(8)设置于所述第一导电类型外延层(2)。
进一步的，与沟槽相邻的所述第一导电类型外延层(2)的表面设有第二导电类型体区(6)，与沟槽相邻的所述第一导电类型外延层(2)、所述第二导电类型体区(6)构成平台区。
进一步的，与第二类沟槽(8)相邻的所述第二导电类型体区(6)通过通孔与相应上方的终端浮空金属(13)欧姆接触。
进一步的，对于N型沟槽型MOSFET，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型沟槽型MOSFET，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
进一步的，所述高可靠性MOSFET集成电路芯片还包括元胞区域。
进一步的，所述元胞区域位于MOSFET集成电路芯片的中心区，所述终端区域环绕在元胞区域的周围。
进一步的，所述元胞区域包括至少一个元胞单元。
进一步的，所述元胞单元包括半导体基板，所述半导体基板包括第一导电类型衬底(1)及位于第一导电类型衬底(1)上的第一导电类型外延层(2)，所述第一导电类型外延层(2)上设有元胞区域沟槽(3)，所述元胞区域沟槽(3)内设有位于上部的栅极多晶硅(5)及位于下方的源极导电多晶硅(4)；与元胞区域沟槽(3)相邻的第一导电类型外延层(2)的表面设有第二导电类型体区(6)，所述第二导电类型体区(6)内设有两侧的第一导电类型源区(7)；所述元胞区域沟槽(3)和第二导电类型体区(6)上方设有绝缘介质层(9)，所述绝缘介质层(9)上设有源极金属(10)，所述源极金属(10)穿过绝缘介质层(9)内的通孔与第二导电类型体区(6)、第一导电类型源区(7)欧姆接触。
进一步的，所述第一导电类型衬底(1)下方设有漏极金属(14)，所述漏极金属(14)与第一导电类型衬底(1)欧姆接触。
在本发明中，还提供了一种高可靠性MOSFET集成电路芯片的制备方法，用于制备上述的高可靠性MOSFET集成电路芯片。
本发明的有益技术效果是：
(1)本发明通过增加终端区域第二类沟槽的数量，并且逐渐增大第二类沟槽间平台区(mesa)的宽度，当MOSFET反向偏置时，MOSFET的耗尽形成一定耗尽梯度，且几乎完全耗尽，MOSFET击穿时的电场线更加平缓，终端区域不容易被击穿，不仅大大提升了MOSFET终端区域的耐压能力，而且提升了MOSFET的可靠性。
(2)本发明设置终端浮空金属，使平台区(mesa)与其相邻的第二类沟槽(8)等电位，当MOSFET反向偏置时，不但有水平方向的耗尽(浮空多晶硅-第一导电类型外延层(2))，而且有竖直方向的耗尽(第二导电类型体区(6)-第一导电类型外延层(2))，形成二维耗尽，使耗尽更彻底，进一步提升终端区域的耐压能力；当器件发生雪崩时，器件崩坏位置会随机发生在元胞区域，提升器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为高可靠性MOSFET集成电路芯片的结构示意图。
附图中：1-第一导电类型衬底；2-第一导电类型外延层；3-元胞区域沟槽；4-源极导电多晶硅；5-栅极多晶硅；6-第二导电类型体区；7-第一导电类型源区；8-第二类沟槽；9-绝缘介质层；10-源极金属；11-第一类沟槽；12-浮空多晶硅；13-终端浮空金属；14-漏极金属。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明提供了一种高可靠性MOSFET集成电路芯片及其制备方法。通过增加终端区域第二类沟槽的数量，并且增大第二类沟槽间平台区(mesa)的宽度，提升MOSFET终端区域的耐压能力和可靠性。同时增设终端浮空金属，使平台区(mesa)与其相邻的第二类沟槽(8)等电位，形成二维耗尽，进一步提升终端区域的耐压能力，改善MOSFET性能。
下面结合附图及具体实施例对本发明作进一步的详细说明。
在本发明的第一实施例中，提供了一种高可靠性MOSFET集成电路芯片。图1为本发明实施例高可靠性MOSFET集成电路芯片的结构示意图。
如图1所示，所述高可靠性MOSFET集成电路芯片包括终端区域。在终端区域内设置至少一个第一类沟槽(11)和至少两个第二类沟槽(8)；所述第一类沟槽(11)内设有源极导电多晶硅(4)，且通过通孔与源极金属(10)欧姆接触；所述第二类沟槽(8)内设有浮空多晶硅(12)；增加所述第一类沟槽(11)和所述第二类沟槽(8)数量以提高终端区域的耐压能力，并且逐渐增大与所述第二类沟槽(8)相邻的平台区的宽度。
进一步的，根据电压等级，所述第一类沟槽(11)和所述第二类沟槽(8)的总数量优选为8-10个。
与现有结构相比，终端区域中所述第二类沟槽(8)的数量增加，且所述第二类沟槽(8)的间距逐渐增大，当MOSFET反向偏置时，MOSFET的耗尽形成一定耗尽梯度，且几乎完全耗尽，MOSFET击穿时的电场线更加平缓，终端区域不容易被击穿，不仅大大提升MOSFET终端区域的耐压能力，而且提升MOSFET的可靠性。
进一步的，所述第一类沟槽(11)的数量为1个。
进一步的，所述第一类沟槽(11)、所述第二类沟槽(8)的沟槽宽度与元胞区域中沟槽宽度相同。
在本发明的第二实施例中，所述至少一个第二类沟槽(8)内的浮空多晶硅(12)通过通孔与上方的至少一个终端浮空金属(13)欧姆接触；与所述第二类沟槽(8)相邻的至少一个平台区(mesa)通过通孔与相应上方的至少一个终端浮空金属(13)欧姆接触。
进一步的，一个所述终端浮空金属(13)分别与一个第二类沟槽(8)内的浮空多晶硅(12)、一个平台区(mesa)欧姆接触。
进一步的，在终端区域起始的第N个平台区(mesa)上设置通孔，其中N大于等于2。由于终端区域起始的至少一个平台区(mesa)做的比较小，无法开孔，因此在平台区(mesa)宽度允许时，在平台区(mesa)上开条形孔。
进一步的，所述终端浮空金属(13)为孔引铝线。
进一步的，随着第二类沟槽(8)间平台区(mesa)的宽度逐渐增大，相应上方的终端浮空金属(13)的宽度也逐渐增大，优选为1-5um。
在本发明该实施例中，终端区域的第二类沟槽(8)与平台区(mesa)等电位。当MOSFET反向偏置时，改善水平方向的耗尽，提升终端区域的耐压能力，当MOSFET发生雪崩时，MOSFET崩坏位置会随机发生在元胞区域，提升MOSFET性能。
在本发明的第三实施例中，所述终端区域还包括第一导电类型衬底(1)及位于第一导电类型衬底(1)上的第一导电类型外延层(2)；所述至少一个第一类沟槽(11)和至少两个第二类沟槽(8)设置于所述第一导电类型外延层(2)；与沟槽相邻的第一导电类型外延层(2)的表面设有第二导电类型体区(6)，与沟槽相邻的第一导电类型外延层(2)、第二导电类型体区(6)构成平台区(mesa)；与第二类沟槽(8)相邻的第二导电类型体区(6)通过通孔与相应上方的终端浮空金属(13)欧姆接触。
进一步的，对于N型沟槽型MOSFET，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型沟槽型MOSFET，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
在本发明该实施例中，当MOSFET反向偏置时，不但有水平方向的耗尽(浮空多晶硅-第一导电类型外延层(2))，而且有竖直方向的耗尽(第二导电类型体区(6)-第一导电类型外延层(2))，形成二维耗尽，使耗尽更彻底，进一步提升终端区域的耐压能力。
在本发明的第四实施例中，所述高可靠性MOSFET集成电路芯片还包括元胞区域。所述元胞区域位于MOSFET集成电路芯片的中心区，所述终端区域环绕在元胞区域的周围。
所述元胞区域包括若干个元胞单元，所述元胞单元包括半导体基板，所述半导体基板也包括第一导电类型衬底(1)及位于第一导电类型衬底(1)上的第一导电类型外延层(2)，所述第一导电类型外延层(2)上设有元胞区域沟槽(3)，所述元胞区域沟槽(3)内设有位于上部的栅极多晶硅(5)及位于下方的源极导电多晶硅(4)；在相邻两个元胞区域沟槽(3)间的第一导电类型外延层(2)的表面也设有第二导电类型体区(6)，所述第二导电类型体区(6)内设有两侧的第一导电类型源区(7)；所述元胞区域沟槽(3)和第二导电类型体区(6)上方设有绝缘介质层(9)，所述绝缘介质层(9)上设有源极金属(10)，所述源极金属(10)穿过绝缘介质层(9)内的通孔与第二导电类型体区(6)、第一导电类型源区(7)欧姆接触。
所述源极金属(10)穿过绝缘介质层(9)内的通孔与所述第一类沟槽(11)内的源极导电多晶硅(4)欧姆接触。
进一步的，所述第一导电类型衬底(1)下方设有漏极金属(14)，所述漏极金属(14)与第一导电类型衬底(1)欧姆接触。
在本发明的第五实施例中，提供了一种高可靠性MOSFET集成电路芯片的制备方法，用于制备上述的高可靠性MOSFET集成电路芯片。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的商品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种商品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的商品或者系统中还存在另外的相同要素。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (19)
1.一种高可靠性MOSFET集成电路芯片，包括终端区域；在所述终端区域内设置至少一个第一类沟槽(11)和至少两个第二类沟槽(8)；所述第一类沟槽(11)内设有源极导电多晶硅(4)；所述第二类沟槽(8)内设有浮空多晶硅(12)；其特征在于：
增加所述第一类沟槽(11)和所述第二类沟槽(8)数量以提高终端区域的耐压能力，并且逐渐增大与所述第二类沟槽(8)相邻的平台区的宽度。
2.根据权利要求1所述的高可靠性MOSFET集成电路芯片，其特征在于，所述第一类沟槽(11)的数量和所述第二类沟槽(8)的总数量为8-10个。
3.根据权利要求2所述的高可靠性MOSFET集成电路芯片，其特征在于，所述第一类沟槽(11)的数量为1个。
4.根据权利要求1所述的高可靠性MOSFET集成电路芯片，其特征在于，所述第一类沟槽(11)、所述第二类沟槽(8)的沟槽宽度与元胞区域中沟槽宽度相同。
5.根据权利要求1所述的高可靠性MOSFET集成电路芯片，其特征在于，所述至少一个第二类沟槽(8)内的浮空多晶硅(12)通过通孔与上方的至少一个终端浮空金属(13)欧姆接触；与所述第二类沟槽(8)相邻的至少一个平台区通过通孔与上方的所述至少一个终端浮空金属(13)欧姆接触。
6.根据权利要求5所述的高可靠性MOSFET集成电路芯片，其特征在于，每个所述终端浮空金属(13)分别与一个所述第二类沟槽(8)内的浮空多晶硅(12)、一个所述平台区欧姆接触。
7.根据权利要求5或6所述的高可靠性MOSFET集成电路芯片，其特征在于，在终端区域起始的第N个平台区上设置通孔，其中N大于等于2。
8.根据权利要求5或6所述的高可靠性MOSFET集成电路芯片，其特征在于，所述终端浮空金属(13)为孔引铝线。
9.根据权利要求5或6所述的高可靠性MOSFET集成电路芯片，其特征在于，所述终端浮空金属(13)的宽度为1-5um。
10.根据权利要求5所述的高可靠性MOSFET集成电路芯片，其特征在于，所述终端区域还包括第一导电类型衬底(1)及位于第一导电类型衬底(1)上的第一导电类型外延层(2)；所述至少一个第一类沟槽(11)和至少两个第二类沟槽(8)设置于所述第一导电类型外延层(2)。
11.根据权利要求10所述的高可靠性MOSFET集成电路芯片，其特征在于，与沟槽相邻的所述第一导电类型外延层(2)的表面设有第二导电类型体区(6)，与沟槽相邻的所述第一导电类型外延层(2)、所述第二导电类型体区(6)构成平台区。
12.根据权利要求11所述的高可靠性MOSFET集成电路芯片，其特征在于，与第二类沟槽(8)相邻的所述第二导电类型体区(6)通过通孔与相应上方的终端浮空金属(13)欧姆接触。
13.根据权利要求11或12所述的高可靠性MOSFET集成电路芯片，其特征在于，对于N型沟槽型MOSFET，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型沟槽型MOSFET，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
14.根据权利要求1所述的高可靠性MOSFET集成电路芯片，其特征在于，所述高可靠性MOSFET集成电路芯片还包括元胞区域。
15.根据权利要求14所述的高可靠性MOSFET集成电路芯片，其特征在于，所述元胞区域位于MOSFET集成电路芯片的中心区，所述终端区域环绕在元胞区域的周围。
16.根据权利要求14或15所述的高可靠性MOSFET集成电路芯片，其特征在于，所述元胞区域包括至少一个元胞单元。
17.根据权利要求16所述的高可靠性MOSFET集成电路芯片，其特征在于，所述元胞单元包括半导体基板，所述半导体基板包括第一导电类型衬底(1)及位于第一导电类型衬底(1)上的第一导电类型外延层(2)，所述第一导电类型外延层(2)上设有元胞区域沟槽(3)，所述元胞区域沟槽(3)内设有位于上部的栅极多晶硅(5)及位于下方的源极导电多晶硅(4)；与元胞区域沟槽(3)相邻的第一导电类型外延层(2)的表面设有第二导电类型体区(6)，所述第二导电类型体区(6)内设有两侧的第一导电类型源区(7)；所述元胞区域沟槽(3)和第二导电类型体区(6)上方设有绝缘介质层(9)，所述绝缘介质层(9)上设有源极金属(10)，所述源极金属(10)穿过绝缘介质层(9)内的通孔与第二导电类型体区(6)、第一导电类型源区(7)欧姆接触。
18.根据权利要求10或16所述的高可靠性MOSFET集成电路芯片，其特征在于，所述第一导电类型衬底(1)下方设有漏极金属(14)，所述漏极金属(14)与第一导电类型衬底(1)欧姆接触。
19.一种高可靠性MOSFET集成电路芯片的制备方法，用于制备权利要求1-18任一项所述的高可靠性MOSFET集成电路芯片。
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