JP2013187259A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】チップオンチップ接続部分における接続不良の発生を防止することができるピラー電極を備えた半導体装置および半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、第１の半導体チップＡと、合金膜２４ａと、はんだ層３４と、第２の半導体チップＢとを備える。第１の半導体チップは、一方の面にニッケルを主成分とするピラー電極２３を有する。合金膜は、ピラー電極における第１の半導体チップ側とは逆側の端面に積層され、ピラー電極とはんだとの合金化を防止する。はんだ層は、合金膜におけるピラー電極側とは逆側の端面に積層される。第２の半導体チップは、はんだ層における合金膜側とは逆側の端面に連結される。
【選択図】図１Ａ

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

従来、複数枚の半導体チップをチップオンチップ接続することで実装面積を低減した半導体装置がある。かかる半導体装置では、一方の半導体チップの接合面に設けられた金バンプと、他方の半導体チップの接合面に設けられたはんだバンプとを接合させてチップオンチップ接続させることが一般的である。

また、近年では、半導体チップの微細化および低コスト化を図るため、一方の半導体チップの接合面に、金バンプに代えてニッケルや銅によって形成されたピラー電極を設けることが検討されている。

しかしながら、ニッケルによって形成されたピラー電極は、表面が酸化して、はんだバンプとの接合面に酸化膜が形成されることがある。かかる酸化膜は、チップオンチップ接続後のピラー電極と、はんだバンプとの間に接続不良を生じさせる。

一方、銅によってピラー電極を形成した場合、チップオンチップ接続後のはんだと銅との界面にカーケンダルボイドが生じる。かかるカーケンダルボイドは、成長してクラックとなり、接続不良の原因となる。

特開２００３−１００８００号公報

本発明が解決しようとする課題は、チップオンチップ接続部分における接続不良の発生を防止することができるピラー電極を備えた半導体装置および半導体装置の製造方法を提供することである。

実施形態によれば、半導体装置が提供される。半導体装置は、第１の半導体チップと、合金膜と、はんだ層と、第２の半導体チップとを備える。第１の半導体チップは、一方の面にニッケルを主成分とするピラー電極を有する。合金膜は、前記ピラー電極における前記第１の半導体チップ側とは逆側の端面に積層され、前記ピラー電極とはんだとの合金化を防止する。はんだ層は、前記合金膜における前記ピラー電極側とは逆側の端面に積層される。第２の半導体チップは、前記はんだ層における前記合金膜側とは逆側の端面に連結される。

実施形態に係る半導体装置の断面模式図。 実施形態に係る半導体装置の製造工程の一部を示す断面模式図。 図１Ｂにおける破線枠の内部を示す拡大図。 実施形態に係るはんだ接続後の導電性ピラーと、はんだバンプとの接続部分を示す断面模式図。 実施形態に係る導電性ピラーの形成工程を示す断面模式図。 実施形態に係るはんだバンプの形成工程を示す断面模式図。 実施形態に係る第１の半導体チップへ第２の半導体チップをチップオンチップ接続する工程の一例を示す断面模式図。 変形例に係るはんだバンプおよび導電性ピラーを示す断面模式図。 変形例に係るはんだ接続後の導電性ピラーと、はんだバンプとの接続部分を示す断面模式図。

以下に、添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。

まず、図１Ａおよび図１Ｂを用い、実施形態に係る半導体装置１の構成および製造工程の一部について説明する。図１Ａは、実施形態に係る半導体装置１の断面模式図であり、図１Ｂは、実施形態に係る半導体装置１の製造工程の一部を示す断面模式図である。

図１Ａに示すように、実施形態に係る半導体装置１は、一方の面にニッケルを主成分とするピラー電極２３を有する第１の半導体チップＡを備える。また、半導体装置１は、ピラー電極２３における第１の半導体チップＡ側とは逆側の端面に積層され、ピラー電極２３とはんだとの合金化を防止する合金膜２４ａを備える。

さらに、半導体装置１は、合金膜２４ａにおけるピラー電極２３側とは逆側の端面に積層されるはんだ層３４と、はんだ層３４における合金膜２４ａ側とは逆側の端面に連結される端子３３を有する第２の半導体チップＢとを備える。

かかる半導体装置１は、図１Ｂに示すように、第１の半導体チップＡと第２の半導体チップＢとを積層し、所定の熱処理を行って第１の半導体チップＡおよび第２の半導体チップＢをチップオンチップ接続して製造される。

ここで、同図を参照しながら第１の半導体チップＡおよび第２の半導体チップＢについて説明する。図１Ｂに示すように、第１の半導体チップＡは、例えば、半導体メモリ等の複数の半導体素子（図示略）が形成されたデバイス層１１と、デバイス層１１の一方の面を被覆する絶縁膜１２ａと、デバイス層１１の他方の面を被覆する絶縁膜１２ｂとを備える。また、第１の半導体チップＡは、デバイス層１１に形成された半導体素子と接続された複数の電極１３を備える。

また、第１の半導体チップＡは、一方の面（以下、「上面」と記載する）に、複数の導電性ピラー２０を備える。これらの各導電性ピラー２０は、各電極１３の一端（以下、「上端」と記載する）にそれぞれ設けられ、文字通り導電性の材料によって形成されたピラー（柱）形状の接続端子である。かかる導電性ピラー２０は、はんだよりも硬質な材料によって形成される。なお、導電性ピラー２０の構造の詳細については、図２Ａを参照して後述する。

さらに、第１の半導体チップＡは、他方の面（以下、「下面」と記載する）に、複数のはんだバンプ３０を備える。これらの各はんだバンプ３０は、各電極１３の他端（以下、「下端」と記載する）にそれぞれ設けられた接続端子である。かかるはんだバンプ３０の詳細な構造については、図２Ａを参照して後述する。

また、第２の半導体チップＢは、第１の半導体チップＡと同様の構成であり、デバイス層１１、デバイス層１１の上面を被覆する絶縁膜１２ａ、デバイス層１１の下面を被覆する絶縁膜１２ｂ、デバイス層１１内の半導体素子と接続された複数の電極１３を備える。

さらに、第２の半導体チップＢは、第１の半導体チップＡと同様、上面に電極１３の上端と接続された複数の導電性ピラー２０を備え、下面に電極１３の下端と接続された複数のはんだバンプ３０を備える。

このように、第１の半導体チップＡおよび第２の半導体チップＢは、上面に、はんだよりも硬質な材料によって形成された導電性ピラー２０を備え、下面に、はんだバンプ３０を備える。かかる第１の半導体チップＡおよび第２の半導体チップＢによれば、例えば、上面側を搬送用の冶具へ当接させた状態で搬送することで、搬送時に、はんだバンプ３０が冶具と接触して破損することを防止することができる。なお、かかる点については、図５を参照して後述する。

また、第１の半導体チップＡおよび第２の半導体チップＢは、各電極１３の上端に、導電性ピラー２０をそれぞれ備え、各電極１３の下端に、はんだバンプ３０をそれぞれ備える。これにより、図１Ｂに示すように、第１の半導体チップＡの上面と、第２の半導体チップＢの下面とを対向させ、対応する導電性ピラー２０と、はんだバンプ３０との位置を合わせた状態で接合させることにより、チップオンチップ接続させることができる。

ここで、第１の半導体チップＡおよび第２の半導体チップＢの導電性ピラー２０は、はんだバンプ３０と接合（はんだ接続）させた場合に、はんだバンプ３０との間で接続不良が生じることを防止可能な構造を備える。

以下、実施形態に係る導電性ピラー２０およびはんだバンプ３０の構造の一例について、図２Ａおよび図２Ｂを参照して詳細に説明する。図２Ａは、図１Ｂにおける破線枠の内部を示す拡大図であり、図２Ｂは、実施形態に係るはんだ接続後の導電性ピラー２０と、はんだバンプ３０との接続部分を示す断面模式図である。

図２Ａに示すように、導電性ピラー２０の接合相手となるはんだバンプ３０は、基端（電極１３の下端）側から先端側へ向けて順に形成されたＴｉ（チタン）膜３１、Ｃｕ（銅）膜３２、Ｎｉ（ニッケル）を主成分とする端子３３および、はんだ層３４を備える。ここで、Ｔｉ膜３１は、バリアメタルである。また、Ｃｕ膜３２は、第２の半導体チップＢの端子である。

なお、はんだ層３４は、Ｓｎ（すず）を主成分とし、Ｓｎ以外に、Ｐｂ（鉛）、Ｉｎ（インジウム）、およびＢｉ（ビスマス）を含む。なお、はんだバンプ３０の形成工程の一例については、図３を参照して後述する。

一方、導電性ピラー２０は、基端（電極１３の上端）側から先端側へ向けて順に形成されたＴｉ膜２１と、Ｃｕ膜２２と、Ｎｉを主成分とするピラー電極２３とを備える。

さらに、導電性ピラー２０は、ピラー電極２３の頂面に金属膜２４を備える。かかる金属膜２４は、はんだとの接合によってピラー電極２３との界面まではんだと合金化して、ピラー電極２３のＮｉとはんだとの合金化を防止する合金膜２４ａ（図１Ａ参照）となる特性および膜厚を有する。

かかる特性を有する金属としてはＡｕ（金）、Ａｇ（銀）、Ｃｕ等が存在するが、本実施形態に係る導電性ピラー２０は、ＡｕやＡｇに比べてコストが低いＣｕを主成分として形成された金属膜２４をピラー電極２３の頂面に備える。

このように、実施形態に係る半導体装置１が備える第１の半導体チップＡおよび第２の半導体チップＢは、Ｃｕを主成分とする金属膜２４を備えるので、ＡｕやＡｇによって金属膜２４を形成する場合に比べ、低コストで製造することができる。

かかる導電性ピラー２０と、はんだバンプ３０とを接合（はんだ接続）した場合、図２Ｂに示すように、金属膜２４のＣｕは、ピラー電極２３との界面まではんだと合金化して、ＣｕとＳｎとを主成分とする合金膜２４ａとなる。かかる合金膜２４ａは、ピラー電極２３のＮｉとはんだとの合金化を防止する性質を備える。

このように、半導体装置１では、合金膜２４ａがはんだ層３４のはんだとピラー電極２３のＮｉとの合金化を防止するので、第１の半導体チップＡと第２の半導体チップＢとを接続するはんだ層３４で接続不良が発生することを防止することができる。

具体的には、はんだバンプ３０のはんだ層３４は、他の金属よりも軟質であるため、チップオンチップ接続をした場合に、第１の半導体チップＡと第２の半導体チップＢとの間で緩衝部材としても機能するものである。

しかしながら、ピラー電極２３のＮｉとはんだ層３４のはんだとの合金化が進むと、はんだ層３４からピラー電極２３側へはんだが過剰に取り込まれ、緩衝部材として機能するはんだの量が不足してはんだ層３４にクラックが生じ、接続不良を起こす虞がある。

これに対し、半導体装置１では、導電性ピラー２０と、はんだバンプ３０とを接合しても、合金膜２４ａがピラー電極２３のＮｉとはんだ層３４のはんだとの合金化を防止するので、はんだ層３４からピラー電極２３側へはんだが取り込まれることがない。

したがって、半導体装置１によれば、導電性ピラー２０と、はんだバンプ３０とを接合した場合に、はんだ層３４にクラックが生じることを抑制することができるので、接続不良の発生を防止することができる。

また、導電性ピラー２０と、はんだバンプ３０とを接合した場合、金属膜２４（図２Ａ参照）のＣｕは、図２Ｂに示すように、残らずはんだと合金化して合金膜２４ａとなるので、合金膜２４ａの内部でカーケンダルボイドが生じることがない。したがって、半導体装置１によれば、カーケンダルボイドに起因した接続不良の発生を防止することができる。

また、金属膜２４は、ピラー電極２３の頂面に強固な酸化膜が形成されることを防止する。このように、導電性ピラー２０では、ピラー電極２３の頂面に酸化膜が形成されることがないので、ピラー電極２３頂面の酸化膜に起因した接続不良の発生を防止することができる。

なお、金属膜２４は、Ｃｕを主成分とするため表面に薄い酸化膜が形成されることがあるが、Ｃｕの表面に形成される酸化膜は、Ｎｉの表面に形成される酸化膜ほど強固ではない。このため、金属膜２４の表面に生じた酸化膜は、ウェットまたはドライエッチングによって容易に除去することができる。

したがって、実施形態に係る導電性ピラー２０は、基端から先端までＮｉによって形成されて表面に強固な酸化膜が形成されやすい他の導電性ピラーに比べ、はんだバンプ３０と接合させても、はんだバンプ３０との間に接続不良が生じることがない。

次に、図３を参照して実施形態に係る導電性ピラー２０の形成工程について説明する。図３は、実施形態に係る導電性ピラー２０の形成工程を示す断面模式図である。なお、第１の半導体チップＡおよび第２の半導体チップＢの導電性ピラー２０は、同様の工程によって形成される。このため、ここでは、第１の半導体チップＡにおける導電性ピラー２０の形成工程について説明する。

第１の半導体チップＡ（図１Ｂ参照）の上面に導電性ピラー２０を形成する場合、図３に示すように、まず、第１の半導体チップＡの上面を被覆する絶縁膜１２ａを選択的に除去することによって電極１３の上面を露出させる（ステップＳ１０１）。

かかるステップＳ１０１では、例えば、フォトリソグラフィーを用い、電極１３の上面を被覆している絶縁膜１２ａの上面が選択的に露出するようにパターニングしたレジスト４１を絶縁膜１２ａの上面に形成する。

その後、レジスト４１をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）を行なうことにより、レジスト４１によって被覆されていない部分の絶縁膜１２ａを選択的に除去して電極１３の上面を露出させる。

続いて、レジスト４１を除去した後、上面を露出させた電極１３および絶縁膜１２ａの上面に、Ｔｉ膜２１およびＣｕ膜２２をスパッタリングによって順次形成する（ステップＳ１０２）。

その後、フォトリソグラフィーを用い、導電性ピラー２０の形成位置に開口を設けたレジスト４２をＣｕ膜２２の上面に形成した後、レジスト４２の開口内に、Ｎｉ層２３ａと、Ｃｕを主成分とする金属膜２４とを電界メッキによって順次形成する（ステップＳ１０３）。

続いて、レジスト４２を除去し（ステップＳ１０４）、Ｎｉ層２３ａおよび金属膜２４をマスクとしてウェットエッチングを行なう。これにより、Ｎｉ層２３ａおよび金属膜２４によって被覆されていない部分のＴｉ膜２１およびＣｕ膜２２が除去されて導電性ピラー２０が完成する（ステップＳ１０５）。なお、レジスト４２を除去した後のＮｉ層２３ａが、導電性ピラー２０におけるピラー電極２３となる。

ここで、ピラー電極２３の頂面に形成する金属膜２４の膜厚が薄すぎると、導電性ピラー２０と、はんだバンプ３０とを接合させた場合に、ピラー電極２３のＮｉとはんだとの合金化を防止可能な膜厚の合金膜２４ａ（図２Ｂ参照）が形成されない。

一方、金属膜２４の膜厚が厚すぎると、導電性ピラー２０と、はんだバンプ３０とを接合させた場合に、金属膜２４中で、はんだと合金化しないＣｕが残ってしまいカーケンダルボイドが生じる。

そこで、本実施形態では、電界メッキの時間および電流値を調整することにより、膜厚が少なくとも１ミクロン未満、好適には０．２〜０．６ミクロンの金属膜２４を形成する。これにより、金属膜２４は、導電性ピラー２０と、はんだバンプ３０とを接合させた場合に、ピラー電極２３との界面まで確実にはんだと合金化して、ピラー電極２３のＮｉとはんだとの合金化を防止可能な合金膜２４ａ（図２Ｂ参照）となる。

したがって、実施形態に係る製造方法により製造された半導体装置１によれば、例えば、直径が２０ミクロン以下の微細なピラー電極２３であっても、ピラー電極２３と、はんだバンプ３０との接続不良を確実に防止することができる。

なお、成膜した金属膜２４の膜厚は、例えば、ＴＥＭ（Transmission Electron Microscope)やＳＥＭ（Scanning Electron Microscope）等の電子顕微鏡によって測定および検査を行なうことができる。

次に、図４を参照して実施形態に係るはんだバンプ３０の形成工程について説明する。図４は、実施形態に係るはんだバンプ３０の形成工程を示す断面模式図である。なお、第１の半導体チップＡおよび第２の半導体チップＢのはんだバンプ３０は、同様の工程によって形成される。このため、ここでは、第２の半導体チップＢにおけるはんだバンプ３０の形成工程について説明する。

また、以下では図４と図２Ａとの対応関係を明確化するため、第２の半導体チップＢの下面を下へ向けた状態で、はんだバンプ３０を形成する工程について説明するが、はんだバンプ３０は、第２の半導体チップＢの下面を上へ向けた状態で形成してもよい。

第２の半導体チップＢ（図１Ｂ参照）の下面にはんだバンプ３０を形成する場合、図４に示すように、まず、第２の半導体チップＢの下面を被覆する絶縁膜１２ｂを選択的に除去することによって電極１３の下面を露出させる（ステップＳ２０１）。

かかるステップＳ２０１では、例えば、フォトリソグラフィーを用い、電極１３の下面を被覆している絶縁膜１２ｂの下面が選択的に露出するようにパターニングしたレジスト４３を絶縁膜１２ｂの下面に形成する。その後、レジスト４３をマスクとして、例えば、ＲＩＥを行なうことにより、レジスト４３によって被覆されていない部分の絶縁膜１２ｂを選択的に除去して電極１３の下面を露出させる。

続いて、レジスト４３を除去した後、下面を露出させた電極１３および絶縁膜１２ｂの下面に、Ｔｉ膜３１およびＣｕ膜３２をスパッタリングによって順次形成する（ステップＳ２０２）。

その後、フォトリソグラフィーを用い、はんだバンプ３０の形成位置に開口を設けたレジスト４４をＣｕ膜３２の下面に形成した後、レジスト４４の開口内に、Ｎｉを主成分とする端子３３と、はんだ層３４とを電界メッキによって順次形成する（ステップＳ２０３）。なお、本実施形態では、Ｓｎ（すず）を主成分とし、Ｓｎ以外に、Ｐｂ（鉛）、Ｉｎ（インジウム）、およびＢｉ（ビスマス）を含むはんだ層３４を形成する。

続いて、レジスト４４を除去し（ステップＳ２０４）、端子３３およびはんだ層３４をマスクとしてウェットエッチングを行なう。これにより、端子３３およびはんだ層３４によって被覆されていない部分のＴｉ膜３１およびＣｕ膜３２が除去される。最後に、所定の熱処理を行うことによって、はんだ層３４の頂面を半球形状に変形させて、はんだバンプ３０が完成する（ステップＳ２０５）。

次に、図５を参照して実施形態に係るチップオンチップ接続工程について説明する。図５は、実施形態に係る第１の半導体チップＡへ第２の半導体チップＢをチップオンチップ接続する工程の一例を示す断面模式図である。

第１の半導体チップＡ上に、第２の半導体チップＢを積層してチップオンチップ接続する場合、図５に示すように、搬送用の冶具５の吸着面によって第２の半導体チップＢの上面側を吸着させて保持させ、接続対象となる第１の半導体チップＡの上方まで搬送させる（ステップＳ３０１）。

このとき、第２の半導体チップＢの上下両面に、はんだバンプ３０が設けられていた場合、上面のはんだバンプ３０が冶具５に当接して変形したり、はんだバンプ３０が冶具５に貼り付いて第２の半導体チップＢから脱落したりして歩留まりが低下することがある。これに対し、本実施形態に係る第２の半導体チップＢは、上面に、はんだよりも硬質な導電性ピラー２０を備え、下面に、はんだバンプ３０を備える。

これにより、本実施形態に係る第２の半導体チップＢは、冶具５によって上面側が吸着保持されても、導電性ピラー２０が冶具５との当接によって変形したり、導電性ピラー２０が冶具５側へ貼りついて脱落したりすることがない。

しかも、第２の半導体チップＢは、搬送時に、はんだバンプ３０が冶具５の吸着面と接触することがないので、はんだバンプ３０の変形や脱落を防止することができる。このように、本実施形態に係る第２の半導体チップＢは、冶具５によって搬送しても破損することがないので、歩留まりの低下を防止することができる。

実施形態に係るチップオンチップ接続工程の説明に戻り、第２の半導体チップＢの搬送が完了すると、冶具５を降下させて第２の半導体チップＢの下面に設けられたはんだバンプ３０の頂面を第１の半導体チップＡの上面に設けられた導電性ピラー２０の頂面へ当接させる（ステップＳ３０２）。

このとき、ピラー電極２３に設けられた金属膜２４の表面が酸化されていた場合には、導電性ピラー２０と、はんだバンプ３０とを当接させる前に、酸化された金属膜２４の表面を洗浄する。例えば、金属膜２４の表面に対し、塩酸や硫酸等のエッチャントを用いたウェットエッチング、またはＡｒ（アルゴン）等のプラズマを用いたドライエッチングを施すことで金属膜２４の表面を洗浄する。

続いて、第１の半導体チップＡおよび第２の半導体チップＢを所定温度（例えば、２８０℃程度）まで加熱する。これにより、第２の半導体チップＢの下面に設けられたはんだバンプ３０と、第１の半導体チップＡの上面に設けられた導電性ピラー２０とが接合されてチップオンチップ接続が完了する（ステップＳ３０３）。

このとき、半導体装置１では、第２の半導体チップＢの下面に設けられたはんだバンプ３０のはんだ層３４と、第１の半導体チップＡの上面に設けられた導電性ピラー２０のピラー電極２３との間に、はんだとＣｕとの合金膜２４ａ（図２Ｂ参照）が形成される。

なお、上述した実施形態では、はんだ層３４における第１の半導体チップＡ側の端面に合金膜２４ａが形成される場合について説明したが、はんだ層３４における第２の半導体チップＢ側の端面にも合金膜が形成されるようにはんだバンプを構成してもよい。

ここで、図６Ａおよび図６Ｂを参照し、はんだ層３４における第２の半導体チップＢ側の端面にも合金膜が形成されるように構成したはんだバンプの変形例について説明する。図６Ａは、変形例に係るはんだバンプ３０ａおよび導電性ピラー２０を示す断面模式図であり、図６Ｂは、変形例に係るはんだ接続後の導電性ピラー２０と、はんだバンプ３０ａとの接続部分を示す断面模式図である。

なお、図６Ａおよび図６Ｂでは、図２Ａおよび図２Ｂに示す構成要素と同様の構成要素に対して同一の符号を付しており、同一材質の構成要素に対しては、同一のハッチングを付している。

図６Ａに示すように、変形例に係る第２の半導体チップＢ´のはんだバンプ３０ａは、端子３３とはんだ層３４との間にＣｕを主成分とする金属膜３５を備える。なお、図６Ａに示す第１の半導体チップＡは、図２Ａに示す第１の半導体チップＡと同一のものである。

ここで、はんだバンプ３０ａの金属膜３５は、例えば、端子３３の形成後、はんだ層３４の形成前に、端子３３の頂面へＣｕを電界メッキすることによって形成される。なお、金属膜３５は、ピラー電極２３の頂面に設けられる金属膜２４と同等の膜厚となるように形成される。

かかるはんだバンプ３０ａと導電性ピラー２０とをはんだ接続した場合、図６Ｂに示すように、はんだ層３４における第１の半導体チップＡ側端面に、合金膜２４ａが形成され、はんだ層３４における第２の半導体チップＢ´側端面に合金膜３５ａが形成される。

つまり、第２の半導体チップＢ´の下面に設けられた端子３３は、端子３３とはんだとの合金化を防止する合金膜３５ａを介して、はんだ層３４と連結されることになる。

これにより、端子３３のＮｉがはんだ層３４のはんだと合金化することを合金膜３５ａによって防止することができるので、はんだ層３４のはんだが、過剰に端子３３側へ取り込まれることがない。その結果、第１の半導体チップＡと第２の半導体チップＢ´との間に、干渉部材として機能するのに十分な量のはんだが合金化されずに残る。

したがって、かかる変形例によれば、チップオンチップ接続後の第１の半導体チップＡと第２の半導体チップＢ´との接続部分にクラックが生じることを防止することで、接続不良の発生を防止することができる。

また、第２の半導体チップＢ´の金属膜３５は、膜厚が第１の半導体チップＡの金属膜２４と同等となるように形成されるので、はんだバンプ３０ａと導電性ピラー２０とをはんだ接続する際の熱処理によって、端子３３との界面まで合金化する。

つまり、金属膜３５のＣｕは、第１の半導体チップＡと第２の半導体チップＢ´とをチップオンチップ接続した場合に、残らずはんだと合金化する。したがって、変形例にかかる半導体装置では、はんだ層３４と端子３３との間にカーケンダルボイドが発生しないので、第１の半導体チップＡと第２の半導体チップＢ´との間でカーケンダルボイドに起因した接続不良が発生することを防止することができる。

上述したように、実施形態に係る半導体装置１は、一方の面にニッケルを主成分とするピラー電極２３を有する第１の半導体チップＡを備える。また、半導体装置１は、ピラー電極２３における第１の半導体チップＡ側とは逆側の端面に積層され、ピラー電極２３とはんだとの合金化を防止する合金膜２４ａを備える。

さらに、半導体装置１は、合金膜２４ａにおけるピラー電極２３側とは逆側の端面に積層されるはんだ層３４と、はんだ層３４における合金膜２４ａ側とは逆側の端面に連結される端子３３を有する第２の半導体チップＢとを備える。

かかる半導体装置１の合金膜２４ａは、第１の半導体チップＡと第２の半導体チップＢとをチップオンチップ接続する際、すなわち、第１の半導体チップＡの導電性ピラー２０と第２の半導体チップＢのはんだバンプ３０とをはんだ接続する際に形成される。そして、かかる合金膜２４ａは、ピラー電極２３と、はんだ層３４のはんだとの合金化を防止する機能をもつ。

これにより、半導体装置１では、第１の半導体チップＡと第２の半導体チップＢとをチップオンチップ接続した場合に、はんだバンプ３０のはんだが、過剰に導電性ピラー２０側へ取り込まれることを防止することができる。

つまり、半導体装置１では、第１の半導体チップＡと第２の半導体チップＢとの間で干渉部材として機能するのに十分な量のはんだを合金化させずに残すことができる。したがって、半導体装置１によれば、チップオンチップ接続後の第１の半導体チップＡと第２の半導体チップＢとの接続部分にクラックが生じることを防止することで、接続不良の発生を防止することができる。

しかも、実施形態に係るピラー電極２３の頂面に設けられる金属膜２４は、はんだバンプ３０とはんだ接続された場合に、ピラー電極２３との界面まで合金化するように膜厚が調整されている。

これにより、第１の半導体チップＡと第２の半導体チップＢとをチップオンチップ接続した場合、金属膜２４のＣｕは、残らずはんだと合金化するので、ピラー電極２３とはんだ層３４との間にカーケンダルボイドが発生することはない。したがって、半導体装置１によれば、第１の半導体チップＡと第２の半導体チップＢとの間でカーケンダルボイドに起因した接続不良が発生することを防止することができる。

また、実施形態に係る半導体装置１の合金膜２４ａは、ＣｕとＳｎとの合金を主成分とする。これにより、実施形態に係る半導体装置１は、ＡｕやＡｇとＳｎとの合金を主成分とする合金膜を形成する場合に比べて低コストで形成することができる。

また、実施形態に係る半導体装置１の合金膜２４ａは、膜厚が１ミクロン未満である。これにより、実施形態に係る半導体装置１の合金膜２４ａは、はんだバンプ３０と接合した場合に、ピラー電極２３との界面まで確実にはんだと合金化するので、カーケンダルボイドに起因した接続不良の発生をより確実に防止することができる。

また、実施形態に係る第１の半導体チップＡおよび第２の半導体チップＢは、各上面に導電性ピラー２０を備え、各下面にはんだバンプ３０を備える。かかる構成により、例えば、第１の半導体チップＡまたは第２の半導体チップＢを３枚以上積層してチップオンチップ接続した場合に、各半導体チップ間で接続不良が発生することを防止することができる。

なお、上述した実施形態のように２枚の半導体チップをチップオンチップ接続する場合、第１の半導体チップＡ下面のはんだバンプ３０および第２の半導体チップＢ上面の導電性ピラー２０は、省略することができる。かかる構成によれば、半導体装置１の製造コストを低減することができる。

また、第１の半導体チップＡおよび第２の半導体チップＢは、頂面に金属膜２４を備えたピラー電極２３が上下両面に設けられていてもよい。かかる構成とした場合、第１の半導体チップＡおよび第２の半導体チップＢは、接続相手となる他の半導体チップの接続面に、はんだバンプ３０が設けられていれば、はんだバンプ３０との間に接続不良が発生することを防止することができる。

なお、上記した実施形態では、金属膜２４の主成分がＣｕである場合について説明したが、金属膜２４をＡｕまたはＡｇによって形成した場合には、はんだとの接合により形成される合金膜２４ａの抵抗値をより低く抑えることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置、 Ａ 第１の半導体チップ、 Ｂ、Ｂ´ 第２の半導体チップ、 １１ デバイス層、 １２ａ、１２ｂ 絶縁膜、 １３ 電極、 ２０ 導電性ピラー、 ３０、３０ａ はんだバンプ、 ２１、３１ Ｔｉ膜、 ２２、３２ Ｃｕ膜、 ２３ ピラー電極、 ２３ａ Ｎｉ層、 ３３ 端子、 ２４、３５ 金属膜、 ２４ａ、３５ａ 合金膜、 ３４ はんだ層、 ４１〜４４ レジスト

Claims (5)

1. 一方の面にニッケルを主成分とするピラー電極を有する第１の半導体チップと、
   前記ピラー電極における前記第１の半導体チップ側とは逆側の端面に積層され、前記ピラー電極とはんだとの合金化を防止する合金膜と、
   前記合金膜における前記ピラー電極側とは逆側の端面に積層されるはんだ層と、
   前記はんだ層における前記合金膜側とは逆側の端面に連結される第２の半導体チップと
   を備えることを特徴とする半導体装置。
2. 前記合金膜は、
   錫と銅との合金を主成分とする
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記合金膜は、
   膜厚が１ミクロン未満である
   ことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第２の半導体チップは、
   前記第１の半導体チップと対向する面側にニッケルを主成分とする端子を備える場合、該端子とはんだとの合金化を防止する合金膜を介して前記はんだ層に連結される
   ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 一方の面に、ニッケルを主成分とするピラー電極が設けられ、はんだとの接合によって該ピラー電極との界面まで前記はんだと合金化する金属膜が該ピラー電極の頂面に設けられた第１の半導体チップと第２の半導体チップとを積層する工程と、
   前記第２の半導体チップの前記第１の半導体チップと対向する面側に設けられるはんだ層と、前記第１の半導体チップの前記金属膜とを接合させて、前記ピラー電極とはんだとの合金化を防止する合金膜を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。

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