JP2013165147A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】複数の配線320は、第1層間絶縁層310に設けられている。第1層間絶縁層310中のうち少なくとも一対の配線320の間には、エアギャップ500が設けられている。第2層間絶縁層410は、配線320および第1層間絶縁層310上に設けられている。また、第2層間絶縁層410の第1底面520は、エアギャップ500に露出している。ここで、最も近い距離で隣接する一対の配線320を第1配線としたとき、第1配線の間に位置する第1層間絶縁層310の上端は、第1配線の側面に接している。第1底面520は、第1配線の上面よりも下に位置している。また、第1配線の間の幅をa、第1層間絶縁層310のうち第1底面520が接する幅をbとしたとき、b/a≦0.5である。
【選択図】図1
Description
第1層間絶縁層と、
前記第1層間絶縁層に複数設けられた配線と、
前記第1層間絶縁層中のうち少なくとも一対の前記配線の間に設けられたエアギャップと、
前記配線および前記第1層間絶縁層上に設けられ、前記エアギャップに第1底面が露出している第2層間絶縁層と、
を備え、
最も近い距離で隣接する前記一対の前記配線を第1配線としたとき、
前記第1配線の間に位置する前記第1層間絶縁層の上端は、前記第1配線の側面に接し、
前記第1底面は、前記第1配線の上面よりも下に位置しており、
前記第1配線の間の幅をa、前記第1層間絶縁層のうち前記第1底面が接する幅をbとしたとき、
b/a≦0.5
である半導体装置が提供される。
半導体基板上に第1層間絶縁層を形成する工程と、
前記第1層間絶縁層に複数の配線溝を形成し、当該配線溝に金属を埋め込んで、複数の配線を形成する配線形成工程と、
前記配線をマスクとして、前記第1層間絶縁層をエッチバックして、前記第1層間絶縁層のうち少なくとも一対の前記配線の間に、前記配線に接する第1側面と、前記第1側面に挟まれた底面とを有する第1溝部を形成する第1溝部形成工程と、
異方性エッチングにより、少なくとも前記第1溝部のうち前記底面を選択的にエッチングして、前記第1層間絶縁層に第2溝部を形成する第2溝部形成工程と、
前記配線および前記第1層間絶縁層上に第2層間絶縁層を形成するとともに、前記第2溝部の上部を埋め込んで前記第1層間絶縁層中のうち少なくとも一対の前記配線の間にエアギャップを形成する工程と、
を備える半導体装置の製造方法が提供される。
図1〜図6を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下の構成を備えている。複数の配線320は、第1層間絶縁層310に設けられている。第1層間絶縁層310中のうち少なくとも一対の配線320の間には、エアギャップ500が設けられている。第2層間絶縁層410は、配線320および第1層間絶縁層310上に設けられている。また、第2層間絶縁層410の第1底面520は、エアギャップ500に露出している。ここで、最も近い距離で隣接する一対の配線320を第1配線としたとき、第1配線の間に位置する第1層間絶縁層310の上端は、第1配線の側面に接している。第1底面520は、第1配線の上面よりも下に位置している。また、第1配線の間の幅をa、第1層間絶縁層310のうち第1底面520が接する幅をbとしたとき、b/a≦0.5である。以下、詳細を説明する。
b/a≦0.5
であることが好ましい。これにより、エアギャップ500が第2層間絶縁層410によって埋設されることを抑制するとともに、エアギャップ500の形状を面内均一に形成することができる。
10≦c≦25
b/a≦0.5
を満たすように形成されている。これにより、目ずれしたビア440は、第1配線に接する第2層間絶縁層410中に形成される。すなわち、目ずれしたビア440は、エアギャップ500に接することがない。したがって、目ずれしたビア440と配線320とがエアギャップ500を経由して短絡することがない。
図13は、第2の実施形態に係る半導体装置10を拡大した断面図である。第2の実施形態は、第1側面542が曲面である点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図14は、第3の実施形態に係る半導体装置10を拡大した断面図である。第2の実施形態は、エアギャップ500の中央部は断面視で一対の配線320側に拡径している点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図15は、第4の実施形態に係る半導体装置の構成を示す断面図である。第4の実施形態は、メタルキャップ層326が設けられていない点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図16は、第5の実施形態に係る半導体装置10の構成を示す断面図である。第5の実施形態は、少なくとも一層以上の配線層のうち配線320およびビア440がデュアルダマシン法により形成されている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図17は、第6の実施形態に係る半導体装置10の構成を示す断面図である。第6の実施形態は、平面視でエアギャップ500が形成されていない領域が設けられている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
100 半導体基板
110 素子分離領域
120 ソース領域
130 ドレイン領域
140 エクステンション領域
210 下部層間絶縁層
220 ゲート絶縁層
230 ゲート電極
240 コンタクトプラグ
260 側壁絶縁膜
242 バリアメタル層
310 第1層間絶縁層
320 配線
322 バリアメタル層
326 メタルキャップ層
350 第1溝部
352 底面
360 第2溝部
410 第2層間絶縁層
412 エアギャップ堆積部
440 ビア
442 バリアメタル層
500 エアギャップ
520 第1底面
542 第1側面
544 第2側面
580 短絡部
Claims (20)
- 第1層間絶縁層と、
前記第1層間絶縁層に複数設けられた配線と、
前記第1層間絶縁層中のうち少なくとも一対の前記配線の間に設けられたエアギャップと、
前記配線および前記第1層間絶縁層上に設けられ、前記エアギャップに第1底面が露出している第2層間絶縁層と、
を備え、
最も近い距離で隣接する前記一対の前記配線を第1配線としたとき、
前記第1配線の間に位置する前記第1層間絶縁層の上端は、前記第1配線の側面に接し、
前記第1底面は、前記第1配線の上面よりも下に位置しており、
前記第1配線の間の幅をa、前記第1層間絶縁層のうち前記第1底面が接する幅をbとしたとき、
b/a≦0.5
である半導体装置。 - 請求項1に記載の半導体装置において、
前記第1層間絶縁層の前記上端が前記第1配線に接する位置から、前記第1底面の下端までの深さをc(nm)としたとき、
10≦c≦25
である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1層間絶縁層は、
前記第1配線に接する第1側面と、
前記エアギャップに露出し、当該エアギャップの底面と接する第2側面と、
を有し、
前記第1側面と前記第1配線の前記側面とのなす角度は、前記第2側面と前記第1配線の前記側面に平行な面とのなす角度よりも大きい半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記エアギャップは、平面視で前記一対の前記配線の中心に位置する半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記配線上に設けられ、平面視で前記配線と重なるように設けられ、少なくとも前記第1層間絶縁層と異なる材料により形成されたキャップ層をさらに備える半導体装置。 - 請求項1〜5のいずれか一項に記載の半導体装置において、
前記第1層間絶縁層のうち前記配線と接する前記上端は、前記配線の前記上面よりも下に位置する半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記エアギャップの底面は、前記配線の底面よりも下に位置する半導体装置。 - 請求項1〜7のいずれか一項に記載の半導体装置において、
前記第1底面は、前記配線の高さの半分の位置よりも上に位置する半導体装置。 - 請求項1〜8のいずれか一項に記載の半導体装置において、
前記第1層間絶縁層のうち前記配線の間に前記エアギャップが形成されていない領域が設けられている半導体装置。 - 請求項9に記載の半導体装置において、
前記エアギャップが形成されていない領域のうち前記配線の間の幅は、前記第1配線の間の幅の二倍以上である半導体装置。 - 請求項1〜10のいずれか一項に記載の半導体装置において、
平面視で前記配線の前記側面から前記第1底面の前記下端までの距離が10nm以上20nm以下である半導体装置。 - 請求項1〜11のいずれか一項に記載の半導体装置において、
前記第1層間絶縁層は、
前記第1配線に接する第1側面と、
前記エアギャップに露出し、当該エアギャップの底面と接する第2側面と、
を有し、
前記第1側面と前記第1配線の前記側面とのなす角度は、20度以上45度以下である半導体装置。 - 請求項1〜12のいずれか一項に記載の半導体装置において、
前記第1層間絶縁層は、
前記第1配線に接する第1側面と、
前記エアギャップに露出し、当該エアギャップの底面と接する第2側面と、
を有し、
前記第2側面と前記第1配線の前記側面に平行な面とのなす角度は、20度以下である半導体装置。 - 請求項1〜13のいずれか一項に記載の半導体装置において、
前記一対の前記配線と前記第2層間絶縁層との間に酸化層をさらに備える半導体装置。 - 請求項1〜14のいずれか一項に記載の半導体装置において、
前記配線は、Cuを含む半導体装置。 - 請求項1〜15のいずれか一項に記載の半導体装置において、
前記配線上に設けられ、平面視で前記配線と重なるように設けられたメタルキャップ層をさらに備え、
前記メタルキャップ層は、Ta、TaN、Ti、TiN、Mn、CoWP、CoWB、Co、NiB、W、Alまたはこれらの合金のいずれか一種を含む半導体装置。 - 請求項1〜14のいずれか一項に記載の半導体装置において、
前記配線は、AlまたはWを含む半導体装置。 - 請求項1〜17のいずれか一項に記載の半導体装置において、
前記第1配線の間の幅は、40nm以下である半導体装置。 - 半導体基板上に第1層間絶縁層を形成する工程と、
前記第1層間絶縁層に複数の配線溝を形成し、当該配線溝に金属を埋め込んで、複数の配線を形成する配線形成工程と、
前記配線をマスクとして、前記第1層間絶縁層をエッチバックして、前記第1層間絶縁層のうち少なくとも一対の前記配線の間に、前記配線に接する第1側面と、前記第1側面に挟まれた底面とを有する第1溝部を形成する第1溝部形成工程と、
異方性エッチングにより、少なくとも前記第1溝部のうち前記底面を選択的にエッチングして、前記第1層間絶縁層に第2溝部を形成する第2溝部形成工程と、
前記配線および前記第1層間絶縁層上に第2層間絶縁層を形成するとともに、前記第2溝部の上部を埋め込んで前記第1層間絶縁層中のうち少なくとも一対の前記配線の間にエアギャップを形成する工程と、
を備える半導体装置の製造方法。 - 請求項19に記載の半導体装置の製造方法において、
前記配線形成工程の後で前記第1溝部形成工程の前において、前記配線上にメタルキャップ層を選択的に成長させるメタルキャップ層形成工程をさらに備え、
前記第1溝部形成工程において、
前記配線および前記メタルキャップ層をマスクとして前記第1溝部を形成する半導体装置の製造方法。
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