JP2013033893A - 光半導体素子および光半導体素子の製造方法 - Google Patents

光半導体素子および光半導体素子の製造方法 Download PDF

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Abstract

【課題】フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を備えた光半導体素子を提供する。
【解決手段】光半導体素子１０は、第１の導電型の半導体からなる第１の半導体層１２と、第２の導電型の半導体からなり、第１の半導体層の上面の一部に形成された第２の半導体層１３と、第１の半導体層１２の上面における他の一部に形成された第１の電極１４ａと、第２の半導体層１３の上面に形成され、第１の電極の上面よりも高い位置にある上面を有する第２の電極１４ｂと、第１の電極の上面に形成された第１の接続電極５２と、第２の電極の上面に形成された第２の接続電極５１と、第１の半導体層１２の表面と第２の半導体層１３の表面とを覆う絶縁性の保護膜１５であって、第１の半導体層１２の表面の一部を露出させる開口部２１を有する保護膜１５とを備える。
【選択図】図１

Description

本発明は、フリップチップ実装に適した接続電極を有する光半導体素子、および当該光半導体素子の製造方法に関する。
発光ダイオード（ＬＥＤ）は、白色化の実現、および、発光効率の急激な上昇などの技術的発展を背景に、広く一般に用いられるようになった。例としては、一般家庭用の照明および自動車用のヘッドライトなどが挙げられる。
発光効率、製造効率および製造コストなどの観点から、現在主流となっているＬＥＤの構造は次のような構造である。絶縁性透明基板（サファイア基板など）上に、ｎ型およびｐ型の窒化ガリウム系化合物半導体を積層する。その後、ｐ型層の一部をエッチングすることにより、ｎ型層およびｐ型層の表面が段差を有する状態で形成される。ｎ型層およびｐ型層の表面に電極を形成し、フリップチップ実装する。ＬＥＤから放射される光は絶縁性透明基板を透過し照射される。
ＬＥＤにとって、ｐ極およびｎ極の導通状態が均一であることが消費電力を低減するため、および、耐久性を向上させるために重要である。したがって、フリップチップ実装するＬＥＤにおいて、接続電極の形成技術は重要な技術である。特許文献１には、真空蒸着法とリフトオフとによって、段差を有するＬＥＤチップ上に電極を形成する技術が開示されている。特許文献２には、無電解メッキを利用して、段差を有する光半導体素子上に電極を形成する技術が開示されている。
特開平９−２３２６３２号公報（１９９７年９月５日公開） 特開２００４−１０３９７５号公報（２００４年４月２日公開） 特開平１０−６４９５３号公報（１９９８年３月６日公開）
しかしながら、特許文献１および２は、同じ膜厚の電極が形成されるため、ＬＥＤおよび光半導体素子が有する段差を解消できない。したがって、膜厚の厚い電極を形成してフリップチップ実装時に電極を押しつぶす、または、上記段差に対して大きな半田ボールを用いて段差を吸収する、などの方法が行われている。これらの方法では、上記段差を吸収しフリップチップ実装することは可能であるが、導通状態を均一にすることはできない。
一方、電気メッキを行う際に、形成されるメッキ層の厚みと開口径との間に相関関係があることを利用する技術が特許文献３に開示されている。表面高さが異なる半導体基板において、ピラー形成部の開口径を変化させることにより、高さの異なるピラーを形成する。このことにより、半導体基板表面上の段差を相殺しフリップチップ実装する。しかし、この技術では、半導体基板表面上の段差を吸収することができるが、半導体基板表面上の段差を吸収するために導電性ピラー（接続電極）が制約されてしまう。
本発明は上記の課題に鑑みてなされてものであり、その目的は、フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を備えた光半導体素子を提供することにある。また、本発明の他の目的は、フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を、各接続電極の寸法に制約を受けることなく形成することができる光半導体素子の製造方法を提供することにある。
本発明の一態様に係る光半導体素子は、上記の課題を解決するために、
第１の導電型の半導体からなる第１の半導体層と、
第２の導電型の半導体からなり、上記第１の半導体層の上面の一部に形成された第２の半導体層と、
上記第１の半導体層の上面における他の一部に形成された第１の電極と、
上記第２の半導体層の上面に形成され、上記第１の電極の上面よりも高い位置にある上面を有する第２の電極と、
上記第１の電極の上面に形成された第１の接続電極と、
上記第２の電極の上面に形成された第２の接続電極と、
上記第１の半導体層の表面と上記第２の半導体層の表面とを覆う絶縁性の保護膜であって、上記第１の半導体層の表面の一部を露出させる開口部を有する保護膜とを備えていることを特徴としている。
本発明の一態様に係る光半導体素子の製造方法は、上記の課題を解決するために、
基板と、当該基板の上面に形成された、第１の導電型の半導体からなる第１の半導体層と、第２の導電型の半導体からなり、上記第１の半導体層の上面の一部に形成された第２の半導体層と、上記第１の半導体層の上面における他の一部に形成された第１の電極と、上記第２の半導体層の上面に形成され、上記第１の電極の上面よりも高い位置にある上面を有する第２の電極と、上記第１の半導体層の表面と上記第２の半導体層の表面とを覆う絶縁性の保護膜であって、上記第１の半導体層の表面の一部を露出させる開口部を有する保護膜とを備えている光半導体基板の上面の全面に、導電性のカレントフィルムを形成する工程と、
上記カレントフィルムを形成した後、上記光半導体基板を電気メッキすることによって、上記第１の電極の上面に第１の接続電極を形成し、かつ、上記第２の電極の上面に第２の接続電極を形成する工程とを備えていることを特徴とする光半導体素子の製造方法。
上記の構成によれば、本発明の一態様に係る光半導体素子では、保護膜が、第１の半導体層の表面と第２の半導体層の表面とを覆っている。また、保護膜は、第１の半導体層の表面の一部を露出させる開口部を有している。
当該構成の光半導体素子を製造する際、電気メッキを使用することによって、第１の接続電極および第２の接続電極を形成する。具体的には、光半導体基板の上面の全面にカレントフィルムを形成し、次いで第１および第２の電極上を開口したフォトレジストパターンを形成し、それからメッキ電流を光半導体素子に印加する。
ここで、第１の電極とカレントフィルムとは直接導通している。また、第１の電極と導通している第１の半導体層が、保護膜の開口部を通じて、カレントフィルムと導通している。これらのことから、第１の電極からは、カレントフィルムおよび第１の半導体層の両方にメッキ電流が流れることとなる。
一方、第２の電極はカレントフィルムと直接導通しているが、第２の電極と導通する第２の半導体層は、カレントフィルムには導通していない。このことから、第２の電極からは、カレントフィルムにメッキ電流が流れるのみとなる。
以上のように、光半導体基板を電気メッキするとき、流れるメッキ電流は第１の電極側＞第２の電極側となる。この結果、光半導体素子に流れるメッキ電流のパラメータを制御することによって、第１の電極と第２の電極との段差を吸収した、互いに段差のない第１の接続電極および第２の接続電極を形成することができる。その際、メッキ電流のパラメータを制御さえすればよいので、第１の接続電極および第２の接続電極の寸法に何ら制約はない。
したがって、本発明の一態様に係る光半導体素子の製造方法によれば、フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を、各接続電極の寸法に制約を受けることなく形成することができる。また、本発明の一態様に係る光半導体素子によれば、フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を備えた光半導体素子を実現することができる。
また、本発明の一態様に係る光半導体素子では、さらに、
上記開口部の表面積は、電気メッキによって互いに段差の無い上記第１の接続電極および第２の接続電極を形成できる表面積であることが好ましい。
上記の構成によれば、本発明の一態様に係る光半導体素子を製造する際、互いに段差のない第１の接続電極および第２の接続電極を確実に形成することができる。
また、本発明の一態様に係る光半導体素子では、さらに、
上記第１の半導体層における上記開口部に対応する位置には、溝が形成されていることが好ましい。
上記の構成によれば、溝のところで光半導体素子を割ることによって、第１の半導体層に欠陥を生じさせることなく、光半導体素子を所定の大きさに分割することができる。
また、本発明の一態様に係る光半導体素子では、さらに、
上記溝の表面積は、電気メッキによって互いに段差の無い上記第１の接続電極および第２の接続電極を形成できる表面積であることが好ましい。
上記の構成によれば、本発明の一態様に係る光半導体素子を製造する際、互いに段差のない第１の接続電極および第２の接続電極を確実に形成することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
パルス状のメッキ電流を流すことによって、光半導体素子を電気メッキすることが好ましい。
上記の構成によれば、メッキ電流の各種パラメータを制御することによって、第１の電極におけるメッキレートと、第２の電極におけるメッキレートとの比率を、効率よく制御することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形の周期が０．１〜１００秒の範囲内にあることが好ましい。
上記の構成によれば、第１の電極におけるメッキレートと、第２の電極におけるメッキレートとの比率を、効率よく制御することができる。その理由は次の通りである。光半導体基板にメッキ電流を印加すると、メッキ液抵抗の過渡的変化が３０秒以内に収束する。そのため、パルス波形が０．１〜１００秒の範囲内にあれば、パルス波形を可変させることの効果を得ることができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形のＤＵＴＹ比が８０％以上であることが好ましい。
上記の構成によれば、第１の電極におけるメッキレートと、第２の電極におけるメッキレートとの比率を、効率よく制御することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形の一周期ごとの電流の停止時間が２秒以下であることが好ましい。
上記の構成によれば、第１の電極におけるメッキレートと、第２の電極におけるメッキレートとの比率を、効率よく制御することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記カレントフィルムのシート抵抗が、１０〜１０００ｍΩ／□の範囲内にあることが好ましい。
上記の構成によれば、カレントフィルムのシート抵抗が、１０〜１０００ｍΩ／□の範囲内にある。ここで、光半導体基板における第１の半導体層のシート抵抗が１〜２０Ω／□の範囲内にある。したがって、第１の電極側においてメッキ電流が流れる経路の合成抵抗と、第２の電極側においてメッキ電流が流れる経路の合成抵抗との差を、第１の電極側における当該合成抵抗の１０％にすることができる。その結果、第１の電極におけるメッキレートと、第２の電極におけるメッキレートとの比率を、効率よく制御することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記カレントフィルムを形成する工程において形成された上記カレントフィルムの膜厚に応じて、上記接続電極を形成する工程における上記第１の電極と上記第２の電極とのメッキレート比が決まることが好ましい。
上記の構成によればカレントフィルムの膜厚を変化させることによって、メッキレート比を変化させることができる。したがって、カレントフィルムの膜厚を適当な値にすることによって、互いに段差のない第１の接続電極と第２の接続電極を形成することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記パルス波形のメッキ電流によってメッキされる表面における当該メッキ電流の電流密度が、臨界電流密度の下限値から上限値の範囲を満たす範囲であることが好ましい。
上記の構成によれば、正常な形状の第１の接続電極および第２の接続電極を形成することができる。また、この範囲において電流密度を変化させることによって、メッキレート比を変化させることができる。したがって、電流密度を適当な値にすることによって、互いに段差のない第１の接続電極と第２の接続電極を形成することができる。
また、本発明の一態様に係る光半導体素子の製造方法では、さらに、
上記光半導体素子を電気メッキする際に、金、銀、白金、銅、パラジウム、ニッケル、半田、およびこれらの合金から任意に選択される金属を用いることが好ましい。
上記の構成によれば、オーミック特性がより良好であり、かつフリップチップ実装に適した第１の接続電極および第２の接続電極を備えた光半導体素子を製造することができる。
本発明は、フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を、各接続電極の寸法に制約を受けることなく形成することができる光半導体素子の製造方法を提供する。また、本発明の一態様に係る光半導体素子によれば、フリップチップ実装に適した互いに段差の無い第１の接続電極および第２の接続電極を備えた光半導体素子を実現することができる。
本発明の一実施形態に係る光半導体素子の概略を示す断面図である。 本発明の一実施形態に係る光半導体素子の作製方法の概略を示す断面図である。 本発明の一実施形態に係る光半導体素子の製造方法において、電気メッキによりバンプを形成する際のメッキ電流回路の等価回路を示す図である。Ｒｃｆはカレントフィルムの抵抗値、Ｒ１は第１導電型半導体層の抵抗値、Ｒｏｐは開口部におけるカレントフィルムと第１導電型半導体層との接続抵抗、そして、Ｒｂａｔｈはメッキ液の抵抗値をそれぞれ示す。 ｎ極におけるメッキレートとｐ極におけるメッキレートとの比の、パルス周期依存性を示す図である。白抜きの丸が実測値を示す。波線は実測値をフィッティングした結果として得られた曲線である。実線は、直流のメッキ電流を用いた場合に得られるメッキレート比を示す。 直流電気メッキにより形成されたバンプの形状を示す断面図である。 本発明の一実施形態に係るメッキレート比の開口部の面積比依存性を示す図である。 本発明の一実施形態に係るメッキレート比の電流密度依存性を示す図である。 本発明の一実施形態に係るカレントフィルム３３のシート抵抗とメッキレート比との関係を測定した実験結果を示す図である。 本発明の一実施形態に係る光半導体素子の概略を示す断面図である。 本発明の別の一実施形態に係る光半導体素子の作製方法の概略を示す断面図である。
以下、本発明の実施の形態について、図１〜図８を参照して詳細に説明する。
〔実施形態１〕
（光半導体素子１０の構成）
本発明の一実施形態に係る光半導体素子１０について、図１を参照しながら説明する。
図１に、本発明の一実施形態にかかる光半導体素子１０の構成を示す概略図を示す。光半導体素子１０は、絶縁性透明基板１１の上面に第１導電型半導体層１２が形成されている。さらに、第１導電型半導体層１２の上面の一部には、第２導電型半導体層１３が形成されている。本実施形態においては、絶縁性透明基板１１としてサファイア基板１１を用いる。本実施形態においては、第１導電型半導体層１２はおよび第２導電型半導体層１３は、ｎ型およびｐ型の窒化ガリウム系化合物半導体からなるとして説明する。したがって、第１導電型半導体層１２はｎ型層１２であり、第２導電型半導体層１３はｐ型層１３である。本実施形態において、サファイア基板１１上に窒化ガリウム系化合物半導体からなるｎ型層およびｐ型層を形成した光半導体基板をｐ−ｎ接合ウェハと呼ぶ。
ｎ型層１２およびｐ型層１３の上面の一部には、ｎ型層１２の上面の一部に開口部２１を備えた絶縁性の保護膜１５が設けられている。さらに、ｎ型層１２において開口部２１に対応する領域には溝２２が形成されている（図１参照）。
ｎ型層１２の上面の一部およびｐ型層１３の上面の一部には、ｎ極電極（第１の電極）１４ａおよびｐ極電極（第２の電極）１４ｂが設けられている。ｎ極電極１４ａおよびｐ極電極１４ｂは同一の金属からなり、同一の厚みを有している。ｎ型層１２の上面にｐ型層１３が形成されているため、ｎ型層１２およびｐ型層１３の上面は段差を有している。したがって、ｎ極電極１４ａおよびｐ極電極１４ｂの上面も段差を有している。
ｎ極電極１４ａおよびｐ極電極１４ｂの上面を含む上記ｐ−ｎ接合ウェハの全面には、二層からなるカレントフィルム３３が設けられている。カレントフィルム３３は導電性を有しておりは、電気メッキによってバンプを形成する際に、メッキ電流を流すための導電層として働く。カレントフィルム３３は、下層カレントフィルム３１および上層カレントフィルム３２からなる。
カレントフィルム３３を介して、ｎ極電極１４ａおよびｐ極電極１４ｂの上には、ｎ極バンプ５２（第１の接続電極）およびｐ極バンプ５１（第２の接続電極）が電気メッキによって形成される。ｎ極バンプ５２およびｐ極バンプ５１は、それぞれ異なった厚みに形成されている。ｎ極バンプ５２の厚みはｐ極バンプ５１の厚みより厚く形成され、ｎ型層１２およびｐ型層１３の上面が有する段差を解消する。したがって、ｎ極バンプ５２およびｐ極バンプ５１の上面は同一の高さに形成される。
ｎ極バンプ５２およびｐ極バンプ５１の上面は同一の高さに形成されているので、本発明の一実施形態にかかる光半導体素子１０は好適にフリップチップ実装することが可能である。詳しくは後述するが、ｎ極バンプ５２およびｐ極バンプ５１の厚みは、ｎ極電極１４ａおよびｐ極電極１４ｂの面積には依存せずに制御することができる。したがって、光半導体素子１０において、ｎ極電極１４ａおよびｐ極電極１４ｂの上に形成されるｎ極バンプ５２およびｐ極バンプ５１の寸法を制約されることなく、半導体基板表面上の段差を吸収することができる。
なお、本実施形態においては、第１導電型半導体層としてｎ型層を用い、第２導電型半導体層としてｐ型層を用いているが、逆の構成とすることもできる。すなわち、第１導電型半導体層としてｐ型層を用い、第２導電型半導体層としてｎ型層を用いてもよい。
（光半導体素子１０の作製方法）
（１）カレントフィルムの形成
光半導体素子１０の作製方法について、図２を参照しながら説明する。光半導体素子１０の作製には、サファイア基板１１上に窒化ガリウム系化合物半導体からなるｎ型層およびｐ型層を形成した上記ｐ−ｎ接合ウェハを用いる。上記ｐ−ｎ接合ウェハのｐ型層１３を選択的にエッチングし、ｎ型層１２を露出させる。この工程では、従来と同様の公知の技術を用いればよい。なお、上記ｐ−ｎ接合ウェハ上には複数の光半導体素子１０を形成するが、図２においては、複数の光半導体素子１０のうちの１つを図示している。
露出したｎ型層１２の上面とエッチングされずに残されたｐ型層１３の上面とに、ニッケルと金とからなる積層構造のｎ極電極１４ａおよびｐ極電極１４ｂを形成する。ｎ極電極１４ａおよびｐ極電極１４ｂとして、ニッケルと金とからなる積層構造を用いることによって、ｎ型層１２とｎ極電極１４ａとの接触界面、および、ｐ型層１３とｐ極電極１４ｂと接触界面において良好なオーミック特性を得ることができる。Ｎｉ（ニッケル）とＡｕ（金）とからなる積層構造の形成には、スパッタリング法、真空蒸着法などの技術を用いることができる。電極形成など工程におけるパターニングには、例えばフォトリソグラフィー法を用いることができる。
ｎ極電極１４ａおよびｐ極電極１４ｂを形成した後、絶縁性の保護膜１５となるＳｉＯ２（酸化ケイ素）を、ｎ型層１２およびｐ型層１３の上面に形成する。保護膜１５を形成した後、ｎ極電極１４ａおよびｐ極電極１４ｂの一部、および、開口部２１からは保護膜１５を除去する。さらにｎ型層１２のみを選択的にエッチングし、開口部２１に対応した領域に溝２２を形成する。この状態を図２（ａ）に示す。
開口部２１および溝２２の形状は、光半導体素子１０を上面視した際に、開口部２１が光半導体素子１０の周囲を囲み、個々の光半導体素子１０を分離する形状に形成されていることがより好ましい。
開口部２１を備える保護膜１５と溝２２とを形成した後、メッキ電流を流すためのカレントフィルム３３を形成する。図２（ｂ）に示すように、カレントフィルム３３は下層カレントフィルム３１および上層カレントフィルム３２からなる。下層カレントフィルム３１を構成する材質としては、例えばＴｉＷが好適である。ＴｉＷを下層カレントフィルム３１として設けることによって、ｎ型層１２と上層カレントフィルム３２との間における原子の拡散を抑制することができる。同様に、ｎ極電極１４ａおよびｐ極電極１４ｂと上層カレントフィルム３２との間における原子の拡散を抑制することができる。ＴｉＷは、例えばスパッタリング法によって堆積することができる。
上層カレントフィルム３２を構成する材質は、バンプを形成するメッキ金属と同一の金属を用いる。上層カレントフィルム３２にバンプを形成するメッキ金属と同一の金属を用いることによって、カレントフィルムを介してのｎ極電極１４ａおよびｐ極電極１４ｂとバンプとの密着性が高まり、光半導体素子１０の耐久性も高まる。本実施形態において、バンプを構成する材質としてＡｕを用いるため、上層カレントフィルム３２を構成する材質にもＡｕを用いる。上層カレントフィルム３２は、例えばスパッタリング法によって堆積することができる。
カレントフィルム３３を形成したとき、保護膜１５、ｎ極電極１４ａおよびｐ極電極１４ｂが形成されている領域においては、カレントフィルム３３とｎ型層１２とは直接接触しない（図２（ｂ）参照）。一方、開口部２１が設けられていることによって、カレントフィルム３３は、開口部２１および溝２２の内側にも形成される。開口部２１および溝２２の内側にまでカレントフィルム３３が形成されることによって、カレントフィルム３３とｎ型層１２とが直接接触し、電気的に導通する状態になる。詳しくは後述するが、開口部２１においてカレントフィルム３３とｎ型層１２とが導通していることによって、電気メッキによってｎ極電極１４ａおよびｐ極電極１４ｂの上に、厚みの異なるバンプを形成することが可能となる。
カレントフィルム３３を形成した素子上に、フォトレジスト４１を例えばスピンコート法により塗布する（図２（ｃ）参照）。その後、フォトリソグラフィー法を用いて、ｎ極電極１４ａおよびｐ極電極１４ｂに対応した位置に、フォトレジスト４１の開口部であるバンプ形成パターン４２を形成する（図２（ｄ）参照）。
（２）電気メッキによるバンプ形成
バンプ形成パターン４２を形成した後に、電気メッキによりｎ極バンプ５２およびｐ極バンプ５１を形成する。光半導体素子１０の作製において、ｐ−ｎ接合ウェハを用いている。上記ｐ−ｎ接合ウェハの上面に形成されるカレントフィルム３３は、光半導体素子１０が作製される領域のみではなく、上記ｐ−ｎ接合ウェハの外周部にまで形成される。外部電源の陰極３０を上記ｐ−ｎ接合ウェハの外周部のカレントフィルム３３に接続することにより、カレントフィルム３３が電気メッキにおける一方の電極とする。
メッキする金属と同一の材質、または、適当な材質からなる陽極板８１に、外部電源の陽極８０を接続することによって、電気メッキにおけるもう一方の電極とする。本実施形態では、陽極板８１としてＰｔ（白金）の板を用いている。
陰極３０が接続された上記ｐ−ｎ接合ウェハおよび陽極８０が接続された陽極板８１をメッキ液に浸漬し、外部電源よりメッキ電流を流す。本実施形態では、金からなるバンプを形成するため、金メッキ液を用いる。メッキ液の温度およびメッキ液が含む金属イオン濃度などの物理条件は、電気メッキの最中に変動しないように管理されている。
電気メッキにより形成される膜のメッキレートは、メッキされる領域に流れるメッキ電流の電流値（より正確には電流密度）に依存する。ここで、ｎ極電極１４ａおよびｐ極電極１４ｂに流れる電流値の大小関係について説明する。
陰極３０から開口部２１までの電流経路は、ｎ極電極１４ａとｐ極電極１４ｂとにとって共通である。したがって、ｎ極電極１４ａおよびｐ極電極１４ｂに流れる電流値は、開口部２１からｎ極電極１４ａまでの電流経路および開口部２１からｐ極電極１４ｂまでの電流経路に依存する。
開口部２１とｎ極電極１４ａとの間に形成される電流経路を考えるとき、開口部２１および溝２２を介して、カレントフィルム３３およびｎ型層１２は導通している。加えて、ｎ型層１２の上面とｎ極電極１４ａとも導通している。したがって、陰極３０とｎ極電極１４ａとの間の電流回路は、カレントフィルム３３とｎ型層１２とからなる並列回路である（図３参照）。
一方、ｐ極電極１４ｂとｎ型層１２との間には、ｐ型層１３が存在している（図１参照）。ｎ型層１２とｐ型層１３との接触界面にはｐ−ｎ接合層が形成されている。電気メッキに際してｎ極電極１４ａおよびｐ極電極１４ｂの間に生じる電位差は、上記ｐ−ｎ接合層の障壁高さと比較して十分に小さい。したがって、ｐ型層１３を介してｎ型層１２とｐ極電極１４ｂとは導通しない。したがって、開口部２１とｐ極電極１４ｂとの間に形成される電流経路はカレントフィルム３３のみによる直列回路となる（図３参照）。
カレントフィルム３３のみによる直列回路の抵抗値と、カレントフィルム３３とｎ型層１２とからなる並列回路の抵抗値との大小関係を比較した場合、カレントフィルム３３とｎ型層１２とからなる並列回路の抵抗値の方が小さくなる。よって、開口部２１からｎ極電極１４ａまでの抵抗値は開口部２１からｐ極電極１４ｂまでの抵抗値より小さくなる。したがって、陰極３０とｎ極電極１４ａとの間の抵抗値は、陰極３０とｐ極電極１４ｂとの間の抵抗値より小さくなる。
抵抗値と電流値とは反比例の関係にあるから、ｎ極電極１４ａとメッキ液との間には、ｐ極電極１４ｂとメッキ液との間より大きなメッキ電流が流れる。この結果、ｎ極電極１４ａ上には、ｐ極バンプ５１より厚みが厚いｎ極バンプ５２が形成さる（図２（ｅ）参照）。
ｐ極バンプ５１およびｎ極バンプ５２の厚みは、ｎ型層１２の上面にｐ型層１３が形成されていることに起因する段差を解消するように形成される。その結果、ｐ極バンプ５１とｎ極バンプ５２との上面は同一の高さに形成される。ｎ極バンプ５１およびｐ極バンプ５２の厚みの制御方法については後述する。
本実施形態においては、ｎ極バンプ５２およびｐ極バンプ５１の材質としてＡｕを用いた。しかし、Ａｕ以外の材質としてＡｇ（銀）、Ｐｔ（白金）、Ｃｕ（銅）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、半田、および、これらからなる合金をｎ極バンプ５２およびｐ極バンプ５１の材質として任意に用いることもできる。ｎ極バンプ５２およびｐ極バンプ５１を構成する材質と上層カレントフィルム３２を構成する材質とは同一であることがより好ましい。したがって、Ａｇ、Ｐｔ、Ｃｕ、Ｐｄ、Ｎｉ、半田、および、これらからなる合金を上層カレントフィルム３２の材質として用いることもできる。
ｎ極バンプ５２およびｐ極バンプ５１の材質としてＡｕ、Ａｇ、Ｐｔ、Ｃｕ、Ｐｄ、Ｎｉ、半田、および、これらからなる合金を用いることによって、光半導体素子１０をフリップチップ実装した際に、良好なオーミック特性を得ることができる。
ｎ極バンプ５２およびｐ極バンプ５１を形成したのち、有機溶剤を用いてフォトレジスト４１を除去する（図２（ｆ）参照）。その結果、ｐ極電極１４ｂ上にはカレントフィルム３３を介してｐ極バンプ５１が形成され、ｎ極電極１４ａ上にはカレントフィルム３３を介してｎ極バンプ５２が形成される。
その後、図２（ｆ）の状態である素子からカレントフィルム３３を除去することによって、図２（ｇ）に示すように光半導体素子１０が完成する。カレントフィルム３３を除去するためには、図２（ｆ）の状態である素子を、下層カレントフィルム３１および上層カレントフィルム３２を構成する金属をエッチング可能なエッチング液に浸漬すればよい。
最後に、上記ｐ−ｎ接合ウェハを分割することによって、個々の光半導体素子１０を上記ｐ−ｎ接合ウェハより切り出す。光半導体素子１０が溝２２を備えていることによって、上記ｐ−ｎ接合ウェハを所定の大きさに分割する際に、ｎ型層１２に欠陥を生成することなく分割することを可能にする。
以上の作製方法によって、ｐ極バンプ５１とｎ極バンプ５２との上面が同一の高さに形成された、フリップチップ実装に好適な光半導体素子１０を提供できる。ｐ極バンプ５１およびｎ極バンプ５２の厚みは、ｐ極電極１４ｂおよびｎ極電極１４ａに流れるメッキ電流の電流値によって制御する。したがって、本発明の一実施形態に係る光半導体素子の製造方法において、ｐ極バンプ５１およびｎ極バンプ５２の寸法は制約されない。
（バンプの厚み制御方法）
ｐ極バンプ５１およびｎ極バンプ５２の厚みを制御する方法について、図１〜７を参照しながら説明する。
（１）メッキ電流回路
光半導体素子１０の作製において、ｐ−ｎ接合ウェハを用いている。陰極３０が接続された上記ｐ−ｎ接合ウェハおよび陽極８０が接続された陽極板８１をメッキ液に浸漬し、外部電源よりメッキ電流を流すことによって電気メッキする。この時の、メッキ電流回路の等価回路を図３に示す。
上記ｐ−ｎ接合ウェハに設けられたカレントフィルム３３と陰極３０とは、実際は一箇所で接続されている。しかし、カレントフィルム３３は上記ｐ−ｎ接合ウェハの全領域に設けられているため、１組のｎ極電極１４ａおよびｐ極電極１４ｂに着目した場合、ｎ極電極１４ａおよびｐ極電極１４ｂと陰極３０との電流経路は無数に存在する。本実施形態では、説明を簡単にするために、図２に示す断面図に対応する形で図３を図示した。図２（ｄ）の状態の素子において、ｎ極電極１４ａおよびｐ極電極１４ｂからカレントフィルム３３の左右両端へメッキ電流は流れる。このことを示すために、図３において２つの陰極３０が開口部２１の外側に描いてある。
陽極８０と陽極板８１とについても、実際は一箇所で接続されている。しかし、陰極３０と対応させる形とするために、陽極８０も陽極板８１の両端に存在するように図示している（図３参照）。
陰極３０は、上記ｐ−ｎ接合ウェハの外周部においてカレントフィルム３３に接続されている。上記ｐ−ｎ接合ウェハには、複数の光半導体素子１０が作製できるようにパターンが配置されている。したがって、上記ｐ−ｎ接合ウェハには、複数の開口部２１および溝２２が設けられており、それぞれの開口部２１および溝２２においてカレントフィルム３３とｎ型層１２とは導通している。したがって、陰極３０から開口部２１までの電流経路はカレントフィルム３３およびｎ型層１２からなる。しかし、説明を簡略化するために、陰極３０から開口部２１までの電流経路は省略し、抵抗成分はないものとして図３に示している。なお、溝２２も説明の簡略化のため図３には図示していない。
ｎ極電極１４ａおよびｐ極電極１４ｂと陽極板８１とは、メッキ液を介して導通している。図３において、メッキ液の抵抗値はＲｂａｔｈである。
図３に示す２つの開口部２１は、図２（ｄ）における２つの開口部２１に対応している。図２（ｄ）において、２つの開口部２１および溝２２の間にはカレントフィルム３３が設けられており、カレントフィルム３３の途中にｎ極電極１４ａおよびｐ極電極１４ｂが存在する。すなわち、２つの開口部２１および溝２２とｎ極電極１４ａとｐ極電極１４ｂとは、それぞれカレントフィルム３３を介して導通している。図３における１４ａおよび１４ｂは、ｎ極電極１４ａおよびｐ極電極１４ｂを示し、Ｒｃｆがカレントフィルム３３の抵抗値を表す。
メッキ電流はカレントフィルム３３を流れると同時に、開口部２１および溝２２を介してｎ型層１２にも流れる。開口部２１においてカレントフィルム３３およびｎ型層１２が接触する界面には、接続抵抗Ｒｏｐが存在する。開口部２１および溝２２の表面積が大きいほど、カレントフィルム３３およびｎ型層１２の接触面積が増えるためＲｏｐは減少する。図３において、Ｒ１がｎ型層１２の抵抗値である。メッキ電流がカレントフィルム３３およびｎ型層１２を流れることによって、ｎ極電極１４ａと開口部２１との間には並列回路が形成される（図３参照）。一方、ｐ極電極１４ｂと開口部２１とはカレントフィルム３３のみを介して導通している。
ｎ極電極１４ａと開口部２１との間にはＲｃｆとＲ１とＲｏｐとからなる並列回路が形成され、ｐ極電極１４ｂと開口部２１との間には、Ｒｃｆのみからなる直列回路が形成される。したがって、ｎ極電極１４ａと開口部２１との間の抵抗値は、ｐ極電極１４ｂと開口部２１との間の抵抗値より小さい。
ｎ極電極１４ａにはｐ極電極１４ｂよりも大きなメッキ電流が流れることになり、その結果、ｎ極電極１４ａにおけるメッキレートは、ｐ極電極１４ｂにおけるメッキレートよりも高くなる。その結果、ｎ極バンプ５２の厚みはｐ極バンプ５１の厚みよりも厚くなる。本実施形態において、ｎ極電極１４ａにおけるメッキレートとｐ極電極１４ｂにおけるメッキレートとの比をメッキレート比と呼ぶ。
（２）メッキレート比の制御
ｎ極電極１４ａと開口部２１との間の抵抗値と、ｐ極電極１４ｂと開口部２１との間の抵抗値とに差を付けることによって、ｎ極電極１４ａおよびｐ極電極１４ｂに流れるメッキ電流に差を付ける。このように、ｎ極電極１４ａと開口部２１との間の抵抗値と、ｐ極電極１４ｂと開口部２１との間の抵抗値とを制御することによって、ｎ極電極１４ａおよびｐ極電極１４ｂにおけるメッキレートを制御することができる。ｎ極電極１４ａと開口部２１との間の抵抗値およびｐ極電極１４ｂと開口部２１との間の抵抗値における抵抗値の差は、ｎ極電極１４ａと開口部２１との間の抵抗値の１０％程度であることがより好ましい。その結果、ｎ極電極１４ａにおけるメッキレートと、ｐ極電極１４ｂにおけるメッキレートとの比率を、効率よく制御することができる。
光半導体素子１０の作製に用いるｐ−ｎ接合ウェハにおけるｎ型層１２のシート抵抗は、１〜２０Ω／□である。したがって、カレントフィルム３３のシート抵抗は１０ｍΩ／□〜１０００ｍΩ／□の範囲内であることが好ましく、さらには、５０ｍΩ／□から２００ｍΩ／□であることがより好ましい。カレントフィルム３３のシート抵抗は、カレントフィルム３３の膜厚に依存する。当該膜厚を厚くするとシート抵抗が小さくなり、当該膜厚を薄くするとシート抵抗が大きくなる。
このように、カレントフィルム３３の膜厚をパラメータとしてカレントフィルム３３のシート抵抗を制御することができる。カレントフィルム３３のシート抵抗を上記の範囲に設定することによって、ｎ極電極１４ａと開口部２１との間の抵抗値およびｐ極電極１４ｂと開口部２１との間の抵抗値における抵抗値の差を１０％程度に設定することができる。
カレントフィルム３３のシート抵抗が小さい場合、メッキ電流の多くがカレントフィルム３３を流れる。よって、ｎ極電極１４ａとｐ極電極１４ｂとを流れるそれぞれのメッキ電流の差が小さくなり、メッキレート比は１に近い値になる。カレントフィルム３３のシート抵抗が大きい場合、ｎ型層１２を流れるメッキ電流が増加し、ｎ極電極１４ａとｐ極電極１４ｂとを流れるそれぞれのメッキ電流の差が大きくなる。よって、メッキレート比は１より大きな値となる。このように、カレントフィルム３３の膜厚を変換させることによって、メッキレート比を変化させることができる。したがって、カレントフィルム３３の膜厚を適当な値にすることによって、互いに段差のないｐ極バンプ５１およびｎ極バンプ５２を形成することができる。
ｎ極電極１４ａと開口部２１との間の抵抗値と、ｐ極電極１４ｂと開口部２１との間の抵抗値とに差を付ける別の方法として、カレントフィルム３３およびｎ型層１２の接続抵抗であるＲｏｐを変化させてもよい。ＲｃｆおよびＲ１が同一の場合でも、Ｒｏｐが大きいければｎ極電極１４ａと開口部２１との間の抵抗値は大きくなる。逆に、Ｒｏｐが小さければｎ極電極１４ａと開口部２１との間の抵抗値も小さくなる。その一方、Ｒｏｐを変化させてもｐ極電極１４ｂと開口部２１との間の抵抗値は変化しない。Ｒｏｐは、開口部２１および溝２２の表面積に依存しているので、当該表面積を変化させることによって、ｎ極電極１４ａと開口部２１との間の抵抗値およびｐ極電極１４ｂと開口部２１との間の抵抗値の比を変化させることができる。言い換えれば、開口部２１のパターン寸法を任意の大きさに設計することによって、メッキレート比を制御することができる（図６参照）。図６の開口部の面積比とは、ｎ型層１２が形成されている領域の面積に対して、開口部２１の表面積が占める割合である。
以上のように、開口部２１の表面積は、電気メッキによって互いに段差の無いｐ極バンプ５１およびｎ極バンプ５２を形成できる表面積であることが好ましい。この構成によれば、光半導体素子１を製造する際、互いに段差のないｐ極バンプ５１およびｎ極バンプ５２を確実に形成することができる。
また、溝２２の表面積は、電気メッキによって互いに段差の無いｐ極バンプ５１およびｎ極バンプ５２を形成できる表面積であることが好ましい。この構成によれば、光半導体素子１を製造する際、互いに段差のないｐ極バンプ５１およびｎ極バンプ５２を確実に形成することができる。
ｎ極電極１４ａおよびｐ極電極１４ｂに流れるメッキ電流を制御することによって、ｎ極バンプ５２およびｐ極バンプ５１におけるメッキレート比を変化させることができることはこれまでに述べた。しかし、ｎ型層１２およびｐ型層１３の段差を解消し、ｎ極バンプ５２およびｐ極バンプ５１の上面を同一の高さにするためには、より精密なメッキレート比の制御が求められる。
より精密にメッキレート比を制御するために、本願の一実施形態に係る光半導体素子の製造方法では、メッキ電流の駆動波形をパルス波形とする。パルス波形のパルス周期を変化させることによって、メッキレート比を制御することが可能である。
ｎ極電極１４ａおよびｐ極電極１４ｂの上面における段差をＤとし、所望するｐ極バンプ５１の高さをＨとする。ｎ極電極１４ａにおけるメッキレートのｐ極電極１４ｂにおけるメッキレートに対する比をメッキレート比をＲとする。この時、ｐ極バンプ５１およびｎ極バンプ５２の上面が同一の高さに形成されるために必要なメッキレート比Ｒは次式で表される。
Ｒ＝（Ｈ＋Ｄ）／Ｈ
メッキレート比のパルス周期依存性は、例えば図４に示す図のようにあらかじめ測定しておけばよい。あらかじめ測定しておいたメッキレート比のパルス周期依存性を用いて、光半導体素子１０のバンプ形成に際して求められるＲに対応するメッキ電流のパルス周期を選定する。このように選定したパルス周期を用いてバンプ形成を行うことで、ｐ極バンプ５１およびｎ極バンプ５２の上面が同一の高さに形成された光半導体素子１０を得ることができる。
メッキ電流の駆動波形をパルス波形にすることによって、メッキレート比の精密制御が可能になることに加えて、形成されるバンプが焼けメッキと呼ばれる異常なメッキ状態となることを防ぐことができる。図５に、ｐ極バンプ５１およびｎ極バンプ１５２を示す。ｐ極バンプ５１は正常に形成されたバンプを示し、ｎ極バンプ１５２は焼けメッキと呼ばれる状態になったバンプの例を示している。焼けメッキは、大電流のメッキ電流を長時間流すことによって形成されたメッキに生じやすい異常である。本実施形態に係る光半導体素子の製造方法において、ｎ極電極１４ａにはｐ極電極１４ｂよりも大きな電流が流れる。ｎ極電極１４ａに大きなメッキ電流が流れる状態において、駆動波形を直流波形とした場合、形成されるバンプが焼けメッキとなる可能性がある。メッキ電流の駆動波形をパルス波形にすることによって、この可能性を排除できる。
（３）パルス周期
本発明の一実施形態に係る光半導体素子の製造方法において、メッキ電流の駆動波形はパルス波形であり、パルス周期は０．１秒から１００秒の範囲であることがより好ましい。図４に示すメッキレート比のパルス周期依存性から分かるように、パルス周期が０．１秒から１００秒の範囲においてメッキレート比は、パルス周期に大きな依存性を示す。よって、メッキ電流のパルス周期を０．１秒〜１００秒の範囲内に設定することによって、所望のメッキレート比を得ることができる。
メッキ電流の印加直後は、ｎ極電極１４ａおよびｐ極電極１４ｂの表面に電気二重層が形成される。メッキ電流の印加直後より電気二重層にはメッキ電流（非ファラデー電流）が充電される過渡状態になり、約３０秒後にはメッキ電流の電流値は一定の値に収束する。このメッキ状態の過渡状態を利用することによって、本発明の一実施形態に係る光半導体素子の製造方法においてはメッキレート比を制御する。メッキ電流をパルス波形とすることによって、メッキ電流の過渡状態を繰り返し利用することができる。したがって、確実にメッキレート比を制御することができる。
（４）ＤＵＴＹ比
本発明の一実施形態に係る光半導体素子の製造方法において、パルス周期におけるＤＵＴＹ比が８０％以上、または、パルス周期におけるメッキ電流の停止時間が２秒以下であることがより好ましい。光半導体素子を製造するにあたって、スループットの観点より、電気メッキによるバンプ形成に要する時間（メッキ時間とする）は短い方が好ましい。メッキ時間を短縮するという観点では、直流波形を用いた電気メッキ（直流メッキとする）が好ましいが、メッキレート比を制御することができない。さらには、メッキ電流が定常的に流れることに起因して焼けメッキとなる可能性がある。電気メッキにパルス波形のメッキ電流を用いて、パルス波形におけるＤＵＴＹ比を８０％以上に設定することによって、メッキレート比の制御が可能なことに加えて、メッキ時間の増加を直流メッキの場合に対して２０％以内に抑えることができる。スループットを高めるためには、ＤＵＴＹ比を高めることが望ましいが、１００％に近い値に設定することによって焼けメッキが生じる可能性が高まる。ＤＵＴＹ比の上限値は１００％より小さい値で、かつ、焼けメッキが生じる可能性を排除できる値である。
また、パルス波形の一周期におけるメッキ電流の停止時間が２秒以下とすることによって、メッキレート比の制御を可能としスループットの低下を最小限に抑えたうえで、焼けメッキの形成を防ぐことができる。メッキ電流の停止時間の下限値は０秒より大きな値で、かつ、焼けメッキが生じる可能性を排除できる値である。
（５）メッキ電流密度
本発明の一実施形態に係る光半導体素子の製造方法において、パルス波形を有するメッキ電流の電流密度を可変することによって、メッキレート比が変化する。言い換えると、メッキレート比を制御するためのパラメータとして、メッキ電流の電流密度を用いることができる。
良好なメッキを生成できる電流密度の範囲は、電気メッキに用いるメッキ液の種類、および、メッキ液のｐＨ、温度、攪拌の有無に代表されるメッキ浴条件に依存し変化する。しかしながら、電流密度を変化させることによって、メッキレート比を制御する場合は、電流密度が臨界電流密度の下限値から上限値までの範囲を満たす範囲であればよい。言い換えると、電流密度の範囲が、臨界電流密度の下限値から上限値までの範囲以内であればよい。
臨界電流密度とは、電気メッキによって被膜を生成する際に、正常な被膜を生成する電流密度の上限および下限のことを言う。電気メッキした際の電流密度が臨界電流密度の加減を下回ると光沢メッキが発生し、一方、上回ると焼けメッキ（表面の変色、色ムラ）が発生する。いずれも好ましくないので、さける必要がある。
電気メッキした際の電流密度が臨界電密度の下限値より大きいことによって、被メッキ面であるｎ極電極１４ａおよびｐ極電極１４ｂにメッキを正常に生成することができる。また、電流密度が臨界電流密度の上限値より小さいことによって、焼けメッキと呼ばれる異常なメッキ状態の生成を防止することができる。これらにより、正常な形状のｐ極バンプ５１およびｎ極バンプ５２を形成することができる。また、臨界電流密度の下限値から上限値までの範囲において電流密度を適当な値にすることによって、互いに段差のないｐ極バンプ５１およびｎ極バンプ５２を形成することができる。
〔実施例１〕
本発明の一実施形態に係る光半導体素子１０の製造方法における、メッキレート比のパルス周期依存性の測定結果を図４に示す。光半導体素子１０の作製方法は、図２に示した作製方法に準じている。図２（ａ）〜（ｄ）までの工程を経たのち、電気メッキによるバンプ形成を行った（図２（ｅ）参照）。そのバンプ形成の際に、パルス波形であるメッキ電流のパルス周波数を０．１秒から１０００秒までの範囲で変化させ、ｎ極バンプ５２の厚みとｐ極バンプ５１の厚みとの比をメッキレート比として図４に示した。
図４において実測値を白抜きの丸で示した。波線は、実測値をフィッティングした結果として得られた曲線である。直流メッキによって得られたメッキレート比を、実線で図示している。
図４の結果から明らかなように、メッキ電流のパルス周期が０．１秒から１００秒の範囲において、メッキレート比が約１．００から約１．２５まで大きく変化している。したがって、メッキ電流のパルス周期を０．１秒から１００秒の範囲から選択することにより、適切なメッキレート比を得ることができる。
メッキ電流のパルス周期を決定するためには、まず、ｎ極電極１４ａとｐ極電教１４ｂとの段差および形成したいｐ極バンプ５１の厚みより必要とされるメッキレート比を決定する。その後、上記必要とされるメッキレート比に対応するパルス周期を図４から読み取ればよい。
〔実施例２〕
本発明の一実施形態に係る半導体素子１０の製造方法において、開口部２１の面積比率とメッキレート比との関係を測定した実験結果を、図６に示す。本実施例におけるメッキ条件は以下の通りである。
・メッキ液：ＥＥＪＡ製ノンシアンタイプ金メッキ液
・メッキ浴温度：５２℃
・メッキ電流密度：直流６ｍＡ／ｃｍ２
・被メッキ物：光半導体素子作成用ウェハー（６インチ）
上記の条件下で、開口部２１のないウエハ（開口比率０％）と開口部２１を形成したウエハ（開口比率６％）とを用いて、電気メッキを行った。この結果、図６に示すように、開口部２１の面積比率が０％（開口比率０％）の場合はメッキレート比が約１．００になり、開口部２１の面積比率が６％（開口比率６％）の場合はメッキレート比が約１．３０になる結果を得た。このように、開口部２１の面積比率を変えることによって、メッキレート比を制御できることが明らかになった。
〔実施例３〕
本発明の一実施形態に係る光半導体素子１０の製造方法において、メッキレート比の電流密度依存性を測定した結果を図７に示す。本実施例におけるメッキ条件は、以下の通りである。
・メッキ液：ＥＥＪＡ製ノンシアンタイプ金メッキ液
・メッキ浴温度：５２℃
・パルス周期：１秒
・ＤＵＴＹ比：８０％
・被メッキ物：光半導体素子作成用ウェハー（６インチ）
・メッキ電流：３．５ｍＡ／ｃｍ２から１１ｍＡ／ｃｍ２の範囲で可変
上記メッキ条件における臨界電流密度の範囲は、２ｍＡ／ｃｍ２から８ｍＡ／ｃｍ２である。メッキ電流の電流密度を、３．５ｍＡ／ｃｍ２から１１ｍＡ／ｃｍ２の範囲で変化させ電気メッキを行った。臨界電流密度の範囲を超える条件でも電気メッキを行ったのは、形成されるバンプに対する電流密度の影響を確認するためである。実験の結果、得られたメッキレート比はおよそ１．４５から１．１０の範囲で変化し、メッキレート比と電流密度との間には明確な負の相関関係があった（図７）。また、臨界電流密度の範囲内において、メッキ電流の電流密度を変化させることによって、所望のメッキレート比を得ることができることが明らかになった。
〔実施例４〕
本発明の一実施形態に係る半導体素子１０の製造方法において、カレントフィルム３３のシート抵抗とメッキレート比との関係を測定した実験結果を、図８に示す。本実施例におけるメッキ条件は以下の通りである。
・メッキ液：ＥＥＪＡ製ノンシアンタイプ金メッキ液
・メッキ浴温度：５０℃
・メッキ電流密度：直流６ｍＡ／ｃｍ２
・被メッキ物：光半導体素子作成用ウェハー（６インチ）
上記の条件下で、カレントフィルム３３のシート抵抗の値を様々に変えて、メッキレート比を測定した。シート抵抗の値を変える際には、カレントフィルム３３の膜厚を変えた。実験の結果、シート抵抗が１０ｍΩ／□以上の場合、シート抵抗が高ければ高いほどメッキレート比もより高くなる結果を得た。すなわち、シート抵抗とメッキレート比とには正の相関関係が見いだされた。このように、カレントフィルム３３のシート抵抗を変えることによって、メッキレート比を制御できることが明らかになった。なお、シート抵抗が２００ｍΩ／□以上の場合は、ｎ極に焼けメッキが発生する結果となった。
〔実施形態２〕
本発明の一実施形態に係る光半導体素子６０について図９および１０を参照して説明する。なお、実施形態１と同様の部材については同一の部材番号を付し、その説明を省略する。
（光半導体素子６０）
光半導体素子６０は実施形態１に係る光半導体素子１０の変形例である。光半導体素子１０と光半導体素子６０を比較して異なる点は、光半導体素子６０が備えるｎ型層６２（第１導電型半導体層）および光半導体素子１０が備えるｎ型層１２の形状である（図９参照）。光半導体素子６０が備えるｎ型層６２は、保護膜１５が備える開口部２１に対応する領域において特別な構造をもたない。すなわち、開口部２１に対応する領域において、ｎ型層６２の上面は平面である。
ｎ型層の形状以外の構成は、光半導体素子１０および光半導体素子６０において共通である。
ｎ極バンプ５２の厚みはｐ極バンプ５１の厚みより厚く形成され、ｎ型層１２およびｐ型層１３の上面が有する段差を解消する。ｎ極バンプ５２およびｐ極バンプ５１の上面は同一の高さに形成されているので、本発明の一実施形態にかかる光半導体素子６０は好適にフリップチップ実装することが可能である。
（光半導体素子６０の作製方法）
光半導体素子６０の作製方法について、図１０を参照しながら説明する。作製方法に関しても、光半導体素子６０と光半導体素子１０とは同様である。
サファイア基板１１上にｎ型層６２およびｐ型層１３が堆積されているｐ−ｎ接合ウェハより、ｐ型層１３の一部を残してｎ型層６２を選択的にエッチングする。ｎ型層６２およびｐ型層１３の上面にｎ極電極１４ａおよびｐ極電極１４ｂを形成し、ｎ型層６２の上面の一部に開口部２１を備える保護膜１５を形成する（図１０（ａ）参照）。このとき、ｎ型層６２は溝を備えておらず、ｎ型層６２の上面は平面である。
次に、下層カレントフィルム３１および上層カレントフィルム３２を順次形成し、カレントフィルム３３とする（図１０（ｂ））。
カレントフィルム３３を形成した後、順次以下の工程を行う。フォトレジスト４１を塗布する（図１０（ｃ）参照）。フォトリソグラフィー法によりバンプ形成パターン４２を形成する（図１０（ｄ））。パルス波形の駆動電流を用いた電気メッキによりｐ極バンプ５１およびｎ極バンプ５２を形成する（図１０（ｅ）参照）。有機溶剤を用いてフォトレジスト４１を除去する（図１０（ｆ）参照）。不要な部分のカレントフィルム３３をエッチングし除去する（図１０（ｇ）参照）。以上の工程によって光半導体素子６０が完成する。
カレントフィルム３３を形成した際に、ｎ型層６２の上面は平面であっても開口部２１を介してカレントフィルム３３とｎ型層６２とは接触し導通する。したがって、開口部２１からｎ極電極１４ａまでの電流経路は、カレントフィルム３３とｎ型層６２とから構成される並列回路となる。一方、開口部２１からｐ極電極１４ｂまでの電流経路は、カレントフィルム３３のみとなる。
したがって、開口部２１からｎ極電極１４ａまでの抵抗値は開口部２１からｐ極電極１４ｂまでの抵抗値より小さくなる。ｎ極電極１４ａにはｐ極電極１４ｂより大きなメッキ電流が流れために、ｎ極電極１４ａにおけるメッキレートはｐ極電極１４ｂにおけるメッキレートより高くなる。
電気メッキの駆動波形にパルス波形を用いて、パルス周期を変化させることによって、ｎ極電極１４ａにおけるメッキレートとｐ極電極１４ｂにおけるメッキレートとのメッキレート比を制御することができる。したがって、光半導体素子６０はｎ極バンプ５２およびｐ極バンプ５１の寸法を制約されることなく、半導体基板表面上の段差を吸収することができ、フリップチップ実装に適した光半導体素子となる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、発光ダイオード（ＬＥＤ）などの光半導体素子として、幅広く利用できる。また、このような光半導体素子を製造する方法としても利用できる。
１０ 光半導体素子
１１ サファイア基板（絶縁性透明基板）
１２ ｎ型層（第１導電型半導体層）
１３ ｐ型層（第２導電型半導体層）
１４ａ ｎ極電極（第１の電極）
１４ｂ ｐ極電極（第２の電極）
１５ 保護膜
２１ 開口部
２２ 溝
３０ 陰極
３１ 下層カレントフィルム
３２ 上層カレントフィルム
３３ カレントフィルム
４１ フォトレジスト
４２ バンプ形成パターン
５１ ｐ極バンプ（第２の接続電極）
５２ ｎ極バンプ（第１の接続電極）
６０ 光半導体素子
６２ ｎ型層（第１導電型半導体層）
８０ 陽極
８１ 陽極板
１５２ ｎ極バンプ

Claims (13)

  1. 第１の導電型の半導体からなる第１の半導体層と、
    第２の導電型の半導体からなり、上記第１の半導体層の上面の一部に形成された第２の半導体層と、
    上記第１の半導体層の上面における他の一部に形成された第１の電極と、
    上記第２の半導体層の上面に形成され、上記第１の電極の上面よりも高い位置にある上面を有する第２の電極と、
    上記第１の電極の上面に形成された第１の接続電極と、
    上記第２の電極の上面に形成された第２の接続電極と、
    上記第１の半導体層の表面と上記第２の半導体層の表面とを覆う絶縁性の保護膜であって、上記第１の半導体層の表面の一部を露出させる開口部を有する保護膜とを備えていることを特徴とする光半導体素子。
  2. 上記開口部の表面積は、電気メッキによって互いに段差の無い上記第１の接続電極および第２の接続電極を形成できる表面積であることを特徴とする請求項１に記載の光半導体素子。
  3. 上記第１の半導体層における上記開口部に対応する位置には、溝が形成されていることを特徴とする請求項１に記載の光半導体素子。
  4. 上記溝の表面積は、電気メッキによって互いに段差の無い上記第１の接続電極および第２の接続電極を形成できる表面積であることを特徴とする請求項３に記載の光半導体素子。
  5. 基板と、当該基板の上面に形成された、第１の導電型の半導体からなる第１の半導体層と、第２の導電型の半導体からなり、上記第１の半導体層の上面の一部に形成された第２の半導体層と、上記第１の半導体層の上面における他の一部に形成された第１の電極と、上記第２の半導体層の上面に形成され、上記第１の電極の上面よりも高い位置にある上面を有する第２の電極と、上記第１の半導体層の表面と上記第２の半導体層の表面とを覆う絶縁性の保護膜であって、上記第１の半導体層の表面の一部を露出させる開口部を有する保護膜とを備えている光半導体基板の上面の全面に、導電性のカレントフィルムを形成する工程と、
    上記カレントフィルムを形成した後、上記光半導体基板を電気メッキすることによって、上記第１の電極の上面に第１の接続電極を形成し、かつ、上記第２の電極の上面に第２の接続電極を形成する工程とを備えていることを特徴とする光半導体素子の製造方法。
  6. パルス波形のメッキ電流を流すことによって、光半導体素子を電気メッキすることを特徴とする請求項５に記載の光半導体素子の製造方法。
  7. 上記パルス波形の周期が０．１〜１００秒の範囲内にあることを特徴とする請求項６に記載の光半導体素子の製造方法。
  8. 上記パルス波形のＤＵＴＹ比が８０％以上であることを特徴とする請求項６に記載の光半導体素子の製造方法。
  9. 上記パルス波形の一周期ごとの電流の停止時間が２秒以下であることを特徴とする請求項６に記載の光半導体素子の製造方法。
  10. 上記カレントフィルムのシート抵抗が、１０〜１０００ｍΩ／□の範囲内にあることを特徴とする請求項６に記載の光半導体素子の製造方法。
  11. 上記パルス波形のメッキ電流によってメッキされる表面における当該メッキ電流の電流密度が、臨界電流密度の下限値から上限値の範囲を満たす範囲であることを特徴とする請求項６に記載の光半導体素子の製造方法。
  12. 上記カレントフィルムを形成する工程おいて形成された上記カレントフィルムの膜厚に応じて、上記接続電極を形成する工程おける上記第１の電極と上記第２の電極とのメッキレート比が決まることを特徴とする請求項５に記載の光半導体素子の製造方法
  13. 上記光半導体素子を電気メッキする際に、金、銀、白金、銅、パラジウム、ニッケル、半田、およびこれらの合金から任意に選択される金属を用いることを特徴とする請求項５に記載の光半導体素子の製造方法。
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