KR101254460B1 - 광반도체 소자 및 광반도체 소자의 제조 방법 - Google Patents

광반도체 소자 및 광반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101254460B1
KR101254460B1 KR1020120031893A KR20120031893A KR101254460B1 KR 101254460 B1 KR101254460 B1 KR 101254460B1 KR 1020120031893 A KR1020120031893 A KR 1020120031893A KR 20120031893 A KR20120031893 A KR 20120031893A KR 101254460 B1 KR101254460 B1 KR 101254460B1
Authority
KR
South Korea
Prior art keywords
electrode
current
pole
optical semiconductor
plating
Prior art date
Application number
KR1020120031893A
Other languages
English (en)
Other versions
KR20130007411A (ko
Inventor
게이이치 사와이
후지오 아고
유지 와타나베
가츠지 가와카미
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20130007411A publication Critical patent/KR20130007411A/ko
Application granted granted Critical
Publication of KR101254460B1 publication Critical patent/KR101254460B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Led Devices (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

광반도체 소자 (10) 는, 제 1 도전형의 반도체로 이루어지는 제 1 반도체층 (12) 과, 제 2 도전형의 반도체로 이루어지고, 제 1 반도체층 (12) 의 상면의 일부에 형성된 제 2 반도체층 (13) 과, 제 1 반도체층 (12) 의 상면에 있어서의 다른 일부에 형성된 제 1 전극 (14a) 과, 제 2 반도체층 (13) 의 상면에 형성되고, 제 1 전극 (14a) 의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극 (14b) 과, 제 1 전극 (14a) 의 상면에 형성된 제 1 접속 전극 (52) 과, 제 2 전극의 상면에 형성된 제 2 접속 전극 (51) 과, 제 1 반도체층 (12) 의 표면과 제 2 반도체층 (13) 의 표면을 덮는 절연성의 보호막 (15) 으로서, 제 1 반도체층 (12) 의 표면의 일부를 노출시키는 개구부 (21) 를 갖는 보호막 (15) 을 구비한다.

Description

광반도체 소자 및 광반도체 소자의 제조 방법{OPTICAL SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF OPTICAL SEMICONDUCTOR DEVICE}
본 발명은, 플립 칩 실장에 적합한 접속 전극을 갖는 광반도체 소자, 및 당해 광반도체 소자의 제조 방법에 관한 것이다.
발광 다이오드 (LED) 는, 백색화의 실현 및 발광 효율의 급격한 상승 등의 기술적 발전을 배경으로 널리 일반적으로 이용되게 되었다. 예로는, 일반 가정용 조명 및 자동차용 헤드라이트 등을 들 수 있다.
발광 효율, 제조 효율 및 제조 비용 등의 관점에서 현재 주류가 되고 있는 LED 의 구조는 다음과 같은 구조이다. 절연성 투명 기판 (사파이어 기판 등) 상에 n 형 및 p 형의 질화갈륨계 화합물 반도체를 적층한다. 그 후, p 형 층의 일부를 에칭함으로써 n 형 층 및 p 형 층의 표면이 단차를 갖는 상태로 형성된다. n 형 층 및 p 형 층의 표면에 전극을 형성하고 플립 칩 실장한다. LED 로부터 방사되는 광은 절연성 투명 기판을 투과하여 조사된다.
LED 에 있어서, p 극 및 n 극의 도통 상태가 균일한 것이 소비 전력을 저감시키기 위해, 그리고 내구성을 향상시키기 위해 중요하다. 따라서, 플립 칩 실장하는 LED 에 있어서 접속 전극의 형성 기술은 중요한 기술이다. 특허문헌 1 에는, 진공 증착법과 리프트오프에 의해, 단차를 갖는 LED 칩 상에 전극을 형성하는 기술이 개시되어 있다. 특허문헌 2 에는, 무전해 도금을 이용하여, 단차를 갖는 광반도체 소자 상에 전극을 형성하는 기술이 개시되어 있다.
일본 공개특허공보 「일본 특허 공개 평9-232632호 공보 (1997 년 9 월 5 일 공개)」 일본 공개특허공보 「일본 특허 공개 제2004-103975호 공보 (2004 년 4 월 2 일 공개)」 일본 공개특허공보 「일본 특허 공개 평10-64953호 공보 (1998 년 3 월 6 일 공개)」
그러나, 특허문헌 1 및 2 는, 동일한 막두께의 전극이 형성되기 때문에, LED 및 광반도체 소자가 갖는 단차를 해소할 수 없다. 따라서, 막두께가 두꺼운 전극을 형성하여 플립 칩 실장시에 전극을 눌러 찌부러뜨리거나, 또는, 상기 단차에 대하여 큰 땜납 볼을 이용하여 단차를 흡수하는 등의 방법이 행해지고 있다. 이들 방법에서는, 상기 단차를 흡수하여 플립 칩 실장하는 것은 가능하지만, 도통 상태를 균일하게 할 수는 없다.
한편, 전기 도금을 행할 때, 형성되는 도금층의 두께와 개구 직경 사이에 상관 관계가 있는 것을 이용하는 기술이 특허문헌 3 에 개시되어 있다. 표면 높이가 상이한 반도체 기판에 있어서, 필러 (pillar) 형성부의 개구 직경을 변화시킴으로써, 높이가 상이한 필러를 형성한다. 이것에 의해, 반도체 기판 표면 상의 단차를 상쇄하여 플립 칩 실장한다. 그러나, 이 기술에서는, 반도체 기판 표면 상의 단차를 흡수할 수 있지만, 반도체 기판 표면 상의 단차를 흡수하기 때문에 도전성 필러 (접속 전극) 가 제약되어 버린다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 구비한 광반도체 소자를 제공하는 것에 있다. 또, 본 발명의 다른 목적은, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을, 각 접속 전극의 치수에 제약을 받지 않고 형성할 수 있는 광반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명의 일 양태에 관련된 광반도체 소자는, 상기 과제를 해결하기 위해,
제 1 도전형의 반도체로 이루어지는 제 1 반도체층과,
제 2 도전형의 반도체로 이루어지고, 상기 제 1 반도체층의 상면의 일부에 형성된 제 2 반도체층과,
상기 제 1 반도체층의 상면에 있어서의 다른 일부에 형성된 제 1 전극과,
상기 제 2 반도체층의 상면에 형성되고, 상기 제 1 전극의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극과,
상기 제 1 전극의 상면에 형성된 제 1 접속 전극과,
상기 제 2 전극의 상면에 형성된 제 2 접속 전극과,
상기 제 1 반도체층의 표면과 상기 제 2 반도체층의 표면을 덮는 절연성의 보호막으로서, 상기 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고 있는 것을 특징으로 하고 있다.
본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법은, 상기 과제를 해결하기 위해,
기판과, 당해 기판의 상면에 형성된, 제 1 도전형의 반도체로 이루어지는 제 1 반도체층과, 제 2 도전형의 반도체로 이루어지고, 상기 제 1 반도체층의 상면의 일부에 형성된 제 2 반도체층과, 상기 제 1 반도체층의 상면에 있어서의 다른 일부에 형성된 제 1 전극과, 상기 제 2 반도체층의 상면에 형성되고, 상기 제 1 전극의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극과, 상기 제 1 반도체층의 표면과 상기 제 2 반도체층의 표면을 덮는 절연성의 보호막으로서, 상기 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고 있는 광반도체 기판의 상면의 전체면에, 도전성의 커런트 필름을 형성하는 공정과,
상기 커런트 필름을 형성한 후, 상기 광반도체 기판을 전기 도금함으로써, 상기 제 1 전극의 상면에 제 1 접속 전극을 형성하고, 또한, 상기 제 2 전극의 상면에 제 2 접속 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 본 발명의 일 양태에 관련된 광반도체 소자에서는, 보호막이, 제 1 반도체층의 표면과 제 2 반도체층의 표면을 덮고 있다. 또, 보호막은, 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖고 있다.
당해 구성의 광반도체 소자를 제조할 때, 전기 도금을 사용함으로써, 제 1 접속 전극 및 제 2 접속 전극을 형성한다. 구체적으로는, 광반도체 기판의 상면의 전체면에 커런트 필름을 형성하고, 이어서 제 1 및 제 2 전극 상을 개구한 포토레지스트 패턴을 형성하고, 그 다음에 도금 전류를 광반도체 소자에 인가한다.
여기서, 제 1 전극과 커런트 필름은 직접 도통하고 있다. 또, 제 1 전극과 도통하고 있는 제 1 반도체층이, 보호막의 개구부를 통해 커런트 필름과 도통하고 있다. 이러한 것에 의해, 제 1 전극으로부터는, 커런트 필름 및 제 1 반도체층의 양쪽에 도금 전류가 흐르게 된다.
한편, 제 2 전극은 커런트 필름과 직접 도통하고 있지만, 제 2 전극과 도통하는 제 2 반도체층은, 커런트 필름에는 도통하고 있지 않다. 이러한 것에 의해, 제 2 전극으로부터는, 커런트 필름에 도금 전류가 흐르게 될 뿐이다.
이상과 같이, 광반도체 기판을 전기 도금할 때, 흐르는 도금 전류는 제 1 전극측 > 제 2 전극측이 된다. 그 결과, 광반도체 소자에 흐르는 도금 전류의 파라미터를 제어함으로써, 제 1 전극과 제 2 전극의 단차를 흡수한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있다. 그 때, 도금 전류의 파라미터를 제어만 하면 되기 때문에, 제 1 접속 전극 및 제 2 접속 전극의 치수에 전혀 제약은 없다.
따라서, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에 의하면, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을, 각 접속 전극의 치수에 제약을 받지 않고 형성할 수 있다. 또, 본 발명의 일 양태에 관련된 광반도체 소자에 의하면, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 구비한 광반도체 소자를 실현할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명에 의해 명백해질 것이다.
본 발명은, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을, 각 접속 전극의 치수에 제약을 받지 않고 형성할 수 있는 광반도체 소자의 제조 방법을 제공한다. 또, 본 발명의 일 양태에 관련된 광반도체 소자에 의하면, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 구비한 광반도체 소자를 실현할 수 있다.
도 1 은 본 발명의 일 실시형태에 관련된 광반도체 소자의 개략을 나타내는 단면도이다.
도 2 는 본 발명의 일 실시형태에 관련된 광반도체 소자의 제작 방법의 개략을 나타내는 단면도이다.
도 3 은 본 발명의 일 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서, 전기 도금에 의해 범프를 형성할 때의 도금 전류 회로의 등가 회로를 나타낸 도면이다. Rcf 는 커런트 필름의 저항치, R1 은 제 1 도전형 반도체층의 저항치, Rop 는 개구부에 있어서의 커런트 필름과 제 1 도전형 반도체층의 접속 저항, 그리고 Rbath 는 도금액의 저항치를 각각 나타낸다.
도 4 는 n 극에 있어서의 도금 레이트와 p 극에 있어서의 도금 레이트의 비의 펄스 주기 의존성을 나타낸 도면이다. 흰색 원이 실측치를 나타낸다. 파선은 실측치를 피팅한 결과로서 얻어진 곡선이다. 실선은, 직류의 도금 전류를 이용한 경우에 얻어지는 도금 레이트비를 나타낸다.
도 5 는 직류 전기 도금에 의해 형성된 범프의 형상을 나타내는 단면도이다.
도 6 은 본 발명의 일 실시형태에 관련된 도금 레이트비의 개구부의 면적비 의존성을 나타낸 도면이다.
도 7 은 본 발명의 일 실시형태에 관련된 도금 레이트비의 전류 밀도 의존성을 나타낸 도면이다.
도 8 은 본 발명의 일 실시형태에 관련된 커런트 필름 (33) 의 시트 저항과 도금 레이트비의 관계를 측정한 실험 결과를 나타낸 도면이다.
도 9 는 본 발명의 일 실시형태에 관련된 광반도체 소자의 개략을 나타내는 단면도이다.
도 10 은 본 발명의 다른 일 실시형태에 관련된 광반도체 소자의 제작 방법의 개략을 나타내는 단면도이다.
이하, 본 발명의 일 실시형태에 관해, 도 1 ∼ 도 8 을 참조하여 상세히 설명한다.
〔실시형태 1〕
(광반도체 소자 (10) 의 구성)
본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 에 관해, 도 1 을 참조하면서 설명한다.
도 1 에, 본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 의 구성을 나타낸 개략도를 나타낸다. 광반도체 소자 (10) 는, 절연성 투명 기판 (11) 의 상면에 제 1 도전형 반도체층 (12) 이 형성되어 있다. 또한, 제 1 도전형 반도체층 (12) 의 상면의 일부에는, 제 2 도전형 반도체층 (13) 이 형성되어 있다. 본 실시형태에 있어서는, 절연성 투명 기판 (11) 으로서 사파이어 기판 (11) 을 이용한다. 본 실시형태에 있어서는, 제 1 도전형 반도체층 (12) 및 제 2 도전형 반도체층 (13) 은, n 형 및 p 형의 질화갈륨계 화합물 반도체로 이루어지는 것으로 하여 설명한다. 따라서, 제 1 도전형 반도체층 (12) 은 n 형 층 (12) 이고, 제 2 도전형 반도체층 (13) 은 p 형 층 (13) 이다. 본 실시형태에 있어서, 사파이어 기판 (11) 상에 질화갈륨계 화합물 반도체로 이루어지는 n 형 층 및 p 형 층을 형성한 광반도체 기판을 p-n 접합 웨이퍼라고 부른다.
n 형 층 (12) 및 p 형 층 (13) 의 상면의 일부에는, n 형 층 (12) 의 상면의 일부에 개구부 (21) 를 구비한 절연성의 보호막 (15) 이 형성되어 있다. 또한, n 형 층 (12) 에 있어서 개구부 (21) 에 대응하는 영역에는 홈 (22) 이 형성되어 있다 (도 1 참조).
n 형 층 (12) 의 상면의 일부 및 p 형 층 (13) 의 상면의 일부에는, n 극 전극 (제 1 전극) (14a) 및 p 극 전극 (제 2 전극) (14b) 이 형성되어 있다. n 극 전극 (14a) 및 p 극 전극 (14b) 은 동일한 금속으로 이루어지고, 동일한 두께를 갖고 있다. n 형 층 (12) 의 상면에 p 형 층 (13) 이 형성되어 있기 때문에, n 형 층 (12) 및 p 형 층 (13) 의 상면은 단차를 갖고 있다. 따라서, n 극 전극 (14a) 및 p 극 전극 (14b) 의 상면도 단차를 갖고 있다.
광반도체 소자 (10) 를 제작하는 과정에 있어서, n 극 전극 (14a) 및 p 극 전극 (14b) 의 상면을 포함하는 상기 p-n 접합 웨이퍼의 전체면에는, 2 층으로 이루어지는 커런트 필름 (33) 이 형성되어 있다 (도 2 의 (b) ∼ (f) 참조). 커런트 필름 (33) 은 도전성을 갖고 있고, 전기 도금에 의해 범프를 형성할 때, 도금 전류를 흘리기 위한 도전층으로서 작용한다. 커런트 필름 (33) 은, 하층 커런트 필름 (31) 및 상층 커런트 필름 (32) 으로 이루어진다.
커런트 필름 (33) 을 통해 n 극 전극 (14a) 및 p 극 전극 (14b) 에는 도금 전류가 흘러, n 극 전극 (14a) 및 p 극 전극 (14b) 상에는, n 극 범프 (52) (제 1 접속 전극) 및 p 극 범프 (51) (제 2 접속 전극) 가 전기 도금에 의해 형성된다. n 극 범프 (52) 및 p 극 범프 (51) 는 각각 상이한 두께로 형성되어 있다. n 극 범프 (52) 의 두께는 p 극 범프 (51) 의 두께보다 두껍게 형성되어, n 형 층 (12) 및 p 형 층 (13) 의 상면이 갖는 단차를 해소한다. 따라서, n 극 범프 (52) 및 p 극 범프 (51) 의 상면은 동일한 높이로 형성된다.
n 극 범프 (52) 및 p 극 범프 (51) 의 상면은 동일한 높이로 형성되어 있기 때문에, 본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 는 바람직하게 플립 칩 실장하는 것이 가능하다. 상세하게는 후술하지만, n 극 범프 (52) 및 p 극 범프 (51) 의 두께는, n 극 전극 (14a) 및 p 극 전극 (14b) 의 면적에는 의존하지 않고 제어하는 것이 가능하다. 따라서, 광반도체 소자 (10) 에 있어서, n 극 전극 (14a) 및 p 극 전극 (14b) 상에 형성되는 n 극 범프 (52) 및 p 극 범프 (51) 의 치수가 제약받지 않고, 반도체 기판 표면 상의 단차를 흡수할 수 있다.
또한, 본 실시형태에 있어서는, 제 1 도전형 반도체층으로서 n 형 층을 이용하고, 제 2 도전형 반도체층으로서 p 형 층을 이용하고 있지만, 반대의 구성으로 해도 된다. 즉, 제 1 도전형 반도체층으로서 p 형 층을 이용하고, 제 2 도전형 반도체층으로서 n 형 층을 이용해도 된다.
(광반도체 소자 (10) 의 제작 방법)
(1) 커런트 필름의 형성
광반도체 소자 (10) 의 제작 방법에 관해, 도 2 를 참조하면서 설명한다. 광반도체 소자 (10) 의 제작에는, 사파이어 기판 (11) 상에 질화갈륨계 화합물 반도체로 이루어지는 n 형 층 및 p 형 층을 형성한 상기 p-n 접합 웨이퍼를 이용한다. 상기 p-n 접합 웨이퍼의 p 형 층 (13) 을 선택적으로 에칭하여 n 형 층 (12) 을 노출시킨다. 이 공정에서는, 종래와 동일한 공지된 기술을 이용하면 된다. 또한, 상기 p-n 접합 웨이퍼 상에는 복수의 광반도체 소자 (10) 를 형성하지만, 도 2 에 있어서는, 이들 복수의 광반도체 소자 (10) 중의 하나를 도시하고 있다.
노출된 n 형 층 (12) 의 상면과 에칭되지 않고 남겨진 p 형 층 (13) 의 상면에, 니켈과 금으로 이루어지는 적층 구조의 n 극 전극 (14a) 및 p 극 전극 (14b) 을 형성한다. n 극 전극 (14a) 및 p 극 전극 (14b) 으로서, 니켈과 금으로 이루어지는 적층 구조를 이용함으로써, n 형 층 (12) 과 n 극 전극 (14a) 의 접촉 계면 및 p 형 층 (13) 과 p 극 전극 (14b) 의 접촉 계면에 있어서 양호한 오믹 특성을 얻을 수 있다. Ni (니켈) 과 Au (금) 으로 이루어지는 적층 구조의 형성에는, 스퍼터링법, 진공 증착법 등의 기술을 이용하면 된다. 전극 형성 등 공정에 있어서의 패터닝에는, 예를 들어 포토리소그래피법을 이용하면 된다.
n 극 전극 (14a) 및 p 극 전극 (14b) 을 형성한 후, 절연성의 보호막 (15) 이 되는 SiO2 (산화규소) 를, n 형 층 (12) 및 p 형 층 (13) 의 상면에 형성한다. 보호막 (15) 을 형성한 후, n 극 전극 (14a) 및 p 극 전극 (14b) 의 일부, 및 개구부 (21) 로부터는 보호막 (15) 을 제거한다. 또한, n 형 층 (12) 만을 선택적으로 에칭하여, 개구부 (21) 에 대응한 영역에 홈 (22) 을 형성한다. 이 상태를 도 2 의 (a) 에 나타낸다.
개구부 (21) 및 홈 (22) 의 형상은, 광반도체 소자 (10) 를 상면에서 봤을 때, 개구부 (21) 및 홈 (22) 이 광반도체 소자 (10) 의 주위를 둘러싸고, 개개의 광반도체 소자 (10) 를 분리하는 형상으로 형성되어 있는 것이 보다 바람직하다.
개구부 (21) 를 구비하는 보호막 (15) 과 홈 (22) 을 형성한 후, 도금 전류를 흘리기 위한 커런트 필름 (33) 을 형성한다. 도 2 의 (b) 에 나타낸 바와 같이, 커런트 필름 (33) 은 하층 커런트 필름 (31) 및 상층 커런트 필름 (32) 으로 이루어진다. 하층 커런트 필름 (31) 을 구성하는 재질로는, 예를 들어 TiW 가 바람직하다. TiW 를 하층 커런트 필름 (31) 으로서 형성함으로써, n 형 층 (12) 과 상층 커런트 필름 (32) 사이에 있어서의 원자의 확산을 억제할 수 있다. 마찬가지로, n 극 전극 (14a) 및 p 극 전극 (14b) 과 상층 커런트 필름 (32) 사이에 있어서의 원자의 확산을 억제할 수 있다. TiW 는, 예를 들어 스퍼터링법에 의해 퇴적하면 된다.
상층 커런트 필름 (32) 을 구성하는 재질은, 범프를 형성하는 도금 금속과 동일한 금속을 이용한다. 상층 커런트 필름 (32) 에 범프를 형성하는 도금 금속과 동일한 금속을 이용함으로써, 커런트 필름을 통한 n 극 전극 (14a) 및 p 극 전극 (14b) 과 범프의 밀착성이 높아지고, 광반도체 소자 (10) 의 내구성도 높아진다. 본 실시형태에 있어서, 범프를 구성하는 재질로서 Au 를 이용하기 때문에, 상층 커런트 필름 (32) 을 구성하는 재질에도 Au 를 이용한다. 상층 커런트 필름 (32) 은, 예를 들어 스퍼터링법에 의해 퇴적하면 된다.
커런트 필름 (33) 을 형성했을 때, 보호막 (15), n 극 전극 (14a) 및 p 극 전극 (14b) 이 형성되어 있는 영역에 있어서는, 커런트 필름 (33) 과 n 형 층 (12) 은 직접 접촉하지 않는다 (도 2 의 (b) 참조). 한편, 개구부 (21) 가 형성되어 있는 것에 의해, 커런트 필름 (33) 은 개구부 (21) 및 홈 (22) 의 내측에도 형성된다. 개구부 (21) 및 홈 (22) 의 내측에까지 커런트 필름 (33) 이 형성되어 있는 것에 의해, 커런트 필름 (33) 과 n 형 층 (12) 이 직접 접촉하여, 전기적으로 도통하는 상태가 된다. 상세하게는 후술하지만, 개구부 (21) 에 있어서 커런트 필름 (33) 과 n 형 층 (12) 이 도통하고 있는 것에 의해, 전기 도금에 의해 n 극 전극 (14a) 및 p 극 전극 (14b) 상에, 두께가 상이한 범프를 형성하는 것이 가능해진다.
커런트 필름 (33) 을 형성한 소자 상에, 포토레지스트 (41) 를 예를 들어 스핀코트법에 의해 도포한다 (도 2 의 (c) 참조). 그 후, 포토리소그래피법을 이용하여, n 극 전극 (14a) 및 p 극 전극 (14b) 에 대응한 위치에, 포토레지스트 (41) 의 개구부인 범프 형성 패턴 (42) 을 형성한다 (도 2 의 (d) 참조).
(2) 전기 도금에 의한 범프 형성
범프 형성 패턴 (42) 을 형성한 후에, 전기 도금에 의해 n 극 범프 (52) 및 p 극 범프 (51) 를 형성한다. 광반도체 소자 (10) 의 제작에 있어서, p-n 접합 웨이퍼를 이용하고 있다. 상기 p-n 접합 웨이퍼의 상면에 형성되는 커런트 필름 (33) 은, 광반도체 소자 (10) 가 제작되는 영역뿐만 아니라, 상기 p-n 접합 웨이퍼의 외주부에까지 형성된다. 외부 전원의 음극 (30) 을 상기 p-n 접합 웨이퍼의 외주부의 커런트 필름 (33) 에 접속함으로써, 커런트 필름 (33) 이 전기 도금에 있어서의 일방의 전극으로 한다.
도금하는 금속과 동일한 재질 또는 적당한 재질로 이루어지는 양극판 (81) 에, 외부 전원의 양극 (80) 을 접속함으로써, 전기 도금에 있어서의 다른 일방의 전극으로 한다. 본 실시형태에서는, 양극판 (81) 으로서 Pt (백금) 의 판을 이용하고 있다.
음극 (30) 이 접속된 상기 p-n 접합 웨이퍼 및 양극 (80) 이 접속된 양극판 (81) 을 도금액에 침지하여, 외부 전원으로부터 도금 전류를 흘린다. 본 실시형태에서는, 금으로 이루어지는 범프를 형성하기 위해 금 도금액을 이용한다. 도금액의 온도 및 도금액이 포함하는 금속 이온 농도 등의 물리 조건은, 전기 도금 도중에 변동하지 않도록 관리되고 있다.
전기 도금에 의해 형성되는 막의 도금 레이트는, 도금되는 영역에 흐르는 도금 전류의 전류치 (보다 정확하게는 전류 밀도) 에 의존한다. 여기서, n 극 전극 (14a) 및 p 극 전극 (14b) 에 흐르는 전류치의 대소 관계에 관해 설명한다.
음극 (30) 으로부터 개구부 (21) 까지의 전류 경로는, n 극 전극 (14a) 과 p 극 전극 (14b) 에 있어서 공통이다. 따라서, n 극 전극 (14a) 및 p 극 전극 (14b) 에 흐르는 전류치는, 개구부 (21) 로부터 n 극 전극 (14a) 까지의 전류 경로 및 개구부 (21) 로부터 p 극 전극 (14b) 까지의 전류 경로에 의존한다.
개구부 (21) 와 n 극 전극 (14a) 사이에 형성되는 전류 경로에 있어서, 개구부 (21) 및 홈 (22) 을 통해, 커런트 필름 (33) 및 n 형 층 (12) 은 도통하고 있다. 또한, n 형 층 (12) 의 상면과 n 극 전극 (14a) 과도 도통하고 있다. 따라서, 음극 (30) 과 n 극 전극 (14a) 사이의 전류 회로는, 커런트 필름 (33) 과 n 형 층 (12) 으로 이루어지는 병렬 회로이다 (도 3 참조).
한편, p 극 전극 (14b) 과 n 형 층 (12) 사이에는 p 형 층 (13) 이 존재하고 있다 (도 1 참조). n 형 층 (12) 과 p 형 층 (13) 의 접촉 계면에는 p-n 접합층이 형성되어 있다. 전기 도금시에 n 극 전극 (14a) 및 p 극 전극 (14b) 사이에 생기는 전위차는, 상기 p-n 접합층의 장벽 높이와 비교하여 충분히 작다. 따라서, p 형 층 (13) 을 통해 n 형 층 (12) 과 p 극 전극 (14b) 은 도통하지 않는다. 따라서, 개구부 (21) 와 p 극 전극 (14b) 사이에 형성되는 전류 경로는 커런트 필름 (33) 만에 의한 직렬 회로가 된다 (도 3 참조).
커런트 필름 (33) 만에 의한 직렬 회로의 저항치와, 커런트 필름 (33) 과 n 형 층 (12) 으로 이루어지는 병렬 회로의 저항치의 대소 관계를 비교한 경우, 커런트 필름 (33) 과 n 형 층 (12) 으로 이루어지는 병렬 회로의 저항치쪽이 작아진다. 따라서, 개구부 (21) 로부터 n 극 전극 (14a) 까지의 저항치는, 개구부 (21) 로부터 p 극 전극 (14b) 까지의 저항치보다 작아진다. 따라서, 음극 (30) 과 n 극 전극 (14a) 사이의 저항치는, 음극 (30) 과 p 극 전극 (14b) 사이의 저항치보다 작아진다.
저항치와 전류치는 반비례의 관계에 있기 때문에, n 극 전극 (14a) 과 도금액 사이에는, p 극 전극 (14b) 과 도금액 사이보다 큰 도금 전류가 흐른다. 그 결과, n 극 전극 (14a) 상에는, p 극 범프 (51) 보다 두께가 두꺼운 n 극 범프 (52) 가 형성된다 (도 2 의 (e) 참조).
p 극 범프 (51) 및 n 극 범프 (52) 의 두께는, n 형 층 (12) 의 상면에 p 형 층 (13) 이 형성되어 있는 것에서 기인하는 단차를 해소하도록 형성된다. 그 결과, p 극 범프 (51) 와 n 극 범프 (52) 의 상면은 동일한 높이로 형성된다. p 극 범프 (51) 및 n 극 범프 (52) 의 두께의 제어 방법에 관해서는 후술한다.
본 실시형태에 있어서는, n 극 범프 (52) 및 p 극 범프 (51) 의 재질로서 Au 를 이용하였다. 그러나, Au 이외의 재질로서 Ag (은), Pt (백금), Cu (구리), Pd (팔라듐), Ni (니켈), 땜납 및 이들로 이루어지는 합금을 n 극 범프 (52) 및 p 극 범프 (51) 의 재질로서 임의로 이용할 수도 있다. n 극 범프 (52) 및 p 극 범프 (51) 를 구성하는 재질과 상층 커런트 필름 (32) 을 구성하는 재질은 동일한 것이 보다 바람직하다. 따라서, Ag, Pt, Cu, Pd, Ni, 땜납 및 이들로 이루어지는 합금을 상층 커런트 필름 (32) 의 재질로서 이용할 수도 있다.
n 극 범프 (52) 및 p 극 범프 (51) 의 재질로서 Au, Ag, Pt, Cu, Pd, Ni, 땜납 및 이들로 이루어지는 합금을 이용함으로써, 광반도체 소자 (10) 를 플립 칩 실장했을 때, 양호한 오믹 특성을 얻을 수 있다.
n 극 범프 (52) 및 p 극 범프 (51) 를 형성한 후, 유기 용제를 이용하여 포토레지스트 (41) 를 제거한다 (도 2 의 (f) 참조). 그 결과, p 극 전극 (14b) 상에는 커런트 필름 (33) 을 통해 p 극 범프 (51) 가 형성되고, n 극 전극 (14a) 상에는 커런트 필름 (33) 을 통해 n 극 범프 (52) 가 형성된다.
그 후, 도 2 의 (f) 의 상태인 소자로부터 커런트 필름 (33) 을 제거함으로써, 도 2 의 (g) 에 나타내는 광반도체 소자 (10) 가 완성된다. 커런트 필름 (33) 을 제거하기 위해서는, 도 2 의 (f) 의 상태인 소자를, 하층 커런트 필름 (31) 및 상층 커런트 필름 (32) 을 구성하는 금속을 에칭 가능한 에칭액에 침지하면 된다.
마지막으로, 상기 p-n 접합 웨이퍼를 분할함으로써, 개개의 광반도체 소자 (10) 를 상기 p-n 접합 웨이퍼로부터 잘라낸다. 광반도체 소자 (10) 가 홈 (22) 을 구비하고 있는 것에 의해, 상기 p-n 접합 웨이퍼를 소정의 크기로 분할할 때, n 형 층 (12) 에 결함을 생성하지 않고 분할하는 것을 가능하게 한다.
이상의 제작 방법에 의해, p 극 범프 (51) 와 n 극 범프 (52) 의 상면이 동일한 높이로 형성된, 플립 칩 실장에 적합한 광반도체 소자 (10) 를 제공할 수 있다. p 극 범프 (51) 및 n 극 범프 (52) 의 두께는, p 극 전극 (14b) 및 n 극 전극 (14a) 에 흐르는 도금 전류의 전류치에 의해 제어한다. 따라서, 본 발명의 일 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서, p 극 범프 (51) 및 n 극 범프 (52) 의 치수는 제약되지 않는다.
(범프의 두께 제어 방법)
p 극 범프 (51) 및 n 극 범프 (52) 의 두께를 제어하는 방법에 관해, 도 1 ∼ 7 을 참조하면서 설명한다.
(1) 도금 전류 회로
광반도체 소자 (10) 의 제작에 있어서, p-n 접합 웨이퍼를 이용하고 있다. 음극 (30) 이 접속된 상기 p-n 접합 웨이퍼 및 양극 (80) 이 접속된 양극판 (81) 을 도금액에 침지하여, 외부 전원으로부터 도금 전류를 흘림으로써 전기 도금한다. 이 때의 도금 전류 회로의 등가 회로를 도 3 에 나타낸다.
상기 p-n 접합 웨이퍼에 형성된 커런트 필름 (33) 과 음극 (30) 은, 실제로는 1 지점에서 접속되어 있다. 그러나, 커런트 필름 (33) 은 상기 p-n 접합 웨이퍼의 전체 영역에 형성되어 있기 때문에, 1 세트의 n 극 전극 (14a) 및 p 극 전극 (14b) 에 착안한 경우, n 극 전극 (14a) 및 p 극 전극 (14b) 과 음극 (30) 의 전류 경로는 무수히 존재한다. 본 실시형태에서는, 설명을 간단하게 하기 위해, 도 2 에 나타내는 단면도에 대응하는 형태로 도 3 을 도시했다. 도 2 의 (d) 의 상태의 소자에 있어서, n 극 전극 (14a) 및 p 극 전극 (14b) 으로부터 커런트 필름 (33) 의 좌우 양단으로 도금 전류는 흐른다. 이것을 나타내기 위해, 도 3 에 있어서 2 개의 음극 (30) 이 개구부 (21) 의 외측에 그려져 있다.
양극 (80) 과 양극판 (81) 에 관해서도, 실제로는 1 지점에서 접속되어 있다. 그러나, 음극 (30) 과 대응시키는 형태로 하기 위해, 양극 (80) 도 양극판 (81) 의 양단에 존재하도록 도시하고 있다 (도 3 참조).
음극 (30) 은, 상기 p-n 접합 웨이퍼의 외주부에 있어서 커런트 필름 (33) 에 접속되어 있다. 상기 p-n 접합 웨이퍼에는, 복수의 광반도체 소자 (10) 를 제작할 수 있도록 패턴이 배치되어 있다. 따라서, 상기 p-n 접합 웨이퍼에는 복수의 개구부 (21) 및 홈 (22) 이 형성되어 있고, 각각의 개구부 (21) 및 홈 (22) 에 있어서 커런트 필름 (33) 과 n 형 층 (12) 은 도통하고 있다. 따라서, 음극 (30) 으로부터 개구부 (21) 까지의 전류 경로는 커런트 필름 (33) 및 n 형 층 (12) 으로 이루어진다. 그러나, 설명을 간략화하기 하기 위해, 음극 (30) 으로부터 개구부 (21) 까지의 전류 경로는 생략하고, 저항 성분은 없는 것으로 하여 도 3 에 나타내고 있다. 또한, 홈 (22) 도 설명을 간략화하기 하기 위해 도 3 에는 도시하고 있지 않다.
n 극 전극 (14a) 및 p 극 전극 (14b) 과 양극판 (81) 은, 도금액을 통해 도통하고 있다. 도 3 에 있어서, 도금액의 저항치는 Rbath 이다.
도 3 에 나타내는 2 개의 개구부 (21) 는, 도 2 의 (d) 에 있어서의 2 개의 개구부 (21) 에 대응하고 있다. 도 2 의 (d) 에 있어서, 2 개의 개구부 (21) 및 홈 (22) 사이에는 커런트 필름 (33) 이 형성되어 있고, 커런트 필름 (33) 도중에 n 극 전극 (14a) 및 p 극 전극 (14b) 이 존재한다. 즉, 2 개의 개구부 (21) 및 홈 (22) 과 n 극 전극 (14a) 과 p 극 전극 (14b) 은, 각각 커런트 필름 (33) 을 통해 도통하고 있다. 도 3 에 있어서의 14a 및 14b 는 n 극 전극 (14a) 및 p 극 전극 (14b) 을 나타내고, Rcf 가 커런트 필름 (33) 의 저항치를 나타낸다.
도금 전류는 커런트 필름 (33) 을 흐르는 동시에, 개구부 (21) 및 홈 (22) 을 통해 n 형 층 (12) 으로도 흐른다. 개구부 (21) 에 있어서 커런트 필름 (33) 및 n 형 층 (12) 이 접촉하는 계면에는, 접속 저항 Rop 가 존재한다. 개구부 (21) 및 홈 (22) 의 표면적이 클수록 커런트 필름 (33) 및 n 형 층 (12) 의 접촉 면적이 증가하기 때문에, Rop 는 감소한다. 도 3 에 있어서, R1 이 n 형 층 (12) 의 저항치이다. 도금 전류가 커런트 필름 (33) 및 n 형 층 (12) 을 흐르는 것에 의해, n 극 전극 (14a) 과 개구부 (21) 사이에는 병렬 회로가 형성된다 (도 3 참조). 한편, p 극 전극 (14b) 과 개구부 (21) 는 커런트 필름 (33) 만을 통해 도통하고 있다.
n 극 전극 (14a) 과 개구부 (21) 사이에는 Rcf 와 R1 과 Rop 로 이루어지는 병렬 회로가 형성되고, p 극 전극 (14b) 과 개구부 (21) 사이에는 Rcf 만으로 이루어지는 직렬 회로가 형성된다. 따라서, n 극 전극 (14a) 과 개구부 (21) 사이의 저항치는, p 극 전극 (14b) 과 개구부 (21) 사이의 저항치보다 작다.
n 극 전극 (14a) 에는 p 극 전극 (14b) 보다 큰 도금 전류가 흐르게 되고, 그 결과, n 극 전극 (14a) 에 있어서의 도금 레이트는, p 극 전극 (14b) 에 있어서의 도금 레이트보다 높아진다. 그 결과, n 극 범프 (52) 의 두께는 p 극 범프 (51) 의 두께보다 두꺼워진다. 본 실시형태에 있어서, n 극 전극 (14a) 에 있어서의 도금 레이트와 p 극 전극 (14b) 에 있어서의 도금 레이트의 비를 도금 레이트비라고 부른다.
(2) 도금 레이트비의 제어
n 극 전극 (14a) 과 개구부 (21) 사이의 저항치와, p 극 전극 (14b) 과 개구부 (21) 사이의 저항치에 차이를 둠으로써, n 극 전극 (14a) 및 p 극 전극 (14b) 에 흐르는 도금 전류에 차이를 둔다. 이와 같이, n 극 전극 (14a) 과 개구부 (21) 사이의 저항치와, p 극 전극 (14b) 과 개구부 (21) 사이의 저항치를 제어함으로써, n 극 전극 (14a) 및 p 극 전극 (14b) 에 있어서의 도금 레이트를 제어할 수 있다. n 극 전극 (14a) 과 개구부 (21) 사이의 저항치 및 p 극 전극 (14b) 과 개구부 (21) 사이의 저항치에 있어서의 저항치의 차이는, n 극 전극 (14a) 과 개구부 (21) 사이의 저항치의 10 % 정도인 것이 보다 바람직하다. 그 결과, n 극 전극 (14a) 에 있어서의 도금 레이트와 p 극 전극 (14b) 에 있어서의 도금 레이트의 비율을 효율적으로 제어할 수 있다.
광반도체 소자 (10) 의 제작에 이용하는 p-n 접합 웨이퍼에 있어서의 n 형 층 (12) 의 시트 저항은 1 ∼ 20 Ω/□ 이다. 따라서, 커런트 필름 (33) 의 시트 저항은 10 mΩ/□ ∼ 1000 mΩ/□ 의 범위 내인 것이 바람직하고, 나아가, 50 mΩ/□ ∼ 200 mΩ/□ 인 것이 보다 바람직하다. 커런트 필름 (33) 의 시트 저항은 커런트 필름 (33) 의 막두께에 의존한다. 당해 막두께를 두껍게 하면 시트 저항이 작아지고, 당해 막두께를 얇게 하면 시트 저항이 커진다.
이와 같이, 커런트 필름 (33) 의 막두께를 파라미터로 하여 커런트 필름 (33) 의 시트 저항을 제어할 수 있다. 커런트 필름 (33) 의 시트 저항을 상기 범위로 설정함으로써, n 극 전극 (14a) 과 개구부 (21) 사이의 저항치 및 p 극 전극 (14b) 과 개구부 (21) 사이의 저항치에 있어서의 저항치의 차이를 10 % 정도로 설정할 수 있다.
커런트 필름 (33) 의 시트 저항이 작은 경우, 도금 전류의 대부분이 커런트 필름 (33) 을 흐른다. 따라서, n 극 전극 (14a) 과 p 극 전극 (14b) 을 흐르는 각각의 도금 전류의 차이가 작아져, 도금 레이트비는 1 에 가까운 값이 된다. 커런트 필름 (33) 의 시트 저항이 큰 경우, n 형 층 (12) 을 흐르는 도금 전류가 증가하여, n 극 전극 (14a) 과 p 극 전극 (14b) 을 흐르는 각각의 도금 전류의 차이가 커진다. 따라서, 도금 레이트비는 1 보다 큰 값이 된다. 이와 같이, 커런트 필름 (33) 의 막두께를 변환시킴으로써, 도금 레이트비를 변화시킬 수 있다. 따라서, 커런트 필름 (33) 의 막두께를 적당한 값으로 함으로써, 서로 단차가 없는 p 극 범프 (51) 및 n 극 범프 (52) 를 형성할 수 있다.
n 극 전극 (14a) 과 개구부 (21) 사이의 저항치와, p 극 전극 (14b) 과 개구부 (21) 사이의 저항치에 차이를 두는 다른 방법으로서, 커런트 필름 (33) 및 n 형 층 (12) 의 접속 저항인 Rop 를 변화시켜도 된다. Rcf 및 R1 이 동일한 경우에도, Rop 가 크면 n 극 전극 (14a) 과 개구부 (21) 사이의 저항치는 커진다. 반대로, Rop 가 작으면 n 극 전극 (14a) 과 개구부 (21) 사이의 저항치도 작아진다. 한편, Rop 를 변화시켜도 p 극 전극 (14b) 과 개구부 (21) 사이의 저항치는 변화하지 않는다. Rop 는, 개구부 (21) 및 홈 (22) 의 표면적에 의존하고 있기 때문에, 당해 표면적을 변화시킴으로써, n 극 전극 (14a) 과 개구부 (21) 사이의 저항치 및 p 극 전극 (14b) 과 개구부 (21) 사이의 저항치의 비를 변화시킬 수 있다. 바꿔 말하면, 개구부 (21) 의 패턴 치수를 임의의 크기로 설계함으로써, 도금 레이트비를 제어할 수 있다 (도 6 참조). 도 6 의 개구부의 면적 비율이란, n 형 층 (12) 이 형성되어 있는 영역의 면적에 대하여, 개구부 (21) 의 표면적이 차지하는 비율이다.
이상과 같이, 개구부 (21) 의 표면적은, 전기 도금에 의해 서로 단차가 없는 p 극 범프 (51) 및 n 극 범프 (52) 를 형성할 수 있는 표면적인 것이 바람직하다. 이 구성에 의하면, 광반도체 소자 (10) 를 제조할 때, 서로 단차가 없는 p 극 범프 (51) 및 n 극 범프 (52) 를 확실하게 형성할 수 있다.
또, 홈 (22) 의 표면적은, 전기 도금에 의해 서로 단차가 없는 p 극 범프 (51) 및 n 극 범프 (52) 를 형성할 수 있는 표면적인 것이 바람직하다. 이 구성에 의하면, 광반도체 소자 (10) 를 제조할 때, 서로 단차가 없는 p 극 범프 (51) 및 n 극 범프 (52) 를 확실하게 형성할 수 있다.
n 극 전극 (14a) 및 p 극 전극 (14b) 에 흐르는 도금 전류를 제어함으로써, n 극 범프 (52) 및 p 극 범프 (51) 에 있어서의 도금 레이트비를 변화시킬 수 있는 것은 지금까지 서술하였다. 그러나, n 형 층 (12) 및 p 형 층 (13) 의 단차를 해소하여, n 극 범프 (52) 및 p 극 범프 (51) 의 상면을 동일한 높이로 하기 위해서는, 보다 정밀한 도금 레이트비의 제어가 요구된다.
보다 정밀하게 도금 레이트비를 제어하기 위해, 본원의 일 실시형태에 관련된 광반도체 소자의 제조 방법에서는, 도금 전류의 구동 파형을 펄스 파형으로 한다. 펄스 파형의 펄스 주기를 변화시킴으로써, 도금 레이트비를 제어하는 것이 가능하다.
n 극 전극 (14a) 및 p 극 전극 (14b) 의 상면에 있어서의 단차를 D 로 하고, 원하는 p 극 범프 (51) 의 높이를 H 로 한다. n 극 전극 (14a) 에 있어서의 도금 레이트의 p 극 전극 (14b) 에 있어서의 도금 레이트에 대한 비를 도금 레이트비를 R 로 한다. 이 때, p 극 범프 (51) 및 n 극 범프 (52) 의 상면이 동일한 높이로 형성되기 위해 필요한 도금 레이트비 R 은 다음 식으로 표시된다.
R=(H+D)/H
도금 레이트비의 펄스 주기 의존성은, 예를 들어 도 4 에 나타낸 도면과 같이 미리 측정해 두면 된다. 미리 측정해 둔 도금 레이트비의 펄스 주기 의존성을 이용하여, 광반도체 소자 (10) 의 범프 형성시에 요구되는 R 에 대응하는 도금 전류의 펄스 주기를 선정한다. 이와 같이 선정한 펄스 주기를 이용하여 범프 형성을 행함으로써 p 극 범프 (51) 및 n 극 범프 (52) 의 상면이 동일한 높이로 형성된 광반도체 소자 (10) 를 얻을 수 있다.
도금 전류의 구동 파형을 펄스 파형으로 함으로써, 도금 레이트비의 정밀 제어가 가능해질 뿐만 아니라, 형성되는 범프가 번드 플레이팅 (burned plating) 이라고 불리는 비정상적인 도금 상태가 되는 것을 방지할 수 있다. 도 5 에, p 극 범프 (51) 및 n 극 범프 (152) 를 나타낸다. p 극 범프 (51) 는 정상적으로 형성된 범프를 나타내고, n 극 범프 (152) 는 번드 플레이팅이라고 불리는 상태가 된 범프의 예를 나타내고 있다. 번드 플레이팅은, 대전류의 도금 전류를 장시간 흘림으로써 형성된 도금에 생기기 쉬운 이상이다. 본 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서, n 극 전극 (14a) 에는 p 극 전극 (14b) 보다 큰 전류가 흐른다. n 극 전극 (14a) 에 큰 도금 전류가 흐르는 상태에 있어서, 구동 파형을 직류 파형으로 한 경우, 형성되는 범프가 번드 플레이팅이 될 가능성이 있다. 도금 전류의 구동 파형을 펄스 파형으로 함으로써, 이 가능성을 배제할 수 있다.
(3) 펄스 주기
본 발명의 일 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서, 도금 전류의 구동 파형은 펄스 파형이며, 펄스 주기는 0.1 초 ∼ 100 초의 범위인 것이 보다 바람직하다. 도 4 에 나타내는 도금 레이트비의 펄스 주기 의존성에서 알 수 있듯이, 펄스 주기가 0.1 초 ∼ 100 초인 범위에서 도금 레이트비는 펄스 주기에 큰 의존성을 나타낸다. 따라서, 도금 전류의 펄스 주기를 0.1 초 ∼ 100 초의 범위 내로 설정함으로써, 원하는 도금 레이트비를 얻을 수 있다.
도금 전류의 인가 직후에는, n 극 전극 (14a) 및 p 극 전극 (14b) 의 표면에 전기 이중층이 형성된다. 도금 전류의 인가 직후부터 전기 이중층에는 도금 전류 (비패러데이 전류) 가 충전되는 과도 상태가 되고, 약 30 초 후에는 도금 전류의 전류치는 일정한 값으로 수속된다. 이 도금 상태의 과도 상태를 이용함으로써, 본 발명의 일 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서는 도금 레이트비를 제어한다. 도금 전류를 펄스 파형으로 함으로써, 도금 전류의 과도 상태를 반복하여 이용할 수 있다. 따라서, 확실하게 도금 레이트비를 제어할 수 있다.
(4) DUTY 비
본 발명의 일 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서, 펄스 주기에 있어서의 DUTY 비가 80 % 이상, 또는 펄스 주기에 있어서의 도금 전류의 정지 시간이 2 초 이하인 것이 보다 바람직하다. 광반도체 소자를 제조함에 있어서, 스루풋의 관점에서, 전기 도금에 의한 범프 형성에 요하는 시간 (도금 시간이라고 함) 은 짧은 쪽이 바람직하다. 도금 시간을 단축한다고 하는 관점에서는, 직류 파형을 이용한 전기 도금 (직류 도금이라고 함) 이 바람직하지만, 도금 레이트비를 제어할 수 없다. 나아가, 도금 전류가 정상적으로 흐르는 것에서 기인하여 번드 플레이팅이 될 가능성이 있다. 전기 도금에 펄스 파형의 도금 전류를 이용하여, 펄스 파형에 있어서의 DUTY 비를 80 % 이상으로 설정함으로써, 도금 레이트비의 제어가 가능할 뿐만 아니라, 도금 시간의 증가를 직류 도금의 경우에 비해 20 % 이내로 억제할 수 있다. 스루풋을 높이기 위해서는, DUTY 비를 높이는 것이 바람직하지만, 100 % 에 가까운 값으로 설정함으로써 번드 플레이팅이 생길 가능성이 높아진다. DUTY 비의 상한치는 100 % 보다 작은 값이고, 또한, 번드 플레이팅이 생길 가능성을 배제할 수 있는 값이다.
또, 펄스 파형의 1 주기에 있어서의 도금 전류의 정지 시간을 2 초 이하로 함으로써, 도금 레이트비의 제어를 가능하게 하여 스루풋의 저하를 최소한으로 억제한 다음, 번드 플레이팅의 형성을 방지할 수 있다. 도금 전류의 정지 시간의 하한치는 0 초보다 큰 값이고, 또한, 번드 플레이팅이 생길 가능성을 배제할 수 있는 값이다.
(5) 도금 전류 밀도
본 발명의 일 실시형태에 관련된 광반도체 소자의 제조 방법에 있어서, 펄스 파형을 갖는 도금 전류의 전류 밀도를 가변으로 함으로써, 도금 레이트비가 변화한다. 바꾸어 말하면, 도금 레이트비를 제어하기 위한 파라미터로서, 도금 전류의 전류 밀도를 이용하는 것이 가능하다.
양호한 도금을 생성할 수 있는 전류 밀도의 범위는, 전기 도금에 이용하는 도금액의 종류 및 도금액의 pH, 온도, 교반의 유무로 대표되는 도금욕 조건에 의존하여 변화한다. 그러나, 전류 밀도를 변화시킴으로써 도금 레이트비를 제어하는 경우에는, 전류 밀도가 후술하는 임계 전류 밀도의 하한치로부터 상한치까지의 범위를 만족하는 범위이면 된다. 바꾸어 말하면, 전류 밀도의 범위가, 임계 전류 밀도의 하한치로부터 상한치까지의 범위 이내이면 된다.
임계 전류 밀도란, 전기 도금에 의해 피막을 생성할 때, 정상적인 피막을 생성하는 전류 밀도의 상한 및 하한을 말한다. 전기 도금했을 때의 전류 밀도가 임계 전류 밀도의 하한을 하회하면 광택 도금이 발생하고, 한편, 임계 전류 밀도의 상한을 상회하면 번드 플레이팅 (표면의 변색, 색 불균일) 이 발생한다. 광택 도금 및 번드 플레이팅은 모두 바람직하지 않기 때문에 피하는 것이 바람직하다.
전기 도금했을 때의 전류 밀도가 임계 전류도의 하한치보다 큰 것에 의해, 피도금면인 n 극 전극 (14a) 및 p 극 전극 (14b) 에 도금을 정상적으로 생성할 수 있다. 또, 전류 밀도가 임계 전류 밀도의 상한치보다 작은 것에 의해, 번드 플레이팅이라고 불리는 비정상적인 도금 상태의 생성을 방지할 수 있다. 이들에 의해, 정상적인 형상의 p 극 범프 (51) 및 n 극 범프 (52) 를 형성할 수 있다. 또, 임계 전류 밀도의 하한치로부터 상한치까지의 범위에 있어서 전류 밀도를 적당한 값으로 함으로써, 서로 단차가 없는 p 극 범프 (51) 및 n 극 범프 (52) 를 형성할 수 있다.
〔실시예 1〕
본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 의 제조 방법에 있어서의 도금 레이트비의 펄스 주기 의존성의 측정 결과를 도 4 에 나타낸다. 광반도체 소자 (10) 의 제작 방법은, 도 2 에 나타낸 제작 방법에 준하고 있다. 도 2 의 (a) ∼ (d) 의 공정을 거친 후, 전기 도금에 의한 범프 형성을 행하였다 (도 2 의 (e) 참조). 그 범프의 형성시에, 펄스 파형인 도금 전류의 펄스 주파수를 0.1 초 ∼ 1000 초의 범위에서 변화시키고, n 극 범프 (52) 의 두께와 p 극 범프 (51) 의 두께의 비를 도금 레이트비로서 도 4 에 나타냈다.
도 4 에 있어서 실측치를 흰색 원으로 나타냈다. 파선은, 실측치를 피팅한 결과로서 얻어진 곡선이다. 직류 도금에 의해 얻어진 도금 레이트비를 실선으로 도시하고 있다.
도 4 의 결과에서 분명한 바와 같이, 도금 전류의 펄스 주기가 0.1 초 ∼ 100 초의 범위에 있어서, 도금 레이트비가 약 1.00 으로부터 약 1.25 까지 크게 변화하고 있다. 따라서, 도금 전류의 펄스 주기를 0.1 초 ∼ 100 초의 범위에서 선택함으로써 적절한 도금 레이트비를 얻을 수 있다.
도금 전류의 펄스 주기를 결정하기 위해서는, 우선, n 극 전극 (14a) 과 p 극 전극 (14b) 의 단차 및 형성하고자 하는 p 극 범프 (51) 의 두께로부터 필요로 되는 도금 레이트비를 결정한다. 그 후, 상기 필요로 되는 도금 레이트비에 대응하는 펄스 주기를 도 4 로부터 판독하면 된다.
〔실시예 2〕
본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 의 제조 방법에 있어서, 개구부 (21) 의 면적 비율과 도금 레이트비의 관계를 측정한 실험 결과를 도 6 에 나타낸다. 본 실시예에 있어서의 도금 조건은 이하와 같다.
ㆍ도금액 : EEJA 제 논시안 타입 금 도금액
ㆍ도금욕 온도 : 52 ℃
ㆍ도금 전류 밀도 : 직류 6 mA/㎠
ㆍ피도금물 : 광반도체 소자 제작용 웨이퍼 (6 인치)
상기 조건 하에서, 개구부 (21) 가 없는 웨이퍼 (개구 비율 0 %) 와 개구부 (21) 를 형성한 웨이퍼 (개구 비율 6 %) 를 이용하여 전기 도금을 행하였다. 그 결과, 도 6 에 나타낸 바와 같이, 개구부 (21) 의 면적 비율이 0 % (개구 비율 0 %) 인 경우에는 도금 레이트비가 약 1.00 이 되고, 개구부 (21) 의 면적 비율이 6 % (개구 비율 6 %) 인 경우에는 도금 레이트비가 약 1.30 이 되는 결과를 얻었다. 이와 같이, 개구부 (21) 의 면적 비율을 바꾸는 것에 의해, 도금 레이트비를 제어할 수 있는 것이 분명해졌다.
〔실시예 3〕
본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 의 제조 방법에 있어서, 도금 레이트비의 전류 밀도 의존성을 측정한 결과를 도 7 에 나타낸다. 본 실시예에 있어서의 도금 조건은 이하와 같다.
ㆍ도금액 : EEJA 제 논시안 타입 금 도금액
ㆍ도금욕 온도 : 52 ℃
ㆍ펄스 주기 : 1 초
ㆍDUTY 비 : 80 %
ㆍ피도금물 : 광반도체 소자 제작용 웨이퍼 (6 인치)
ㆍ도금 전류 : 3.5 mA/㎠ ∼ 11 mA/㎠ 의 범위에서 가변
상기 도금 조건에 있어서의 임계 전류 밀도의 범위는, 2 mA/㎠ ∼ 8 mA/㎠ 이다. 도금 전류의 전류 밀도를 3.5 mA/㎠ ∼ 11 mA/㎠ 의 범위에서 변화시켜 전기 도금을 행하였다. 임계 전류 밀도의 범위를 초과하는 조건에서도 전기 도금을 행한 것은, 형성되는 범프에 대한 전류 밀도의 영향을 확인하기 위해서이다. 실험의 결과, 얻어진 도금 레이트비는 대략 1.45 내지 1.10 의 범위에서 변화하여, 도금 레이트비와 전류 밀도 사이에는 명확한 마이너스의 상관 관계가 있었다 (도 7). 또, 임계 전류 밀도의 범위 내에 있어서, 도금 전류의 전류 밀도를 변화시킴으로써, 원하는 도금 레이트비를 얻을 수 있는 것이 분명해졌다.
〔실시예 4〕
본 발명의 일 실시형태에 관련된 광반도체 소자 (10) 의 제조 방법에 있어서, 커런트 필름 (33) 의 시트 저항과 도금 레이트비의 관계를 측정한 실험 결과를 도 8에 나타낸다. 본 실시예에 있어서의 도금 조건은 이하와 같다.
ㆍ도금액 : EEJA 제 논시안 타입 금 도금액
ㆍ도금욕 온도 : 50 ℃
ㆍ도금 전류 밀도 : 직류 6 mA/㎠
ㆍ피도금물 : 광반도체 소자 제작용 웨이퍼 (6 인치)
상기 조건 하에서, 커런트 필름 (33) 의 시트 저항의 값을 다양하게 바꿔 도금 레이트비를 측정하였다. 시트 저항의 값을 바꿀 때에는, 커런트 필름 (33) 의 막두께를 바꾸었다. 실험의 결과, 시트 저항이 10 mΩ/□ 이상인 경우, 시트 저항이 높으면 높을수록 도금 레이트비도 보다 높아지는 결과를 얻었다. 즉, 시트 저항과 도금 레이트에는 플러스의 상관 관계가 발견되었다. 이와 같이, 커런트 필름 (33) 의 시트 저항을 바꾸는 것에 의해, 도금 레이트비를 제어할 수 있는 것이 분명해졌다. 또한, 시트 저항이 200 mΩ/□ 이상인 경우에는, n 극에 번드 플레이팅이 발생하는 결과가 되었다.
〔실시형태 2〕
본 발명의 일 실시형태에 관련된 광반도체 소자 (60) 에 관해 도 9 및 10 을 참조하여 설명한다. 또한, 실시형태 1 과 동일한 부재에 관해서는 동일한 부재 번호를 붙이고 그 설명을 생략한다.
(광반도체 소자 (60))
광반도체 소자 (60) 는 실시형태 1 에 관련된 광반도체 소자 (10) 의 변형예이다. 광반도체 소자 (10) 와 광반도체 소자 (60) 를 비교하여 상이한 점은, 광반도체 소자 (60) 가 구비하는 n 형 층 (62) (제 1 도전형 반도체층) 및 광반도체 소자 (10) 가 구비하는 n 형 층 (12) 의 형상이다 (도 9 참조). 광반도체 소자 (60) 가 구비하는 n 형 층 (62) 은, 보호막 (15) 이 구비하는 개구부 (21) 에 대응하는 영역에 있어서 특별한 구조를 갖지 않는다. 즉, 개구부 (21) 에 대응하는 영역에 있어서 n 형 층 (62) 의 상면은 평면이다.
n 형 층의 형상 이외의 구성은, 광반도체 소자 (10) 및 광반도체 소자 (60) 에 있어서 공통이다.
n 극 범프 (52) 의 두께는 p 극 범프 (51) 의 두께보다 두껍게 형성되어, n 형 층 (12) 및 p 형 층 (13) 의 상면이 갖는 단차를 해소한다. n 극 범프 (52) 및 p 극 범프 (51) 의 상면은 동일한 높이로 형성되어 있기 때문에, 본 발명의 일 실시형태에 관련된 광반도체 소자 (60) 는 바람직하게 플립 칩 실장하는 것이 가능하다.
(광반도체 소자 (60) 의 제작 방법)
광반도체 소자 (60) 의 제작 방법에 관해 도 10 을 참조하면서 설명한다. 제작 방법에 관해서도, 광반도체 소자 (60) 와 광반도체 소자 (10) 는 동일하다.
사파이어 기판 (11) 상에 n 형 층 (62) 및 p 형 층 (13) 이 퇴적되어 있는 p-n 접합 웨이퍼에서, p 형 층 (13) 의 일부를 남기고 n 형 층 (62) 을 선택적으로 에칭한다. n 형 층 (62) 및 p 형 층 (13) 의 상면에 n 극 전극 (14a) 및 p 극 전극 (14b) 을 형성하고, n 형 층 (62) 의 상면의 일부에 개구부 (21) 를 구비하는 보호막 (15) 을 형성한다 (도 10 의 (a) 참조). 이 때, n 형 층 (62) 은 홈을 구비하고 있지 않고, n 형 층 (62) 의 상면은 평면이다.
다음으로, 하층 커런트 필름 (31) 및 상층 커런트 필름 (32) 을 순차적으로 형성하여, 커런트 필름 (33) 으로 한다 (도 10 의 (b)).
커런트 필름 (33) 을 형성한 후, 순차적으로 이하의 공정을 행한다. 포토레지스트 (41) 를 도포한다 (도 10 의 (c) 참조). 포토리소그래피법에 의해 범프 형성 패턴 (42) 을 형성한다 (도 10 의 (d)). 펄스 파형의 구동 전류를 이용한 전기 도금에 의해 p 극 범프 (51) 및 n 극 범프 (52) 를 형성한다 (도 10 의 (e) 참조). 유기 용제를 이용하여 포토레지스트 (41) 를 제거한다 (도 10 의 (f) 참조). 불필요한 부분의 커런트 필름 (33) 을 에칭하여 제거한다 (도 10 의 (g) 참조). 이상의 공정에 의해 광반도체 소자 (60) 가 완성된다.
커런트 필름 (33) 을 형성했을 때, n 형 층 (62) 의 상면은 평면이라 하더라도 개구부 (21) 를 통해 커런트 필름 (33) 과 n 형 층 (62) 은 접촉하여 도통한다. 따라서, 개구부 (21) 로부터 n 극 전극 (14a) 까지의 전류 경로는, 커런트 필름 (33) 과 n 형 층 (62) 으로 구성되는 병렬 회로가 된다. 한편, 개구부 (21) 로부터 p 극 전극 (14b) 까지의 전류 경로는 커런트 필름 (33) 만이 된다.
따라서, 개구부 (21) 로부터 n 극 전극 (14a) 까지의 저항치는 개구부 (21) 로부터 p 극 전극 (14b) 까지의 저항치보다 작아진다. n 극 전극 (14a) 에는 p 극 전극 (14b) 보다 큰 도금 전류가 흐르기 때문에, n 극 전극 (14a) 에 있어서의 도금 레이트는, p 극 전극 (14b) 에 있어서의 도금 레이트보다 높아진다.
전기 도금의 구동 파형에 펄스 파형을 이용하여 펄스 주기를 변화시킴으로써, n 극 전극 (14a) 에 있어서의 도금 레이트와 p 극 전극 (14b) 에 있어서의 도금 레이트의 도금 레이트비를 제어할 수 있다. 따라서, 광반도체 소자 (60) 는 n 극 범프 (52) 및 p 극 범프 (51) 의 치수가 제약되지 않고, 반도체 기판 표면 상의 단차를 흡수할 수 있어, 플립 칩 실장에 적합한 광반도체 소자가 된다.
(정리)
본 발명의 일 양태에 관련된 광반도체 소자는, 상기 과제를 해결하기 위해,
제 1 도전형의 반도체로 이루어지는 제 1 반도체층과,
제 2 도전형의 반도체로 이루어지고, 상기 제 1 반도체층의 상면의 일부에 형성된 제 2 반도체층과,
상기 제 1 반도체층의 상면에 있어서의 다른 일부에 형성된 제 1 전극과,
상기 제 2 반도체층의 상면에 형성되고, 상기 제 1 전극의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극과,
상기 제 1 전극의 상면에 형성된 제 1 접속 전극과,
상기 제 2 전극의 상면에 형성된 제 2 접속 전극과,
상기 제 1 반도체층의 표면과 상기 제 2 반도체층의 표면을 덮는 절연성의 보호막으로서, 상기 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고 있는 것을 특징으로 하고 있다.
본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법은, 상기 과제를 해결하기 위해,
기판과, 당해 기판의 상면에 형성된, 제 1 도전형의 반도체로 이루어지는 제 1 반도체층과, 제 2 도전형의 반도체로 이루어지고, 상기 제 1 반도체층의 상면의 일부에 형성된 제 2 반도체층과, 상기 제 1 반도체층의 상면에 있어서의 다른 일부에 형성된 제 1 전극과, 상기 제 2 반도체층의 상면에 형성되고, 상기 제 1 전극의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극과, 상기 제 1 반도체층의 표면과 상기 제 2 반도체층의 표면을 덮는 절연성의 보호막으로서, 상기 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고 있는 광반도체 기판의 상면의 전체면에, 도전성의 커런트 필름을 형성하는 공정과,
상기 커런트 필름을 형성한 후, 상기 광반도체 기판을 전기 도금함으로써, 상기 제 1 전극의 상면에 제 1 접속 전극을 형성하고, 또한, 상기 제 2 전극의 상면에 제 2 접속 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 본 발명의 일 양태에 관련된 광반도체 소자에서는, 보호막이, 제 1 반도체층의 표면과 제 2 반도체층의 표면을 덮고 있다. 또, 보호막은, 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖고 있다.
당해 구성의 광반도체 소자를 제조할 때, 전기 도금을 사용함으로써 제 1 접속 전극 및 제 2 접속 전극을 형성한다. 구체적으로는, 광반도체 기판의 상면의 전체면에 커런트 필름을 형성하고, 이어서 제 1 및 제 2 전극 상을 개구한 포토레지스트 패턴을 형성하고, 그 다음에 도금 전류를 광반도체 소자에 인가한다.
여기서, 제 1 전극과 커런트 필름은 직접 도통하고 있다. 또, 제 1 전극과 도통하고 있는 제 1 반도체층이, 보호막의 개구부를 통하여 커런트 필름과 도통하고 있다. 이러한 것에 의해, 제 1 전극으로부터는, 커런트 필름 및 제 1 반도체층의 양쪽에 도금 전류가 흐르게 된다.
한편, 제 2 전극은 커런트 필름과 직접 도통하고 있지만, 제 2 전극과 도통하는 제 2 반도체층은 커런트 필름에는 도통하고 있지 않다. 이러한 것에 의해, 제 2 전극으로부터는, 커런트 필름에 도금 전류가 흐르게 될 뿐이다.
이상과 같이, 광반도체 기판을 전기 도금할 때, 흐르는 도금 전류는 제 1 전극측 > 제 2 전극측이 된다. 그 결과, 광반도체 소자에 흐르는 도금 전류의 파라미터를 제어함으로써, 제 1 전극과 제 2 전극의 단차를 흡수한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있다. 그 때, 도금 전류의 파라미터를 제어하기만 하면 되기 때문에, 제 1 접속 전극 및 제 2 접속 전극의 치수에 전혀 제약은 없다.
따라서, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에 의하면, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을, 각 접속 전극의 치수에 제약을 받지 않고 형성할 수 있다. 또, 본 발명의 일 양태에 관련된 광반도체 소자에 의하면, 플립 칩 실장에 적합한 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 구비한 광반도체 소자를 실현할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자에서는, 또한,
상기 개구부의 표면적은, 전기 도금에 의해 서로 단차가 없는 상기 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있는 표면적인 것이 바람직하다.
상기 구성에 의하면, 본 발명의 일 양태에 관련된 광반도체 소자를 제조할 때, 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 확실하게 형성할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자에서는, 또한,
상기 제 1 반도체층에 있어서의 상기 개구부에 대응하는 위치에는 홈이 형성되어 있는 것이 바람직하다.
상기 구성에 의하면, 홈이 있는 지점에서 광반도체 소자를 나눔으로써, 제 1 반도체층에 결함을 생기게 하지 않고, 광반도체 소자를 소정의 크기로 분할할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자에서는, 또한,
상기 홈의 표면적은, 전기 도금에 의해 서로 단차가 없는 상기 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있는 표면적인 것이 바람직하다.
상기 구성에 의하면, 본 발명의 일 양태에 관련된 광반도체 소자를 제조할 때, 서로 단차가 없는 제 1 접속 전극 및 제 2 접속 전극을 확실하게 형성할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
펄스 파형의 도금 전류를 흘림으로써 광반도체 소자를 전기 도금하는 것이 바람직하다.
상기 구성에 의하면, 도금 전류의 각종 파라미터를 제어함으로써, 제 1 전극에 있어서의 도금 레이트와 제 2 전극에 있어서의 도금 레이트의 비율을 효율적으로 제어할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 펄스 파형의 주기가 0.1 ∼ 100 초의 범위 내에 있는 것이 바람직하다.
상기 구성에 의하면, 제 1 전극에 있어서의 도금 레이트와 제 2 전극에 있어서의 도금 레이트의 비율을 효율적으로 제어할 수 있다. 그 이유는 다음과 같다. 광반도체 기판에 도금 전류를 인가하면, 도금액 저항의 과도적 변화가 30 초 이내로 수속된다. 그 때문에, 펄스 파형이 0.1 ∼ 100 초의 범위 내에 있으면, 펄스 파형을 가변으로 하는 것의 효과를 얻을 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 펄스 파형의 DUTY 비가 80 % 이상인 것이 바람직하다.
상기 구성에 의하면, 제 1 전극에 있어서의 도금 레이트와 제 2 전극에 있어서의 도금 레이트의 비율을 효율적으로 제어할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 펄스 파형의 1 주기마다의 전류의 정지 시간이 2 초 이하인 것이 바람직하다.
상기 구성에 의하면, 제 1 전극에 있어서의 도금 레이트와 제 2 전극에 있어서의 도금 레이트의 비율을 효율적으로 제어할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 커런트 필름의 시트 저항이 10 ∼ 1000 mΩ/□ 의 범위 내에 있는 것이 바람직하다.
상기 구성에 의하면, 커런트 필름의 시트 저항이 10 ∼ 1000 mΩ/□ 의 범위 내에 있다. 여기서, 광반도체 기판에 있어서의 제 1 반도체층의 시트 저항이 1 ∼ 20 Ω/□ 의 범위 내에 있다. 따라서, 제 1 전극측에 있어서 도금 전류가 흐르는 경로의 합성 저항과 제 2 전극측에 있어서 도금 전류가 흐르는 경로의 합성 저항의 차를, 제 1 전극측에 있어서의 당해 합성 저항의 10 % 로 할 수 있다. 그 결과, 제 1 전극에 있어서의 도금 레이트와 제 2 전극에 있어서의 도금 레이트의 비율을 효율적으로 제어할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 펄스 파형의 도금 전류에 의해 도금되는 표면에 있어서의 당해 도금 전류의 전류 밀도가, 임계 전류 밀도의 하한치로부터 상한치의 범위를 만족하는 범위인 것이 바람직하다.
상기 구성에 의하면, 정상적인 형상의 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있다. 또, 이 범위에 있어서 전류 밀도를 변화시킴으로써, 도금 레이트비를 변화시킬 수 있다. 따라서, 전류 밀도를 적당한 값으로 함으로써, 서로 단차가 없는 제 1 접속 전극과 제 2 접속 전극을 형성할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 커런트 필름을 형성하는 공정에 있어서 형성된 상기 커런트 필름의 막두께에 따라서, 상기 접속 전극을 형성하는 공정에 있어서의 상기 제 1 전극과 상기 제 2 전극의 도금 레이트비가 결정되는 것이 바람직하다.
상기 구성에 의하면, 커런트 필름의 막두께를 변화시킴으로써 도금 레이트비를 변화시킬 수 있다. 따라서, 커런트 필름의 막두께를 적당한 값으로 함으로써, 서로 단차가 없는 제 1 접속 전극과 제 2 접속 전극을 형성할 수 있다.
또, 본 발명의 일 양태에 관련된 광반도체 소자의 제조 방법에서는, 또한,
상기 광반도체 소자를 전기 도금할 때, 금, 은, 백금, 구리, 팔라듐, 니켈, 땜납 및 이들 합금에서 임의로 선택되는 금속을 이용하는 것이 바람직하다.
상기 구성에 의하면, 오믹 특성이 보다 양호하고, 또한 플립 칩 실장에 적합한 제 1 접속 전극 및 제 2 접속 전극을 구비한 광반도체 소자를 제조할 수 있다.
본 발명은 전술한 각 실시형태에 한정되는 것은 아니고, 청구항에 나타낸 범위에서 여러 가지 변경이 가능하고, 상이한 실시형태에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시형태에 관해서도 본 발명의 기술적 범위에 포함된다.
산업상 이용가능성
본 발명은, 발광 다이오드 (LED) 등의 광반도체 소자로서 폭넓게 이용할 수 있다. 또, 이러한 광반도체 소자를 제조하는 방법으로서도 이용할 수 있다.
10 : 광반도체 소자
11 : 사파이어 기판 (절연성 투명 기판)
12 : n 형 층 (제 1 도전형 반도체층)
13 : p 형 층 (제 2 도전형 반도체층)
14a : n 극 전극 (제 1 전극)
14b : p 극 전극 (제 2 전극)
15 : 보호막
21 : 개구부
22 : 홈
30 : 음극
31 : 하층 커런트 필름
32 : 상층 커런트 필름
33 : 커런트 필름
41 : 포토레지스트
42 : 범프 형성 패턴
51 : p 극 범프 (제 2 접속 전극)
52 : n 극 범프 (제 1 접속 전극)
60 : 광반도체 소자
62 : n 형 층 (제 1 도전형 반도체층)
80 : 양극
81 : 양극판
152 : n 극 범프

Claims (13)

  1. 제 1 도전형의 반도체로 이루어지는 제 1 반도체층과,
    제 2 도전형의 반도체로 이루어지고, 상기 제 1 반도체층의 상면의 일부에 형성된 제 2 반도체층과,
    상기 제 1 반도체층의 상면에 있어서의 다른 일부에 형성된 제 1 전극과,
    상기 제 2 반도체층의 상면에 형성되고, 상기 제 1 전극의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극과,
    상기 제 1 전극의 상면에 형성된 제 1 접속 전극과,
    상기 제 2 전극의 상면에 형성된 제 2 접속 전극과,
    상기 제 1 반도체층의 표면과 상기 제 2 반도체층의 표면을 덮는 절연성의 보호막으로서, 상기 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고 있는 것을 특징으로 하는 광반도체 소자.
  2. 제 1 항에 있어서,
    상기 개구부의 표면적은, 전기 도금에 의해 서로 단차가 없는 상기 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있는 표면적인 것을 특징으로 하는 광반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 반도체층에 있어서의 상기 개구부에 대응하는 위치에는 홈이 형성되어 있는 것을 특징으로 하는 광반도체 소자.
  4. 제 3 항에 있어서,
    상기 홈의 표면적은, 전기 도금에 의해 서로 단차가 없는 상기 제 1 접속 전극 및 제 2 접속 전극을 형성할 수 있는 표면적인 것을 특징으로 하는 광반도체 소자.
  5. 기판과, 상기 기판의 상면에 형성된, 제 1 도전형의 반도체로 이루어지는 제 1 반도체층과, 제 2 도전형의 반도체로 이루어지고, 상기 제 1 반도체층의 상면의 일부에 형성된 제 2 반도체층과, 상기 제 1 반도체층의 상면에 있어서의 다른 일부에 형성된 제 1 전극과, 상기 제 2 반도체층의 상면에 형성되고, 상기 제 1 전극의 상면보다 높은 위치에 있는 상면을 갖는 제 2 전극과, 상기 제 1 반도체층의 표면과 상기 제 2 반도체층의 표면을 덮는 절연성의 보호막으로서, 상기 제 1 반도체층의 표면의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고 있는 광반도체 기판의 상면의 전체면에, 도전성의 커런트 필름을 형성하는 공정과,
    상기 커런트 필름을 형성한 후, 상기 광반도체 기판을 전기 도금함으로써, 상기 제 1 전극의 상면에 제 1 접속 전극을 형성하고, 또한, 상기 제 2 전극의 상면에 제 2 접속 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 광반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    펄스 파형의 도금 전류를 흘림으로써 광반도체 소자를 전기 도금하는 것을 특징으로 하는 광반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 펄스 파형의 주기가 0.1 ∼ 100 초의 범위 내에 있는 것을 특징으로 하는 광반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 펄스 파형의 DUTY 비가 80 % 이상인 것을 특징으로 하는 광반도체 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 펄스 파형의 1 주기마다의 전류의 정지 시간이 2 초 이하인 것을 특징으로 하는 광반도체 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 커런트 필름의 시트 저항이 10 ∼ 1000 mΩ/□ 의 범위 내에 있는 것을 특징으로 하는 광반도체 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 펄스 파형의 도금 전류에 의해 도금되는 표면에 있어서의 상기 도금 전류의 전류 밀도가, 임계 전류 밀도의 하한치로부터 상한치의 범위를 만족하는 범위인 것을 특징으로 하는 광반도체 소자의 제조 방법.
  12. 제 5 항에 있어서,
    상기 커런트 필름을 형성하는 공정에 있어서 형성된 상기 커런트 필름의 막두께에 따라서, 상기 접속 전극을 형성하는 공정에 있어서의 상기 제 1 전극과 상기 제 2 전극의 도금 레이트비가 결정되는 것을 특징으로 하는 광반도체 소자의 제조 방법.
  13. 제 5 항에 있어서,
    상기 광반도체 소자를 전기 도금할 때, 금, 은, 백금, 구리, 팔라듐, 니켈, 땜납 및 이들의 합금에서 임의로 선택되는 금속을 이용하는 것을 특징으로 하는 광반도체 소자의 제조 방법.
KR1020120031893A 2011-06-28 2012-03-28 광반도체 소자 및 광반도체 소자의 제조 방법 KR101254460B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011143561 2011-06-28
JPJP-P-2011-143561 2011-06-28
JP2011208041A JP5394461B2 (ja) 2011-06-28 2011-09-22 光半導体素子の製造方法
JPJP-P-2011-208041 2011-09-22

Publications (2)

Publication Number Publication Date
KR20130007411A KR20130007411A (ko) 2013-01-18
KR101254460B1 true KR101254460B1 (ko) 2013-04-12

Family

ID=47789513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120031893A KR101254460B1 (ko) 2011-06-28 2012-03-28 광반도체 소자 및 광반도체 소자의 제조 방법

Country Status (3)

Country Link
JP (1) JP5394461B2 (ko)
KR (1) KR101254460B1 (ko)
TW (1) TWI459595B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6229406B2 (ja) * 2013-09-27 2017-11-15 日亜化学工業株式会社 半導体発光素子及びその製造方法
US9812611B2 (en) * 2015-04-03 2017-11-07 Soko Kagaku Co., Ltd. Nitride semiconductor ultraviolet light-emitting element and nitride semiconductor ultraviolet light-emitting device
JP6970346B2 (ja) 2018-09-25 2021-11-24 日亜化学工業株式会社 半導体装置の製造方法
JP2020120080A (ja) * 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005338696A (ja) * 2004-05-31 2005-12-08 Nec Corp 光部品及びその製造方法
JP3795007B2 (ja) * 2002-11-27 2006-07-12 松下電器産業株式会社 半導体発光素子及びその製造方法
JP2010056323A (ja) * 2008-08-28 2010-03-11 Toshiba Corp 半導体発光装置の製造方法及び半導体発光装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2581299B2 (ja) * 1990-10-19 1997-02-12 日本電気株式会社 バンプ電極を有する半導体装置の製造方法
JP3116534B2 (ja) * 1992-04-09 2000-12-11 富士電機株式会社 集積回路装置のフリップチップ製造方法
EP0921577A4 (en) * 1997-01-31 2007-10-31 Matsushita Electric Ind Co Ltd ELECTROLUMINESCENT ELEMENT, SEMICONDUCTOR ELECTROLUMINESCENT DEVICE, AND PROCESS FOR PRODUCING THE SAME
JPH1197391A (ja) * 1997-09-16 1999-04-09 Ebara Corp 半導体ウエハー配線電解メッキ方法
WO2006098545A2 (en) * 2004-12-14 2006-09-21 Seoul Opto Device Co., Ltd. Light emitting device having a plurality of light emitting cells and package mounting the same
JP2008262953A (ja) * 2007-04-10 2008-10-30 Sharp Corp 半導体装置の製造方法
JP4799606B2 (ja) * 2008-12-08 2011-10-26 株式会社東芝 光半導体装置及び光半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3795007B2 (ja) * 2002-11-27 2006-07-12 松下電器産業株式会社 半導体発光素子及びその製造方法
JP2005338696A (ja) * 2004-05-31 2005-12-08 Nec Corp 光部品及びその製造方法
JP2010056323A (ja) * 2008-08-28 2010-03-11 Toshiba Corp 半導体発光装置の製造方法及び半導体発光装置

Also Published As

Publication number Publication date
JP5394461B2 (ja) 2014-01-22
TW201301563A (zh) 2013-01-01
JP2013033893A (ja) 2013-02-14
KR20130007411A (ko) 2013-01-18
TWI459595B (zh) 2014-11-01

Similar Documents

Publication Publication Date Title
US9224932B2 (en) Wafer level photonic device die structure and method of making the same
KR102191933B1 (ko) 다층 구조체에 의해 형성되는 발광 다이 컴포넌트
JP4215477B2 (ja) 発光素子
CN106575688B (zh) 半导体器件及其制造方法
CN103415935B (zh) 具有重新分布用于倒装芯片安装的垂直接触件的led
KR101237538B1 (ko) 발광 디바이스
KR101832234B1 (ko) Ｐｅｃ 바이어싱 기술을 이용한 ｌｅｄ 및 이를 제조하기 위한 방법
KR101932996B1 (ko) 플립 칩 led를 위한 p-n 분리 금속 충진
KR101254460B1 (ko) 광반도체 소자 및 광반도체 소자의 제조 방법
KR20150046272A (ko) 광전자 반도체 컴포넌트
US8860294B2 (en) Light emitting element and method for manufacturing the same
US7982238B2 (en) Light-emitting diode
JP4120493B2 (ja) 発光ダイオードおよび発光装置
KR20120030430A (ko) 발광 반도체 디바이스 및 제조방법
EP2605294B1 (en) Semiconductor light emitting device
US9865777B2 (en) Semicondcutor light-emitting device and fabricating method thereof
CN102856458B (zh) 光半导体元件以及光半导体元件的制造方法
KR20130133375A (ko) 백라이트 유닛에 적합한 수직형 발광 다이오드 소자 및 제조 방법
KR101018227B1 (ko) 수직구조 질화물계 발광다이오드 소자 및 이의 제조방법
CN113594324A (zh) 一种电极共面led基板及其制备方法
KR20160118393A (ko) 개량형 발광소자 및 이의 제조방법
JP2005268800A (ja) 半導体発光デバイス製造

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160401

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 7