JP2013026625A5

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Publication number: JP2013026625A5
Application number: JP2012159378A
Authority: JP
Filing date: 2012-07-18
Publication date: 2015-06-18

Claims

基板接続端子を含む基板と、
前記基板の上に積層され、チップ接続端子を含む少なくとも１つの半導体チップと、
前記基板と前記半導体チップとの少なくとも一部を覆う第１絶縁膜と、
前記第１絶縁膜を貫通して前記基板接続端子と前記チップ接続端子とを連結させる配線と、を含む半導体パッケージ。
前記第１絶縁膜は高分子膜と前記高分子膜の中に分散された金属含有粒子とを含むことを特徴とする請求項１に記載の半導体パッケージ。
前記第１絶縁膜はリセスされた領域と、前記基板接続端子と、前記チップ接続端子とを露出させるホールを含み、
前記配線は前記リセスされた領域と前記ホールとの中に配置されることを特徴とする請求項１に記載の半導体パッケージ。
前記リセスされた領域の側面と底、そして前記ホールの側面の表面粗さは前記第１絶縁膜の上部面の表面粗さより大きいことを特徴とする請求項３に記載の半導体パッケージ。
前記半導体チップは、
前記チップ接続端子を一部露出させる開口部を含む保護膜と、
前記開口部の内に配置され、前記チップ接続端子と接するレーザー阻止パターンをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
前記レーザー阻止パターンは金、ニッケル、鉛を含むグループから選択される少なくとも１つを含むことを特徴とする請求項５に記載の半導体パッケージ。
前記半導体チップの個数は２つ以上であり、前記基板の上で前記半導体チップの端部は階段形態をなし、
前記第１絶縁膜は延長されて前記半導体チップの上部面、側面、及び下部面と前記基板の上部面とをコンフォーマルに覆うことを特徴とする請求項１に記載の半導体パッケージ。
前記半導体チップは、前記第１絶縁膜の下部で前記配線と垂直的に重畳されるように位置し、前記配線と絶縁されたダミーチップ接続端子をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
１つの半導体チップは、複数個のチップ接続端子を含み、
前記第１絶縁膜は延長されて隣接するチップ接続端子と同時に接することを特徴とする請求項１に記載の半導体パッケージ。
前記基板接続端子は第１基板接続端子と第２基板接続端子とを含み、
前記チップ接続端子は第１チップ接続端子と第２チップ接続端子とを含み、
前記配線は前記第１基板接続端子と前記第１チップ接続端子を連結させる第１配線と、前記第２基板接続端子と前記第２チップ接続端子とを連結させる第２配線と、を含み、
前記第１絶縁膜は前記第１配線下部に配置される下部絶縁膜と、前記第１配線と前記第２配線との間に配置される中間絶縁膜と、を含むことを特徴とする請求項１に記載の半導体パッケージ。
前記配線に隣接する前記第１絶縁膜、前記少なくとも１つの半導体チップ及び前記基板を覆う第２絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
端部が階段形態をなるように積層され、各々のチップ接続端子を含む複数の半導体チップと、
前記複数の半導体チップの少なくとも端部を覆う一層の絶縁膜と、
前記少なくとも一層の絶縁膜を貫通して前記各々の半導体チップの前記チップ接続端子を連結させる配線と、を含む半導体パッケージ。
基板接続端子を含む基板を準備する段階と、
前記基板の上にチップ接続端子を含む少なくとも１つの半導体チップを積層する段階と、
前記基板接続端子と前記チップ接続端子とを覆うように、第１絶縁膜を形成する段階と、
前記第１絶縁膜を貫通して前記チップ接続端子と前記基板接続端子とを電気的に連結させる配線を形成する段階と、を含む半導体パッケージの製造方法。
前記配線を形成する段階は無電解鍍金法を利用することを特徴とする請求項１３に記載の半導体パッケージの製造方法。
前記第１絶縁膜は高分子膜と前記高分子膜の内に分散された金属含有粒子を含み、
前記配線を形成する前に、レーザーを照射して前記高分子膜を一部除去して前記第１絶縁膜の表面にリセスされた領域と前記チップ接続端子と前記基板接続端子を露出させるホールを形成する同時に、前記金属含有粒子を前記リセスされた領域と前記ホールと内に残す段階をさらに含むことを特徴とする請求項１４に記載の半導体パッケージの製造方法。
前記レーザーは前記金属含有粒子で非金属原子と金属との間の結合環を切って前記金属に構成されたシード膜を形成することを特徴とする請求項１５に記載の半導体パッケージの製造方法。
前記配線を形成する前に、
前記金属含有粒子の絶縁性物質を除去する前処理工程を進行して前記金属含有粒子を構成する金属に構成されたシード膜を形成する段階をさらに含むことを特徴とする請求項１６に記載の半導体パッケージの製造方法。
前記第１絶縁膜を形成する段階は、化学的気相蒸着工程を進行して前記半導体チップの上部面、側面、及び下部面と前記基板の上部面とをコンフォーマルに覆う前記第１絶縁膜を形成する段階を含み、
前記高分子はパリレン（ｐａｒｙｌｅｎｅ）を含むことを特徴とする請求項１７に記載の半導体パッケージの製造方法。
前記レーザーは赤外線レーザーであることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
前記チップ接続端子の上にレーザー阻止パターンを形成する段階をさらに含み、前記レーザーを照射して前記チップ接続端子の上の前記レーザー阻止パターンが露出されることを特徴とする請求項１６に記載の半導体パッケージの製造方法。
前記方法は前記基板、前記少なくとも１つの半導体チップ、及び前記第１絶縁膜を覆う第２絶縁膜を形成する段階をさらに含み、
前記配線は前記第２絶縁膜と前記第１絶縁膜を貫通して形成されることを特徴とする請求項１３に記載の半導体パッケージの製造方法。
第１チップ接続端子を含む第１半導体チップの上に第２チップ接続端子を含む第２半導体チップを積層する段階と、
前記第１チップ接続端子と前記第２チップ接続端子とを覆うように、少なくとも一層の絶縁膜を形成する段階と、
前記少なくとも一層の絶縁膜を貫通して前記第１チップ接続端子と前記第２チップ接続端子とを電気的に連結させる配線を形成する段階と、を含む半導体パッケージの製造方法。
基板と、
前記基板の上の少なくとも１つの半導体チップと、
前記基板と前記少なくとも１つの半導体チップの上の第１絶縁膜と、
前記第１絶縁膜を貫通する配線と、を含み、
前記基板は基板連結端子を含み、
前記少なくとも１つの半導体チップはチップ連結端子を含み、
前記第１絶縁膜は少なくとも前記基板連結端子と前記チップ連結端子とを覆い、
前記配線は前記基板連結端子と前記チップ連結端子とを電気的に連結させる半導体パッケージ。
前記基板の上の２つ以上の半導体チップをさらに含み、
前記２つ以上の半導体チップの各々はチップ連結端子を含み、
前記第１絶縁膜は少なくとも前記基板連結端子と前記チップ連結端子とを覆い、
前記配線は前記基板連結端子と前記チップ連結端子とを電気的に連結させる請求項２３に記載の半導体パッケージ。
基板を準備する段階と、
前記基板の上に２つ以上の半導体チップを積層する段階と、
前記基板と前記２つ以上の半導体チップとの上に第１絶縁膜を形成する段階と、
前記第１絶縁膜を貫通する配線を形成する段階と、を含み、
前記基板は基板連結端子を含み、
前記２つ以上の半導体チップの各々はチップ連結端子を含み、
前記第１絶縁膜は少なくとも前記基板連結端子と前記チップ連結端子とを覆い、
前記配線は前記基板連結端子と前記チップ連結端子とを電気的に連結させる半導体パッケージの形成方法。