DE102012212611A1 - Halbleiterpackung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Halbleiterpackung und Verfahren zur Herstellung derselben. Die Erfindung bezieht sich auf eine Halbleiterpackung, auf ein Verfahren zur Herstellung derselben sowie auf ein Packungsmodul, ein elektronisches Bauelement und ein Speichersystem, welche dieselbe beinhalten. Eine Halbleiterpackung gemäß der Erfindung beinhaltet ein Substrat (20), das einen Substratverbindungsanschluss (22a), wenigstens einen Halbleiterchip (10a bis 10d), der auf dem Substrat gestapelt ist und einen Chipverbindungsanschluss (3a) aufweist, eine erste isolierende Schicht (30), die wenigstens Teile des Substrats und des wenigstens einen Halbleiterchips bedeckt, und eine Zwischenverbindung (40a), welche die erste isolierende Schicht durchdringt, um den Substratverbindungsanschluss mit dem Chipverbindungsanschluss zu verbinden. Verwendung in der Halbleiterpackungstechnologie.

Description

  • Die Erfindung bezieht sich auf eine Halbleiterpackung, auf ein Verfahren zur Herstellung derselben sowie auf ein Packungsmodul, ein elektronisches Bauelement und ein Speichersystem mit derselben.
  • Mit der Entwicklung der elektronischen Industrie wurden zunehmend eine hohe Funktion, eine hohe Geschwindigkeit und eine geringe Abmessung von elektronischen Komponenten gefordert. Um dem Trend zu entsprechen, ist es erforderlich, Halbleiterchips verschiedener Arten anstelle von Halbleiterchips der gleichen Art in einer einzelnen Halbleiterpackung zu montieren. Da sich jedoch die Arten der Halbleiterchips voneinander unterscheiden, können Abmessungen und/oder Funktionen der Halbleiterchips verschieden voneinander sein. Demgemäß können Probleme verursacht werden wie eine Zunahme einer horizontalen Abmessung der Halbleiterpackung oder ein Durchbiegen eines Drahts. Außerdem ist die Verwendung von Gold als dem Draht kostenintensiv, und ein Verdrahtungsprozess kann eine lange Prozessdauer erfordern. Somit kann die Produktivität der Halbleiterpackungen verringert sein.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer Halbleiterpackung, die in der Lage ist, den Grad an Freiheit einer Zwischenverbindung zu verbessern, eines Verfahrens zur Herstellung derselben, das in der Lage ist, die Produktivität zu verbessern, sowie eines Packungsmoduls, eines elektronischen Bauelements und eines Speichersystems zugrunde, die mit einer derartigen Halbleiterpackung ausgerüstet sind.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer Halbleiterpackung mit den Merkmalen des Anspruchs 1 oder 3, eines Packungsmoduls mit den Merkmalen des Anspruchs 18, eines elektronischen Bauelements mit den Merkmalen des Anspruchs 19, eines Speicherbauelements mit den Merkmalen des Anspruchs 20 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 21 oder 23. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:
  • 1 ein Layout ist, das eine Halbleiterpackung darstellt,
  • 2 eine Querschnittansicht entlang einer Linie I-I' von 1 ist,
  • 3A und 3B vergrößerte Querschnittansichten eines Bereichs 'A' beziehungsweise eines Bereichs 'B' von 2 sind,
  • 4 eine vergrößerte Querschnittphotographie ist, die einen Bereich einer gefertigten Halbleiterpackung zeigt,
  • 5 bis 12 ein Verfahren zur Herstellung einer Halbleiterpackung mit der Querschnittansicht von 2 zeigen,
  • 13A und 13B vergrößerte Querschnittansichten eines Bereichs 'A' beziehungsweise eines Bereichs 'B' von 12 sind,
  • 14 ein Layout ist, das eine weitere Halbleiterpackung darstellt,
  • 15 eine Querschnittansicht entlang einer Linie I-I' von 14 ist,
  • 16 eine Querschnittansicht ist, die eine weitere Halbleiterpackung darstellt,
  • 17 ein Layout ist, das eine weitere Halbleiterpackung darstellt,
  • 18 eine Querschnittansicht entlang einer Linie I-I' von 17 ist,
  • 19 eine Querschnittansicht ist, die eine weitere Halbleiterpackung darstellt,
  • 20 eine Querschnittansicht ist, die eine weitere Halbleiterpackung darstellt,
  • 21 eine Draufsicht ist, die eine Halbleiterpackung gemäß einigen beispielhaften Ausführungsformen darstellt,
  • 22A und 22B Querschnittansichten entlang einer Linie I-I' beziehungsweise einer Linie II-II' von 21 sind,
  • 23 eine vergrößerte Ansicht eines Bereichs 'C' von 22A ist,
  • 24 bis 26 Querschnittansichten sind, die ein Verfahren zur Herstellung einer Halbleiterpackung mit einem Querschnitt von 22A darstellen,
  • 27 eine vergrößerte Ansicht eines Bereichs 'C' von 26 ist,
  • 28 eine Ansicht ist, die ein Packungsmodul darstellt, das Halbleiterpackungen beinhaltet,
  • 29 ein Blockdiagramm ist, das ein elektronisches Bauelement darstellt, das Halbleiterpackungen beinhaltet, und
  • 30 ein Blockdiagramm ist, das ein Speichersystem darstellt, das Halbleiterpackungen beinhaltet.
  • Nunmehr werden beispielhafte Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben. Es versteht sich, dass wenn ein Element als ”auf”, ”verbunden mit”, ”elektrisch verbunden mit” oder ”gekoppelt mit” einer anderen Komponente bezeichnet wird, dieses direkt auf, verbunden mit, elektrisch verbunden mit oder gekoppelt mit der anderen Komponente sein kann oder zwischenliegende Komponenten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Komponenten vorhanden, wenn eine Komponente als ”direkt auf”, ”direkt verbunden mit”, ”direkt elektrisch verbunden mit” oder ”direkt gekoppelt mit” einer anderen Komponente bezeichnet wird. Nunmehr wird auf beispielhafte Ausführungsformen Bezug genommen, die in den begleitenden Zeichnungen dargestellt sind, wobei sich gleiche Bezugszeichen überall auf gleiche Komponenten beziehen.
  • Die 1 bis 3B stellen eine Halbleiterpackung 100 gemäß einer ersten Ausführungsform der Erfindung dar. Bezugnehmend auf die 1 und 2 ist in dieser Halbleiterpackung 100 eine Mehrzahl von Halbleiterchips 10a, 10b, 10c und 10d auf einem Packungssubstrat 20 gestapelt. Die Mehrzahl von Halbleiterchips 10a, 10b, 10c und 10d beinhaltet einen ersten Halbleiterchip 10a, einen zweiten Halbleiterchip 10b, einen dritten Halbleiterchip 10c und einen vierten Halbleiterchip 10d, die sequentiell gestapelt sind. In der vorliegenden Ausführungsform können die Halbleiterchips 10a, 10b, 10c und 10d von der gleichen Art sein. Jeder der Halbleiterchips 10a, 10b, 10c und 10d beinhaltet einen Chipkörper 1. Der Chipkörper 1 kann ein Halbleitersubstrat, Schaltkreisstrukturen darauf sowie diese bedeckende isolierende Zwischenschichten beinhalten. Der Chipkörper 1 beinhaltet eine erste Oberfläche 1a und eine zweite Oberfläche 1b, die entgegengesetzt zueinander sind. Auf der ersten Oberfläche 1a sind eine Mehrzahl von ersten Chipverbindungsanschlüssen 3a und ein zweiter Chipverbindungsanschluss 3b angeordnet. Die ersten Chipverbindungsanschlüsse 3a und der zweite Verbindungsanschluss 3b können leitfähigen Kontaktstellen entsprechen, die an einer obersten Oberfläche der isolierenden Zwischenschichten in dem Chipkörper 1 angeordnet sind. Die ersten Chipverbindungsanschlüsse 3a können einen Massepin, einen Leistungspin, einen Datenpin, einen Adressenpin und einen Befehlspin beinhalten. Der zweite Chipverbindungsanschluss 3b kann einem Chipfreigabepin entsprechen. Der zweite Chipverbindungsanschluss 3b des ersten Halbleiterchips 10a kann einem ersten Chipfreigabepin 3ba entsprechen. Der zweite Chipverbindungsanschluss 3b des zweiten Halbleiterchips 10b kann einem zweiten Chipfreigabepin 3bb entsprechen. Der zweite Chipverbindungsanschluss 3b des dritten Halbleiterchips 10c kann einem dritten Chipfreigabepin 3bc entsprechen. Der zweite Chipverbindungsanschluss 3b des vierten Halbleiterchips 10d kann einem vierten Chipfreigabepin 3bd entsprechen.
  • Auf der ersten Oberfläche 1a ist eine Schutzschicht 5 angeordnet. Die Schutzschicht 5 beinhaltet eine Öffnung 7, die jeden der Chipverbindungsanschlüsse 3a und 3b freilegt. In der Öffnung 7 ist eine Laserblockierstruktur 11 so angeordnet, dass sie mit jedem der Chipverbindungsanschlüsse 3a und 3b in Kontakt ist. Die Laserblockierstruktur 11 kann aus einem leitfähigen Material gebildet sein, das die Energie eines Lasers nicht absorbiert, sondern reflektiert. Zum Beispiel kann die Laserblockierstruktur 11 wenigstens eines beinhalten, das aus einer Gruppe ausgewählt ist, die Nickel (Ni), Blei (Pb) und Gold (Au) beinhaltet. Auf der zweiten Oberfläche 1b ist eine Haftschicht 9 angeordnet. Die Haftschicht 9 führt eine Funktion derart aus, dass die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 aneinander haften.
  • Auf dem Packungssubstrat 20 sind erste Substratverbindungsanschlüsse 22a und zweite Substratverbindungsanschlüsse 22b angeordnet. Die ersten Substratverbindungsanschlüsse 22a und die zweiten Substratverbindungsanschlüsse 22b können das gleiche Material wie die Laserblockierstruktur 11 beinhalten. Die ersten Substratverbindungsanschlüsse 22a sind mit den ersten Chipverbindungsanschlüssen 3a verbunden. Die zweiten Substratverbindungsanschlüsse 22b können einen ersten Chipfreigabesubstratpin 22ba, der den ersten Halbleiterchip 10a auswählt, einen zweiten Chipfreigabesubstratpin 22bb, der den zweiten Halbleiterchip 10b auswählt, einen dritten Chipfreigabesubstratpin 22bc, der den dritten Halbleiterchip 10c auswählt, und einen vierten Chipfreigabesubstratpin 22bd beinhalten, der den vierten Halbleiterchip 10d auswählt.
  • Bezugnehmend auf die 1, 2, 3A und 3B sind Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und ein Kantenbereich des Packungssubstrats 20 von einer isolierenden Schicht 30 bedeckt. Die isolierende Schicht 30 kann sich von dem Kantenbereich des Packungssubstrats 20 über die Kantenbereiche des ersten, zweiten und dritten Halbleiterchips 10a, 10b und 10c dazwischen bis auf den Kantenbereich des an der obersten Ebene angeordneten vierten Halbleiterchips 10d erstrecken. Die isolierende Schicht 30 kann eine Polymerschicht 31 und metallhaltige Partikel 32 beinhalten, die in der Polymerschicht dispergiert sind. Die Polymerschicht 31 kann wenigstens eines von verschiedenen Materialien beinhalten, wie eine Epoxy-Gießverbindung oder Parylen. Die metallhaltigen Partikel 32 können Metallpartikel sein, die mit Metalloxid, Metallnitrid, Metallkarbid, Metallsulfid oder einem isolierenden Metall beschichtet sind. Das in den metallhaltigen Partikeln 32 enthaltene Metall kann Aluminium, Magnesium, Eisen, Mangan, Kupfer, Chrom, Kobalt und/oder Nickel sein.
  • Die isolierende Schicht 30 beinhaltet erste Öffnungen H1, die jeweils Bereiche der Chipverbindungsanschlüsse 3a und 3b freilegen, und zweite Öffnungen H2, die jeweils Bereiche der Substratverbindungsanschlüsse 22a und 22b freilegen. Außerdem beinhaltet die isolierende Schicht 30 eine Oberseite 30us und einen gestuften vertieften Bereich R. Der vertiefte Bereich R kann so gebildet sein, dass er eine Linienform aufweist, welche die ersten Öffnungen H1 und die zweiten Öffnungen H2 miteinander verbindet. Oberflächen von Seitenwänden 30rs und Böden 30rb des vertieften Bereichs R und Innenwände 30rh der Öffnungen H1 und H2 weisen eine Oberflächenrauigkeit auf (eine gestrichelte Linie in 2 zeigt die Oberflächen mit der Oberflächenrauigkeit). Mit anderen Worten, die Oberflächen der Seitenwände 30rs und der Böden 30rb des vertieften Bereichs R sowie der Innenwände 30rh der Öffnungen H1 und H2 sind nicht glatt, sondern in einer konkav-konvexen Form eingebuchtet. Die Oberflächenrauigkeit der Seitenwände 30rs und der Böden 30rb des vertieften Bereichs R und der Innenwände 30rh der Öffnungen H1 und H2 ist größer als jene der Oberseite 30us der isolierenden Schicht 30.
  • In dem vertieften Bereich R und den Öffnungen H1 und H2 sind Zwischenverbindungen 40a und 40b angeordnet. Die Zwischenverbindungen 40a und 40b können über die Oberseite 30us der isolierenden Schicht 30 vorragen. Die Zwischenverbindungen 40a und 40b können wenigstens eine, mittels eines stromlosen Plattierungsverfahrens gebildete Kupferschicht beinhalten. Die Zwischenverbindungen 40a und 40b können des Weiteren eine auf der Kupferschicht angeordnete Nickel/Blei-Schicht beinhalten. Die Zwischenverbindungen 40a und 40b beinhalten erste Zwischenverbindungen 40a und zweite Zwischenverbindungen 40b. Jede der ersten Zwischenverbindungen 40a kann einen der ersten Substratverbindungsanschlüsse 22a mit den ersten Chipverbindungsanschlüssen 3a der entsprechenden Halbleiterchips 10a, 10b, 10c und 10d verbinden. Die zweiten Zwischenverbindungen 40b beinhalten eine erste Chipauswahlzwischenverbindung 40ba, eine zweite Chipauswahlzwischenverbindung 40bb, eine dritte Chipauswahlzwischenverbindung 40bc und eine vierte Chipauswahlzwischenverbindung 40bd. Die erste Chipauswahlzwischenverbindung 40ba verbindet den ersten Chipfreigabesubstratpin 22ba mit dem ersten Chipfreigabepin 3ba. Die zweite Chipauswahlzwischenverbindung 40bb verbindet den zweiten Chipfreigabesubstratpin 22bb mit dem zweiten Chipfreigabepin 3bb. Die dritte Chipauswahlzwischenverbindung 40bc verbindet den dritten Chipfreigabesubstratpin 22bc mit dem dritten Chipfreigabepin 3bc. Die vierte Chipauswahlzwischenverbindung 40bc verbindet den vierten Chipfreigabesubstratpin 22bc mit dem vierten Chipfreigabepin 3bd. Die Halbleiterchips 10a, 10b, 10c und 10d sowie das Packungssubstrat 20 sind von einer Gießschicht 50 bedeckt.
  • Da die Oberflächen der Seitenwände 30rs und der Böden 30rb des vertieften Bereichs R sowie die Innenwände 30rh der Öffnungen H1 und H2 in der Halbleiterpackung 100 die Oberflächenrauigkeit aufweisen, ist es möglich, eine Haftkraft zwischen den Zwischenverbindungen 40a und 40b und der isolierenden Schicht 30 zu verbessern. Außerdem kann sich die isolierende Schicht 30 von dem Kantenbereich des Packungssubstrats 20 über die Kantenbereiche des ersten, zweiten und dritten Halbleiterchips 10a, 10b und 10c dazwischen auf den Kantenbereich des auf der obersten Ebene angeordneten vierten Halbleiterchips 10d erstrecken. Mit anderen Worten, die isolierende Schicht 30 kann die Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 ohne Schneiden kontinuierlich bedecken, wodurch sie diese schützt. So kann die Zuverlässigkeit der Halbleiterpackung 100 verbessert sein. Da außerdem die Zwischenverbindungen 40a und 40b auf der isolierenden Schicht 30 angeordnet sind, können die Probleme, die von einem Durchbiegen eines Drahts bei einem Drahtbondverfahren verursacht werden, gelöst werden, und der Grad an Freiheit einer Zwischenverbindung kann erhöht sein. Da des Weiteren der Draht in der Halbleiterpackung 100 nicht verwendet wird, benötigt die Halbleiterpackung 100 kein Gold, das als Draht verwendet wird, so dass sie wirtschaftlich ist.
  • Zwischen der isolierenden Schicht 30 und den Zwischenverbindungen 40a und 40b kann eine Kristallkeimschicht angeordnet sein, die aus dem gleichen Metall wie dem Metall in den metallhaltigen Partikeln 32 gebildet ist. Die Abmessung von jedem der metallhaltigen Partikel 32 kann jedoch sehr gering sein (z. B. nahezu die Abmessung eines Metallatoms).
  • 4 ist eine vergrößerte Querschnittphotographie, die einen Teil einer gemäß der Erfindung hergestellten Halbleiterpackung zeigt. Bezugnehmend auf 4 kann festgestellt werden, dass die Oberfläche der isolierenden Schicht sehr rau ist. Es kann schwierig sein, die Kristallkeimschicht in 4 zu unterscheiden. Demgemäß ist die Kristallkeimschicht in den 3A und 3B weggelassen.
  • Die 5 bis 13B zeigen ein Verfahren zur Herstellung einer Halbleiterpackung mit der Querschnittansicht von 2. Bezugnehmend auf 5 werden auf einem Wafer Transistoren, Zwischenverbindungen und isolierende Zwischenschichten gebildet, um einen Chipkörper 1 zu bilden. Der Chipkörper 1 beinhaltet eine erste Oberfläche 1a und eine zweite Oberfläche 1b, die entgegengesetzt zueinander sind. Auf der ersten Oberfläche 1a werden Chipverbindungsanschlüsse 3a und 3b gebildet. Auf der ersten Oberfläche 1a wird eine Schutzschicht 5 gebildet, die Öffnungen 7 beinhaltet, die jeweils die Chipverbindungsanschlüsse 3a und 3b freilegen. Die Chipverbindungsanschlüsse 3a und 3b werden aus einer Aluminiumschicht gebildet.
  • Bezugnehmend auf 6 wird ein Schleifprozess durchgeführt, um einen Teil des Wafers benachbart zu der zweiten Oberfläche 1b des Chipkörpers 1 zu entfernen. So kann eine Dicke des Chipkörpers 1 geringer werden.
  • Bezugnehmend auf 7 wird eine Haftschicht 9 auf der zweiten Oberfläche 1b des Chipkörpers 1 gebildet. Und dann kann ein Wafersägeprozess durchgeführt werden, um den Wafer in Chips zu zerteilen. So werden die Halbleiterchips 10a, 10b, 10c und 10d gebildet.
  • Bezugnehmend auf 8 werden die Halbleiterchips 10a, 10b, 10c und 10d auf ein Packungssubstrat 20 gestapelt. Das Packungssubstrat 20 kann einem Strip-Level- oder einem Panel-Level-Substrat oder einem Einheitspackungssubstrat entsprechen, das durch Schneiden desselben gebildet wird. Auf dem Packungssubstrat 20 sind Substratverbindungsanschlüsse 22a und 22b angeordnet. Die Substratverbindungsanschlüsse 22a und 22b können wenigstens eines beinhalten, das aus einer Gruppe ausgewählt wird, die Gold, Nickel und Blei beinhaltet. Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d werden gestapelt, um eine gestufte Struktur zu bilden, so dass die Chipverbindungsanschlüsse 3a und 3b und die Substratverbindungsanschlüsse 22a und 22b freigelegt werden. Die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 können mittels der Haftschichten 9 miteinander haftend verbunden werden.
  • Bezugnehmend auf 9 wird ein stromloses Plattierungsverfahren durchgeführt, um Laserblockierstrukturen 11 auf den durch die Öffnungen 7 freigelegten Chipverbindungsanschlüssen 3a beziehungsweise 3b zu bilden. Die Laserblockierstrukturen 11 können zum Beispiel aus wenigstens einem gebildet werden, das aus einer Gruppe ausgewählt ist, die Gold, Nickel und Blei beinhaltet. Zur Bildung der Laserblockierstrukturen 11 kann das Packungssubstrat 20 für das stromlose Plattieren in ein Reaktionsbad vom Batch-Typ eingetaucht werden. In einem ersten Fall werden die Laserblockierstrukturen 11 vor der Durchführung des Wafersägeprozesses gebildet.
  • Das stromlose Plattierungsverfahren kann in einem Strip-Level oder einem Panel-Level durchgeführt werden. Mit anderen Worten, das Packungssubstrat 20 kann einem Packungssubstrat des Strip- oder Panel-Levels entsprechen. Alternativ kann, selbst wenn das Packungssubstrat 20 das Einheitspackungssubstrat ist, eine Mehrzahl der Einheitspackungssubstrate in dem Strip- oder Panel-Level miteinander kombiniert werden, und dann kann das stromlose Plattierungsverfahren durchgeführt werden. In einem zweiten Fall werden die Laserblockierstrukturen 11 nach dem Stapeln der Halbleiterchips 10a, 10b, 10c und 10d auf dem Packungssubstrat 20 in dem Strip- oder Panel-Level gebildet. Hierbei kann die Ausbeute, die im zweiten Fall erzielt wird, größer als die im ersten Fall erzielte Ausbeute sein. Wenn die Substratverbindungsanschlüsse 22a und 22b aus Gold gebildet werden, brauchen die Laserblockierstrukturen 11 nicht auf den Substratverbindungsanschlüssen 22a und 22b gebildet werden.
  • Bezugnehmend auf 10 wird eine isolierende Schicht 30 gebildet, um die Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 zu bedecken. Die isolierende Schicht 30 kann ausgedehnt gebildet werden, um die Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 vollständig zu bedecken. In der vorliegenden Ausführungsform kann die isolierende Schicht 30 mittels eines Tintenstrahlverfahrens oder eines Sprühbeschichtungsverfahrens gebildet werden. Wenn die isolierende Schicht 30 mittels des Tintenstrahlverfahrens oder des Sprühbeschichtungsverfahrens gebildet wird, ist es leicht, die isolierende Schicht 30 selektiv auf einem gewünschten Bereich zu bilden. Die isolierende Schicht 30 kann eine Polymerschicht und darin dispergierte metallhaltige Partikel beinhalten. Zum Beispiel kann die Polymerschicht eine Epoxidgießverbindungsschicht oder eine Parylenschicht sein. Die metallhaltigen Partikel können Metallpartikel sein, die mit Metalloxid, Metallnitrid, Metallkarbid, Metallsulfid oder einem isolierenden Material beschichtet sind. Das in den metallhaltigen Partikeln enthaltene Metall kann Aluminium, Magnesium, Eisen, Mangan, Kupfer, Chrom, Kobalt und/oder Nickel sein. Die isolierende Schicht 30 kann ein Lösungsmittel beinhalten, welches das Makromolekülmaterial zur Bildung der isolierenden Schicht 30 mittels des Tintenstrahlverfahrens oder des Sprühbeschichtungsverfahrens auflöst. Außerdem kann ein Trocknungsprozess zum Verdampfen des Lösungsmittels durchgeführt werden.
  • Bezugnehmend auf die 11, 12, 13A und 13B wird Laserlicht eingestrahlt, um eine Oberfläche der isolierenden Schicht 30 zu aktivieren und gleichzeitig Öffnungen H1 und H2 zu bilden, welche die Chipverbindungsanschlüsse 3a und 3b sowie die Substratverbindungsanschlüsse 22a und 22b freilegen. Die in der isolierenden Schicht 30 enthaltene Polymerschicht 31 kann in dem Prozess, bei dem die Oberfläche der isolierenden Schicht 30 aktiviert wird und die Öffnungen H1 und H2 gebildet werden, gebrannt werden, um entfernt zu werden. So wird ein Teil 30w eines oberen Teils der isolierenden Schicht 30 von 11 entfernt. Der Laser kann zum Beispiel ein Infrarotlaser sein (Wellenlänge: etwa 1064 nm). Der Laser kann mit einer Intensität von etwa 5 Watt oder weniger eingestrahlt werden, und der Laser kann zur Bereitstellung einer Temperatur, die in der Lage ist, die Polymerschicht 31 abzubrennen, auf die isolierende Schicht 30 eingestrahlt werden. Wenn die Polymerschicht 31 aus einer Epoxidgießverbindung gebildet wird, kann der Laser zur Bereitstellung einer Temperatur innerhalb eines Bereichs von etwa 300°C bis etwa 500°C auf die Polymerschicht 31 eingestrahlt werden. Die Polymerschicht 31 wird mittels der Einstrahlung des Laserlichts abgebrannt, um entfernt zu werden, wodurch ein vertiefter Bereich R und die Öffnungen H1 und H2 gebildet werden. Der vertiefte Bereich R wird an dem oberen Teil der isolierenden Schicht 30 gebildet. Seitenwände 30rs und Böden 30rb des vertieften Bereichs R und Innenwände der Öffnungen H1 und H2 werden so gebildet, dass sie eine Oberflächenrauigkeit aufweisen. Und die metallhaltigen Partikel 32, die durch das Laserlicht nicht abgebrannt werden, verbleiben auf den Seitenwänden 30rs und den Böden 30rb des vertieften Bereichs R sowie auf den Innenwänden und den Böden der Öffnungen H1 und H2. Ein Bindungsring zwischen einem Metall- und einem Nicht-Metallatom (z. B. einem Sauerstoff-, Stickstoff-, Kohlenstoff- oder Schwefelatom) in den metallhaltigen Partikeln 32 kann durch das Laserlicht aufgebrochen werden. Hierbei kann eine Verbindung, die das Nicht-Metallatom beinhaltet, verdampft werden, und das Metall kann verbleiben, um freigelegt zu werden. Wenn die metallhaltigen Partikel 32 Metallpartikel sind, die mit einem isolierenden Material beschichtet sind, können die mit dem isolierenden Material beschichteten metallhaltigen Partikel 32 verbleiben. Der Prozess, bei dem die Polymerschicht 31 mittels des Laserlichts teilweise abgebrannt wird, um entfernt zu werden, und die metallhaltigen Partikel 32 freigelegt werden, kann als eine Aktivierung der isolierenden Schicht 30 definiert werden. Die verbleibenden metallhaltigen Partikel 32 können als Kristallkeimschicht für nachfolgende Zwischenverbindungen 40a und 40b verwendet werden, die mittels eines stromlosen Plattierungsverfahrens gebildet werden.
  • Bezugnehmend auf die 2, 3A und 3B wird in dem Fall, dass die metallhaltigen Partikel 32 freigelegt sind, das stromlose Plattierungsverfahren durchgeführt, um Zwischenverbindungen 40a und 40b zu bilden. Für die Bildung der Zwischenverbindungen 40a und 40b kann das Packungssubstrat 20 für das stromlose Plattieren in ein Reaktionsbad vom Batch-Typ eingetaucht werden. Das stromlose Plattierungsverfahren kann in einem Strip-Level oder einem Panel-Level durchgeführt werden. Mit anderen Worten kann das Packungssubstrat 20 einem Packungssubstrat des Strip- oder Panel-Levels entsprechen. Alternativ kann, selbst wenn das Packungssubstrat 20 das Einheitspackungssubstrat ist, eine Mehrzahl der Einheitspackungssubstrate im Strip- oder Panel-Level miteinander kombiniert werden, und dann kann das stromlose Plattierungsverfahren durchgeführt werden. So ist es möglich, den Strip-/Panel-Level-Batch-Prozess durchzuführen, wodurch die Ausbeute erhöht und die Produktivität maximiert wird.
  • Vor der Durchführung des stromlosen Plattierungsverfahrens kann ein Vorbehandlungsprozess durchgeführt werden. In dem Vorbehandlungsprozess kann das isolierende Material der metallhaltigen Partikel 32 entfernt werden. Wenn die metallhaltigen Partikel 32 mit einer Oxidschicht beschichtete Metallpartikel sind, kann die Oxidschicht der metallhaltigen Partikel 32 unter Verwendung von Flusssäure (HF) entfernt werden. So kann das isolierende Material der metallhaltigen Partikel 32 entfernt werden, und das Metall der metallhaltigen Partikel 32 kann verbleiben, um eine Kristallkeimschicht für das stromlose Plattierungsverfahren zu bilden. Und dann wird das stromlose Plattierungsverfahren durchgeführt, um die Zwischenverbindungen 40a und 40b selektiv in dem vertieften Bereich R und den Öffnungen H1 und H2 zu bilden. Nachfolgend kann eine Gießschicht 50 gebildet werden, um die Halbleiterpackung 100 von 2 zu realisieren. Wenn das Packungssubstrat 20 der Strip-/Panel-Level ist, kann des Weiteren ein nachfolgender Prozess durchgeführt werden, der das Packungssubstrat 20 in Einheitspackungen aufteilt.
  • Ein Drahtbondprozess kann eine lange Prozesszeit für ein Bonden des Drahts erfordern. Gemäß entsprechenden Ausführungsformen der Erfindung ist jedoch der Drahtbondprozess nicht erforderlich, und die Zwischenverbindungen 40a und 40b können mittels des stromlosen Plattierungsverfahrens gebildet werden. So ist es möglich, den Strip-/Panel-Level-Batch-Prozess durchzuführen, und die Zwischenverbindungen 40a und 40b können in einer kürzeren Zeit als beim Drahtbondprozess gebildet werden, und die Produktivität der Halbleiterpackung 100 kann maximiert werden.
  • Die 14 und 15 stellen eine Halbleiterpackung 101 gemäß einer zweiten Ausführungsform der Erfindung dar. Bezugnehmend auf die 14 und 15 kann mittels eines Aufschleuderbeschichtungsverfahrens eine isolierende Schicht 30 in der Halbleiterpackung 101 gebildet werden. Da die isolierende Schicht 30 mittels des Aufschleuderbeschichtungsverfahrens gebildet wird, kann die isolierende Schicht 30 alle Seitenwände der Halbleiterchips 10a, 10b, 10c und 10d und eine gesamte Oberseite des vierten Halbleitersubstrats 10d bedecken, das sich auf der obersten Ebene befindet. Außerdem kann die isolierende Schicht 30 eine Oberseite des Packungssubstrats 20 unter dem vierten Halbleiterchip 10d bedecken. Wird ein Gebiet der isolierenden Schicht 30, welche die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 bedeckt, breiter, können die Halbleiterchips 10a, 10b, 10c und 10d sowie das Packungssubstrat 20 noch mehr geschützt werden. Wenn zum Beispiel das Packungssubstrat 20 in dem stromlosen Plattierungsprozess für die Bildung der Zwischenverbindungen in ein elektrolytisches Bad eingetaucht wird, kann die isolierende Schicht die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 vor einem chemischen Angriff schützen, der von einem Elektrolyt verursacht wird. Bildungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 101 können die gleichen oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.
  • 16 stellt eine Halbleiterpackung 102 gemäß einer dritten Ausführungsform der Erfindung dar. Bezugnehmend auf 16 kann eine isolierende Schicht 30 in der Halbleiterpackung 102 konform Seitenwände, Oberseiten und Unterseiten der Halbleiterchips 10a, 10b, 10c und 10d und die Oberseite des Packungssubstrats 20 bedecken. Die isolierende Schicht 30 kann mittels eines Aufschleuderbeschichtungsverfahrens gebildet werden. Es ist jedoch bevorzugt, dass die isolierende Schicht 30 mittels eines chemischen Gasphasenabscheidungs(CVD)-Prozesses gebildet wird. Hierbei kann die in der isolierenden Schicht 30 enthaltene Polymerschicht aus Parylen gebildet sein. Da die isolierende Schicht 30 alle freigelegten Oberflächen der Halbleiterchips 10a, 10b, 10c und 10d und des Packungssubstrats 20 bedeckt, kann die isolierende Schicht die Halbleiterchips 10a, 10b, 10c und 10d sowie das Packungssubstrat 20 stabil vor dem chemischen Angriff schützen, der von dem Elektrolyt in dem stromlosen Plattierungsprozess verursacht wird. Bildungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 102 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.
  • Die 17 und 18 stellen eine Halbleiterpackung 103 gemäß einer vierten Ausführungsform der Erfindung dar. Bezugnehmend auf die 17 und 18 können Halbleiterchips von sich voneinander unterscheidenden Arten in der Halbleiterpackung 103 gestapelt sein. Ein erster Halbleiterchip 55 und ein zweiter Halbleiterchip 60 sind auf dem Packungssubstrat 20 gestapelt. Eine Abmessung des zweiten Halbleiterchips 60 kann geringer als jene des ersten Halbleiterchips 55 sein. Der erste Halbleiterchip 55 kann eine andere Art als jene des zweiten Halbleiterchips 60 aufweisen. Zum Beispiel kann der erste Halbleiterchip 55 ein Speicherchip sein, und der zweite Halbleiterchip 60 kann ein Logikchip sein. Alternativ kann der erste Halbleiterchip 55 ein Logikchip sein, und der zweite Halbleiterchip 60 kann ein Speicherchip sein. Der erste Halbleiterchip 55 kann einen ersten Chipverbindungsanschluss 53a, einen zweiten Chipverbindungsanschluss 53b und einen ersten Dummy-Chipverbindungsanschluss 53d beinhalten. Der zweite Halbleiterchip 60 kann einen dritten Chipverbindungsanschluss 63a, einen vierten Chipverbindungsanschluss 63b und einen zweiten Dummy-Chipverbindungsanschluss 63d beinhalten. Das Packungssubstrat 20 kann einen ersten Substratverbindungsanschluss 22a, einen zweiten Substratverbindungsanschluss 22b und einen Dummy-Substratverbindungsanschluss 22d beinhalten. Jeder des ersten Halbleiterchips 55 und des zweiten Halbleiterchips 60 kann eine Schutzschicht 5 mit Öffnungen 7 beinhalten, welche die Chipverbindungsanschlüsse 53a und 53b oder 63a und 63b beziehungsweise den Dummy-Chipverbindungsanschluss 53d oder 63d freilegen. In jeder der Öffnungen 7 ist eine Laserblockierstruktur 11 angeordnet. Auf einer Oberfläche von jedem des ersten und des zweiten Halbleiterchips 55 und 60, die entgegengesetzt zu der Schutzschicht 5 ist, ist eine Haftschicht 9 angeordnet.
  • Eine isolierende Schicht 30 kann Kantenbereiche der Halbleiterchips 55 und 60 und einen Kantenbereich des Packungssubstrats 20 bedecken. Wie bei der ersten Ausführungsform beschrieben, beinhaltet die isolierende Schicht 30 einen vertieften Bereich R und Öffnungen H1, H2 und H3. Die Öffnungen H1, H2 und H3 können eine erste Öffnung H1, welche die Laserblockierstruktur 11 auf jedem der ersten und zweiten Chipverbindungsanschlüsse 53a und 53b freilegt, eine zweite Öffnung H2, welche jeden der Substratverbindungsanschlüsse 22a und 22b freilegt, und eine dritte Öffnung H3 beinhalten, welche die Laserblockierstruktur 11 auf jedem der dritten und vierten Chipverbindungsanschlüsse 63a und 63b freilegt. Oberflächen von Seitenwänden 30rs und Böden 30rb des vertieften Bereichs und von Innenwänden 30rh der Öffnungen H1, H2 und H3 weisen eine Oberflächenrauigkeit auf. In dem vertieften Bereich R und den Öffnungen H1, H2 und H3 sind Zwischenverbindungen 41a, 41b und 41c angeordnet, um die Chipverbindungsanschlüsse 53a, 53b, 63a und 63b mit den Substratverbindungsanschlüssen 22a und 22b zu verbinden. Die Zwischenverbindungen 41a, 41b und 41c beinhalten eine erste Zwischenverbindung 41a, eine zweite Zwischenverbindung 41b und eine dritte Zwischenverbindung 41c. Die erste Zwischenverbindung 41a verbindet den ersten Chipverbindungsanschluss 53a mit dem ersten Substratverbindungsanschluss 22a. Die zweite Zwischenverbindung 41b verbindet den dritten Chipverbindungsanschluss 63a mit dem zweiten Substratverbindungsanschluss 22b. Die dritte Zwischenverbindung 41c verbindet den zweiten Chipverbindungsanschluss 53b mit dem vierten Chipverbindungsanschluss 63b. Wie in 18 dargestellt, ist der zweite Zwischenverbindungsanschluss 41b auf der isolierenden Schicht 30 angeordnet, um den zweiten Substratverbindungsanschluss 22b über die zweite Öffnung H2 und die dritte Öffnung H3 mit dem dritten Chipverbindungsanschluss 63a zu verbinden. Dabei ist der erste Dummy-Chipverbindungsanschluss 53d unter der zweiten Zwischenverbindung 41b angeordnet. Der erste Dummy-Chipverbindungsanschluss 53d ist jedoch durch die isolierende Schicht 30 nicht mit der zweiten Zwischenverbindung 41b verbunden. Wenn somit die Chips von sich voneinander unterscheidender Art gestapelt werden, kann der Grad an Freiheit einer Zwischenverbindung zunehmen.
  • 19 stellt eine Halbleiterpackung 104 gemäß einer fünften Ausführungsform dar. Bezugnehmend auf 19 kann ein einzelner Halbleiterchip 10 auf einem Packungssubstrat 20 in der Halbleiterpackung 104 angebracht sein. Das Packungssubstrat 20 kann einen ersten Substratverbindungsanschluss 22a und einen zweiten Substratverbindungsanschluss 22b aufweisen, die lateral Seite an Seite angeordnet sind. Auf einer Oberseite des Halbleiterchips 10 können ein erster Chipverbindungsanschluss 3a und ein zweiter Chipverbindungsanschluss 3b lateral angeordnet sein. Eine erste isolierende Schicht 30 kann die Oberseite und Seitenwände des Halbleiterchips 10 und eine Oberseite des Packungssubstrats 20 bedecken. Auf der ersten isolierenden Schicht 30 ist eine erste Zwischenverbindung 40 angeordnet. Die erste Zwischenverbindung 40 durchdringt die erste isolierende Schicht 30, um den ersten Chipverbindungsanschluss 3a mit dem ersten Substratverbindungsanschluss 22a zu verbinden. Eine zweite isolierende Schicht 35 kann die erste Zwischenverbindung 40 und die erste isolierende Schicht 30 bedecken. Eine zweite Zwischenverbindung 45 ist auf der zweiten isolierenden Schicht 35 angeordnet. Die zweite Zwischenverbindung 45 durchdringt die zweite isolierende Schicht 35 und die erste isolierende Schicht 30, um den zweiten Substratverbindungsanschluss 22b mit dem zweiten Chipverbindungsanschluss 3b zu verbinden. Jede der ersten und zweiten isolierenden Schicht 30 und 35 beinhaltet die gleiche Polymerschicht und die gleichen, darin dispergierten metallhaltigen Partikel wie jene der in der ersten Ausführungsform beschriebenen isolierenden Schicht 30. Die erste Zwischenverbindung 40 und die zweite Zwischenverbindung 45 können mittels eines stromlosen Plattierungsverfahrens gebildet werden. Zwischen der ersten Zwischenverbindung 40 und der ersten isolierenden Schicht 30, zwischen der zweiten Zwischenverbindung 45 und der zweiten isolierenden Schicht 35 sowie zwischen der zweiten Zwischenverbindung 45 und der ersten isolierenden Schicht 30 kann eine Kristallkeimschicht angeordnet sein, die aus dem gleichen Metall wie dem Metall gebildet ist, das die metallhaltigen Partikel bildet. Die erste Zwischenverbindung 40 und die zweite Zwischenverbindung 45 können einander vertikal überlappen. Die erste Zwischenverbindung 40 und die zweite Zwischenverbindung 45 sind jedoch durch die zweite isolierende Schicht 35 dazwischen elektrisch voneinander isoliert. Demgemäß kann der Grad an Freiheit einer Zwischenverbindung erhöht sein. Herstellungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 104 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.
  • 20 stellt eine Halbleiterpackung 105 gemäß einer sechsten Ausführungsform dar. Bezugnehmend auf 20 können ein erster Halbleiterchip 55 und ein zweiter Halbleiterchip 60, die sich voneinander unterscheiden, gestapelt sein, um auf dem Packungssubstrat 20 in der Halbleiterpackung 105 angebracht zu sein. Der erste Halbleiterchip 55 kann breiter als der zweite Halbleiterchip 60 sein und kann unter dem zweiten Halbleiterchip 60 angeordnet sein. Das Packungssubstrat 20 kann einen ersten Substratverbindungsanschluss 22a und einen zweiten Substratverbindungsanschluss 22b aufweisen, die lateral Seite an Seite angeordnet sind. Der erste Halbleiterchip 55 beinhaltet einen ersten Chipverbindungsanschluss 53. Der zweite Halbleiterchip 60 beinhaltet einen zweiten Chipverbindungsanschluss 63. Eine erste isolierende Schicht 30 kann eine Oberseite und eine Seitenwand des zweiten Halbleiterchips 60, eine Oberseite einer Seitenwand des ersten Halbleiterchips 55 und eine Oberseite des Packungssubstrats 20 konform bedecken. Eine erste Zwischenverbindung 40 ist auf der ersten isolierenden Schicht 30 angeordnet und durchdringt die erste isolierende Schicht 30, um den ersten Substratverbindungsanschluss 22a mit dem ersten Chipverbindungsanschluss 53 zu verbinden. Eine zweite isolierende Schicht 35 kann die erste Zwischenverbindung 40 und die erste isolierende Schicht 30 bedecken. Eine zweite Zwischenverbindung 45 ist auf der zweiten isolierenden Schicht 35 angeordnet und durchdringt die zweite und erste isolierende Schicht 35 und 30, um den zweiten Substratverbindungsanschluss 22b mit dem zweiten Chipverbindungsanschluss 63 zu verbinden. Das Packungssubstrat 20 kann den ersten Substratverbindungsanschluss 22a und den zweiten Substratverbindungsanschluss 22b aufweisen, die lateral Seite an Seite angeordnet sind. Demgemäß kann der Grad an Freiheit einer Zwischenverbindung erhöht sein. Herstellungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 105 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.
  • Die 21 bis 23 stellen eine Halbleiterpackung 106 gemäß einer siebten Ausführungsform der Erfindung dar. Bezugnehmend auf die 21, 22A, 22B und 23 kann in der Halbleiterpackung 106 eine zweite isolierende Schicht 70 in der Halbleiterpackung 100 von 2 hinzugefügt sein. Hierbei wird die isolierende Schicht 30 der Halbleiterpackung 100 von 2 als 'eine erste isolierende Schicht 30' bezeichnet.
  • Im Detail können Endbereiche der Halbleiterchips 10a, 10b, 10c und 10d auf einem Substrat 20 gestapelt sein, um die gestufte Struktur zu bilden. Chipverbindungsanschlüsse 3a und eine Laserblockierstruktur 11 können auf den Endbereichen der Halbleiterchips 10a, 10b, 10c und 10d angeordnet sein. Die Endbereiche der Halbleiterchips 10a, 10b, 10c und 10d sind von der ersten isolierenden Schicht 30 bedeckt. Die zweite isolierende Schicht 70 bedeckt eine Oberseite des Substrats 20, Oberseiten, Seitenwände und Unterseiten der Halbleiterchips 10a, 10b, 10c und 10d sowie die erste isolierende Schicht 30. Eine Zwischenverbindung 40a durchdringt die zweite und erste isolierende Schicht 70 und 30, so dass die Zwischenverbindung 40a in Kontakt mit der Laserblockierstruktur 11 ist. Die erste isolierende Schicht 30 beinhaltet eine Polymerschicht 31 und metallhaltige Partikel 32. Die zweite isolierende Schicht 70 beinhaltet keine metallhaltigen Partikel 32. Die zweite isolierende Schicht 70 beinhaltet ein isolierendes Material. Zum Beispiel kann die zweite isolierende Schicht 70 wenigstens eines von Parylen, Teflon und einer Epoxidgießverbindung beinhalten. Die erste isolierende Schicht 30 kann einen vertieften Bereich R und Öffnungen H1 beinhalten. Eine Seitenwand der zweiten isolierenden Schicht 70 ist zu einer Seitenwand des vertieften Bereichs R justiert. Eine Oberflächenrauigkeit der Seitenwand der zweiten isolierenden Schicht 70 kann größer als eine Oberflächenrauigkeit einer Oberseite der zweiten isolierenden Schicht 70 sein. Eine Oberseite der Zwischenverbindung 40a kann eine Höhe aufweisen, die gleich wie, niedriger als oder höher als eine Oberseite der zweiten isolierenden Schicht 70 ist. Speziell kann die Oberseite der Zwischenverbindung 40a eine Höhe aufweisen, die gleich wie oder niedriger als die Oberseite der zweiten isolierenden Schicht 70 ist. Wie in 22B dargestellt, kann ein Zwischenraum zwischen benachbarten Zwischenverbindungen 40a mit der ersten isolierenden Schicht 30 und der zweiten isolierenden Schicht 70 gefüllt sein.
  • Herstellungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 106 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.
  • Die 24 bis 27 stellen ein Verfahren zur Herstellung einer Halbleiterpackung mit einem Querschnitt von 22A dar. Bezugnehmend auf 24 wird eine zweite isolierende Schicht 70 auf dem Substrat 20 mit der in 10 dargestellten Struktur gebildet. Die zweite isolierende Schicht 70 kann konform gebildet werden. Die zweite isolierende Schicht 70 beinhaltet keine metallhaltigen Partikel 32. Die zweite isolierende Schicht 70 kann zum Beispiel aus Parylen, Teflon und einer Epoxidgießverbindung gebildet werden. Die zweite isolierende Schicht 70 kann mittels wenigstens eines von verschiedenen Verfahren gebildet werden, wie eines CVD-Verfahrens, eines Aufschleuderbeschichtungsverfahrens, eines Sprühbeschichtungsverfahrens und eines Eintauchverfahrens.
  • Bezugnehmend auf die 25, 26 und 27 wird Laserlicht eingestrahlt, um einen Teil 70w der zweiten isolierenden Schicht 70 und einen Teil 30w der ersten isolierenden Schicht 30 zu entfernen. So werden Öffnungen H1 und H2 gebildet, um die Chipverbindungsanschlüsse 3a und 3b und Substratverbindungsanschlüsse 22a und 22b freizulegen, und eine Oberfläche der ersten isolierenden Schicht 30 wird aktiviert. Der Laser kann ein Infrarotlaser sein (Wellenlänge: etwa 1064 nm). Das Laserlicht kann mit einer Intensität von etwa 5 Watt oder weniger eingestrahlt werden, und das Laserlicht kann zur Bereitstellung einer Temperatur eingestrahlt werden, die in der Lage ist, die zweite isolierende Schicht 70 und eine Polymerschicht 31 abzubrennen. Wenn die Polymerschicht 31 aus einer Epoxidgießverbindung gebildet wird, kann das Laserlicht zur Bereitstellung einer Temperatur innerhalb eines Bereichs von etwa 300°C bis etwa 500°C auf die Polymerschicht 31 eingestrahlt werden. Die Polymerschicht 31 wird mittels der Einstrahlung des Laserlichts abgebrannt, um entfernt zu werden, wodurch ein vertiefter Bereich R und die Öffnungen H1 und H2 an dem oberen Bereich der ersten isolierenden Schicht 30 gebildet werden. Hierbei werden eine Seitenwand der zweiten isolierenden Schicht 70, Seitenwände 30rs und ein Boden 30rb des vertieften Bereichs R sowie Seitenwände 30rh der Öffnungen H1 und H2 so gebildet, dass sie eine Oberflächenrauigkeit aufweisen. Und metallhaltige Partikel 32, die von dem Laserlicht nicht abgebrannt werden, verbleiben auf den Seitenwänden 30rs und den Böden 30rb des vertieften Bereichs R und den Innenwänden und Böden der Öffnungen H1 und H2. Ein Bindungsring zwischen einem Metallatom und einem Nicht-Metallatom (z. B. einem Sauerstoff-, Stickstoff-, Kohlenstoff- oder Schwefelatom) in den metallhaltigen Partikeln 32 kann durch das Laserlicht aufgebrochen werden. Hierbei kann eine Verbindung, die das Nicht-Metallatom beinhaltet, verdampft werden, und das Metallatom kann verbleiben, um freigelegt zu werden. Wenn alternativ die metallhaltigen Partikel 32 Metallpartikel sind, die von einem isolierenden Material beschichtet sind, können die mit dem isolierenden Material beschichteten metallhaltigen Partikel 32 verbleiben. Der Prozess, die zu entfernende Polymerschicht 31 mittels des Laserlichts partiell abzubrennen und die metallhaltigen Partikel 32 freizulegen, kann als Aktivierung der ersten isolierenden Schicht 30 definiert werden. Die verbleibenden metallhaltigen Partikel 32 können als eine Kristallkeimschicht für nachfolgende Zwischenverbindungen 40a und 40b verwendet werden, die mittels eines stromlosen Plattierungsverfahrens gebildet werden. Da die zweite isolierende Schicht 70 keine metallhaltigen Partikel 32 beinhaltet, existieren keine metallhaltigen Partikel 32 auf jeglicher Oberfläche der zweiten isolierenden Schicht 70.
  • Wiederum bezugnehmend auf die 21, 22A und 22B, kann, wie in der ersten Ausführungsform beschrieben, ein stromloses Plattierungsverfahren durchgeführt werden, um Zwischenverbindungen 40a und 40b zu bilden. Hierbei bedeckt die zweite isolierende Schicht 70 die Oberseite des Substrats 20, die Oberseiten, Seitenwände und die Unterseite der Halbleiterchips 10a, 10b, 10c und 10d sowie die erste isolierende Schicht 30 mit Ausnahme eines Bereichs, in dem die Zwischenverbindungen 40a und 40b ausgebildet sind. Somit kann die zweite isolierende Schicht 70 die Halbleiterchips 10a, 10b, 10c und 10d sowie das Substrat 20 vor einem chemischen Angriff während des stromlosen Plattierungsverfahrens schützen. Wenn die erste isolierende Schicht 30 während des stromlosen Plattierungsverfahrens ohne die zweite isolierende Schicht 70 freigelegt wird, können außerdem die metallhaltigen Partikel 32 auf einer Oberfläche eines anderen Bereichs (wo die Zwischenverbindungen 40a und 40b nicht gebildet werden) der ersten isolierenden Schicht 30 freigelegt werden. Wenn die metallhaltigen Partikel 32 freigelegt werden, kann geringfügig Metall extrahiert werden, und auf dem Bereich, in dem das Metall extrahiert wird, kann eine unerwünschte Plattierungsschicht gebildet werden. Bei der vorliegenden Ausführungsform bedeckt jedoch die zweite isolierende Schicht 70 die erste isolierende Schicht 30 derart, dass die metallhaltigen Partikel 32 nicht freigelegt werden. Somit kann ein Brückenversagen und/oder ein Kurzschlussversagen verhindert werden.
  • Weitere Prozesse bei der beispielhaften Ausführungsform können die gleichen wie oder ähnlich jenen anderer beispielhafter Ausführungsformen sein.
  • Die vorstehend beschriebenen Halbleiterpackungstechniken können auf Halbleiterbauelemente verschiedener Arten und dieselben enthaltende Packungsmodule angewendet werden.
  • 28 stellt ein Beispiel von Packungsmodulen dar, die Halbleiterpackungen gemäß einer Ausführungsform der Erfindung beinhalten. Bezugnehmend auf 28 beinhaltet ein Packungsmodul 1200 einen integrierten Halbleiterschaltkreischip 1220 und einen integrierten Halbleiterschaltkreischip 1230, die z. B. durch eine Quad-Flat-Packung (QFP) gepackt sind. Die integrierten Halbleiterschaltkreischips 1220 und 1230, auf welche die Halbleiterpackungstechnik angewendet werden kann, sind z. B. auf einem Modulsubstrat 1210 angebracht, wodurch das Packungsmodul 1200 gebildet wird. Das Packungsmodul 1200 kann über externe Verbindungsanschlüsse 1240 mit einem externen elektronischen Bauelement verbunden werden.
  • Die vorstehend beschriebenen Halbleiterpackungstechniken können auf elektronische Systeme angewendet werden. 29 stellt ein Beispiel von elektronischen Bauelementen dar, die Halbleiterpackungen gemäß der Erfindung beinhalten. Bezugnehmend auf 29 beinhaltet ein elektronisches System 1300 eine Steuereinheit 1310, eine Eingabe-/Ausgabeeinheit 1320 und ein Speicherbauelement 1330. Die Steuereinheit 1310, die Eingabe-/Ausgabeeinheit 1320 und das Speicherbauelement 1330 sind über einen Bus 1350 miteinander verbunden. Der Bus 1350 kann einem Pfad entsprechen, durch den elektrische Signale übertragen werden. Zum Beispiel kann die Steuereinheit 1310 wenigstens einen von einem Mikroprozessor, einem digitalen Signalprozessor, einem Mikrocontroller oder einem weiteren Logikbauelement beinhalten. Das weitere Logikbauelement kann eine ähnliche Funktion aufweisen wie jegliche des Mikroprozessors, des digitalen Signalprozessors und des Mikrocontrollers. Die Steuereinheit 1310 und/oder das Speicherbauelement 1330 können die Halbleiterpackung gemäß der Erfindung beinhalten. Die Eingabe-/Ausgabeeinheit 1320 kann wenigstens eines von einem Keypad, einem Keyboard und einer Displayvorrichtung beinhalten. Das Speicherbauelement 1330 kann ein Bauelement sein, das Daten speichert. Das Speicherbauelement 1330 kann Daten und/oder Befehle speichern, die von der Steuereinheit 1310 ausgeführt werden. Das Speicherbauelement 1330 kann ein flüchtiges Speicherbauelement und/oder ein nicht-flüchtiges Speicherbauelement beinhalten. Das Speicherbauelement 1330 kann als ein Flash-Speicher ausgebildet sein, oder das Speicherbauelement 1330 kann eine Solid-State-Disk (SSD) beinhalten, die durch Flash-Speicher gebildet wird. In diesem Fall kann das elektronische System 1300 Massendaten stabil in dem Speicherbauelement 1300 speichern. Das elektronische System 1300 kann des Weiteren eine Schnittstelle 1340 beinhalten, die elektrische Daten zu einem Kommunikationsnetzwerk senden oder Daten von einem Kommunikationsnetzwerk empfangen kann. Die Schnittstelle 1340 kann drahtlos oder durch Kabel arbeiten. Zum Beispiel kann die Schnittstelle 1340 eine Antenne für drahtlose Kommunikation oder einen Sendeempfänger für Kabelkommunikation beinhalten. Wenngleich in den Zeichnungen nicht gezeigt, kann das elektronische System 1300 des Weiteren ein Anwendungschipset und/oder einen Kamerabildprozessor (CIS) beinhalten.
  • Das elektronische System 1300 kann als ein mobiles System, ein Personalcomputer, ein industrieller Computer oder ein logisches System ausgeführt sein, die verschiedene Funktion ausführen. Zum Beispiel kann das mobile System eines von einem Personal-Digital-Assistant (PDA), einem tragbaren Computer, einem Webtablet, einem Mobiltelefon, einem drahtlosen Telefon, einem Laptop-Computer, einer Speicherkarte, einem digitalen Musikplayer und weiteren elektronischen Produkten sein. Die weiteren elektronischen Produkte können Informationsdaten empfangen oder senden. Wenn das elektronische System 1300 drahtlos arbeitet, kann das elektronische System 1300 ein Kommunikationsschnittstellenprotokoll verwenden, wie eine Kommunikation der dritten Generation (z. B. Code-Division-Multiple-Access (CDMA)), ein globales System für mobile Kommunikationen (GSM), North-American-Digital-Cellular (NADC), Extended-Time-Division-Multiple-Access (E-TDMA), Breitband-CDMA (WCDMA), CDMA2000).
  • Die vorstehend beschriebenen Halbleiterpackungstechniken können zur Bildung von Speicherkarten bereitgestellt werden. 30 ist ein Blockdiagramm, das ein Beispiel von Speichersystemen darstellt, die Halbleiterpackungen gemäß der Erfindung beinhalten. Bezugnehmend auf 30 beinhaltet eine Speicherkarte 1400 ein nicht-flüchtiges Speicherbauelement 1410 und eine Speichersteuereinheit 1420. Das nicht-flüchtige Speicherbauelement 1410 und die Speichersteuereinheit 1420 können Daten speichern oder gespeicherte Daten lesen. Das nicht-flüchtige Speicherbauelement 1410 kann wenigstens eines von nicht-flüchtigen Speicherbauelementen beinhalten, das mit den Halbleiterpackungstechniken gemäß der vorliegenden Erfindung versehen ist. Die Speichersteuereinheit 1420 kann auf Lese-/Schreibaufrufe eines Hosts 1430 reagieren, um das nicht-flüchtige Speicherbauelement 1410 zu steuern, wodurch gespeicherte Daten abgetastet oder Daten gespeichert werden.
  • In der Halbleiterpackung gemäß entsprechenden Ausführungsformen der Erfindung kann, da die Seitenwand und der Boden des vertieften Bereichs der isolierenden Schicht und die Innenwände der Öffnungen die Oberflächenrauigkeit aufweisen, eine Haftkraft zwischen der Zwischenverbindung und der isolierenden Schicht verbessert sein. Außerdem erstreckt sich die isolierende Schicht derart, dass sie die Kantenbereiche der Halbleiterchips und des Packungssubstrats so bedeckt, dass die isolierende Schicht Bereiche der benachbarten Chipverbindungsanschlüsse und der benachbarten Substratverbindungsanschlüsse bedeckt. So schützt die isolierende Schicht die Kantenbereiche der Halbleiterchips und des Packungssubstrats, um die Zuverlässigkeit der Halbleiterpackung zu verbessern. Da außerdem die Zwischenverbindung auf der isolierenden Schicht angeordnet ist, kann ein Grad an Freiheit einer Zwischenverbindung zunehmen. Da des Weiteren der Draht des Drahtbondprozesses nicht verwendet wird, ist Gold, das als der Draht verwendet wird, nicht notwendigerweise erforderlich, um wirtschaftlich zu sein.
  • Da außerdem die Zwischenverbindungen mittels eines stromlosen Plattierungsverfahrens gebildet werden können, kann ein Strip-/Panel-Level-Batch-Prozess durchgeführt werden, um die Produktivität zu verbessern.
  • Des Weiteren beinhaltet die Halbleiterpackung gemäß entsprechenden Ausführungsformen der Erfindung die erste, die metallhaltigen Partikel enthaltende isolierende Schicht und die zweite isolierende Schicht, welche die erste isolierende Schicht bedeckt und keine metallhaltigen Partikel beinhaltet. Die metallhaltigen Partikel der isolierenden Schicht werden durch die zweite isolierende Schicht nicht freigelegt. Wenn die metallhaltigen Partikel auf einer Oberfläche eines unerwünschten Bereichs während des stromlosen Plattierungsverfahrens freigelegt werden, kann geringfügig Metall extrahiert werden, und auf dem Bereich, in dem das Metall extrahiert wird, kann eine unerwünschte Plattierungsschicht gebildet werden. Gemäß entsprechenden Ausführungsformen der Erfindung bedeckt die zweite isolierende Schicht jedoch die erste isolierende Schicht derart, dass die metallhaltigen Partikel nicht freigelegt werden. Somit kann ein Brückenversagen und/oder ein Kurzschlussversagen verhindert werden. Außerdem bedeckt die zweite isolierende Schicht den Halbleiterchip und das Substrat derart, dass der Halbleiterchip und das Substrat vor einem chemischen Angriff während des stromlosen Plattierungsverfahrens geschützt werden können.

Claims (32)

  1. Halbleiterpackung mit – einem Substrat (20), das einen Substratverbindungsanschluss (22a) beinhaltet, – wenigstens einem Halbleiterchip (10a bis 10d), der auf dem Substrat gestapelt ist und einen Chipverbindungsanschluss (3a) aufweist, – einer ersten isolierenden Schicht (30), die wenigstens Teile des Substrats und des wenigstens einen Halbleiterchips bedeckt, insbesondere wenigstens den Substratverbindungsanschluss und den Chipverbindungsanschluss bedeckt, und – einer Zwischenverbindung (40a), welche die erste isolierende Schicht durchdringt, um den Substratverbindungsanschluss mit dem Chipverbindungsanschluss zu verbinden.
  2. Halbleiterpackung nach Anspruch 1, die des Weiteren beinhaltet: – zwei oder mehr Halbleiterchips, die auf dem Substrat gestapelt sind, – wobei jeder der zwei oder mehr Halbleiterchips einen Chipverbindungsanschluss beinhaltet, – wobei die erste isolierende Schicht wenigstens den Substratverbindungsanschluss und den Chipverbindungsanschluss bedeckt und – wobei die Zwischenverbindung den Substratverbindungsanschluss und die Chipverbindungsanschlüsse elektrisch verbindet.
  3. Halbleiterpackung mit: – einer Mehrzahl von gestapelten Halbleiterchips (10a bis 10d), wobei Kantenbereiche der Halbleiterchips eine gestufte Struktur bilden und jeder der Halbleiterchips einen Chipverbindungsanschluss (3a) beinhaltet, – einer ersten isolierenden Schicht (30), die wenigstens die Kantenbereiche der Halbleiterchips bedeckt, und – einer Zwischenverbindung (40a), welche die erste isolierende Schicht durchdringt, um eine Verbindung mit dem Chipverbindungsanschluss von jedem der Halbleiterchips herzustellen.
  4. Halbleiterpackung nach einem der Ansprüche 1 bis 3, wobei – die erste isolierende Schicht eine Polymerschicht und in der Polymerschicht dispergierte metallhaltige Partikel beinhaltet und/oder – die Zwischenverbindung eine stromlose Plattierungsschicht beinhaltet.
  5. Halbleiterpackung nach einem der Ansprüche 1 bis 4, wobei – die erste isolierende Schicht Öffnungen beinhaltet, die den Substratverbindungsanschluss, den Chipverbindungsanschluss und einen vertieften Bereich freilegen, und – sich die Zwischenverbindung in dem vertieften Bereich und den Öffnungen befindet.
  6. Halbleiterpackung nach Anspruch 5, wobei – eine Oberflächenrauigkeit einer Seitenwand und eines Bodens des vertieften Bereichs größer als eine Oberflächenrauigkeit einer Oberseite der ersten isolierenden Schicht ist und – eine Oberflächenrauigkeit von Innenwänden der Öffnungen größer als die Oberflächenrauigkeit der Oberseite der ersten isolierenden Schicht ist.
  7. Halbleiterpackung nach einem der Ansprüche 1 bis 6, wobei wenigstens ein Halbleiterchip des Weiteren beinhaltet: – eine Schutzschicht (5) mit einer Öffnung (7), die den Chipverbindungsanschluss teilweise freilegt, und – eine Laserblockierstruktur (11) in der Öffnung, wobei die Laserblockierstruktur in Kontakt mit dem Chipverbindungsanschluss ist.
  8. Halbleiterpackung nach Anspruch 7, wobei die Laserblockierstruktur wenigstens eines von Gold, Nickel und Blei beinhaltet.
  9. Halbleiterpackung nach einem der Ansprüche 1 bis 8, wobei – der wenigstens eine Halbleiterchip eine Mehrzahl von Halbleiterchips beinhaltet, die auf dem Substrat gestapelt sind, – Kantenbereiche der Halbleiterchips eine gestufte Struktur auf dem Substrat bilden und – sich die erste isolierende Schicht so erstreckt, dass sie Oberseiten, Seitenwände und Unterseiten der Halbleiterchips sowie eine Oberseite des Substrats konform bedeckt.
  10. Halbleiterpackung nach einem der Ansprüche 1 bis 9, wobei – wenigstens ein Halbleiterchip des Weiteren einen Dummy-Chipverbindungsanschluss (53d) unter der ersten isolierenden Schicht beinhaltet und – der Dummy-Chipverbindungsanschluss vertikal mit der Zwischenverbindung überlappt und von der Zwischenverbindung isoliert ist.
  11. Halbleiterpackung nach einem der Ansprüche 1 bis 10, wobei – der Chipverbindungsanschluss eine Mehrzahl von Verbindungsanschlüssen für wenigstens einen Halbleiterchip beinhaltet und – sich die erste isolierende Schicht so erstreckt, dass sie die Chipverbindungsanschlüsse, die benachbart zueinander sind, gleichzeitig kontaktiert.
  12. Halbleiterpackung nach einem der Ansprüche 1 bis 11, wobei – der Substratverbindungsanschluss einen ersten Substratverbindungsanschluss (22a) und einen zweiten Substratverbindungsanschluss (22b) beinhaltet, – der Chipverbindungsanschluss einen ersten Chipverbindungsanschluss (3a) und einen zweiten Chipverbindungsanschluss (3b) beinhaltet, – die Zwischenverbindung eine erste Zwischenverbindung (40), die den ersten Substratverbindungsanschluss mit dem ersten Chipverbindungsanschluss verbindet, und eine zweite Zwischenverbindung (45) beinhaltet, die den zweiten Substratverbindungsanschluss mit dem zweiten Chipverbindungsanschluss verbindet, und – die erste isolierende Schicht eine erste isolierende Schicht (30) unter der ersten Zwischenverbindung und eine zweite isolierende Schicht (35) zwischen der ersten Zwischenverbindung und der zweiten Zwischenverbindung beinhaltet.
  13. Halbleiterpackung nach einem der Ansprüche 1 bis 12, die des Weiteren eine zweite isolierende Schicht beinhaltet, welche die erste isolierende Schicht benachbart zu der Zwischenverbindung, zu wenigstens einem Halbleiterchip und zu dem Substrat bedeckt.
  14. Halbleiterpackung nach Anspruch 13, wobei – der wenigstens eine Halbleiterchip eine Mehrzahl von Halbleiterchips umfasst, Endbereiche der Halbleiterchips eine gestufte Struktur bilden und die Chipverbindungsanschlüsse sich auf den Endbereichen der Halbleiterchips befinden und freigelegt sind, – die erste isolierende Schicht die Endbereiche der Halbleiterchips bedeckt und die Chipverbindungsanschlüsse freilässt, – die Zwischenverbindung sich auf der ersten isolierenden Schicht befindet und die Chipverbindungsanschlüsse miteinander verbindet und – die zweite isolierende Schicht die erste isolierende Schicht, die nicht durch die Zwischenverbindung bedeckt ist, Oberseiten, Seitenwände und Unterseiten der Halbleiterchips sowie eine Oberseite des Substrats konform bedeckt.
  15. Halbleiterpackung nach Anspruch 14, wobei – die erste isolierende Schicht einen vertieften Bereich und Öffnungen beinhaltet, die den Substratverbindungsanschluss und die Chipverbindungsanschlüsse freilegen, und – die zweite isolierende Schicht eine Seitenwand beinhaltet, die zu einer Seitenwand des vertieften Bereichs justiert ist.
  16. Halbleiterpackung nach Anspruch 15, wobei eine Oberflächenrauigkeit der Seitenwand der zweiten isolierenden Schicht größer als eine Oberflächenrauigkeit einer Oberseite der zweiten isolierenden Schicht ist.
  17. Halbleiterpackung nach einem der Ansprüche 13 bis 16, wobei – die zweite isolierende Schicht keine metallhaltigen Partikel beinhaltet und/oder – die zweite isolierende Schicht wenigstens eines von Parylen, Teflon und einer Epoxidgießverbindung beinhaltet.
  18. Packungsmodul mit wenigstens einer Halbleiterpackung nach einem der Ansprüche 1 bis 17.
  19. Elektronisches Bauelement mit wenigstens einer Halbleiterpackung nach einem der Ansprüche 1 bis 17.
  20. Speichersystem mit wenigstens einer Halbleiterpackung nach einem der Ansprüche 1 bis 17.
  21. Verfahren zur Herstellung einer Halbleiterpackung, das die folgenden Schritte umfasst: – Herstellen eines Substrats, das einen Substratverbindungsanschluss beinhaltet, – Stapeln von wenigstens einem Halbleiterchip mit einem Chipverbindungsanschluss auf dem Substrat, – Bilden einer ersten isolierenden Schicht derart, dass sie den Substratverbindungsanschluss und den Chipverbindungsanschluss bedeckt, und – Bilden einer Zwischenverbindung, welche die erste isolierende Schicht durchdringt, wobei die Zwischenverbindung den Chipverbindungsanschluss mit dem Substratverbindungsanschluss elektrisch verbindet.
  22. Verfahren nach Anspruch 21, wobei – zwei oder mehr Halbleiterchips auf dem Substrat gestapelt werden, wobei jeder der zwei oder mehr Halbleiterchips einen Chipverbindungsanschluss beinhaltet – die erste isolierende Schicht auf dem Substrat und den zwei oder mehr Halbleiterchips so gebildet wird, dass sie wenigstens den Substratverbindungsanschluss und die Chipverbindungsanschlüsse der Halbleiterchips bedeckt, und – die Zwischenverbindung den Substratverbindungsanschluss und die Chipverbindungsanschlüsse elektrisch verbindet.
  23. Verfahren zur Herstellung einer Halbleiterpackung, wobei das Verfahren umfasst: – Stapeln eines zweiten Halbleiterchips mit einem zweiten Chipverbindungsanschluss auf einem ersten Halbleiterchip mit einem ersten Chipverbindungsanschluss, – Bilden einer ersten isolierenden Schicht derart, dass sie den ersten Chipverbindungsanschluss und den zweiten Chipverbindungsanschluss bedeckt, und – Bilden einer Zwischenverbindung, welche die erste isolierende Schicht durchdringt, um den ersten Chipverbindungsanschluss mit dem zweiten Chipverbindungsanschluss elektrisch zu verbinden.
  24. Verfahren nach einem der Ansprüche 21 bis 23, wobei die Zwischenverbindung unter Verwendung eines stromlosen Plattierungsverfahrens gebildet wird.
  25. Verfahren nach einem der Ansprüche 21 bis 24, wobei – die erste isolierende Schicht eine Polymerschicht und in der Polymerschicht dispergierte metallhaltige Partikel beinhaltet und – das Verfahren vor der Bildung der Zwischenverbindung des Weiteren umfasst: – Einstrahlen von Laserlicht, um die Polymerschicht teilweise zu entfernen, wodurch ein vertiefter Bereich an einer Oberfläche der ersten isolierenden Schicht und Öffnungen gebildet werden, die den Chipverbindungsanschluss und den Substratverbindungsanschluss freilegen, und wodurch die metallhaltigen Partikel gleichzeitig in dem vertieften Bereich und den Öffnungen verbleiben.
  26. Verfahren nach Anspruch 25, wobei das Laserlicht einen Bindungsring zwischen einem Nicht-Metallatom und einem Metall in den metallhaltigen Partikeln aufbricht, um eine Kristallkeimschicht zu bilden, die das Metall beinhaltet.
  27. Verfahren nach Anspruch 26, das des Weiteren ein Durchführen eines Vorbehandlungsprozesses zur Entfernung eines isolierenden Materials von den metallhaltigen Partikeln beinhaltet, um die Kristallkeimschicht mit dem Metall in den metallhaltigen Partikeln vor der Bildung der Zwischenverbindung zu bilden.
  28. Verfahren nach einem der Ansprüche 25 bis 27, wobei das Bilden der ersten isolierenden Schicht ein Durchführen eines chemischen Gasphasenabscheidungsprozesses beinhaltet, um die erste isolierende Schicht auf einer Oberseite, einer Seitenwand und einer Unterseite von wenigstens einem Halbleiterchip sowie einer Oberseite des Substrats konform zu bilden, und wobei die Polymerschicht Parylen beinhaltet.
  29. Verfahren nach einem der Ansprüche 25 bis 28, wobei – das Laserlicht ein Infrarotlaserlicht ist und/oder – eine Laserblockierstruktur auf dem Chipverbindungsanschluss gebildet wird und das Laserlicht zur Freilegung der Laserblockierstruktur auf dem Chipverbindungsanschluss eingestrahlt wird.
  30. Verfahren nach einem der Ansprüche 21 bis 29, das des Weiteren umfasst: – Bilden einer zweiten isolierenden Schicht, um das Substrat, wenigstens einen Halbleiterchip und die erste isolierende Schicht zu bedecken, – wobei die Zwischenverbindung die zweite isolierende Schicht und die erste isolierende Schicht durchdringt.
  31. Verfahren nach Anspruch 30, wobei die zweite isolierende Schicht keine metallhaltigen Partikel beinhaltet.
  32. Verfahren nach einem der Ansprüche 21 bis 31, wobei – die erste isolierende Schicht eine Polymerschicht und in der Polymerschicht dispergierte metallhaltige Partikel beinhaltet und – das Verfahren vor der Bildung der Zwischenverbindung des Weiteren umfasst: – Einstrahlen von Laserlicht, um die zweite isolierende Schicht und die Polymerschicht teilweise zu entfernen, wodurch ein vertiefter Bereich an einer Oberfläche der ersten isolierenden Schicht und Öffnungen gebildet werden, die den Chipverbindungsanschluss und den Substratverbindungsanschluss freilegen, und wodurch gleichzeitig die metallhaltigen Partikel in dem vertieften Bereich und in den Öffnungen belassen werden.
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