DE102012212611A1 - Semiconductor package and method of making the same - Google Patents

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Taehoon Kim
ChulYong JANG
Jongho Lee
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Abstract

Halbleiterpackung und Verfahren zur Herstellung derselben. Die Erfindung bezieht sich auf eine Halbleiterpackung, auf ein Verfahren zur Herstellung derselben sowie auf ein Packungsmodul, ein elektronisches Bauelement und ein Speichersystem, welche dieselbe beinhalten. Eine Halbleiterpackung gemäß der Erfindung beinhaltet ein Substrat (20), das einen Substratverbindungsanschluss (22a), wenigstens einen Halbleiterchip (10a bis 10d), der auf dem Substrat gestapelt ist und einen Chipverbindungsanschluss (3a) aufweist, eine erste isolierende Schicht (30), die wenigstens Teile des Substrats und des wenigstens einen Halbleiterchips bedeckt, und eine Zwischenverbindung (40a), welche die erste isolierende Schicht durchdringt, um den Substratverbindungsanschluss mit dem Chipverbindungsanschluss zu verbinden. Verwendung in der Halbleiterpackungstechnologie.Semiconductor package and method of making the same. The invention relates to a semiconductor package, to a method of manufacturing the same and to a package module, an electronic component and a memory system including the same. A semiconductor package according to the invention includes a substrate (20) having a substrate interconnection terminal (22a), at least one semiconductor chip (10a-10d) stacked on the substrate, and a chip connection terminal (3a), a first insulating layer (30), covering at least parts of the substrate and the at least one semiconductor chip, and an interconnection (40a) penetrating the first insulating layer to connect the substrate connection terminal to the chip connection terminal. Use in semiconductor packaging technology.

Description

Die Erfindung bezieht sich auf eine Halbleiterpackung, auf ein Verfahren zur Herstellung derselben sowie auf ein Packungsmodul, ein elektronisches Bauelement und ein Speichersystem mit derselben.The invention relates to a semiconductor package, to a method for producing the same and to a packaging module, an electronic component and a storage system with the same.

Mit der Entwicklung der elektronischen Industrie wurden zunehmend eine hohe Funktion, eine hohe Geschwindigkeit und eine geringe Abmessung von elektronischen Komponenten gefordert. Um dem Trend zu entsprechen, ist es erforderlich, Halbleiterchips verschiedener Arten anstelle von Halbleiterchips der gleichen Art in einer einzelnen Halbleiterpackung zu montieren. Da sich jedoch die Arten der Halbleiterchips voneinander unterscheiden, können Abmessungen und/oder Funktionen der Halbleiterchips verschieden voneinander sein. Demgemäß können Probleme verursacht werden wie eine Zunahme einer horizontalen Abmessung der Halbleiterpackung oder ein Durchbiegen eines Drahts. Außerdem ist die Verwendung von Gold als dem Draht kostenintensiv, und ein Verdrahtungsprozess kann eine lange Prozessdauer erfordern. Somit kann die Produktivität der Halbleiterpackungen verringert sein.With the development of the electronic industry, high performance, high speed, and small size of electronic components have been increasingly demanded. In order to meet the trend, it is necessary to mount semiconductor chips of various kinds in place of semiconductor chips of the same kind in a single semiconductor package. However, since the types of the semiconductor chips differ from each other, dimensions and / or functions of the semiconductor chips may be different from each other. Accordingly, problems such as an increase of a horizontal dimension of the semiconductor package or a bending of a wire can be caused. In addition, the use of gold as the wire is costly, and a wiring process may require a long process time. Thus, the productivity of the semiconductor packages can be reduced.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Halbleiterpackung, die in der Lage ist, den Grad an Freiheit einer Zwischenverbindung zu verbessern, eines Verfahrens zur Herstellung derselben, das in der Lage ist, die Produktivität zu verbessern, sowie eines Packungsmoduls, eines elektronischen Bauelements und eines Speichersystems zugrunde, die mit einer derartigen Halbleiterpackung ausgerüstet sind.It is a technical problem to provide a semiconductor package capable of improving the degree of freedom of interconnection, a method of manufacturing the same, capable of improving productivity, and a packaging module of an electronic component and a memory system equipped with such a semiconductor package.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Halbleiterpackung mit den Merkmalen des Anspruchs 1 oder 3, eines Packungsmoduls mit den Merkmalen des Anspruchs 18, eines elektronischen Bauelements mit den Merkmalen des Anspruchs 19, eines Speicherbauelements mit den Merkmalen des Anspruchs 20 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 21 oder 23. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.The invention solves this problem by providing a semiconductor package having the features of claim 1 or 3, a package module having the features of claim 18, an electronic component having the features of claim 19, a memory device having the features of claim 20 and a manufacturing method the features of claim 21 or 23. Advantageous developments of the invention are specified in the dependent claims.

Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:Advantageous embodiments of the invention are described below and shown in the drawings, in which:

1 ein Layout ist, das eine Halbleiterpackung darstellt, 1 is a layout that represents a semiconductor package,

2 eine Querschnittansicht entlang einer Linie I-I' von 1 ist, 2 a cross-sectional view along a line II 'of 1 is

3A und 3B vergrößerte Querschnittansichten eines Bereichs 'A' beziehungsweise eines Bereichs 'B' von 2 sind, 3A and 3B enlarged cross-sectional views of a region 'A' and a region 'B' of 2 are,

4 eine vergrößerte Querschnittphotographie ist, die einen Bereich einer gefertigten Halbleiterpackung zeigt, 4 is an enlarged cross-sectional photograph showing a portion of a fabricated semiconductor package,

5 bis 12 ein Verfahren zur Herstellung einer Halbleiterpackung mit der Querschnittansicht von 2 zeigen, 5 to 12 a method for producing a semiconductor package with the cross-sectional view of 2 demonstrate,

13A und 13B vergrößerte Querschnittansichten eines Bereichs 'A' beziehungsweise eines Bereichs 'B' von 12 sind, 13A and 13B enlarged cross-sectional views of a region 'A' and a region 'B' of 12 are,

14 ein Layout ist, das eine weitere Halbleiterpackung darstellt, 14 is a layout that represents another semiconductor package,

15 eine Querschnittansicht entlang einer Linie I-I' von 14 ist, 15 a cross-sectional view along a line II 'of 14 is

16 eine Querschnittansicht ist, die eine weitere Halbleiterpackung darstellt, 16 FIG. 4 is a cross-sectional view illustrating another semiconductor package; FIG.

17 ein Layout ist, das eine weitere Halbleiterpackung darstellt, 17 is a layout that represents another semiconductor package,

18 eine Querschnittansicht entlang einer Linie I-I' von 17 ist, 18 a cross-sectional view along a line II 'of 17 is

19 eine Querschnittansicht ist, die eine weitere Halbleiterpackung darstellt, 19 FIG. 4 is a cross-sectional view illustrating another semiconductor package; FIG.

20 eine Querschnittansicht ist, die eine weitere Halbleiterpackung darstellt, 20 FIG. 4 is a cross-sectional view illustrating another semiconductor package; FIG.

21 eine Draufsicht ist, die eine Halbleiterpackung gemäß einigen beispielhaften Ausführungsformen darstellt, 21 FIG. 4 is a plan view illustrating a semiconductor package according to some example embodiments; FIG.

22A und 22B Querschnittansichten entlang einer Linie I-I' beziehungsweise einer Linie II-II' von 21 sind, 22A and 22B Cross-sectional views along a line II 'and a line II-II' of 21 are,

23 eine vergrößerte Ansicht eines Bereichs 'C' von 22A ist, 23 an enlarged view of an area 'C' of 22A is

24 bis 26 Querschnittansichten sind, die ein Verfahren zur Herstellung einer Halbleiterpackung mit einem Querschnitt von 22A darstellen, 24 to 26 Are cross-sectional views showing a method of manufacturing a semiconductor package having a cross section of 22A represent

27 eine vergrößerte Ansicht eines Bereichs 'C' von 26 ist, 27 an enlarged view of an area 'C' of 26 is

28 eine Ansicht ist, die ein Packungsmodul darstellt, das Halbleiterpackungen beinhaltet, 28 FIG. 11 is a view illustrating a packing module including semiconductor packages; FIG.

29 ein Blockdiagramm ist, das ein elektronisches Bauelement darstellt, das Halbleiterpackungen beinhaltet, und 29 FIG. 12 is a block diagram illustrating an electronic component including semiconductor packages; and FIG

30 ein Blockdiagramm ist, das ein Speichersystem darstellt, das Halbleiterpackungen beinhaltet. 30 FIG. 10 is a block diagram illustrating a memory system including semiconductor packages. FIG.

Nunmehr werden beispielhafte Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben. Es versteht sich, dass wenn ein Element als ”auf”, ”verbunden mit”, ”elektrisch verbunden mit” oder ”gekoppelt mit” einer anderen Komponente bezeichnet wird, dieses direkt auf, verbunden mit, elektrisch verbunden mit oder gekoppelt mit der anderen Komponente sein kann oder zwischenliegende Komponenten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Komponenten vorhanden, wenn eine Komponente als ”direkt auf”, ”direkt verbunden mit”, ”direkt elektrisch verbunden mit” oder ”direkt gekoppelt mit” einer anderen Komponente bezeichnet wird. Nunmehr wird auf beispielhafte Ausführungsformen Bezug genommen, die in den begleitenden Zeichnungen dargestellt sind, wobei sich gleiche Bezugszeichen überall auf gleiche Komponenten beziehen.Now, exemplary embodiments will be described more fully with reference to the accompanying drawings. It should be understood that when an element is referred to as being "on," "connected to," "electrically connected to," or "coupled to" another component, it directly contacts, connects to, is electrically connected to or coupled to the other component may be or intermediate components may be present. In contrast, there are no intervening components when a component is referred to as "directly on," "directly connected to," "directly electrically connected to," or "directly coupled to" another component. Reference will now be made to exemplary embodiments illustrated in the accompanying drawings, wherein like reference numbers refer to like components throughout.

Die 1 bis 3B stellen eine Halbleiterpackung 100 gemäß einer ersten Ausführungsform der Erfindung dar. Bezugnehmend auf die 1 und 2 ist in dieser Halbleiterpackung 100 eine Mehrzahl von Halbleiterchips 10a, 10b, 10c und 10d auf einem Packungssubstrat 20 gestapelt. Die Mehrzahl von Halbleiterchips 10a, 10b, 10c und 10d beinhaltet einen ersten Halbleiterchip 10a, einen zweiten Halbleiterchip 10b, einen dritten Halbleiterchip 10c und einen vierten Halbleiterchip 10d, die sequentiell gestapelt sind. In der vorliegenden Ausführungsform können die Halbleiterchips 10a, 10b, 10c und 10d von der gleichen Art sein. Jeder der Halbleiterchips 10a, 10b, 10c und 10d beinhaltet einen Chipkörper 1. Der Chipkörper 1 kann ein Halbleitersubstrat, Schaltkreisstrukturen darauf sowie diese bedeckende isolierende Zwischenschichten beinhalten. Der Chipkörper 1 beinhaltet eine erste Oberfläche 1a und eine zweite Oberfläche 1b, die entgegengesetzt zueinander sind. Auf der ersten Oberfläche 1a sind eine Mehrzahl von ersten Chipverbindungsanschlüssen 3a und ein zweiter Chipverbindungsanschluss 3b angeordnet. Die ersten Chipverbindungsanschlüsse 3a und der zweite Verbindungsanschluss 3b können leitfähigen Kontaktstellen entsprechen, die an einer obersten Oberfläche der isolierenden Zwischenschichten in dem Chipkörper 1 angeordnet sind. Die ersten Chipverbindungsanschlüsse 3a können einen Massepin, einen Leistungspin, einen Datenpin, einen Adressenpin und einen Befehlspin beinhalten. Der zweite Chipverbindungsanschluss 3b kann einem Chipfreigabepin entsprechen. Der zweite Chipverbindungsanschluss 3b des ersten Halbleiterchips 10a kann einem ersten Chipfreigabepin 3ba entsprechen. Der zweite Chipverbindungsanschluss 3b des zweiten Halbleiterchips 10b kann einem zweiten Chipfreigabepin 3bb entsprechen. Der zweite Chipverbindungsanschluss 3b des dritten Halbleiterchips 10c kann einem dritten Chipfreigabepin 3bc entsprechen. Der zweite Chipverbindungsanschluss 3b des vierten Halbleiterchips 10d kann einem vierten Chipfreigabepin 3bd entsprechen.The 1 to 3B make a semiconductor package 100 according to a first embodiment of the invention 1 and 2 is in this semiconductor package 100 a plurality of semiconductor chips 10a . 10b . 10c and 10d on a package substrate 20 stacked. The majority of semiconductor chips 10a . 10b . 10c and 10d includes a first semiconductor chip 10a , a second semiconductor chip 10b , a third semiconductor chip 10c and a fourth semiconductor chip 10d which are sequentially stacked. In the present embodiment, the semiconductor chips 10a . 10b . 10c and 10d to be of the same kind. Each of the semiconductor chips 10a . 10b . 10c and 10d includes a chip body 1 , The chip body 1 For example, a semiconductor substrate may include circuit patterns thereon as well as these covering insulating interlayers. The chip body 1 includes a first surface 1a and a second surface 1b which are opposite to each other. On the first surface 1a are a plurality of first chip connection terminals 3a and a second chip connection terminal 3b arranged. The first chip connection connections 3a and the second connection terminal 3b may correspond to conductive pads formed on an uppermost surface of the insulating interlayers in the chip body 1 are arranged. The first chip connection connections 3a may include a ground pin, a power pin, a data pin, an address pin, and a command pin. The second chip connection port 3b may correspond to a chip release pin. The second chip connection port 3b of the first semiconductor chip 10a can be a first chip release pin 3ba correspond. The second chip connection port 3b of the second semiconductor chip 10b can be a second chip release pin 3 bb correspond. The second chip connection port 3b of the third semiconductor chip 10c can a third chip release pin 3bc correspond. The second chip connection port 3b of the fourth semiconductor chip 10d can a fourth chip release pin 3bd correspond.

Auf der ersten Oberfläche 1a ist eine Schutzschicht 5 angeordnet. Die Schutzschicht 5 beinhaltet eine Öffnung 7, die jeden der Chipverbindungsanschlüsse 3a und 3b freilegt. In der Öffnung 7 ist eine Laserblockierstruktur 11 so angeordnet, dass sie mit jedem der Chipverbindungsanschlüsse 3a und 3b in Kontakt ist. Die Laserblockierstruktur 11 kann aus einem leitfähigen Material gebildet sein, das die Energie eines Lasers nicht absorbiert, sondern reflektiert. Zum Beispiel kann die Laserblockierstruktur 11 wenigstens eines beinhalten, das aus einer Gruppe ausgewählt ist, die Nickel (Ni), Blei (Pb) und Gold (Au) beinhaltet. Auf der zweiten Oberfläche 1b ist eine Haftschicht 9 angeordnet. Die Haftschicht 9 führt eine Funktion derart aus, dass die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 aneinander haften.On the first surface 1a is a protective layer 5 arranged. The protective layer 5 includes an opening 7 connecting each of the chip connection terminals 3a and 3b exposes. In the opening 7 is a laser blocking structure 11 arranged to connect with each of the chip connection terminals 3a and 3b is in contact. The laser blocking structure 11 may be formed of a conductive material that does not absorb the energy of a laser but reflects it. For example, the laser blocking structure 11 include at least one selected from a group including nickel (Ni), lead (Pb) and gold (Au). On the second surface 1b is an adhesive layer 9 arranged. The adhesive layer 9 performs a function such that the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 stick to each other.

Auf dem Packungssubstrat 20 sind erste Substratverbindungsanschlüsse 22a und zweite Substratverbindungsanschlüsse 22b angeordnet. Die ersten Substratverbindungsanschlüsse 22a und die zweiten Substratverbindungsanschlüsse 22b können das gleiche Material wie die Laserblockierstruktur 11 beinhalten. Die ersten Substratverbindungsanschlüsse 22a sind mit den ersten Chipverbindungsanschlüssen 3a verbunden. Die zweiten Substratverbindungsanschlüsse 22b können einen ersten Chipfreigabesubstratpin 22ba, der den ersten Halbleiterchip 10a auswählt, einen zweiten Chipfreigabesubstratpin 22bb, der den zweiten Halbleiterchip 10b auswählt, einen dritten Chipfreigabesubstratpin 22bc, der den dritten Halbleiterchip 10c auswählt, und einen vierten Chipfreigabesubstratpin 22bd beinhalten, der den vierten Halbleiterchip 10d auswählt.On the packaging substrate 20 are first substrate connection terminals 22a and second substrate connection terminals 22b arranged. The first substrate connection terminals 22a and the second substrate connection terminals 22b can be the same material as the laser blocking structure 11 include. The first substrate connection terminals 22a are with the first chip connection terminals 3a connected. The second substrate connection terminals 22b may have a first chip release substrate pin 22ba which is the first semiconductor chip 10a selects a second chip release substrate pin 22bb which is the second semiconductor chip 10b select a third chip release substrate pin 22bc that the third semiconductor chip 10c and a fourth chip release substrate pin 22bd include the fourth semiconductor chip 10d selects.

Bezugnehmend auf die 1, 2, 3A und 3B sind Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und ein Kantenbereich des Packungssubstrats 20 von einer isolierenden Schicht 30 bedeckt. Die isolierende Schicht 30 kann sich von dem Kantenbereich des Packungssubstrats 20 über die Kantenbereiche des ersten, zweiten und dritten Halbleiterchips 10a, 10b und 10c dazwischen bis auf den Kantenbereich des an der obersten Ebene angeordneten vierten Halbleiterchips 10d erstrecken. Die isolierende Schicht 30 kann eine Polymerschicht 31 und metallhaltige Partikel 32 beinhalten, die in der Polymerschicht dispergiert sind. Die Polymerschicht 31 kann wenigstens eines von verschiedenen Materialien beinhalten, wie eine Epoxy-Gießverbindung oder Parylen. Die metallhaltigen Partikel 32 können Metallpartikel sein, die mit Metalloxid, Metallnitrid, Metallkarbid, Metallsulfid oder einem isolierenden Metall beschichtet sind. Das in den metallhaltigen Partikeln 32 enthaltene Metall kann Aluminium, Magnesium, Eisen, Mangan, Kupfer, Chrom, Kobalt und/oder Nickel sein.Referring to the 1 . 2 . 3A and 3B are edge regions of the semiconductor chips 10a . 10b . 10c and 10d and an edge portion of the package substrate 20 from an insulating layer 30 covered. The insulating layer 30 may be from the edge region of the package substrate 20 over the edge regions of the first, second and third semiconductor chips 10a . 10b and 10c between them except for the edge region of the fourth semiconductor chip arranged at the topmost level 10d extend. The insulating layer 30 can be a polymer layer 31 and metal-containing particles 32 which are dispersed in the polymer layer. The polymer layer 31 may include at least one of various materials, such as an epoxy casting compound or parylene. The metal-containing particles 32 may be metal particles containing metal oxide, Metal nitride, metal carbide, metal sulfide or an insulating metal are coated. That in the metal-containing particles 32 The metal contained may be aluminum, magnesium, iron, manganese, copper, chromium, cobalt and / or nickel.

Die isolierende Schicht 30 beinhaltet erste Öffnungen H1, die jeweils Bereiche der Chipverbindungsanschlüsse 3a und 3b freilegen, und zweite Öffnungen H2, die jeweils Bereiche der Substratverbindungsanschlüsse 22a und 22b freilegen. Außerdem beinhaltet die isolierende Schicht 30 eine Oberseite 30us und einen gestuften vertieften Bereich R. Der vertiefte Bereich R kann so gebildet sein, dass er eine Linienform aufweist, welche die ersten Öffnungen H1 und die zweiten Öffnungen H2 miteinander verbindet. Oberflächen von Seitenwänden 30rs und Böden 30rb des vertieften Bereichs R und Innenwände 30rh der Öffnungen H1 und H2 weisen eine Oberflächenrauigkeit auf (eine gestrichelte Linie in 2 zeigt die Oberflächen mit der Oberflächenrauigkeit). Mit anderen Worten, die Oberflächen der Seitenwände 30rs und der Böden 30rb des vertieften Bereichs R sowie der Innenwände 30rh der Öffnungen H1 und H2 sind nicht glatt, sondern in einer konkav-konvexen Form eingebuchtet. Die Oberflächenrauigkeit der Seitenwände 30rs und der Böden 30rb des vertieften Bereichs R und der Innenwände 30rh der Öffnungen H1 und H2 ist größer als jene der Oberseite 30us der isolierenden Schicht 30.The insulating layer 30 includes first openings H1, each of areas of the chip connection terminals 3a and 3b expose, and second openings H2, the respective areas of the substrate connection terminals 22a and 22b uncover. In addition, the insulating layer includes 30 a top 30us and a stepped recessed area R. The recessed area R may be formed to have a line shape connecting the first openings H1 and the second openings H2. Surfaces of side walls 30RS and floors 30RB recessed area R and interior walls 30RH The openings H1 and H2 have a surface roughness (a dashed line in FIG 2 shows the surfaces with the surface roughness). In other words, the surfaces of the sidewalls 30RS and the floors 30RB recessed area R and interior walls 30RH the openings H1 and H2 are not smooth, but indented in a concave-convex shape. The surface roughness of the side walls 30RS and the floors 30RB recessed area R and interior walls 30RH the openings H1 and H2 is larger than that of the top 30us the insulating layer 30 ,

In dem vertieften Bereich R und den Öffnungen H1 und H2 sind Zwischenverbindungen 40a und 40b angeordnet. Die Zwischenverbindungen 40a und 40b können über die Oberseite 30us der isolierenden Schicht 30 vorragen. Die Zwischenverbindungen 40a und 40b können wenigstens eine, mittels eines stromlosen Plattierungsverfahrens gebildete Kupferschicht beinhalten. Die Zwischenverbindungen 40a und 40b können des Weiteren eine auf der Kupferschicht angeordnete Nickel/Blei-Schicht beinhalten. Die Zwischenverbindungen 40a und 40b beinhalten erste Zwischenverbindungen 40a und zweite Zwischenverbindungen 40b. Jede der ersten Zwischenverbindungen 40a kann einen der ersten Substratverbindungsanschlüsse 22a mit den ersten Chipverbindungsanschlüssen 3a der entsprechenden Halbleiterchips 10a, 10b, 10c und 10d verbinden. Die zweiten Zwischenverbindungen 40b beinhalten eine erste Chipauswahlzwischenverbindung 40ba, eine zweite Chipauswahlzwischenverbindung 40bb, eine dritte Chipauswahlzwischenverbindung 40bc und eine vierte Chipauswahlzwischenverbindung 40bd. Die erste Chipauswahlzwischenverbindung 40ba verbindet den ersten Chipfreigabesubstratpin 22ba mit dem ersten Chipfreigabepin 3ba. Die zweite Chipauswahlzwischenverbindung 40bb verbindet den zweiten Chipfreigabesubstratpin 22bb mit dem zweiten Chipfreigabepin 3bb. Die dritte Chipauswahlzwischenverbindung 40bc verbindet den dritten Chipfreigabesubstratpin 22bc mit dem dritten Chipfreigabepin 3bc. Die vierte Chipauswahlzwischenverbindung 40bc verbindet den vierten Chipfreigabesubstratpin 22bc mit dem vierten Chipfreigabepin 3bd. Die Halbleiterchips 10a, 10b, 10c und 10d sowie das Packungssubstrat 20 sind von einer Gießschicht 50 bedeckt.In the recessed area R and the openings H1 and H2 are interconnections 40a and 40b arranged. The interconnections 40a and 40b can over the top 30us the insulating layer 30 protrude. The interconnections 40a and 40b may include at least one copper layer formed by an electroless plating process. The interconnections 40a and 40b may further include a nickel / lead layer disposed on the copper layer. The interconnections 40a and 40b include first interconnections 40a and second intermediates 40b , Each of the first interconnections 40a may be one of the first substrate connection terminals 22a with the first chip connection terminals 3a the corresponding semiconductor chips 10a . 10b . 10c and 10d connect. The second intermediates 40b include a first chip select interconnect 40ba , a second chip select interconnect 40bb , a third chip select interconnect 40bc and a fourth chip select interconnect 40bd , The first chip select interconnect 40ba connects the first chip release substrate pin 22ba with the first chip release pin 3ba , The second chip select interconnect 40bb connects the second chip release substrate pin 22bb with the second chip release pin 3 bb , The third chip select interconnect 40bc connects the third chip release substrate pin 22bc with the third chip release pin 3bc , The fourth chip select interconnect 40bc connects the fourth chip release substrate pin 22bc with the fourth chip release pin 3bd , The semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 are from a casting layer 50 covered.

Da die Oberflächen der Seitenwände 30rs und der Böden 30rb des vertieften Bereichs R sowie die Innenwände 30rh der Öffnungen H1 und H2 in der Halbleiterpackung 100 die Oberflächenrauigkeit aufweisen, ist es möglich, eine Haftkraft zwischen den Zwischenverbindungen 40a und 40b und der isolierenden Schicht 30 zu verbessern. Außerdem kann sich die isolierende Schicht 30 von dem Kantenbereich des Packungssubstrats 20 über die Kantenbereiche des ersten, zweiten und dritten Halbleiterchips 10a, 10b und 10c dazwischen auf den Kantenbereich des auf der obersten Ebene angeordneten vierten Halbleiterchips 10d erstrecken. Mit anderen Worten, die isolierende Schicht 30 kann die Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 ohne Schneiden kontinuierlich bedecken, wodurch sie diese schützt. So kann die Zuverlässigkeit der Halbleiterpackung 100 verbessert sein. Da außerdem die Zwischenverbindungen 40a und 40b auf der isolierenden Schicht 30 angeordnet sind, können die Probleme, die von einem Durchbiegen eines Drahts bei einem Drahtbondverfahren verursacht werden, gelöst werden, und der Grad an Freiheit einer Zwischenverbindung kann erhöht sein. Da des Weiteren der Draht in der Halbleiterpackung 100 nicht verwendet wird, benötigt die Halbleiterpackung 100 kein Gold, das als Draht verwendet wird, so dass sie wirtschaftlich ist.Because the surfaces of the side walls 30RS and the floors 30RB recessed area R and interior walls 30RH the openings H1 and H2 in the semiconductor package 100 have the surface roughness, it is possible to have an adhesive force between the interconnections 40a and 40b and the insulating layer 30 to improve. In addition, the insulating layer can 30 from the edge region of the package substrate 20 over the edge regions of the first, second and third semiconductor chips 10a . 10b and 10c in between, on the edge portion of the fourth-level semiconductor chip arranged on the uppermost level 10d extend. In other words, the insulating layer 30 may be the edge portions of the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 Cover continuously without cutting, thereby protecting them. So can the reliability of the semiconductor package 100 be improved. As well as the interconnections 40a and 40b on the insulating layer 30 can be solved, the problems caused by a bending of a wire in a wire bonding process can be solved, and the degree of freedom of interconnection can be increased. Furthermore, the wire in the semiconductor package 100 not used, requires the semiconductor package 100 no gold, which is used as a wire, so that it is economical.

Zwischen der isolierenden Schicht 30 und den Zwischenverbindungen 40a und 40b kann eine Kristallkeimschicht angeordnet sein, die aus dem gleichen Metall wie dem Metall in den metallhaltigen Partikeln 32 gebildet ist. Die Abmessung von jedem der metallhaltigen Partikel 32 kann jedoch sehr gering sein (z. B. nahezu die Abmessung eines Metallatoms).Between the insulating layer 30 and the intermediates 40a and 40b For example, a seed layer may be arranged which consists of the same metal as the metal in the metal-containing particles 32 is formed. The dimension of each of the metal-containing particles 32 however, it can be very small (eg almost the size of a metal atom).

4 ist eine vergrößerte Querschnittphotographie, die einen Teil einer gemäß der Erfindung hergestellten Halbleiterpackung zeigt. Bezugnehmend auf 4 kann festgestellt werden, dass die Oberfläche der isolierenden Schicht sehr rau ist. Es kann schwierig sein, die Kristallkeimschicht in 4 zu unterscheiden. Demgemäß ist die Kristallkeimschicht in den 3A und 3B weggelassen. 4 Fig. 10 is an enlarged cross-sectional photograph showing a part of a semiconductor package manufactured according to the invention. Referring to 4 can be found that the surface of the insulating layer is very rough. It can be difficult to place the seed layer in 4 to distinguish. Accordingly, the seed layer is in the 3A and 3B omitted.

Die 5 bis 13B zeigen ein Verfahren zur Herstellung einer Halbleiterpackung mit der Querschnittansicht von 2. Bezugnehmend auf 5 werden auf einem Wafer Transistoren, Zwischenverbindungen und isolierende Zwischenschichten gebildet, um einen Chipkörper 1 zu bilden. Der Chipkörper 1 beinhaltet eine erste Oberfläche 1a und eine zweite Oberfläche 1b, die entgegengesetzt zueinander sind. Auf der ersten Oberfläche 1a werden Chipverbindungsanschlüsse 3a und 3b gebildet. Auf der ersten Oberfläche 1a wird eine Schutzschicht 5 gebildet, die Öffnungen 7 beinhaltet, die jeweils die Chipverbindungsanschlüsse 3a und 3b freilegen. Die Chipverbindungsanschlüsse 3a und 3b werden aus einer Aluminiumschicht gebildet.The 5 to 13B show a method of manufacturing a semiconductor package having the cross-sectional view of FIG 2 , Referring to 5 become on a wafer transistors, intermediate connections and insulating intermediate layers formed around a chip body 1 to build. The chip body 1 includes a first surface 1a and a second surface 1b which are opposite to each other. On the first surface 1a become chip connection terminals 3a and 3b educated. On the first surface 1a becomes a protective layer 5 formed, the openings 7 includes, respectively, the chip connection terminals 3a and 3b uncover. The chip connection connections 3a and 3b are formed from an aluminum layer.

Bezugnehmend auf 6 wird ein Schleifprozess durchgeführt, um einen Teil des Wafers benachbart zu der zweiten Oberfläche 1b des Chipkörpers 1 zu entfernen. So kann eine Dicke des Chipkörpers 1 geringer werden.Referring to 6 a grinding process is performed to cover a portion of the wafer adjacent to the second surface 1b of the chip body 1 to remove. So can a thickness of the chip body 1 become smaller.

Bezugnehmend auf 7 wird eine Haftschicht 9 auf der zweiten Oberfläche 1b des Chipkörpers 1 gebildet. Und dann kann ein Wafersägeprozess durchgeführt werden, um den Wafer in Chips zu zerteilen. So werden die Halbleiterchips 10a, 10b, 10c und 10d gebildet.Referring to 7 becomes an adhesive layer 9 on the second surface 1b of the chip body 1 educated. And then a wafer sawing process can be performed to break the wafer into chips. So are the semiconductor chips 10a . 10b . 10c and 10d educated.

Bezugnehmend auf 8 werden die Halbleiterchips 10a, 10b, 10c und 10d auf ein Packungssubstrat 20 gestapelt. Das Packungssubstrat 20 kann einem Strip-Level- oder einem Panel-Level-Substrat oder einem Einheitspackungssubstrat entsprechen, das durch Schneiden desselben gebildet wird. Auf dem Packungssubstrat 20 sind Substratverbindungsanschlüsse 22a und 22b angeordnet. Die Substratverbindungsanschlüsse 22a und 22b können wenigstens eines beinhalten, das aus einer Gruppe ausgewählt wird, die Gold, Nickel und Blei beinhaltet. Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d werden gestapelt, um eine gestufte Struktur zu bilden, so dass die Chipverbindungsanschlüsse 3a und 3b und die Substratverbindungsanschlüsse 22a und 22b freigelegt werden. Die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 können mittels der Haftschichten 9 miteinander haftend verbunden werden.Referring to 8th become the semiconductor chips 10a . 10b . 10c and 10d on a packaging substrate 20 stacked. The packing substrate 20 may correspond to a strip-level or a panel-level substrate or a unit pack substrate formed by cutting it. On the packaging substrate 20 are substrate connection terminals 22a and 22b arranged. The substrate connection terminals 22a and 22b may include at least one selected from a group including gold, nickel and lead. Edge regions of the semiconductor chips 10a . 10b . 10c and 10d are stacked to form a stepped structure so that the chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b be exposed. The semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 can by means of the adhesive layers 9 be adhered to each other.

Bezugnehmend auf 9 wird ein stromloses Plattierungsverfahren durchgeführt, um Laserblockierstrukturen 11 auf den durch die Öffnungen 7 freigelegten Chipverbindungsanschlüssen 3a beziehungsweise 3b zu bilden. Die Laserblockierstrukturen 11 können zum Beispiel aus wenigstens einem gebildet werden, das aus einer Gruppe ausgewählt ist, die Gold, Nickel und Blei beinhaltet. Zur Bildung der Laserblockierstrukturen 11 kann das Packungssubstrat 20 für das stromlose Plattieren in ein Reaktionsbad vom Batch-Typ eingetaucht werden. In einem ersten Fall werden die Laserblockierstrukturen 11 vor der Durchführung des Wafersägeprozesses gebildet.Referring to 9 For example, an electroless plating process is performed to form laser blocking structures 11 on through the openings 7 exposed chip connection terminals 3a respectively 3b to build. The laser blocking structures 11 For example, at least one may be formed from at least one selected from a group including gold, nickel, and lead. To form the laser blocking structures 11 can the packaging substrate 20 for electroless plating into a batch-type reaction bath. In a first case, the laser blocking structures become 11 formed prior to performing the wafer sawing process.

Das stromlose Plattierungsverfahren kann in einem Strip-Level oder einem Panel-Level durchgeführt werden. Mit anderen Worten, das Packungssubstrat 20 kann einem Packungssubstrat des Strip- oder Panel-Levels entsprechen. Alternativ kann, selbst wenn das Packungssubstrat 20 das Einheitspackungssubstrat ist, eine Mehrzahl der Einheitspackungssubstrate in dem Strip- oder Panel-Level miteinander kombiniert werden, und dann kann das stromlose Plattierungsverfahren durchgeführt werden. In einem zweiten Fall werden die Laserblockierstrukturen 11 nach dem Stapeln der Halbleiterchips 10a, 10b, 10c und 10d auf dem Packungssubstrat 20 in dem Strip- oder Panel-Level gebildet. Hierbei kann die Ausbeute, die im zweiten Fall erzielt wird, größer als die im ersten Fall erzielte Ausbeute sein. Wenn die Substratverbindungsanschlüsse 22a und 22b aus Gold gebildet werden, brauchen die Laserblockierstrukturen 11 nicht auf den Substratverbindungsanschlüssen 22a und 22b gebildet werden.The electroless plating process may be performed at a strip level or a panel level. In other words, the packaging substrate 20 may correspond to a packaging substrate of the strip or panel level. Alternatively, even if the packaging substrate 20 the unit pack substrate, a plurality of unit pack substrates are combined with each other at the strip or panel level, and then the electroless plating process can be performed. In a second case, the laser blocking structures become 11 after stacking the semiconductor chips 10a . 10b . 10c and 10d on the package substrate 20 formed in the strip or panel level. Here, the yield obtained in the second case may be greater than the yield obtained in the first case. When the substrate connection terminals 22a and 22b are made of gold, need the laser blocking structures 11 not on the substrate connection terminals 22a and 22b be formed.

Bezugnehmend auf 10 wird eine isolierende Schicht 30 gebildet, um die Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 zu bedecken. Die isolierende Schicht 30 kann ausgedehnt gebildet werden, um die Kantenbereiche der Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 vollständig zu bedecken. In der vorliegenden Ausführungsform kann die isolierende Schicht 30 mittels eines Tintenstrahlverfahrens oder eines Sprühbeschichtungsverfahrens gebildet werden. Wenn die isolierende Schicht 30 mittels des Tintenstrahlverfahrens oder des Sprühbeschichtungsverfahrens gebildet wird, ist es leicht, die isolierende Schicht 30 selektiv auf einem gewünschten Bereich zu bilden. Die isolierende Schicht 30 kann eine Polymerschicht und darin dispergierte metallhaltige Partikel beinhalten. Zum Beispiel kann die Polymerschicht eine Epoxidgießverbindungsschicht oder eine Parylenschicht sein. Die metallhaltigen Partikel können Metallpartikel sein, die mit Metalloxid, Metallnitrid, Metallkarbid, Metallsulfid oder einem isolierenden Material beschichtet sind. Das in den metallhaltigen Partikeln enthaltene Metall kann Aluminium, Magnesium, Eisen, Mangan, Kupfer, Chrom, Kobalt und/oder Nickel sein. Die isolierende Schicht 30 kann ein Lösungsmittel beinhalten, welches das Makromolekülmaterial zur Bildung der isolierenden Schicht 30 mittels des Tintenstrahlverfahrens oder des Sprühbeschichtungsverfahrens auflöst. Außerdem kann ein Trocknungsprozess zum Verdampfen des Lösungsmittels durchgeführt werden.Referring to 10 becomes an insulating layer 30 formed around the edge portions of the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 to cover. The insulating layer 30 can be expanded to the edges of the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 completely cover. In the present embodiment, the insulating layer 30 be formed by an ink jet method or a spray coating method. When the insulating layer 30 is formed by the ink jet method or the spray coating method, it is easy to use the insulating layer 30 selectively on a desired area. The insulating layer 30 may include a polymer layer and metal-containing particles dispersed therein. For example, the polymer layer may be an epoxy casting compound layer or a parylene layer. The metal-containing particles may be metal particles coated with metal oxide, metal nitride, metal carbide, metal sulfide or an insulating material. The metal contained in the metal-containing particles may be aluminum, magnesium, iron, manganese, copper, chromium, cobalt and / or nickel. The insulating layer 30 may include a solvent containing the macromolecule material to form the insulating layer 30 dissolves by the ink jet method or the spray coating method. In addition, a drying process for evaporating the solvent can be performed.

Bezugnehmend auf die 11, 12, 13A und 13B wird Laserlicht eingestrahlt, um eine Oberfläche der isolierenden Schicht 30 zu aktivieren und gleichzeitig Öffnungen H1 und H2 zu bilden, welche die Chipverbindungsanschlüsse 3a und 3b sowie die Substratverbindungsanschlüsse 22a und 22b freilegen. Die in der isolierenden Schicht 30 enthaltene Polymerschicht 31 kann in dem Prozess, bei dem die Oberfläche der isolierenden Schicht 30 aktiviert wird und die Öffnungen H1 und H2 gebildet werden, gebrannt werden, um entfernt zu werden. So wird ein Teil 30w eines oberen Teils der isolierenden Schicht 30 von 11 entfernt. Der Laser kann zum Beispiel ein Infrarotlaser sein (Wellenlänge: etwa 1064 nm). Der Laser kann mit einer Intensität von etwa 5 Watt oder weniger eingestrahlt werden, und der Laser kann zur Bereitstellung einer Temperatur, die in der Lage ist, die Polymerschicht 31 abzubrennen, auf die isolierende Schicht 30 eingestrahlt werden. Wenn die Polymerschicht 31 aus einer Epoxidgießverbindung gebildet wird, kann der Laser zur Bereitstellung einer Temperatur innerhalb eines Bereichs von etwa 300°C bis etwa 500°C auf die Polymerschicht 31 eingestrahlt werden. Die Polymerschicht 31 wird mittels der Einstrahlung des Laserlichts abgebrannt, um entfernt zu werden, wodurch ein vertiefter Bereich R und die Öffnungen H1 und H2 gebildet werden. Der vertiefte Bereich R wird an dem oberen Teil der isolierenden Schicht 30 gebildet. Seitenwände 30rs und Böden 30rb des vertieften Bereichs R und Innenwände der Öffnungen H1 und H2 werden so gebildet, dass sie eine Oberflächenrauigkeit aufweisen. Und die metallhaltigen Partikel 32, die durch das Laserlicht nicht abgebrannt werden, verbleiben auf den Seitenwänden 30rs und den Böden 30rb des vertieften Bereichs R sowie auf den Innenwänden und den Böden der Öffnungen H1 und H2. Ein Bindungsring zwischen einem Metall- und einem Nicht-Metallatom (z. B. einem Sauerstoff-, Stickstoff-, Kohlenstoff- oder Schwefelatom) in den metallhaltigen Partikeln 32 kann durch das Laserlicht aufgebrochen werden. Hierbei kann eine Verbindung, die das Nicht-Metallatom beinhaltet, verdampft werden, und das Metall kann verbleiben, um freigelegt zu werden. Wenn die metallhaltigen Partikel 32 Metallpartikel sind, die mit einem isolierenden Material beschichtet sind, können die mit dem isolierenden Material beschichteten metallhaltigen Partikel 32 verbleiben. Der Prozess, bei dem die Polymerschicht 31 mittels des Laserlichts teilweise abgebrannt wird, um entfernt zu werden, und die metallhaltigen Partikel 32 freigelegt werden, kann als eine Aktivierung der isolierenden Schicht 30 definiert werden. Die verbleibenden metallhaltigen Partikel 32 können als Kristallkeimschicht für nachfolgende Zwischenverbindungen 40a und 40b verwendet werden, die mittels eines stromlosen Plattierungsverfahrens gebildet werden.Referring to the 11 . 12 . 13A and 13B Laser light is irradiated to a surface of the insulating layer 30 to activate and at the same time to form openings H1 and H2, which the chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b uncover. The in the insulating layer 30 contained polymer layer 31 can in the Process in which the surface of the insulating layer 30 is activated and the openings H1 and H2 are formed, are fired to be removed. This is how a part becomes 30w an upper part of the insulating layer 30 from 11 away. The laser may be, for example, an infrared laser (wavelength: about 1064 nm). The laser can be irradiated at an intensity of about 5 watts or less, and the laser can provide the polymer layer to provide a temperature that is capable 31 burn off, on the insulating layer 30 be irradiated. When the polymer layer 31 formed from an epoxy casting compound, the laser may provide a temperature within a range of about 300 ° C to about 500 ° C to the polymer layer 31 be irradiated. The polymer layer 31 is burned by the irradiation of the laser light to be removed, thereby forming a recessed area R and the openings H1 and H2. The recessed area R becomes at the upper part of the insulating layer 30 educated. side walls 30RS and floors 30RB of the recessed area R and inner walls of the openings H1 and H2 are formed so as to have a surface roughness. And the metal-containing particles 32 , which are not burned by the laser light, remain on the side walls 30RS and the floors 30RB the recessed area R and on the inner walls and the bottoms of the openings H1 and H2. A bonding ring between a metal and a non-metal atom (eg an oxygen, nitrogen, carbon or sulfur atom) in the metal-containing particles 32 can be broken by the laser light. Here, a compound including the non-metal atom may be evaporated, and the metal may remain to be exposed. When the metal-containing particles 32 Metal particles coated with an insulating material may be the metal-containing particles coated with the insulating material 32 remain. The process in which the polymer layer 31 is partially burned by the laser light to be removed, and the metal-containing particles 32 can be exposed as an activation of the insulating layer 30 To be defined. The remaining metal-containing particles 32 can act as a seed layer for subsequent intermediates 40a and 40b used, which are formed by means of an electroless plating process.

Bezugnehmend auf die 2, 3A und 3B wird in dem Fall, dass die metallhaltigen Partikel 32 freigelegt sind, das stromlose Plattierungsverfahren durchgeführt, um Zwischenverbindungen 40a und 40b zu bilden. Für die Bildung der Zwischenverbindungen 40a und 40b kann das Packungssubstrat 20 für das stromlose Plattieren in ein Reaktionsbad vom Batch-Typ eingetaucht werden. Das stromlose Plattierungsverfahren kann in einem Strip-Level oder einem Panel-Level durchgeführt werden. Mit anderen Worten kann das Packungssubstrat 20 einem Packungssubstrat des Strip- oder Panel-Levels entsprechen. Alternativ kann, selbst wenn das Packungssubstrat 20 das Einheitspackungssubstrat ist, eine Mehrzahl der Einheitspackungssubstrate im Strip- oder Panel-Level miteinander kombiniert werden, und dann kann das stromlose Plattierungsverfahren durchgeführt werden. So ist es möglich, den Strip-/Panel-Level-Batch-Prozess durchzuführen, wodurch die Ausbeute erhöht und die Produktivität maximiert wird.Referring to the 2 . 3A and 3B is in the case that the metal-containing particles 32 are exposed, the electroless plating process performed to intermediates 40a and 40b to build. For the formation of intermediates 40a and 40b can the packaging substrate 20 for electroless plating into a batch-type reaction bath. The electroless plating process may be performed at a strip level or a panel level. In other words, the packaging substrate 20 correspond to a packaging substrate of the strip or panel level. Alternatively, even if the packaging substrate 20 the unit pack substrate, a plurality of the unit pack substrates may be combined with each other at the strip or panel level, and then the electroless plating process may be performed. It is thus possible to perform the strip / panel level batch process, which increases yield and maximizes productivity.

Vor der Durchführung des stromlosen Plattierungsverfahrens kann ein Vorbehandlungsprozess durchgeführt werden. In dem Vorbehandlungsprozess kann das isolierende Material der metallhaltigen Partikel 32 entfernt werden. Wenn die metallhaltigen Partikel 32 mit einer Oxidschicht beschichtete Metallpartikel sind, kann die Oxidschicht der metallhaltigen Partikel 32 unter Verwendung von Flusssäure (HF) entfernt werden. So kann das isolierende Material der metallhaltigen Partikel 32 entfernt werden, und das Metall der metallhaltigen Partikel 32 kann verbleiben, um eine Kristallkeimschicht für das stromlose Plattierungsverfahren zu bilden. Und dann wird das stromlose Plattierungsverfahren durchgeführt, um die Zwischenverbindungen 40a und 40b selektiv in dem vertieften Bereich R und den Öffnungen H1 und H2 zu bilden. Nachfolgend kann eine Gießschicht 50 gebildet werden, um die Halbleiterpackung 100 von 2 zu realisieren. Wenn das Packungssubstrat 20 der Strip-/Panel-Level ist, kann des Weiteren ein nachfolgender Prozess durchgeführt werden, der das Packungssubstrat 20 in Einheitspackungen aufteilt.Prior to performing the electroless plating process, a pretreatment process may be performed. In the pre-treatment process, the insulating material of the metal-containing particles 32 be removed. When the metal-containing particles 32 With an oxide layer coated metal particles, the oxide layer of the metal-containing particles 32 be removed using hydrofluoric acid (HF). Thus, the insulating material of the metal-containing particles 32 are removed, and the metal of the metal-containing particles 32 may remain to form a seed layer for the electroless plating process. And then the electroless plating process is performed to the interconnections 40a and 40b to selectively form in the recessed area R and the openings H1 and H2. Subsequently, a casting layer 50 be formed to the semiconductor package 100 from 2 to realize. If the packaging substrate 20 is the strip / panel level, further, a subsequent process may be performed that includes the package substrate 20 divided into unit packs.

Ein Drahtbondprozess kann eine lange Prozesszeit für ein Bonden des Drahts erfordern. Gemäß entsprechenden Ausführungsformen der Erfindung ist jedoch der Drahtbondprozess nicht erforderlich, und die Zwischenverbindungen 40a und 40b können mittels des stromlosen Plattierungsverfahrens gebildet werden. So ist es möglich, den Strip-/Panel-Level-Batch-Prozess durchzuführen, und die Zwischenverbindungen 40a und 40b können in einer kürzeren Zeit als beim Drahtbondprozess gebildet werden, und die Produktivität der Halbleiterpackung 100 kann maximiert werden.A wire bonding process may require a long process time for bonding the wire. However, according to respective embodiments of the invention, the wire bonding process is not required, and the interconnects 40a and 40b can be formed by the electroless plating method. So it is possible to perform the strip / panel level batch process, and the interconnections 40a and 40b can be formed in a shorter time than the wire bonding process, and the productivity of the semiconductor package 100 can be maximized.

Die 14 und 15 stellen eine Halbleiterpackung 101 gemäß einer zweiten Ausführungsform der Erfindung dar. Bezugnehmend auf die 14 und 15 kann mittels eines Aufschleuderbeschichtungsverfahrens eine isolierende Schicht 30 in der Halbleiterpackung 101 gebildet werden. Da die isolierende Schicht 30 mittels des Aufschleuderbeschichtungsverfahrens gebildet wird, kann die isolierende Schicht 30 alle Seitenwände der Halbleiterchips 10a, 10b, 10c und 10d und eine gesamte Oberseite des vierten Halbleitersubstrats 10d bedecken, das sich auf der obersten Ebene befindet. Außerdem kann die isolierende Schicht 30 eine Oberseite des Packungssubstrats 20 unter dem vierten Halbleiterchip 10d bedecken. Wird ein Gebiet der isolierenden Schicht 30, welche die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 bedeckt, breiter, können die Halbleiterchips 10a, 10b, 10c und 10d sowie das Packungssubstrat 20 noch mehr geschützt werden. Wenn zum Beispiel das Packungssubstrat 20 in dem stromlosen Plattierungsprozess für die Bildung der Zwischenverbindungen in ein elektrolytisches Bad eingetaucht wird, kann die isolierende Schicht die Halbleiterchips 10a, 10b, 10c und 10d und das Packungssubstrat 20 vor einem chemischen Angriff schützen, der von einem Elektrolyt verursacht wird. Bildungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 101 können die gleichen oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.The 14 and 15 make a semiconductor package 101 according to a second embodiment of the invention 14 and 15 can by means of a spin-coating method, an insulating layer 30 in the semiconductor package 101 be formed. Because the insulating layer 30 is formed by the spin coating method, the insulating layer 30 all sidewalls of the semiconductor chips 10a . 10b . 10c and 10d and an entire top surface of the fourth semiconductor substrate 10d cover that is at the top level. Furthermore can the insulating layer 30 an upper surface of the package substrate 20 under the fourth semiconductor chip 10d cover. Becomes an area of the insulating layer 30 which the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 covered, wider, the semiconductor chips can 10a . 10b . 10c and 10d and the packaging substrate 20 even more protected. For example, if the packaging substrate 20 In the electroless plating process for forming the interconnections, immersing in an electrolytic bath, the insulating layer may form the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 protect against a chemical attack caused by an electrolyte. Forming methods and / or structures of other components in the semiconductor packages 101 may be the same or similar to those of the semiconductor packages 100 according to the first embodiment.

16 stellt eine Halbleiterpackung 102 gemäß einer dritten Ausführungsform der Erfindung dar. Bezugnehmend auf 16 kann eine isolierende Schicht 30 in der Halbleiterpackung 102 konform Seitenwände, Oberseiten und Unterseiten der Halbleiterchips 10a, 10b, 10c und 10d und die Oberseite des Packungssubstrats 20 bedecken. Die isolierende Schicht 30 kann mittels eines Aufschleuderbeschichtungsverfahrens gebildet werden. Es ist jedoch bevorzugt, dass die isolierende Schicht 30 mittels eines chemischen Gasphasenabscheidungs(CVD)-Prozesses gebildet wird. Hierbei kann die in der isolierenden Schicht 30 enthaltene Polymerschicht aus Parylen gebildet sein. Da die isolierende Schicht 30 alle freigelegten Oberflächen der Halbleiterchips 10a, 10b, 10c und 10d und des Packungssubstrats 20 bedeckt, kann die isolierende Schicht die Halbleiterchips 10a, 10b, 10c und 10d sowie das Packungssubstrat 20 stabil vor dem chemischen Angriff schützen, der von dem Elektrolyt in dem stromlosen Plattierungsprozess verursacht wird. Bildungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 102 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein. 16 represents a semiconductor package 102 according to a third embodiment of the invention. Referring to FIG 16 can be an insulating layer 30 in the semiconductor package 102 conform side walls, tops and bottoms of the semiconductor chips 10a . 10b . 10c and 10d and the top of the package substrate 20 cover. The insulating layer 30 can be formed by a spin coating method. However, it is preferred that the insulating layer 30 is formed by a chemical vapor deposition (CVD) process. Here, in the insulating layer 30 contained polymer layer may be formed from parylene. Because the insulating layer 30 all exposed surfaces of the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 covered, the insulating layer, the semiconductor chips 10a . 10b . 10c and 10d and the packaging substrate 20 to stably protect against the chemical attack caused by the electrolyte in the electroless plating process. Forming methods and / or structures of other components in the semiconductor packages 102 can be the same as or similar to those of semiconductor packages 100 according to the first embodiment.

Die 17 und 18 stellen eine Halbleiterpackung 103 gemäß einer vierten Ausführungsform der Erfindung dar. Bezugnehmend auf die 17 und 18 können Halbleiterchips von sich voneinander unterscheidenden Arten in der Halbleiterpackung 103 gestapelt sein. Ein erster Halbleiterchip 55 und ein zweiter Halbleiterchip 60 sind auf dem Packungssubstrat 20 gestapelt. Eine Abmessung des zweiten Halbleiterchips 60 kann geringer als jene des ersten Halbleiterchips 55 sein. Der erste Halbleiterchip 55 kann eine andere Art als jene des zweiten Halbleiterchips 60 aufweisen. Zum Beispiel kann der erste Halbleiterchip 55 ein Speicherchip sein, und der zweite Halbleiterchip 60 kann ein Logikchip sein. Alternativ kann der erste Halbleiterchip 55 ein Logikchip sein, und der zweite Halbleiterchip 60 kann ein Speicherchip sein. Der erste Halbleiterchip 55 kann einen ersten Chipverbindungsanschluss 53a, einen zweiten Chipverbindungsanschluss 53b und einen ersten Dummy-Chipverbindungsanschluss 53d beinhalten. Der zweite Halbleiterchip 60 kann einen dritten Chipverbindungsanschluss 63a, einen vierten Chipverbindungsanschluss 63b und einen zweiten Dummy-Chipverbindungsanschluss 63d beinhalten. Das Packungssubstrat 20 kann einen ersten Substratverbindungsanschluss 22a, einen zweiten Substratverbindungsanschluss 22b und einen Dummy-Substratverbindungsanschluss 22d beinhalten. Jeder des ersten Halbleiterchips 55 und des zweiten Halbleiterchips 60 kann eine Schutzschicht 5 mit Öffnungen 7 beinhalten, welche die Chipverbindungsanschlüsse 53a und 53b oder 63a und 63b beziehungsweise den Dummy-Chipverbindungsanschluss 53d oder 63d freilegen. In jeder der Öffnungen 7 ist eine Laserblockierstruktur 11 angeordnet. Auf einer Oberfläche von jedem des ersten und des zweiten Halbleiterchips 55 und 60, die entgegengesetzt zu der Schutzschicht 5 ist, ist eine Haftschicht 9 angeordnet.The 17 and 18 make a semiconductor package 103 according to a fourth embodiment of the invention. Referring to FIGS 17 and 18 For example, semiconductor chips of different kinds in the semiconductor package 103 be stacked. A first semiconductor chip 55 and a second semiconductor chip 60 are on the packaging substrate 20 stacked. A dimension of the second semiconductor chip 60 may be lower than that of the first semiconductor chip 55 be. The first semiconductor chip 55 may be a different type than that of the second semiconductor chip 60 exhibit. For example, the first semiconductor chip 55 a memory chip, and the second semiconductor chip 60 can be a logic chip. Alternatively, the first semiconductor chip 55 a logic chip, and the second semiconductor chip 60 can be a memory chip. The first semiconductor chip 55 may have a first chip connection port 53a , a second chip connection terminal 53b and a first dummy chip connection terminal 53d include. The second semiconductor chip 60 may have a third chip connection port 63a , a fourth chip connection terminal 63b and a second dummy chip connection terminal 63d include. The packing substrate 20 may have a first substrate connection terminal 22a , a second substrate connection terminal 22b and a dummy substrate connection terminal 22d include. Each of the first semiconductor chip 55 and the second semiconductor chip 60 can be a protective layer 5 with openings 7 which include the chip connection terminals 53a and 53b or 63a and 63b or the dummy chip connection terminal 53d or 63d uncover. In each of the openings 7 is a laser blocking structure 11 arranged. On a surface of each of the first and second semiconductor chips 55 and 60 opposite to the protective layer 5 is, is an adhesive layer 9 arranged.

Eine isolierende Schicht 30 kann Kantenbereiche der Halbleiterchips 55 und 60 und einen Kantenbereich des Packungssubstrats 20 bedecken. Wie bei der ersten Ausführungsform beschrieben, beinhaltet die isolierende Schicht 30 einen vertieften Bereich R und Öffnungen H1, H2 und H3. Die Öffnungen H1, H2 und H3 können eine erste Öffnung H1, welche die Laserblockierstruktur 11 auf jedem der ersten und zweiten Chipverbindungsanschlüsse 53a und 53b freilegt, eine zweite Öffnung H2, welche jeden der Substratverbindungsanschlüsse 22a und 22b freilegt, und eine dritte Öffnung H3 beinhalten, welche die Laserblockierstruktur 11 auf jedem der dritten und vierten Chipverbindungsanschlüsse 63a und 63b freilegt. Oberflächen von Seitenwänden 30rs und Böden 30rb des vertieften Bereichs und von Innenwänden 30rh der Öffnungen H1, H2 und H3 weisen eine Oberflächenrauigkeit auf. In dem vertieften Bereich R und den Öffnungen H1, H2 und H3 sind Zwischenverbindungen 41a, 41b und 41c angeordnet, um die Chipverbindungsanschlüsse 53a, 53b, 63a und 63b mit den Substratverbindungsanschlüssen 22a und 22b zu verbinden. Die Zwischenverbindungen 41a, 41b und 41c beinhalten eine erste Zwischenverbindung 41a, eine zweite Zwischenverbindung 41b und eine dritte Zwischenverbindung 41c. Die erste Zwischenverbindung 41a verbindet den ersten Chipverbindungsanschluss 53a mit dem ersten Substratverbindungsanschluss 22a. Die zweite Zwischenverbindung 41b verbindet den dritten Chipverbindungsanschluss 63a mit dem zweiten Substratverbindungsanschluss 22b. Die dritte Zwischenverbindung 41c verbindet den zweiten Chipverbindungsanschluss 53b mit dem vierten Chipverbindungsanschluss 63b. Wie in 18 dargestellt, ist der zweite Zwischenverbindungsanschluss 41b auf der isolierenden Schicht 30 angeordnet, um den zweiten Substratverbindungsanschluss 22b über die zweite Öffnung H2 und die dritte Öffnung H3 mit dem dritten Chipverbindungsanschluss 63a zu verbinden. Dabei ist der erste Dummy-Chipverbindungsanschluss 53d unter der zweiten Zwischenverbindung 41b angeordnet. Der erste Dummy-Chipverbindungsanschluss 53d ist jedoch durch die isolierende Schicht 30 nicht mit der zweiten Zwischenverbindung 41b verbunden. Wenn somit die Chips von sich voneinander unterscheidender Art gestapelt werden, kann der Grad an Freiheit einer Zwischenverbindung zunehmen.An insulating layer 30 can edge regions of the semiconductor chips 55 and 60 and an edge portion of the package substrate 20 cover. As described in the first embodiment, the insulating layer includes 30 a recessed area R and openings H1, H2 and H3. The openings H1, H2 and H3 may have a first opening H1 which forms the laser blocking structure 11 on each of the first and second chip connection terminals 53a and 53b exposes a second opening H2 which connects each of the substrate connection terminals 22a and 22b and a third opening H3 containing the laser blocking structure 11 on each of the third and fourth chip connection ports 63a and 63b exposes. Surfaces of side walls 30RS and floors 30RB of recessed area and interior walls 30RH the openings H1, H2 and H3 have a surface roughness. In the recessed area R and the openings H1, H2 and H3 are interconnections 41a . 41b and 41c arranged around the chip connection terminals 53a . 53b . 63a and 63b with the substrate connection terminals 22a and 22b connect to. The interconnections 41a . 41b and 41c include a first interconnect 41a , a second interconnection 41b and a third interconnect 41c , The first interconnection 41a connects the first chip connection port 53a with the first substrate connection terminal 22a , The second interconnection 41b connects the third chip connection port 63a with the second substrate connection terminal 22b , The third interconnection 41c connects the second chip connection terminal 53b with the fourth chip connection terminal 63b , As in 18 shown, is the second interconnection port 41b on the insulating layer 30 arranged around the second substrate connection terminal 22b via the second opening H2 and the third opening H3 to the third chip connection terminal 63a connect to. Here is the first dummy chip connection terminal 53d under the second intermediate compound 41b arranged. The first dummy chip connection terminal 53d however, is through the insulating layer 30 not with the second interconnect 41b connected. Thus, if the chips of a different kind are stacked, the degree of freedom of interconnection may increase.

19 stellt eine Halbleiterpackung 104 gemäß einer fünften Ausführungsform dar. Bezugnehmend auf 19 kann ein einzelner Halbleiterchip 10 auf einem Packungssubstrat 20 in der Halbleiterpackung 104 angebracht sein. Das Packungssubstrat 20 kann einen ersten Substratverbindungsanschluss 22a und einen zweiten Substratverbindungsanschluss 22b aufweisen, die lateral Seite an Seite angeordnet sind. Auf einer Oberseite des Halbleiterchips 10 können ein erster Chipverbindungsanschluss 3a und ein zweiter Chipverbindungsanschluss 3b lateral angeordnet sein. Eine erste isolierende Schicht 30 kann die Oberseite und Seitenwände des Halbleiterchips 10 und eine Oberseite des Packungssubstrats 20 bedecken. Auf der ersten isolierenden Schicht 30 ist eine erste Zwischenverbindung 40 angeordnet. Die erste Zwischenverbindung 40 durchdringt die erste isolierende Schicht 30, um den ersten Chipverbindungsanschluss 3a mit dem ersten Substratverbindungsanschluss 22a zu verbinden. Eine zweite isolierende Schicht 35 kann die erste Zwischenverbindung 40 und die erste isolierende Schicht 30 bedecken. Eine zweite Zwischenverbindung 45 ist auf der zweiten isolierenden Schicht 35 angeordnet. Die zweite Zwischenverbindung 45 durchdringt die zweite isolierende Schicht 35 und die erste isolierende Schicht 30, um den zweiten Substratverbindungsanschluss 22b mit dem zweiten Chipverbindungsanschluss 3b zu verbinden. Jede der ersten und zweiten isolierenden Schicht 30 und 35 beinhaltet die gleiche Polymerschicht und die gleichen, darin dispergierten metallhaltigen Partikel wie jene der in der ersten Ausführungsform beschriebenen isolierenden Schicht 30. Die erste Zwischenverbindung 40 und die zweite Zwischenverbindung 45 können mittels eines stromlosen Plattierungsverfahrens gebildet werden. Zwischen der ersten Zwischenverbindung 40 und der ersten isolierenden Schicht 30, zwischen der zweiten Zwischenverbindung 45 und der zweiten isolierenden Schicht 35 sowie zwischen der zweiten Zwischenverbindung 45 und der ersten isolierenden Schicht 30 kann eine Kristallkeimschicht angeordnet sein, die aus dem gleichen Metall wie dem Metall gebildet ist, das die metallhaltigen Partikel bildet. Die erste Zwischenverbindung 40 und die zweite Zwischenverbindung 45 können einander vertikal überlappen. Die erste Zwischenverbindung 40 und die zweite Zwischenverbindung 45 sind jedoch durch die zweite isolierende Schicht 35 dazwischen elektrisch voneinander isoliert. Demgemäß kann der Grad an Freiheit einer Zwischenverbindung erhöht sein. Herstellungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 104 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein. 19 represents a semiconductor package 104 according to a fifth embodiment. Referring to FIG 19 can be a single semiconductor chip 10 on a package substrate 20 in the semiconductor package 104 to be appropriate. The packing substrate 20 may have a first substrate connection terminal 22a and a second substrate connection terminal 22b have, which are arranged laterally side by side. On an upper side of the semiconductor chip 10 may be a first chip connection port 3a and a second chip connection terminal 3b be arranged laterally. A first insulating layer 30 can be the top and side walls of the semiconductor chip 10 and an upper surface of the package substrate 20 cover. On the first insulating layer 30 is a first interconnection 40 arranged. The first interconnection 40 penetrates the first insulating layer 30 to the first chip connection port 3a with the first substrate connection terminal 22a connect to. A second insulating layer 35 can be the first interconnect 40 and the first insulating layer 30 cover. A second interconnection 45 is on the second insulating layer 35 arranged. The second interconnection 45 penetrates the second insulating layer 35 and the first insulating layer 30 to the second substrate connection terminal 22b with the second chip connection terminal 3b connect to. Each of the first and second insulating layers 30 and 35 includes the same polymer layer and the same metal-containing particles dispersed therein as those of the insulating layer described in the first embodiment 30 , The first interconnection 40 and the second interconnect 45 can be formed by means of an electroless plating process. Between the first interconnection 40 and the first insulating layer 30 between the second interconnect 45 and the second insulating layer 35 and between the second interconnect 45 and the first insulating layer 30 For example, a seed layer formed of the same metal as the metal forming the metal-containing particles may be arranged. The first interconnection 40 and the second interconnect 45 can overlap each other vertically. The first interconnection 40 and the second interconnect 45 however, are due to the second insulating layer 35 electrically isolated from each other. Accordingly, the degree of freedom of interconnection can be increased. Manufacturing method and / or structures of other components in the semiconductor packages 104 can be the same as or similar to those of semiconductor packages 100 according to the first embodiment.

20 stellt eine Halbleiterpackung 105 gemäß einer sechsten Ausführungsform dar. Bezugnehmend auf 20 können ein erster Halbleiterchip 55 und ein zweiter Halbleiterchip 60, die sich voneinander unterscheiden, gestapelt sein, um auf dem Packungssubstrat 20 in der Halbleiterpackung 105 angebracht zu sein. Der erste Halbleiterchip 55 kann breiter als der zweite Halbleiterchip 60 sein und kann unter dem zweiten Halbleiterchip 60 angeordnet sein. Das Packungssubstrat 20 kann einen ersten Substratverbindungsanschluss 22a und einen zweiten Substratverbindungsanschluss 22b aufweisen, die lateral Seite an Seite angeordnet sind. Der erste Halbleiterchip 55 beinhaltet einen ersten Chipverbindungsanschluss 53. Der zweite Halbleiterchip 60 beinhaltet einen zweiten Chipverbindungsanschluss 63. Eine erste isolierende Schicht 30 kann eine Oberseite und eine Seitenwand des zweiten Halbleiterchips 60, eine Oberseite einer Seitenwand des ersten Halbleiterchips 55 und eine Oberseite des Packungssubstrats 20 konform bedecken. Eine erste Zwischenverbindung 40 ist auf der ersten isolierenden Schicht 30 angeordnet und durchdringt die erste isolierende Schicht 30, um den ersten Substratverbindungsanschluss 22a mit dem ersten Chipverbindungsanschluss 53 zu verbinden. Eine zweite isolierende Schicht 35 kann die erste Zwischenverbindung 40 und die erste isolierende Schicht 30 bedecken. Eine zweite Zwischenverbindung 45 ist auf der zweiten isolierenden Schicht 35 angeordnet und durchdringt die zweite und erste isolierende Schicht 35 und 30, um den zweiten Substratverbindungsanschluss 22b mit dem zweiten Chipverbindungsanschluss 63 zu verbinden. Das Packungssubstrat 20 kann den ersten Substratverbindungsanschluss 22a und den zweiten Substratverbindungsanschluss 22b aufweisen, die lateral Seite an Seite angeordnet sind. Demgemäß kann der Grad an Freiheit einer Zwischenverbindung erhöht sein. Herstellungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 105 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein. 20 represents a semiconductor package 105 according to a sixth embodiment. Referring to FIG 20 may be a first semiconductor chip 55 and a second semiconductor chip 60 that differ from each other, be stacked to on the packaging substrate 20 in the semiconductor package 105 to be attached. The first semiconductor chip 55 can be wider than the second semiconductor chip 60 and may be under the second semiconductor chip 60 be arranged. The packing substrate 20 may have a first substrate connection terminal 22a and a second substrate connection terminal 22b have, which are arranged laterally side by side. The first semiconductor chip 55 includes a first chip connection terminal 53 , The second semiconductor chip 60 includes a second chip connection terminal 63 , A first insulating layer 30 may be an upper side and a side wall of the second semiconductor chip 60 , an upper side of a side wall of the first semiconductor chip 55 and an upper surface of the package substrate 20 cover in conformity. A first interconnection 40 is on the first insulating layer 30 arranged and penetrates the first insulating layer 30 to the first substrate connection terminal 22a with the first chip connection terminal 53 connect to. A second insulating layer 35 can be the first interconnect 40 and the first insulating layer 30 cover. A second interconnection 45 is on the second insulating layer 35 arranged and penetrates the second and first insulating layer 35 and 30 to the second substrate connection terminal 22b with the second chip connection terminal 63 connect to. The packing substrate 20 may be the first substrate connection terminal 22a and the second substrate connection terminal 22b have, which are arranged laterally side by side. Accordingly, the degree of freedom of interconnection can be increased. Manufacturing method and / or structures of other components in the semiconductor packages 105 can be the same as or similar to those of semiconductor packages 100 according to the first embodiment.

Die 21 bis 23 stellen eine Halbleiterpackung 106 gemäß einer siebten Ausführungsform der Erfindung dar. Bezugnehmend auf die 21, 22A, 22B und 23 kann in der Halbleiterpackung 106 eine zweite isolierende Schicht 70 in der Halbleiterpackung 100 von 2 hinzugefügt sein. Hierbei wird die isolierende Schicht 30 der Halbleiterpackung 100 von 2 als 'eine erste isolierende Schicht 30' bezeichnet.The 21 to 23 make a semiconductor package 106 according to a seventh embodiment of the invention. Referring to FIGS 21 . 22A . 22B and 23 can in the semiconductor package 106 a second insulating layer 70 in the Semiconductor package 100 from 2 be added. Here, the insulating layer 30 the semiconductor package 100 from 2 as a first insulating layer 30 ' designated.

Im Detail können Endbereiche der Halbleiterchips 10a, 10b, 10c und 10d auf einem Substrat 20 gestapelt sein, um die gestufte Struktur zu bilden. Chipverbindungsanschlüsse 3a und eine Laserblockierstruktur 11 können auf den Endbereichen der Halbleiterchips 10a, 10b, 10c und 10d angeordnet sein. Die Endbereiche der Halbleiterchips 10a, 10b, 10c und 10d sind von der ersten isolierenden Schicht 30 bedeckt. Die zweite isolierende Schicht 70 bedeckt eine Oberseite des Substrats 20, Oberseiten, Seitenwände und Unterseiten der Halbleiterchips 10a, 10b, 10c und 10d sowie die erste isolierende Schicht 30. Eine Zwischenverbindung 40a durchdringt die zweite und erste isolierende Schicht 70 und 30, so dass die Zwischenverbindung 40a in Kontakt mit der Laserblockierstruktur 11 ist. Die erste isolierende Schicht 30 beinhaltet eine Polymerschicht 31 und metallhaltige Partikel 32. Die zweite isolierende Schicht 70 beinhaltet keine metallhaltigen Partikel 32. Die zweite isolierende Schicht 70 beinhaltet ein isolierendes Material. Zum Beispiel kann die zweite isolierende Schicht 70 wenigstens eines von Parylen, Teflon und einer Epoxidgießverbindung beinhalten. Die erste isolierende Schicht 30 kann einen vertieften Bereich R und Öffnungen H1 beinhalten. Eine Seitenwand der zweiten isolierenden Schicht 70 ist zu einer Seitenwand des vertieften Bereichs R justiert. Eine Oberflächenrauigkeit der Seitenwand der zweiten isolierenden Schicht 70 kann größer als eine Oberflächenrauigkeit einer Oberseite der zweiten isolierenden Schicht 70 sein. Eine Oberseite der Zwischenverbindung 40a kann eine Höhe aufweisen, die gleich wie, niedriger als oder höher als eine Oberseite der zweiten isolierenden Schicht 70 ist. Speziell kann die Oberseite der Zwischenverbindung 40a eine Höhe aufweisen, die gleich wie oder niedriger als die Oberseite der zweiten isolierenden Schicht 70 ist. Wie in 22B dargestellt, kann ein Zwischenraum zwischen benachbarten Zwischenverbindungen 40a mit der ersten isolierenden Schicht 30 und der zweiten isolierenden Schicht 70 gefüllt sein.In detail, end regions of the semiconductor chips 10a . 10b . 10c and 10d on a substrate 20 stacked to form the stepped structure. Chip connection terminals 3a and a laser blocking structure 11 can on the end regions of the semiconductor chips 10a . 10b . 10c and 10d be arranged. The end regions of the semiconductor chips 10a . 10b . 10c and 10d are from the first insulating layer 30 covered. The second insulating layer 70 covers a top of the substrate 20 , Tops, sidewalls and bottoms of the semiconductor chips 10a . 10b . 10c and 10d as well as the first insulating layer 30 , An interconnection 40a Penetrates the second and first insulating layer 70 and 30 so that the interconnect 40a in contact with the laser blocking structure 11 is. The first insulating layer 30 includes a polymer layer 31 and metal-containing particles 32 , The second insulating layer 70 does not contain metal-containing particles 32 , The second insulating layer 70 includes an insulating material. For example, the second insulating layer 70 at least one of parylene, teflon and an epoxy casting compound. The first insulating layer 30 may include a recessed area R and openings H1. A side wall of the second insulating layer 70 is adjusted to a side wall of the recessed area R. A surface roughness of the sidewall of the second insulating layer 70 may be larger than a surface roughness of an upper surface of the second insulating layer 70 be. A top of the interconnect 40a may have a height equal to, lower than or higher than an upper surface of the second insulating layer 70 is. Specifically, the top of the interconnect 40a have a height equal to or lower than the top of the second insulating layer 70 is. As in 22B can represent a gap between adjacent interconnections 40a with the first insulating layer 30 and the second insulating layer 70 be filled.

Herstellungsverfahren und/oder Strukturen weiterer Komponenten in den Halbleiterpackungen 106 können die gleichen wie oder ähnlich jenen der Halbleiterpackungen 100 gemäß der ersten Ausführungsform sein.Manufacturing method and / or structures of other components in the semiconductor packages 106 can be the same as or similar to those of semiconductor packages 100 according to the first embodiment.

Die 24 bis 27 stellen ein Verfahren zur Herstellung einer Halbleiterpackung mit einem Querschnitt von 22A dar. Bezugnehmend auf 24 wird eine zweite isolierende Schicht 70 auf dem Substrat 20 mit der in 10 dargestellten Struktur gebildet. Die zweite isolierende Schicht 70 kann konform gebildet werden. Die zweite isolierende Schicht 70 beinhaltet keine metallhaltigen Partikel 32. Die zweite isolierende Schicht 70 kann zum Beispiel aus Parylen, Teflon und einer Epoxidgießverbindung gebildet werden. Die zweite isolierende Schicht 70 kann mittels wenigstens eines von verschiedenen Verfahren gebildet werden, wie eines CVD-Verfahrens, eines Aufschleuderbeschichtungsverfahrens, eines Sprühbeschichtungsverfahrens und eines Eintauchverfahrens.The 24 to 27 illustrate a method of manufacturing a semiconductor package having a cross section of 22A Referring to 24 becomes a second insulating layer 70 on the substrate 20 with the in 10 formed structure formed. The second insulating layer 70 can be formed compliant. The second insulating layer 70 does not contain metal-containing particles 32 , The second insulating layer 70 For example, it can be formed from parylene, teflon and an epoxy casting compound. The second insulating layer 70 can be formed by at least one of various methods such as a CVD method, a spin coating method, a spray coating method, and a dipping method.

Bezugnehmend auf die 25, 26 und 27 wird Laserlicht eingestrahlt, um einen Teil 70w der zweiten isolierenden Schicht 70 und einen Teil 30w der ersten isolierenden Schicht 30 zu entfernen. So werden Öffnungen H1 und H2 gebildet, um die Chipverbindungsanschlüsse 3a und 3b und Substratverbindungsanschlüsse 22a und 22b freizulegen, und eine Oberfläche der ersten isolierenden Schicht 30 wird aktiviert. Der Laser kann ein Infrarotlaser sein (Wellenlänge: etwa 1064 nm). Das Laserlicht kann mit einer Intensität von etwa 5 Watt oder weniger eingestrahlt werden, und das Laserlicht kann zur Bereitstellung einer Temperatur eingestrahlt werden, die in der Lage ist, die zweite isolierende Schicht 70 und eine Polymerschicht 31 abzubrennen. Wenn die Polymerschicht 31 aus einer Epoxidgießverbindung gebildet wird, kann das Laserlicht zur Bereitstellung einer Temperatur innerhalb eines Bereichs von etwa 300°C bis etwa 500°C auf die Polymerschicht 31 eingestrahlt werden. Die Polymerschicht 31 wird mittels der Einstrahlung des Laserlichts abgebrannt, um entfernt zu werden, wodurch ein vertiefter Bereich R und die Öffnungen H1 und H2 an dem oberen Bereich der ersten isolierenden Schicht 30 gebildet werden. Hierbei werden eine Seitenwand der zweiten isolierenden Schicht 70, Seitenwände 30rs und ein Boden 30rb des vertieften Bereichs R sowie Seitenwände 30rh der Öffnungen H1 und H2 so gebildet, dass sie eine Oberflächenrauigkeit aufweisen. Und metallhaltige Partikel 32, die von dem Laserlicht nicht abgebrannt werden, verbleiben auf den Seitenwänden 30rs und den Böden 30rb des vertieften Bereichs R und den Innenwänden und Böden der Öffnungen H1 und H2. Ein Bindungsring zwischen einem Metallatom und einem Nicht-Metallatom (z. B. einem Sauerstoff-, Stickstoff-, Kohlenstoff- oder Schwefelatom) in den metallhaltigen Partikeln 32 kann durch das Laserlicht aufgebrochen werden. Hierbei kann eine Verbindung, die das Nicht-Metallatom beinhaltet, verdampft werden, und das Metallatom kann verbleiben, um freigelegt zu werden. Wenn alternativ die metallhaltigen Partikel 32 Metallpartikel sind, die von einem isolierenden Material beschichtet sind, können die mit dem isolierenden Material beschichteten metallhaltigen Partikel 32 verbleiben. Der Prozess, die zu entfernende Polymerschicht 31 mittels des Laserlichts partiell abzubrennen und die metallhaltigen Partikel 32 freizulegen, kann als Aktivierung der ersten isolierenden Schicht 30 definiert werden. Die verbleibenden metallhaltigen Partikel 32 können als eine Kristallkeimschicht für nachfolgende Zwischenverbindungen 40a und 40b verwendet werden, die mittels eines stromlosen Plattierungsverfahrens gebildet werden. Da die zweite isolierende Schicht 70 keine metallhaltigen Partikel 32 beinhaltet, existieren keine metallhaltigen Partikel 32 auf jeglicher Oberfläche der zweiten isolierenden Schicht 70.Referring to the 25 . 26 and 27 laser light is irradiated to a part 70w the second insulating layer 70 and a part 30w the first insulating layer 30 to remove. Thus, openings H1 and H2 are formed around the chip connection terminals 3a and 3b and substrate connection terminals 22a and 22b expose, and a surface of the first insulating layer 30 is activated. The laser can be an infrared laser (wavelength: about 1064 nm). The laser light may be irradiated at an intensity of about 5 watts or less, and the laser light may be irradiated to provide a temperature capable of the second insulating layer 70 and a polymer layer 31 burn. When the polymer layer 31 formed from an epoxy molding compound, the laser light may provide a temperature within a range of about 300 ° C to about 500 ° C to the polymer layer 31 be irradiated. The polymer layer 31 is burned by the irradiation of the laser light to be removed, whereby a recessed area R and the openings H1 and H2 at the upper portion of the first insulating layer 30 be formed. Here, a side wall of the second insulating layer 70 , Side walls 30RS and a floor 30RB recessed area R and side walls 30RH the openings H1 and H2 are formed so as to have a surface roughness. And metal-containing particles 32 , which are not burned by the laser light, remain on the side walls 30RS and the floors 30RB the recessed area R and the inner walls and bottoms of the openings H1 and H2. A bonding ring between a metal atom and a non-metal atom (eg, an oxygen, nitrogen, carbon or sulfur atom) in the metal-containing particles 32 can be broken by the laser light. Here, a compound including the non-metal atom may be evaporated, and the metal atom may remain to be exposed. Alternatively, if the metal-containing particles 32 Metal particles coated with an insulating material may include the metal-containing particles coated with the insulating material 32 remain. The process, the polymer layer to be removed 31 Partially burn off by means of the laser light and the metal-containing particles 32 can expose, as activation of the first insulating layer 30 To be defined. The remaining metal-containing particles 32 can as one Crystal seed layer for subsequent intermediates 40a and 40b used, which are formed by means of an electroless plating process. Because the second insulating layer 70 no metal-containing particles 32 contains, no metal-containing particles exist 32 on any surface of the second insulating layer 70 ,

Wiederum bezugnehmend auf die 21, 22A und 22B, kann, wie in der ersten Ausführungsform beschrieben, ein stromloses Plattierungsverfahren durchgeführt werden, um Zwischenverbindungen 40a und 40b zu bilden. Hierbei bedeckt die zweite isolierende Schicht 70 die Oberseite des Substrats 20, die Oberseiten, Seitenwände und die Unterseite der Halbleiterchips 10a, 10b, 10c und 10d sowie die erste isolierende Schicht 30 mit Ausnahme eines Bereichs, in dem die Zwischenverbindungen 40a und 40b ausgebildet sind. Somit kann die zweite isolierende Schicht 70 die Halbleiterchips 10a, 10b, 10c und 10d sowie das Substrat 20 vor einem chemischen Angriff während des stromlosen Plattierungsverfahrens schützen. Wenn die erste isolierende Schicht 30 während des stromlosen Plattierungsverfahrens ohne die zweite isolierende Schicht 70 freigelegt wird, können außerdem die metallhaltigen Partikel 32 auf einer Oberfläche eines anderen Bereichs (wo die Zwischenverbindungen 40a und 40b nicht gebildet werden) der ersten isolierenden Schicht 30 freigelegt werden. Wenn die metallhaltigen Partikel 32 freigelegt werden, kann geringfügig Metall extrahiert werden, und auf dem Bereich, in dem das Metall extrahiert wird, kann eine unerwünschte Plattierungsschicht gebildet werden. Bei der vorliegenden Ausführungsform bedeckt jedoch die zweite isolierende Schicht 70 die erste isolierende Schicht 30 derart, dass die metallhaltigen Partikel 32 nicht freigelegt werden. Somit kann ein Brückenversagen und/oder ein Kurzschlussversagen verhindert werden.Referring again to the 21 . 22A and 22B For example, as described in the first embodiment, an electroless plating process may be performed to form interconnections 40a and 40b to build. Here, the second insulating layer covers 70 the top of the substrate 20 , the tops, sidewalls and bottom of the semiconductor chips 10a . 10b . 10c and 10d as well as the first insulating layer 30 except for an area where the interconnections 40a and 40b are formed. Thus, the second insulating layer 70 the semiconductor chips 10a . 10b . 10c and 10d as well as the substrate 20 protect against chemical attack during the electroless plating process. If the first insulating layer 30 during the electroless plating process without the second insulating layer 70 In addition, the metal-containing particles can be exposed 32 on a surface of another area (where the interconnections 40a and 40b not formed) of the first insulating layer 30 be exposed. When the metal-containing particles 32 can be slightly extracted metal can be extracted, and on the area in which the metal is extracted, an undesirable plating layer can be formed. However, in the present embodiment, the second insulating layer covers 70 the first insulating layer 30 such that the metal-containing particles 32 not be exposed. Thus, a bridge failure and / or a short-circuit failure can be prevented.

Weitere Prozesse bei der beispielhaften Ausführungsform können die gleichen wie oder ähnlich jenen anderer beispielhafter Ausführungsformen sein.Other processes in the exemplary embodiment may be the same as or similar to those of other example embodiments.

Die vorstehend beschriebenen Halbleiterpackungstechniken können auf Halbleiterbauelemente verschiedener Arten und dieselben enthaltende Packungsmodule angewendet werden.The semiconductor packaging techniques described above can be applied to semiconductor devices of various types and package modules containing them.

28 stellt ein Beispiel von Packungsmodulen dar, die Halbleiterpackungen gemäß einer Ausführungsform der Erfindung beinhalten. Bezugnehmend auf 28 beinhaltet ein Packungsmodul 1200 einen integrierten Halbleiterschaltkreischip 1220 und einen integrierten Halbleiterschaltkreischip 1230, die z. B. durch eine Quad-Flat-Packung (QFP) gepackt sind. Die integrierten Halbleiterschaltkreischips 1220 und 1230, auf welche die Halbleiterpackungstechnik angewendet werden kann, sind z. B. auf einem Modulsubstrat 1210 angebracht, wodurch das Packungsmodul 1200 gebildet wird. Das Packungsmodul 1200 kann über externe Verbindungsanschlüsse 1240 mit einem externen elektronischen Bauelement verbunden werden. 28 FIG. 10 illustrates an example of package modules incorporating semiconductor packages according to one embodiment of the invention. Referring to 28 includes a packing module 1200 a semiconductor integrated circuit chip 1220 and a semiconductor integrated circuit chip 1230 that z. B. by a quad flat pack (QFP) are packed. The integrated semiconductor circuit chips 1220 and 1230 to which the semiconductor packaging technique can be applied are e.g. B. on a module substrate 1210 attached, causing the packing module 1200 is formed. The packaging module 1200 can via external connection ports 1240 be connected to an external electronic component.

Die vorstehend beschriebenen Halbleiterpackungstechniken können auf elektronische Systeme angewendet werden. 29 stellt ein Beispiel von elektronischen Bauelementen dar, die Halbleiterpackungen gemäß der Erfindung beinhalten. Bezugnehmend auf 29 beinhaltet ein elektronisches System 1300 eine Steuereinheit 1310, eine Eingabe-/Ausgabeeinheit 1320 und ein Speicherbauelement 1330. Die Steuereinheit 1310, die Eingabe-/Ausgabeeinheit 1320 und das Speicherbauelement 1330 sind über einen Bus 1350 miteinander verbunden. Der Bus 1350 kann einem Pfad entsprechen, durch den elektrische Signale übertragen werden. Zum Beispiel kann die Steuereinheit 1310 wenigstens einen von einem Mikroprozessor, einem digitalen Signalprozessor, einem Mikrocontroller oder einem weiteren Logikbauelement beinhalten. Das weitere Logikbauelement kann eine ähnliche Funktion aufweisen wie jegliche des Mikroprozessors, des digitalen Signalprozessors und des Mikrocontrollers. Die Steuereinheit 1310 und/oder das Speicherbauelement 1330 können die Halbleiterpackung gemäß der Erfindung beinhalten. Die Eingabe-/Ausgabeeinheit 1320 kann wenigstens eines von einem Keypad, einem Keyboard und einer Displayvorrichtung beinhalten. Das Speicherbauelement 1330 kann ein Bauelement sein, das Daten speichert. Das Speicherbauelement 1330 kann Daten und/oder Befehle speichern, die von der Steuereinheit 1310 ausgeführt werden. Das Speicherbauelement 1330 kann ein flüchtiges Speicherbauelement und/oder ein nicht-flüchtiges Speicherbauelement beinhalten. Das Speicherbauelement 1330 kann als ein Flash-Speicher ausgebildet sein, oder das Speicherbauelement 1330 kann eine Solid-State-Disk (SSD) beinhalten, die durch Flash-Speicher gebildet wird. In diesem Fall kann das elektronische System 1300 Massendaten stabil in dem Speicherbauelement 1300 speichern. Das elektronische System 1300 kann des Weiteren eine Schnittstelle 1340 beinhalten, die elektrische Daten zu einem Kommunikationsnetzwerk senden oder Daten von einem Kommunikationsnetzwerk empfangen kann. Die Schnittstelle 1340 kann drahtlos oder durch Kabel arbeiten. Zum Beispiel kann die Schnittstelle 1340 eine Antenne für drahtlose Kommunikation oder einen Sendeempfänger für Kabelkommunikation beinhalten. Wenngleich in den Zeichnungen nicht gezeigt, kann das elektronische System 1300 des Weiteren ein Anwendungschipset und/oder einen Kamerabildprozessor (CIS) beinhalten.The semiconductor packaging techniques described above can be applied to electronic systems. 29 FIG. 10 illustrates an example of electronic components including semiconductor packages according to the invention. Referring to 29 includes an electronic system 1300 a control unit 1310 , an input / output unit 1320 and a memory device 1330 , The control unit 1310 , the input / output unit 1320 and the memory device 1330 are over a bus 1350 connected with each other. The bus 1350 may correspond to a path through which electrical signals are transmitted. For example, the control unit 1310 include at least one of a microprocessor, a digital signal processor, a microcontroller or another logic device. The further logic device may have a similar function as any of the microprocessor, the digital signal processor, and the microcontroller. The control unit 1310 and / or the memory device 1330 may include the semiconductor package according to the invention. The input / output unit 1320 may include at least one of a keypad, a keyboard, and a display device. The memory device 1330 may be a device that stores data. The memory device 1330 can store data and / or commands issued by the control unit 1310 be executed. The memory device 1330 may include a volatile memory device and / or a non-volatile memory device. The memory device 1330 may be formed as a flash memory, or the memory device 1330 may include a solid state disk (SSD) formed by flash memory. In this case, the electronic system 1300 Mass data stable in the memory device 1300 to save. The electronic system 1300 can furthermore an interface 1340 which can send electrical data to a communication network or receive data from a communication network. the interface 1340 can work wirelessly or by cable. For example, the interface 1340 an antenna for wireless communication or a transceiver for cable communication. Although not shown in the drawings, the electronic system 1300 further comprise an application chip set and / or a camera image processor (CIS).

Das elektronische System 1300 kann als ein mobiles System, ein Personalcomputer, ein industrieller Computer oder ein logisches System ausgeführt sein, die verschiedene Funktion ausführen. Zum Beispiel kann das mobile System eines von einem Personal-Digital-Assistant (PDA), einem tragbaren Computer, einem Webtablet, einem Mobiltelefon, einem drahtlosen Telefon, einem Laptop-Computer, einer Speicherkarte, einem digitalen Musikplayer und weiteren elektronischen Produkten sein. Die weiteren elektronischen Produkte können Informationsdaten empfangen oder senden. Wenn das elektronische System 1300 drahtlos arbeitet, kann das elektronische System 1300 ein Kommunikationsschnittstellenprotokoll verwenden, wie eine Kommunikation der dritten Generation (z. B. Code-Division-Multiple-Access (CDMA)), ein globales System für mobile Kommunikationen (GSM), North-American-Digital-Cellular (NADC), Extended-Time-Division-Multiple-Access (E-TDMA), Breitband-CDMA (WCDMA), CDMA2000).The electronic system 1300 can be implemented as a mobile system, a personal computer, an industrial computer or a logical system performing various functions. For example, the mobile system may be one of a personal digital assistant (PDA), a portable computer, a web tablet, a mobile phone, a wireless phone, a laptop computer, a memory card, a digital music player, and other electronic products. The other electronic products can receive or send information data. If the electronic system 1300 works wirelessly, the electronic system can 1300 use a communications interface protocol, such as third-generation communications (e.g., Code Division Multiple Access (CDMA)), a global mobile communications (GSM) system, North American Digital Cellular (NADC), Extended Time division multiple access (E-TDMA), wideband CDMA (WCDMA), CDMA2000).

Die vorstehend beschriebenen Halbleiterpackungstechniken können zur Bildung von Speicherkarten bereitgestellt werden. 30 ist ein Blockdiagramm, das ein Beispiel von Speichersystemen darstellt, die Halbleiterpackungen gemäß der Erfindung beinhalten. Bezugnehmend auf 30 beinhaltet eine Speicherkarte 1400 ein nicht-flüchtiges Speicherbauelement 1410 und eine Speichersteuereinheit 1420. Das nicht-flüchtige Speicherbauelement 1410 und die Speichersteuereinheit 1420 können Daten speichern oder gespeicherte Daten lesen. Das nicht-flüchtige Speicherbauelement 1410 kann wenigstens eines von nicht-flüchtigen Speicherbauelementen beinhalten, das mit den Halbleiterpackungstechniken gemäß der vorliegenden Erfindung versehen ist. Die Speichersteuereinheit 1420 kann auf Lese-/Schreibaufrufe eines Hosts 1430 reagieren, um das nicht-flüchtige Speicherbauelement 1410 zu steuern, wodurch gespeicherte Daten abgetastet oder Daten gespeichert werden.The semiconductor packaging techniques described above may be provided to form memory cards. 30 Figure 11 is a block diagram illustrating an example of memory systems incorporating semiconductor packages in accordance with the invention. Referring to 30 includes a memory card 1400 a non-volatile memory device 1410 and a memory controller 1420 , The non-volatile memory device 1410 and the memory controller 1420 can save data or read stored data. The non-volatile memory device 1410 may include at least one of non-volatile memory devices provided with the semiconductor packaging techniques of the present invention. The memory controller 1420 can read / write a host 1430 respond to the non-volatile memory device 1410 control which samples stored data or stores data.

In der Halbleiterpackung gemäß entsprechenden Ausführungsformen der Erfindung kann, da die Seitenwand und der Boden des vertieften Bereichs der isolierenden Schicht und die Innenwände der Öffnungen die Oberflächenrauigkeit aufweisen, eine Haftkraft zwischen der Zwischenverbindung und der isolierenden Schicht verbessert sein. Außerdem erstreckt sich die isolierende Schicht derart, dass sie die Kantenbereiche der Halbleiterchips und des Packungssubstrats so bedeckt, dass die isolierende Schicht Bereiche der benachbarten Chipverbindungsanschlüsse und der benachbarten Substratverbindungsanschlüsse bedeckt. So schützt die isolierende Schicht die Kantenbereiche der Halbleiterchips und des Packungssubstrats, um die Zuverlässigkeit der Halbleiterpackung zu verbessern. Da außerdem die Zwischenverbindung auf der isolierenden Schicht angeordnet ist, kann ein Grad an Freiheit einer Zwischenverbindung zunehmen. Da des Weiteren der Draht des Drahtbondprozesses nicht verwendet wird, ist Gold, das als der Draht verwendet wird, nicht notwendigerweise erforderlich, um wirtschaftlich zu sein.In the semiconductor package according to respective embodiments of the invention, since the sidewall and the bottom of the recessed portion of the insulating layer and the inner walls of the apertures have the surface roughness, an adhesive force between the interconnection and the insulating layer can be improved. In addition, the insulating layer extends so as to cover the edge portions of the semiconductor chips and the packaging substrate so that the insulating layer covers portions of the adjacent chip connection terminals and the adjacent substrate connection terminals. Thus, the insulating layer protects the edge portions of the semiconductor chips and the package substrate to improve the reliability of the semiconductor package. In addition, since the interconnection is disposed on the insulating layer, a degree of freedom of interconnection may increase. Further, since the wire of the wire bonding process is not used, gold used as the wire is not necessarily required to be economical.

Da außerdem die Zwischenverbindungen mittels eines stromlosen Plattierungsverfahrens gebildet werden können, kann ein Strip-/Panel-Level-Batch-Prozess durchgeführt werden, um die Produktivität zu verbessern.In addition, since the interconnections can be formed by an electroless plating process, a strip / panel level batch process can be performed to improve productivity.

Des Weiteren beinhaltet die Halbleiterpackung gemäß entsprechenden Ausführungsformen der Erfindung die erste, die metallhaltigen Partikel enthaltende isolierende Schicht und die zweite isolierende Schicht, welche die erste isolierende Schicht bedeckt und keine metallhaltigen Partikel beinhaltet. Die metallhaltigen Partikel der isolierenden Schicht werden durch die zweite isolierende Schicht nicht freigelegt. Wenn die metallhaltigen Partikel auf einer Oberfläche eines unerwünschten Bereichs während des stromlosen Plattierungsverfahrens freigelegt werden, kann geringfügig Metall extrahiert werden, und auf dem Bereich, in dem das Metall extrahiert wird, kann eine unerwünschte Plattierungsschicht gebildet werden. Gemäß entsprechenden Ausführungsformen der Erfindung bedeckt die zweite isolierende Schicht jedoch die erste isolierende Schicht derart, dass die metallhaltigen Partikel nicht freigelegt werden. Somit kann ein Brückenversagen und/oder ein Kurzschlussversagen verhindert werden. Außerdem bedeckt die zweite isolierende Schicht den Halbleiterchip und das Substrat derart, dass der Halbleiterchip und das Substrat vor einem chemischen Angriff während des stromlosen Plattierungsverfahrens geschützt werden können.Furthermore, according to embodiments of the invention, the semiconductor package includes the first insulating layer containing the metal-containing particles and the second insulating layer covering the first insulating layer and containing no metal-containing particles. The metal-containing particles of the insulating layer are not exposed by the second insulating layer. When the metal-containing particles are exposed on a surface of an undesired region during the electroless plating process, metal may be slightly extracted, and an undesirable plating layer may be formed on the region in which the metal is extracted. However, according to embodiments of the invention, the second insulating layer covers the first insulating layer such that the metal-containing particles are not exposed. Thus, a bridge failure and / or a short-circuit failure can be prevented. In addition, the second insulating layer covers the semiconductor chip and the substrate such that the semiconductor chip and the substrate can be protected from chemical attack during the electroless plating process.

Claims (32)

Halbleiterpackung mit – einem Substrat (20), das einen Substratverbindungsanschluss (22a) beinhaltet, – wenigstens einem Halbleiterchip (10a bis 10d), der auf dem Substrat gestapelt ist und einen Chipverbindungsanschluss (3a) aufweist, – einer ersten isolierenden Schicht (30), die wenigstens Teile des Substrats und des wenigstens einen Halbleiterchips bedeckt, insbesondere wenigstens den Substratverbindungsanschluss und den Chipverbindungsanschluss bedeckt, und – einer Zwischenverbindung (40a), welche die erste isolierende Schicht durchdringt, um den Substratverbindungsanschluss mit dem Chipverbindungsanschluss zu verbinden.Semiconductor package with - a substrate ( 20 ) having a substrate connection terminal ( 22a ), - at least one semiconductor chip ( 10a to 10d ) stacked on the substrate and having a chip connection terminal ( 3a ), - a first insulating layer ( 30 ) covering at least parts of the substrate and the at least one semiconductor chip, in particular covering at least the substrate connection terminal and the chip connection terminal, and - an interconnection ( 40a ) which penetrates the first insulating layer to connect the substrate connection terminal to the chip connection terminal. Halbleiterpackung nach Anspruch 1, die des Weiteren beinhaltet: – zwei oder mehr Halbleiterchips, die auf dem Substrat gestapelt sind, – wobei jeder der zwei oder mehr Halbleiterchips einen Chipverbindungsanschluss beinhaltet, – wobei die erste isolierende Schicht wenigstens den Substratverbindungsanschluss und den Chipverbindungsanschluss bedeckt und – wobei die Zwischenverbindung den Substratverbindungsanschluss und die Chipverbindungsanschlüsse elektrisch verbindet.The semiconductor package according to claim 1, further comprising: two or more semiconductor chips stacked on the substrate, each of the two or more semiconductor chips including a chip connection terminal, Wherein the first insulating layer covers at least the substrate connection terminal and the chip connection terminal, and wherein the interconnection electrically connects the substrate connection terminal and the chip connection terminals. Halbleiterpackung mit: – einer Mehrzahl von gestapelten Halbleiterchips (10a bis 10d), wobei Kantenbereiche der Halbleiterchips eine gestufte Struktur bilden und jeder der Halbleiterchips einen Chipverbindungsanschluss (3a) beinhaltet, – einer ersten isolierenden Schicht (30), die wenigstens die Kantenbereiche der Halbleiterchips bedeckt, und – einer Zwischenverbindung (40a), welche die erste isolierende Schicht durchdringt, um eine Verbindung mit dem Chipverbindungsanschluss von jedem der Halbleiterchips herzustellen.Semiconductor package comprising: - a plurality of stacked semiconductor chips ( 10a to 10d ), wherein edge regions of the semiconductor chips form a stepped structure, and each of the semiconductor chips has a chip connection terminal ( 3a ), - a first insulating layer ( 30 ) covering at least the edge regions of the semiconductor chips, and - an interconnect ( 40a ) penetrating the first insulating layer to connect to the chip connection terminal of each of the semiconductor chips. Halbleiterpackung nach einem der Ansprüche 1 bis 3, wobei – die erste isolierende Schicht eine Polymerschicht und in der Polymerschicht dispergierte metallhaltige Partikel beinhaltet und/oder – die Zwischenverbindung eine stromlose Plattierungsschicht beinhaltet.A semiconductor package according to any one of claims 1 to 3, wherein - The first insulating layer includes a polymer layer and in the polymer layer dispersed metal-containing particles and / or - The interconnect includes an electroless plating layer. Halbleiterpackung nach einem der Ansprüche 1 bis 4, wobei – die erste isolierende Schicht Öffnungen beinhaltet, die den Substratverbindungsanschluss, den Chipverbindungsanschluss und einen vertieften Bereich freilegen, und – sich die Zwischenverbindung in dem vertieften Bereich und den Öffnungen befindet.A semiconductor package according to any one of claims 1 to 4, wherein The first insulating layer includes openings exposing the substrate connection terminal, the chip connection terminal and a recessed area, and - The interconnect is located in the recessed area and the openings. Halbleiterpackung nach Anspruch 5, wobei – eine Oberflächenrauigkeit einer Seitenwand und eines Bodens des vertieften Bereichs größer als eine Oberflächenrauigkeit einer Oberseite der ersten isolierenden Schicht ist und – eine Oberflächenrauigkeit von Innenwänden der Öffnungen größer als die Oberflächenrauigkeit der Oberseite der ersten isolierenden Schicht ist.A semiconductor package according to claim 5, wherein A surface roughness of a sidewall and a bottom of the recessed region is greater than a surface roughness of an upper surface of the first insulating layer, and A surface roughness of inner walls of the openings is greater than the surface roughness of the upper side of the first insulating layer. Halbleiterpackung nach einem der Ansprüche 1 bis 6, wobei wenigstens ein Halbleiterchip des Weiteren beinhaltet: – eine Schutzschicht (5) mit einer Öffnung (7), die den Chipverbindungsanschluss teilweise freilegt, und – eine Laserblockierstruktur (11) in der Öffnung, wobei die Laserblockierstruktur in Kontakt mit dem Chipverbindungsanschluss ist.A semiconductor package according to any one of claims 1 to 6, wherein at least one semiconductor chip further includes: - a protective layer ( 5 ) with an opening ( 7 ) partially exposing the chip connection terminal, and - a laser blocking structure ( 11 ) in the opening, wherein the laser blocking structure is in contact with the chip connection terminal. Halbleiterpackung nach Anspruch 7, wobei die Laserblockierstruktur wenigstens eines von Gold, Nickel und Blei beinhaltet.The semiconductor package of claim 7, wherein the laser blocking structure includes at least one of gold, nickel, and lead. Halbleiterpackung nach einem der Ansprüche 1 bis 8, wobei – der wenigstens eine Halbleiterchip eine Mehrzahl von Halbleiterchips beinhaltet, die auf dem Substrat gestapelt sind, – Kantenbereiche der Halbleiterchips eine gestufte Struktur auf dem Substrat bilden und – sich die erste isolierende Schicht so erstreckt, dass sie Oberseiten, Seitenwände und Unterseiten der Halbleiterchips sowie eine Oberseite des Substrats konform bedeckt.A semiconductor package according to any one of claims 1 to 8, wherein The at least one semiconductor chip includes a plurality of semiconductor chips stacked on the substrate, Edge regions of the semiconductor chips form a stepped structure on the substrate and The first insulating layer extends so as to conform to top surfaces, sidewalls and bottoms of the semiconductor chips and an upper surface of the substrate. Halbleiterpackung nach einem der Ansprüche 1 bis 9, wobei – wenigstens ein Halbleiterchip des Weiteren einen Dummy-Chipverbindungsanschluss (53d) unter der ersten isolierenden Schicht beinhaltet und – der Dummy-Chipverbindungsanschluss vertikal mit der Zwischenverbindung überlappt und von der Zwischenverbindung isoliert ist.A semiconductor package according to any one of claims 1 to 9, wherein - at least one semiconductor chip further comprises a dummy chip connection terminal ( 53d ) under the first insulating layer, and - the dummy chip connection terminal is vertically overlapped with the interconnection and isolated from the interconnection. Halbleiterpackung nach einem der Ansprüche 1 bis 10, wobei – der Chipverbindungsanschluss eine Mehrzahl von Verbindungsanschlüssen für wenigstens einen Halbleiterchip beinhaltet und – sich die erste isolierende Schicht so erstreckt, dass sie die Chipverbindungsanschlüsse, die benachbart zueinander sind, gleichzeitig kontaktiert.A semiconductor package according to any one of claims 1 to 10, wherein The chip connection terminal includes a plurality of connection terminals for at least one semiconductor chip, and The first insulating layer extends so as to simultaneously contact the chip connection terminals which are adjacent to each other. Halbleiterpackung nach einem der Ansprüche 1 bis 11, wobei – der Substratverbindungsanschluss einen ersten Substratverbindungsanschluss (22a) und einen zweiten Substratverbindungsanschluss (22b) beinhaltet, – der Chipverbindungsanschluss einen ersten Chipverbindungsanschluss (3a) und einen zweiten Chipverbindungsanschluss (3b) beinhaltet, – die Zwischenverbindung eine erste Zwischenverbindung (40), die den ersten Substratverbindungsanschluss mit dem ersten Chipverbindungsanschluss verbindet, und eine zweite Zwischenverbindung (45) beinhaltet, die den zweiten Substratverbindungsanschluss mit dem zweiten Chipverbindungsanschluss verbindet, und – die erste isolierende Schicht eine erste isolierende Schicht (30) unter der ersten Zwischenverbindung und eine zweite isolierende Schicht (35) zwischen der ersten Zwischenverbindung und der zweiten Zwischenverbindung beinhaltet.The semiconductor package according to any one of claims 1 to 11, wherein - the substrate connection terminal has a first substrate connection terminal ( 22a ) and a second substrate connection terminal ( 22b ), the chip connection terminal has a first chip connection terminal ( 3a ) and a second chip connection terminal ( 3b ), the interconnect is a first interconnect ( 40 ) connecting the first substrate connection terminal to the first chip connection terminal and a second interconnection (FIG. 45 ), which connects the second substrate connection terminal to the second chip connection terminal, and - the first insulating layer comprises a first insulating layer ( 30 ) under the first interconnect and a second insulating layer ( 35 ) between the first interconnect and the second interconnect. Halbleiterpackung nach einem der Ansprüche 1 bis 12, die des Weiteren eine zweite isolierende Schicht beinhaltet, welche die erste isolierende Schicht benachbart zu der Zwischenverbindung, zu wenigstens einem Halbleiterchip und zu dem Substrat bedeckt.A semiconductor package according to any one of claims 1 to 12, further including a second insulating layer covering the first insulating layer adjacent to the interconnect, to at least one semiconductor die, and to the substrate. Halbleiterpackung nach Anspruch 13, wobei – der wenigstens eine Halbleiterchip eine Mehrzahl von Halbleiterchips umfasst, Endbereiche der Halbleiterchips eine gestufte Struktur bilden und die Chipverbindungsanschlüsse sich auf den Endbereichen der Halbleiterchips befinden und freigelegt sind, – die erste isolierende Schicht die Endbereiche der Halbleiterchips bedeckt und die Chipverbindungsanschlüsse freilässt, – die Zwischenverbindung sich auf der ersten isolierenden Schicht befindet und die Chipverbindungsanschlüsse miteinander verbindet und – die zweite isolierende Schicht die erste isolierende Schicht, die nicht durch die Zwischenverbindung bedeckt ist, Oberseiten, Seitenwände und Unterseiten der Halbleiterchips sowie eine Oberseite des Substrats konform bedeckt.A semiconductor package according to claim 13, wherein The at least one semiconductor chip comprises a plurality of semiconductor chips, end regions of the semiconductor chips form a stepped structure and the chip connection terminals are located on the end regions of the semiconductor chips and are exposed, the first insulating layer covers the end regions of the semiconductor chips and the chip connection connections are exposed, the interconnection is on the first insulating layer and interconnects the chip connection terminals, and - the second insulating layer covers the first insulating layer not covered by the interconnection, top, sidewalls and bottoms of the semiconductor chips, and an upper surface of the substrate conformally. Halbleiterpackung nach Anspruch 14, wobei – die erste isolierende Schicht einen vertieften Bereich und Öffnungen beinhaltet, die den Substratverbindungsanschluss und die Chipverbindungsanschlüsse freilegen, und – die zweite isolierende Schicht eine Seitenwand beinhaltet, die zu einer Seitenwand des vertieften Bereichs justiert ist.A semiconductor package according to claim 14, wherein The first insulating layer includes a recessed area and openings exposing the substrate connection terminal and the chip connection terminals, and - The second insulating layer includes a side wall, which is aligned to a side wall of the recessed area. Halbleiterpackung nach Anspruch 15, wobei eine Oberflächenrauigkeit der Seitenwand der zweiten isolierenden Schicht größer als eine Oberflächenrauigkeit einer Oberseite der zweiten isolierenden Schicht ist.The semiconductor package of claim 15, wherein a surface roughness of the sidewall of the second insulating layer is greater than a surface roughness of an upper surface of the second insulating layer. Halbleiterpackung nach einem der Ansprüche 13 bis 16, wobei – die zweite isolierende Schicht keine metallhaltigen Partikel beinhaltet und/oder – die zweite isolierende Schicht wenigstens eines von Parylen, Teflon und einer Epoxidgießverbindung beinhaltet.A semiconductor package according to any one of claims 13 to 16, wherein - The second insulating layer contains no metal-containing particles and / or - The second insulating layer includes at least one of parylene, Teflon and a Epoxidgießverbindung. Packungsmodul mit wenigstens einer Halbleiterpackung nach einem der Ansprüche 1 bis 17.Packing module with at least one semiconductor package according to one of Claims 1 to 17. Elektronisches Bauelement mit wenigstens einer Halbleiterpackung nach einem der Ansprüche 1 bis 17.Electronic component with at least one semiconductor package according to one of Claims 1 to 17. Speichersystem mit wenigstens einer Halbleiterpackung nach einem der Ansprüche 1 bis 17.Memory system with at least one semiconductor package according to one of claims 1 to 17. Verfahren zur Herstellung einer Halbleiterpackung, das die folgenden Schritte umfasst: – Herstellen eines Substrats, das einen Substratverbindungsanschluss beinhaltet, – Stapeln von wenigstens einem Halbleiterchip mit einem Chipverbindungsanschluss auf dem Substrat, – Bilden einer ersten isolierenden Schicht derart, dass sie den Substratverbindungsanschluss und den Chipverbindungsanschluss bedeckt, und – Bilden einer Zwischenverbindung, welche die erste isolierende Schicht durchdringt, wobei die Zwischenverbindung den Chipverbindungsanschluss mit dem Substratverbindungsanschluss elektrisch verbindet.Method for producing a semiconductor package comprising the following steps: Preparing a substrate including a substrate connection terminal, Stacking at least one semiconductor chip with a chip connection terminal on the substrate, Forming a first insulating layer so as to cover the substrate connection terminal and the chip connection terminal, and Forming an interconnect penetrating the first insulating layer, wherein the interconnect electrically connects the chip interconnect terminal to the substrate interconnect terminal. Verfahren nach Anspruch 21, wobei – zwei oder mehr Halbleiterchips auf dem Substrat gestapelt werden, wobei jeder der zwei oder mehr Halbleiterchips einen Chipverbindungsanschluss beinhaltet – die erste isolierende Schicht auf dem Substrat und den zwei oder mehr Halbleiterchips so gebildet wird, dass sie wenigstens den Substratverbindungsanschluss und die Chipverbindungsanschlüsse der Halbleiterchips bedeckt, und – die Zwischenverbindung den Substratverbindungsanschluss und die Chipverbindungsanschlüsse elektrisch verbindet.The method of claim 21, wherein - Two or more semiconductor chips are stacked on the substrate, wherein each of the two or more semiconductor chips includes a chip connection terminal - The first insulating layer on the substrate and the two or more semiconductor chips is formed so that it covers at least the substrate connection terminal and the chip connection terminals of the semiconductor chips, and - The interconnect electrically connects the substrate connection terminal and the chip connection terminals. Verfahren zur Herstellung einer Halbleiterpackung, wobei das Verfahren umfasst: – Stapeln eines zweiten Halbleiterchips mit einem zweiten Chipverbindungsanschluss auf einem ersten Halbleiterchip mit einem ersten Chipverbindungsanschluss, – Bilden einer ersten isolierenden Schicht derart, dass sie den ersten Chipverbindungsanschluss und den zweiten Chipverbindungsanschluss bedeckt, und – Bilden einer Zwischenverbindung, welche die erste isolierende Schicht durchdringt, um den ersten Chipverbindungsanschluss mit dem zweiten Chipverbindungsanschluss elektrisch zu verbinden.A method of making a semiconductor package, the method comprising: Stacking a second semiconductor chip with a second chip connection terminal on a first semiconductor chip with a first chip connection terminal, Forming a first insulating layer so as to cover the first chip connection terminal and the second chip connection terminal, and Forming an interconnect penetrating the first insulating layer to electrically connect the first chip connection terminal to the second chip connection terminal. Verfahren nach einem der Ansprüche 21 bis 23, wobei die Zwischenverbindung unter Verwendung eines stromlosen Plattierungsverfahrens gebildet wird.The method of any one of claims 21 to 23, wherein the interconnect is formed using an electroless plating process. Verfahren nach einem der Ansprüche 21 bis 24, wobei – die erste isolierende Schicht eine Polymerschicht und in der Polymerschicht dispergierte metallhaltige Partikel beinhaltet und – das Verfahren vor der Bildung der Zwischenverbindung des Weiteren umfasst: – Einstrahlen von Laserlicht, um die Polymerschicht teilweise zu entfernen, wodurch ein vertiefter Bereich an einer Oberfläche der ersten isolierenden Schicht und Öffnungen gebildet werden, die den Chipverbindungsanschluss und den Substratverbindungsanschluss freilegen, und wodurch die metallhaltigen Partikel gleichzeitig in dem vertieften Bereich und den Öffnungen verbleiben.A method according to any one of claims 21 to 24, wherein The first insulating layer comprises a polymer layer and metal-containing particles dispersed in the polymer layer, and The process before the formation of the intermediate compound further comprises: Irradiating laser light to partially remove the polymer layer, thereby forming a recessed area on a surface of the first insulating layer and openings exposing the chip connection terminal and the substrate connection terminal, and thereby simultaneously maintaining the metal-containing particles in the recessed area and the openings , Verfahren nach Anspruch 25, wobei das Laserlicht einen Bindungsring zwischen einem Nicht-Metallatom und einem Metall in den metallhaltigen Partikeln aufbricht, um eine Kristallkeimschicht zu bilden, die das Metall beinhaltet.The method of claim 25, wherein the laser light breaks a bond ring between a non-metal atom and a metal in the metal-containing particles to form a seed layer containing the metal. Verfahren nach Anspruch 26, das des Weiteren ein Durchführen eines Vorbehandlungsprozesses zur Entfernung eines isolierenden Materials von den metallhaltigen Partikeln beinhaltet, um die Kristallkeimschicht mit dem Metall in den metallhaltigen Partikeln vor der Bildung der Zwischenverbindung zu bilden. The method of claim 26, further comprising performing a pretreatment process to remove an insulating material from the metal-containing particles to form the seed layer with the metal in the metal-containing particles prior to formation of the interconnect. Verfahren nach einem der Ansprüche 25 bis 27, wobei das Bilden der ersten isolierenden Schicht ein Durchführen eines chemischen Gasphasenabscheidungsprozesses beinhaltet, um die erste isolierende Schicht auf einer Oberseite, einer Seitenwand und einer Unterseite von wenigstens einem Halbleiterchip sowie einer Oberseite des Substrats konform zu bilden, und wobei die Polymerschicht Parylen beinhaltet.The method of claim 25, wherein forming the first insulating layer includes performing a chemical vapor deposition process to form the first insulating layer on top, sidewall, and bottom of at least one semiconductor chip and an upper surface of the substrate. and wherein the polymer layer includes parylene. Verfahren nach einem der Ansprüche 25 bis 28, wobei – das Laserlicht ein Infrarotlaserlicht ist und/oder – eine Laserblockierstruktur auf dem Chipverbindungsanschluss gebildet wird und das Laserlicht zur Freilegung der Laserblockierstruktur auf dem Chipverbindungsanschluss eingestrahlt wird.A method according to any one of claims 25 to 28, wherein - The laser light is an infrared laser light and / or A laser blocking structure is formed on the chip connection terminal and the laser light is irradiated to expose the laser blocking structure on the chip connection terminal. Verfahren nach einem der Ansprüche 21 bis 29, das des Weiteren umfasst: – Bilden einer zweiten isolierenden Schicht, um das Substrat, wenigstens einen Halbleiterchip und die erste isolierende Schicht zu bedecken, – wobei die Zwischenverbindung die zweite isolierende Schicht und die erste isolierende Schicht durchdringt.The method of any one of claims 21 to 29, further comprising: Forming a second insulating layer to cover the substrate, at least one semiconductor chip and the first insulating layer, - wherein the interconnect penetrates the second insulating layer and the first insulating layer. Verfahren nach Anspruch 30, wobei die zweite isolierende Schicht keine metallhaltigen Partikel beinhaltet.The method of claim 30, wherein the second insulating layer does not include metal-containing particles. Verfahren nach einem der Ansprüche 21 bis 31, wobei – die erste isolierende Schicht eine Polymerschicht und in der Polymerschicht dispergierte metallhaltige Partikel beinhaltet und – das Verfahren vor der Bildung der Zwischenverbindung des Weiteren umfasst: – Einstrahlen von Laserlicht, um die zweite isolierende Schicht und die Polymerschicht teilweise zu entfernen, wodurch ein vertiefter Bereich an einer Oberfläche der ersten isolierenden Schicht und Öffnungen gebildet werden, die den Chipverbindungsanschluss und den Substratverbindungsanschluss freilegen, und wodurch gleichzeitig die metallhaltigen Partikel in dem vertieften Bereich und in den Öffnungen belassen werden.A method according to any one of claims 21 to 31, wherein The first insulating layer comprises a polymer layer and metal-containing particles dispersed in the polymer layer, and The process before the formation of the intermediate compound further comprises: Irradiating laser light to partially remove the second insulating layer and the polymer layer, thereby forming a recessed area on a surface of the first insulating layer and openings exposing the chip connecting terminal and the substrate connecting terminal, and simultaneously forming the metal-containing particles in the recessed Be left in the area and in the openings.
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