KR101936788B1 - Semiconductor package and method of forming the same - Google Patents

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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 상기 반도체 패키지는, 기판 접속 단자를 포함하는 기판; 상기 기판 상에 적층되며 칩 접속 단자를 포함하는 적어도 하나의 반도체 칩; 상기 기판과 상기 반도체 칩의 적어도 일부를 덮는 절연막; 상기 절연막을 관통하여 상기 기판 접속 단자와 상기 칩 접속 단자를 연결시키는 배선을 포함한다. 이로써, 반도체 패키지의 신뢰성을 향상시키는 동시에 배선 자유도를 증가시킬 수 있다. The present invention provides a semiconductor package and a method of manufacturing the same. The semiconductor package includes: a substrate including a substrate connection terminal; At least one semiconductor chip stacked on the substrate and including chip connection terminals; An insulating film covering at least a part of the substrate and the semiconductor chip; And a wiring connecting the substrate connection terminal and the chip connection terminal through the insulating film. As a result, the reliability of the semiconductor package can be improved and the degree of wiring freedom can be increased.

Figure R1020120029739
Figure R1020120029739

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of forming the same}Semiconductor package and method of manufacturing same

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a manufacturing method thereof.

전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 단일 종류의 반도체칩들이 아닌 여러 종류의 반도체 칩들을 하나의 반도체 패키지 안에 실장시키는 것이 요구되고 있다. 그러나, 반도체 칩들의 종류가 서로 다르기에 그 크기 및 기능도 모두 달라 하나의 기판 상에 실장하기에는 수평적인 크기의 증가나, 와이어 스위핑(wire sweeping) 등의 문제들을 야기한다. 또한, 와이어로 사용되는 금 가격이 비싸고, 와이어 공정시 많은 시간이 소요되어 생산성이 저하된다. With the development of the electronic industry, there is a growing demand for high-performance, high-speed and miniaturization of electronic components. In response to this trend, it is required to mount various types of semiconductor chips in a single semiconductor package rather than a single type of semiconductor chips. However, since the types of semiconductor chips are different from each other, their sizes and functions are different from each other, which causes problems such as horizontal size increase and wire sweeping to be mounted on one substrate. In addition, the price of gold used as a wire is expensive, and it takes a lot of time in a wire process, resulting in a decrease in productivity.

따라서 본 발명이 해결하고자 하는 과제는 배선 자유도를 증가시킬 수 있는 반도체 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a semiconductor package capable of increasing the degree of wiring freedom.

본 발명이 해결하고자 하는 다른 과제는 생산성을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor package capable of improving productivity.

상기 과제를 달성하기 위한 본 발명의 반도체 패키지는, 기판 접속 단자를 포함하는 기판; 상기 기판 상에 적층되며 칩 접속 단자를 포함하는 적어도 하나의 반도체 칩; 상기 기판과 상기 반도체 칩의 적어도 일부를 덮는 제 1 절연막; 및 상기 제 1 절연막을 관통하여 상기 기판 접속 단자와 상기 칩 접속 단자를 연결시키는 배선을 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a substrate including a substrate connection terminal; At least one semiconductor chip stacked on the substrate and including chip connection terminals; A first insulating film covering at least a part of the substrate and the semiconductor chip; And a wiring connecting the substrate connection terminal and the chip connection terminal through the first insulating film.

상기 제 1 절연막은 고분자막과 상기 고분자막 내에 분산된 금속 함유 입자들을 포함할 수 있다. The first insulating layer may include a polymer membrane and metal-containing particles dispersed in the polymer membrane.

상기 배선은 무전해 도금막을 포함할 수 있다. The wiring may include an electroless plating film.

상기 제 1 절연막은 리세스된 영역과 상기 기판 접속 단자와 상기 칩 접속 단자를 노출시키는 홀을 포함하며, 상기 배선은 상기 리세스된 영역과 상기 홀 안에 배치될 수 있다. The first insulating film may include a recessed region, a hole exposing the substrate connection terminal and the chip connection terminal, and the wiring may be disposed in the recessed region and the hole.

상기 리세스된 영역의 측면과 바닥 그리고 상기 홀의 측면의 표면 거칠기는 상기 제 1 절연막의 상부면의 표면 거칠기보다 클 수 있다. The surface roughness of the side and bottom of the recessed region and the side surface of the hole may be larger than the surface roughness of the upper surface of the first insulating film.

상기 반도체 칩은, 상기 칩 접속 단자를 일부 노출시키는 개구부를 포함하는 보호막; 및 상기 개구부 안에 배치되며 상기 칩 접속 단자와 접하는 레이저 저지 패턴을 더 포함할 수 있다. Wherein the semiconductor chip comprises: a protective film including an opening for partially exposing the chip connection terminal; And a laser blocking pattern disposed in the opening and in contact with the chip connection terminal.

상기 레이저 저지 패턴은 금, 니켈 및 납을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. The laser blocking pattern may include at least one selected from the group consisting of gold, nickel, and lead.

일 예에 있어서, 상기 반도체 칩들의 갯수는 2개 이상이며, 상기 기판 상에서 상기 반도체 칩들의 단부는 계단 형태를 이룰 수 있으며, 상기 제 1 절연막은 연장되어 상기 반도체 칩들의 상부면, 측면 및 하부면과 상기 기판의 상부면을 콘포말하게 덮을 수 있다. In one example, the number of the semiconductor chips is two or more, and the end portions of the semiconductor chips on the substrate may be in the form of a step, and the first insulating film may extend to form an upper surface, And the upper surface of the substrate.

상기 반도체 칩은, 상기 제 1 절연막 하부에서 상기 배선과 수직적으로 중첩되도록 위치하고, 상기 배선과 절연된 더미 칩 접속 단자를 더 포함할 수 있다. The semiconductor chip may further include a dummy chip connection terminal located below the first insulation film so as to vertically overlap the wiring and insulated from the wiring.

하나의 반도체 칩은 복수개의 칩 접속 단자들을 포함할 수 있으며, 상기 제 1 절연막은 연장되어 이웃하는 칩 접속 단자들과 동시에 접할 수 있다. One semiconductor chip may include a plurality of chip connection terminals, and the first insulation film may extend and contact adjacent chip connection terminals at the same time.

다른 예에 있어서, 상기 기판 접속 단자는 제 1 기판 접속 단자와 제 2 기판 접속 단자를 포함하며, 상기 칩 접속 단자는 제 1 칩 접속 단자와 제 2 칩 접속 단자를 포함하며, 상기 배선은 상기 제 1 기판 접속 단자와 상기 제 1 칩 접속 단자를 연결시키는 제 1 배선과, 상기 제 2 기판 접속 단자와 상기 제 2 칩 접속 단자를 연결시키는 제 2 배선을 포함하며, 상기 제 1 절연막은 상기 제 1 배선 하부에 배치되는 하부 절연막과, 상기 제 1 배선과 상기 제 2 배선 사이에 배치되는 중간 절연막을 포함할 수 있다. In another example, the substrate connection terminal includes a first substrate connection terminal and a second substrate connection terminal, and the chip connection terminal includes a first chip connection terminal and a second chip connection terminal, A first wiring for connecting the first substrate connection terminal and the first chip connection terminal to each other and a second wiring for connecting the second substrate connection terminal and the second chip connection terminal, A lower insulating film disposed under the wiring, and an intermediate insulating film disposed between the first wiring and the second wiring.

또 다른 예에 있어서, 상기 반도체 패키지는 상기 배선에 인접한 상기 제 1 절연막, 상기 적어도 하나의 반도체 칩 및 상기 기판을 덮는 제 2 절연막을 더 포함할 수 있다. In still another example, the semiconductor package may further include a first insulating film adjacent to the wiring, the at least one semiconductor chip, and a second insulating film covering the substrate.

구체적인 예에 있어서, 상기 반도체 칩들의 갯수는 2개 이상이며, 상기 기판 상에서 상기 반도체 칩들의 단부는 계단 형태를 이루며, 상기 칩 접속 단자들은 상기 반도체 칩들의 단부들에 배치되어 노출되며, 상기 제 1 절연막은 상기 반도체 칩들의 단부들을 덮으며 상기 칩 접속 단자들을 노출시키고, 상기 배선은 상기 제 1 절연막 상에 배치되며 상기 칩 접속 단자들을 연결하며, 상기 제 2 절연막은 상기 배선으로 덮이지 않은 상기 제 1 절연막과 상기 반도체 칩들의 상부면, 측면 및 하부면과 상기 기판의 상부면을 콘포말하게 덮을 수 있다.In a specific example, the number of the semiconductor chips is two or more, and the end portions of the semiconductor chips on the substrate are in a stepped shape, and the chip connection terminals are exposed and exposed at the ends of the semiconductor chips, Wherein the insulating film covers the end portions of the semiconductor chips to expose the chip connection terminals, the wiring is disposed on the first insulating film and connects the chip connection terminals, 1 insulating film and the upper surface, the side surface and the lower surface of the semiconductor chips and the upper surface of the substrate.

상기 제 2 절연막은 상기 리세스된 영역의 측벽과 정렬되는 측벽을 포함할 수 있다. 상기 제 2 절연막의 측면의 표면 거칠기는 상기 제 2 절연막의 상부면의 표면 거칠기 보다 클 수 있다. The second insulating layer may include sidewalls aligned with the sidewalls of the recessed region. The surface roughness of the side surface of the second insulating film may be larger than the surface roughness of the upper surface of the second insulating film.

상기 제 2 절연막은 바람직하게는 금속 함유 입자를 포함하지 않는다.The second insulating film preferably does not contain metal-containing particles.

상기 제 2 절연막은 파릴렌(parylene), 테프론(teflon), 에폭시 몰드 화합물(Epoxy mold compound) 중에 적어도 하나일 수 있다. The second insulating layer may be at least one of parylene, teflon, and epoxy mold compound.

본 발명의 일 예에 따른 반도체 패키지는, 단부들이 계단 형태를 이루도록 적층되며, 각각 칩 접속단자를 포함하는 반도체 칩들; 상기 반도체 칩들의 적어도 단부를 덮는 적어도 한층의 절연막; 및 상기 적어도 한층의 절연막을 관통하여 상기 각각의 반도체 칩의 상기 칩 접속 단자를 연결시키는 배선을 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: semiconductor chips stacked so that their ends form a step, each chip including a chip connection terminal; At least one insulating film covering at least the end portions of the semiconductor chips; And wires connecting the chip connection terminals of the respective semiconductor chips through the insulating film of at least one layer.

상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 기판 접속 단자를 포함하는 기판을 준비하는 단계; 상기 기판 상에 칩 접속 단자를 포함하는 적어도 하나의 반도체 칩을 적층하는 단계; 상기 기판 접속 단자와 상기 칩 접속 단자를 덮도록, 제 1 절연막을 형성하는 단계; 및 상기 제 1 절연막을 관통하여 상기 칩 접속 단자와 상기 기판 접속 단자를 전기적으로 연결시키는 배선을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, comprising: preparing a substrate including a substrate connection terminal; Stacking at least one semiconductor chip including chip connection terminals on the substrate; Forming a first insulating film so as to cover the substrate connection terminal and the chip connection terminal; And forming a wiring through the first insulating film to electrically connect the chip connection terminal and the substrate connection terminal.

상기 배선을 형성하는 단계는 무전해 도금법을 이용할 수 있다.The step of forming the wiring may use an electroless plating method.

상기 제 1 절연막은 고분자막과 상기 고분자막 내에 분산된 금속 함유 입자들을 포함할 수 있으며, 상기 방법은 상기 배선을 형성하기 전에, 레이저를 조사하여 상기 고분자막을 일부 제거하여 상기 제 1 절연막의 표면에 리세스된 영역과 상기 칩 접속 단자와 상기 기판 접속 단자를 노출시키는 홀을 형성하는 동시에, 상기 금속 함유 입자들을 상기 리세스된 영역과 상기 홀 안에 남기는 단계를 더 포함할 수 있다.The first insulating layer may include a polymer film and metal-containing particles dispersed in the polymer film. In the method, before the wiring is formed, a laser is irradiated to partially remove the polymer film to form a recess And forming a hole for exposing the chip connection terminal and the substrate connection terminal, and leaving the metal-containing particles in the recessed region and the hole.

상기 레이저는 상기 금속 함유 입자에서 비금속 원자와 금속 간의 결합 고리를 끊어 상기 금속으로 구성된 시드막을 형성할 수 있다. The laser can form a seed film composed of the metal by breaking the bond ring between the nonmetal atom and the metal in the metal-containing particle.

상기 방법은, 상기 배선을 형성하기 전에, 상기 금속 함유 입자의 절연성 물질을 제거하는 전처리 공정을 진행하여 상기 금속 함유 입자를 구성하는 금속으로 구성된 시드막을 형성하는 단계를 더 포함할 수 있다.The method may further include a step of performing a pretreatment step of removing the insulating material of the metal-containing particles before forming the wiring to form a seed film composed of the metal constituting the metal-containing particles.

상기 제 1 절연막을 형성하는 단계는, 화학적 기상 증착 공정을 진행하여 상기 반도체 칩의 상부면, 측면 및 하부면과 상기 기판의 상부면을 콘포말하게 덮는 상기 제 1 절연막을 형성하는 단계를 포함할 수 있으며, 상기 고분자는 파릴렌(parylene)을 포함할 수 있다. The forming of the first insulating layer may include forming a first insulating layer that conformally covers an upper surface, a side surface and a lower surface of the semiconductor chip and an upper surface of the substrate by performing a chemical vapor deposition process And the polymer may include parylene.

상기 레이저는 바람직하게는 적외선 레이저이다. The laser is preferably an infrared laser.

상기 방법은, 상기 칩 접속 단자 상에 레이저 저지 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 레이저를 조사하여 상기 칩 접속 단자 상의 상기 레이저 저지 패턴이 노출될 수 있다.The method may further include forming a laser blocking pattern on the chip connecting terminal, and the laser blocking pattern on the chip connecting terminal may be exposed by irradiating the laser.

상기 방법은 상기 기판, 상기 적어도 하나의 반도체 칩 및 상기 제 1 절연막을 덮는 제 2 절연막을 형성하는 단계를 더 포함할 수 있으며, 상기 배선은 상기 제 2 절연막과 상기 제 1 절연막을 관통하여 형성될 수 있다.The method may further include forming a second insulating film covering the substrate, the at least one semiconductor chip, and the first insulating film, wherein the wiring is formed through the second insulating film and the first insulating film .

상기 레이저를 조사하여 상기 제 2 절연막과 상기 고분자막을 일부 제거하여 상기 제 1 절연막의 표면에 리세스된 영역과 상기 칩 접속 단자와 상기 기판 접속 단자를 노출시키는 홀을 형성하는 동시에, 상기 금속 함유 입자들을 상기 리세스된 영역과 상기 홀 안에 남길 수 있다.Forming a hole for exposing the recessed region and the chip connection terminal and the substrate connection terminal on the surface of the first insulating film by irradiating the laser to partially remove the second insulating film and the polymer film, May be left in the recessed area and the hole.

본 발명의 일 예에 따른 반도체 패키지의 제조 방법은, 제 1 칩 접속 단자를 포함하는 제 1 반도체 칩 상에 제 2 칩 접속 단자를 포함하는 제 2 반도체 칩을 적층하는 단계; 상기 제 1 칩 접속 단자와 상기 제 2 칩 접속 단자를 덮도록, 절연막을 형성하는 단계; 및 상기 절연막을 관통하여 상기 제 1 칩 접속 단자와 상기 제 2 칩 접속 단자를 전기적으로 연결시키는 배선을 형성하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor package according to an embodiment of the present invention includes: stacking a second semiconductor chip including a second chip connection terminal on a first semiconductor chip including a first chip connection terminal; Forming an insulating film to cover the first chip connecting terminal and the second chip connecting terminal; And forming a wiring through the insulating film to electrically connect the first chip connection terminal and the second chip connection terminal.

본 발명의 일 예에 따른 반도체 패키지에서, 절연막의 리세스된 영역의 측벽과 바닥, 그리고 상기 홀들의 내벽의 표면이 거칠기를 가지므로 배선과 상기 절연막 사이의 접착력이 향상될 수 있다. 또한, 상기 절연막은 연장되어 이웃하는 칩 접속 단자들 및 기판 접속 단자들을 모두 연결하도록, 반도체 칩들 및 패키지 기판의 단부를 덮어 보호하므로, 반도체 패키지의 신뢰성을 향상시킬 수 있다. 또한, 상기 배선이 상기 절연막 상에 배치되므로, 배선 자유도를 증가시킬 수 있다. 또한 와이어를 사용하지 않으므로, 와이어로 주로 사용되는 금을 사용하지 않아 경제적이다. In the semiconductor package according to an embodiment of the present invention, since the side wall and bottom of the recessed region of the insulating film and the surface of the inner wall of the holes have roughness, the adhesion between the wiring and the insulating film can be improved. In addition, since the insulating film covers and protects the ends of the semiconductor chips and the package substrate so as to connect all of the adjacent chip connection terminals and the substrate connection terminals, the reliability of the semiconductor package can be improved. Further, since the wiring is disposed on the insulating film, the degree of wiring freedom can be increased. In addition, since the wire is not used, it is economical since gold, which is mainly used as a wire, is not used.

또한, 본 발명에서 배선들이 무전해 도금으로 형성되므로, 스트립/패널 레벨의 배치 공정(strip/panel-level batch process)가 가능하여 생산성을 극대화할 수 있다. In addition, since wirings are formed by electroless plating in the present invention, strip / panel-level batch process can be performed, thereby maximizing productivity.

본 발명의 다른 예에 따른 반도체 패키지는, 금속 함유 입자를 포함하는 제 1 절연막과, 상기 제 1 절연막을 덮되 금속 함유 입자를 포함하지 않는 제 2 절연막을 포함한다. 상기 제 2 절연막에 의해 상기 제 1 절연막의 금속 함유 입자가 노출되지 않는다. 무전해 도금시 상기 금속 함유 입자가 원치않는 영역의 표면에 노출될 경우, 미미하게나마 금속이 석출될 가능성이 있고, 금속이 석출된 영역에 원치않는 도금층이 형성될 우려가 있다. 그러나, 상기 제 2 절연막이 상기 제 1 절연막을 덮으므로 상기 금속 함유 입자가 표면에 노출될 우려가 없어져, 브릿지(bridge) 또는 쇼트(short) 불량을 방지할 수 있다. 또한 상기 제 2 절연막이 상기 반도체 칩과 상기 기판을 모두 덮어 무전해 도금시, 화학적 어택(attack)으로부터 상기 반도체 칩과 상기 기판을 모두 보호할 수 있다. A semiconductor package according to another embodiment of the present invention includes a first insulating film including metal-containing particles and a second insulating film covering the first insulating film but not containing metal-containing particles. The metal-containing particles of the first insulating film are not exposed by the second insulating film. When the metal-containing particles are exposed to the surface of the undesired region at the time of electroless plating, there is a possibility that metal may precipitate to a slight extent and an undesired plating layer may be formed in the region where the metal is precipitated. However, since the second insulating film covers the first insulating film, there is no possibility that the metal-containing particles are exposed on the surface, and thus a bridge or a short defect can be prevented. In addition, when the second insulating film covers both the semiconductor chip and the substrate to perform electroless plating, both the semiconductor chip and the substrate can be protected from chemical attack.

도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 레이아웃이다.
도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 3a 및 3b는 각각 도 2의 'A' 부분과 'B' 부분을 확대한 단면도이다.
도 4는 본 발명의 일 실험예에 따라 제조된 반도체 패키지의 일부분을 확대한 단면 사진을 나타낸다.
도 5 내지 12는 도 2의 단면을 가지는 반도체 패키지의 제조 방법을 나타낸다.
도 13a 및 도 13b는 각각 도 12의 'A' 부분과 'B' 부분을 확대한 단면도이다.
도 14는 본 발명의 실시예 2에 따른 반도체 패키지의 레이아웃이다.
도 15는 도 14를 I-I' 선으로 자른 단면도이다.
도 16은 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 17은 본 발명의 실시예 4에 따른 반도체 패키지의 레이아웃이다.
도 18은 도 17을 I-I' 선으로 자른 단면도이다.
도 19는 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 20은 본 발명의 실시예 6에 따른 반도체 패키지의 단면도이다.
도 21은 본 발명의 실시예 7에 따른 반도체 패키지의 평면도이다.
도 22a 및 22b는 도 21을 각각 I-I'선 및 II-II'선으로 자른 단면도들이다.
도 23은 도 22a의 'C' 부분을 확대한 확대도이다.
도 24 내지 26은 도 22a의 단면을 가지는 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 27은 도 26의 'C' 부분을 확대한 확대도이다.
도 28은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 30은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.1 is a layout of a semiconductor package according to a first embodiment of the present invention.
2 is a cross-sectional view taken along line I-I 'of Fig.
3A and 3B are enlarged cross-sectional views of portions 'A' and 'B' of FIG. 2, respectively.
FIG. 4 is an enlarged cross-sectional photograph of a portion of a semiconductor package manufactured according to an experimental example of the present invention.
5 to 12 show a method of manufacturing a semiconductor package having the section of FIG.
13A and 13B are enlarged cross-sectional views of the portions 'A' and 'B' in FIG. 12, respectively.
14 is a layout of the semiconductor package according to the second embodiment of the present invention.
15 is a cross-sectional view taken along line II 'of Fig.
16 is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.
17 is a layout of the semiconductor package according to the fourth embodiment of the present invention.
18 is a cross-sectional view taken along line II 'of Fig.
19 is a cross-sectional view of a semiconductor package according to a fifth embodiment of the present invention.
20 is a cross-sectional view of a semiconductor package according to a sixth embodiment of the present invention.
21 is a plan view of the semiconductor package according to the seventh embodiment of the present invention.
Figs. 22A and 22B are cross-sectional views taken on lines I-I 'and II-II', respectively, of Fig.
FIG. 23 is an enlarged view of the portion 'C' in FIG. 22A.
FIGS. 24 to 26 are cross-sectional views sequentially showing a process of manufacturing a semiconductor package having a cross section of FIG. 22A.
FIG. 27 is an enlarged view of the portion 'C' in FIG. 26 enlarged.
28 is a view showing an example of a package module including a semiconductor package to which the technique of the present invention is applied.
29 is a block diagram showing an example of an electronic device including a semiconductor package to which the technique of the present invention is applied.
30 is a block diagram showing an example of a memory system including a semiconductor package to which the technique of the present invention is applied.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thicknesses of the layers and regions are exaggerated for clarity. Also, where a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. Like reference numerals designate like elements throughout the specification.

<실시예 1>&Lt; Example 1 >

도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 레이아웃이다. 도 2는 도 1을 I-I'선으로 자른 단면도이다. 도 3a 및 3b는 각각 도 2의 'A' 부분과 'B' 부분을 확대한 단면도이다.1 is a layout of a semiconductor package according to a first embodiment of the present invention. 2 is a cross-sectional view taken along line I-I 'of Fig. 3A and 3B are enlarged cross-sectional views of portions 'A' and 'B' of FIG. 2, respectively.

도 1 및 도 2를 참조하면, 본 실시예 1에 따른 반도체 패키지(100)에서는, 패키지 기판(20) 상에 복수개의 반도체 칩들(10a, 10b, 10c, 10d)이 적층된다. 상기 반도체 칩들(10a, 10b, 10c, 10d)은 아래부터 위로 제 1 반도체 칩(10a), 제 2 반도체 칩(10b), 제 3 반도체 칩(10c) 및 제 4 반도체 칩(10d)을 포함할 수 있다. 본 실시예에서 상기 반도체 칩들(10a, 10b, 10c, 10d)은 서로 동일할 수 있다. 상기 반도체 칩들(10a, 10b, 10c, 10d)은 각각 칩 바디(1)를 포함한다. 상기 칩 바디(1)는 반도체 기판과 그 위에 형성된 회로 패턴들 및 이를 덮는 층간절연막들을 포함할 수 있다. 상기 칩 바디(1)는 서로 대향된 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 면(1a)에는 복수의 제 1 칩 접속단자들(3a)과 제 2 칩 접속 단자(3b)가 배치된다. 상기 제 1 칩 접속 단자들(3a)과 상기 제 2 칩 접속 단자(3b)는 상기 칩 바디(1)에서 상기 층간절연막들 최상단에 배치되는 도전 패드들에 대응될 수 있다. 상기 제 1 칩 접속 단자들(3a)은 접지 핀(Ground pin), 전원 핀(Power pin), 데이터 핀(data pin), 어드레스 핀(Address pin) 및 커맨드 핀(Command pin) 등을 포함할 수 있다. 상기 제 2 칩 접속 단자(3b)는 칩 작동 핀(Chip enable pin)에 대응될 수 있다. 상기 제 1 반도체 칩(10a)의 상기 제 2 칩 접속 단자(3b)는 제 1 칩 작동 핀(3ba)에 대응될 수 있다. 상기 제 2 반도체 칩(10b)의 상기 제 2 칩 접속 단자(3b)는 제 2 칩 작동 핀(3bb)에 대응될 수 있다. 상기 제 3 반도체 칩(10c)의 상기 제 2 칩 접속 단자(3b)는 제 3 칩 작동 핀(3bc)에 대응될 수 있다. 상기 제 4 반도체 칩(10d)의 상기 제 2 칩 접속 단자(3b)는 제 4 칩 작동 핀(3bd)에 대응될 수 있다.1 and 2, a plurality of semiconductor chips 10a, 10b, 10c, and 10d are stacked on a package substrate 20 in the semiconductor package 100 according to the first embodiment. The semiconductor chips 10a, 10b, 10c and 10d include a first semiconductor chip 10a, a second semiconductor chip 10b, a third semiconductor chip 10c and a fourth semiconductor chip 10d from below . In this embodiment, the semiconductor chips 10a, 10b, 10c, and 10d may be the same. Each of the semiconductor chips 10a, 10b, 10c, and 10d includes a chip body 1. The chip body 1 may include a semiconductor substrate, circuit patterns formed thereon, and interlayer insulating films covering the circuit patterns. The chip body 1 includes a first surface 1a and a second surface 1b opposed to each other. A plurality of first chip connection terminals 3a and a second chip connection terminal 3b are disposed on the first surface 1a. The first chip connection terminals 3a and the second chip connection terminals 3b may correspond to the conductive pads disposed on the top of the interlayer insulation films in the chip body 1. [ The first chip connection terminals 3a may include a ground pin, a power pin, a data pin, an address pin, and a command pin. have. The second chip connection terminal 3b may correspond to a chip enable pin. The second chip connection terminal 3b of the first semiconductor chip 10a may correspond to the first chip operation pin 3ba. And the second chip connection terminal 3b of the second semiconductor chip 10b may correspond to the second chip operation pin 3bb. And the second chip connection terminal 3b of the third semiconductor chip 10c may correspond to the third chip operation pin 3bc. And the second chip connection terminal 3b of the fourth semiconductor chip 10d may correspond to the fourth chip operation pin 3bd.

상기 제 1 면(1a)에는 보호막(5)이 배치된다. 상기 보호막(5)은 상기 칩 접속 단자들(3a, 3b)을 노출시키는 제 1 홀(7)을 포함한다. 상기 제 1 홀(7) 안에는 상기 칩 접속 단자들(3a, 3b)과 접하는 레이저 저지 패턴(11)이 배치된다. 상기 레이저 저지 패턴(11)은 레이저의 에너지를 흡수하지 않고 반사시킬 수 있는 동시에 도전성을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 레이저 저지 패턴(11)은 니켈(Ni), 납(Pd), 금(Au)등을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 제 2 면(1b)에는 접착막(9)이 배치된다. 상기 접착막(9)은 상기 반도체 칩들(10a, 10b, 10c, 10d)과 상기 패키지 기판(20)을 서로 접착시키는 역할을 한다. A protective film 5 is disposed on the first surface 1a. The protective layer 5 includes a first hole 7 for exposing the chip connection terminals 3a and 3b. A laser stopping pattern 11 in contact with the chip connection terminals 3a and 3b is disposed in the first hole 7. The laser stopping pattern 11 may be formed of a material which can reflect the energy of the laser without absorbing the energy, and at the same time, has conductivity. For example, the laser blocking pattern 11 may include at least one material selected from the group including nickel (Ni), lead (Pd), gold (Au), and the like. An adhesive film (9) is disposed on the second surface (1b). The adhesive film 9 serves to bond the semiconductor chips 10a, 10b, 10c, and 10d and the package substrate 20 to each other.

상기 패키지 기판(20)에는 제 1 기판 접속 단자들(22a)과 제 2 기판 접속 단자들(22b)이 배치된다. 상기 제 1 기판 접속 단자들(22a)과 제 2 기판 접속 단자들(22b)은 바람직하게는 상기 레이저 저지 패턴(11)과 동일한 물질을 포함할 수 있다. 상기 제 1 기판 접속 단자들(22a)은 상기 제 1 칩 접속 단자들(3a)과 연결될 수 있다. 상기 제 2 기판 접속 단자들(22b)은 제 1 반도체 칩(10a)을 선택하는 제 1 칩 작동 기판 핀(22ba), 제 2 반도체 칩(10b)을 선택하는 제 2 칩 작동 기판 핀(22bb), 제 3 반도체 칩(10c)을 선택하는 제 3 칩 작동 기판 핀(22bc), 및 제 4 반도체 칩(10d)을 선택하는 제 4 칩 작동 기판 핀(22bd)을 포함할 수 있다. The package substrate 20 is provided with first substrate connection terminals 22a and second substrate connection terminals 22b. The first substrate connection terminals 22a and the second substrate connection terminals 22b may preferably include the same material as the laser stopping pattern 11. The first substrate connection terminals 22a may be connected to the first chip connection terminals 3a. The second substrate connection terminals 22b include a first chip operating substrate pin 22ba for selecting the first semiconductor chip 10a, a second chip operating substrate pin 22bb for selecting the second semiconductor chip 10b, A third chip operating board pin 22bc for selecting a third semiconductor chip 10c and a fourth chip operating board pin 22bd for selecting a fourth semiconductor chip 10d.

도 1, 2, 3a 및 3b를 참조하면, 상기 반도체 칩들(10a, 10b, 10c, 10d)의 단부와 상기 패키지 기판(20)의 단부는 절연막(30)으로 덮인다. 상기 절연막(30)은 연장되어 이웃하는 상기 칩 접속 단자들(3a, 3b) 및 상기 기판 접속 단자들(22a, 22b)을 모두 연결할 수 있다. 상기 절연막(30)은 고분자막(31)과 상기 고분자막(31)에 분산된 금속 함유 입자(32)를 포함할 수 있다. 상기 고분자막(31)은 다양할 수 있으며, 예를 들면 에폭시 몰드 화합물(Epoxy mold compound)이나 또는 파릴렌(parylene) 등일 수 있다. 상기 금속 함유 입자(32)는 금속산화물, 금속 질화물, 금속탄화물, 또는 금속 황화물이거나 또는 절연성 물질로 코팅된 금속입자일 수 있다. 상기 금속함유 입자(32)에 포함되는 금속은 예를 들면, 알루미늄, 마그네슘, 철, 망간, 구리, 크롬, 코발트, 니켈 등 다양할 수 있다. The end portions of the semiconductor chips 10a, 10b, 10c, and 10d and the end portions of the package substrate 20 are covered with an insulating film 30, as shown in FIGS. 1, 2, 3a and 3b. The insulating film 30 may extend to connect all the chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b. The insulating film 30 may include a polymer film 31 and metal-containing particles 32 dispersed in the polymer film 31. The polymer film 31 may be various and may be, for example, an epoxy mold compound or parylene. The metal-containing particles 32 may be metal oxides, metal nitrides, metal carbides, metal sulfides, or metal particles coated with an insulating material. The metal contained in the metal-containing particles 32 may be, for example, aluminum, magnesium, iron, manganese, copper, chromium, cobalt, nickel or the like.

상기 절연막(30)은 상기 칩 접속 단자들(3a, 3b)을 일부 노출시키는 제 1 홀들(H1)과 상기 기판 접속 단자들(22a, 22b)을 일부 노출시키는 제 2 홀들(H2)을 포함한다. 또한, 상기 절연막(30)은 상부면(30us)과 단차진 리세스된 영역(R)을 가진다. 상기 리세스된 영역(R)은 상기 제 1 홀들(H1)과 상기 제 2 홀들(H2)을 연결하는 라인 형태로 형성된다. 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(30rb), 그리고 상기 홀들(H1, H2)의 내벽(30rh)의 표면은 거칠기를 가진다(도 2에서, 점선으로 표시함). 즉, 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(30rb), 그리고 상기 홀들(H1, H2)의 내벽(30rh)의 표면은 매끄럽지 않고, 요철 형상으로 굴곡진다. 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(30rb), 그리고 상기 홀들(H1, H2)의 내벽(30rh)의 표면 거칠기는 상기 절연막(30)의 상기 상부면(30us)의 표면 거칠기 보다 크다. The insulating layer 30 includes first holes H1 that partially expose the chip connection terminals 3a and 3b and second holes H2 that partially expose the substrate connection terminals 22a and 22b . In addition, the insulating film 30 has a top surface 30us and a stepped recessed region R. [ The recessed region R is formed in a line shape connecting the first holes H1 and the second holes H2. The side walls 30rs and the bottom 30rb of the recessed region R and the inner wall 30rh of the holes H1 and H2 have a roughness (indicated by a dotted line in Fig. 2). That is, the side walls 30rs and the bottom 30rb of the recessed area R and the surfaces of the inner walls 30rh of the holes H1 and H2 are not smooth but curved in a concavo-convex shape. The surface roughness of the side wall 30rs and the bottom 30rb of the recessed region R and the inner wall 30rh of the holes H1 and H2 is set to be equal to or less than the surface roughness of the upper surface 30us of the insulating film 30. [ It is larger than roughness.

상기 리세스된 영역(R)과 상기 홀들(H1, H2) 안에는 배선들(40a, 40b)이 배치된다. 상기 배선들(40a, 40b)은 상기 절연막(30)의 상부면(30us) 보다 돌출될 수 있다. 상기 배선들(40a, 40b)은 적어도 무전해 도금으로 형성된 구리를 포함할 수 있다. 상기 배선들(40a, 40b)은 상기 구리막 위에 배치되는 니켈/납 막을 더 포함할 수 있다. 상기 배선들(40a, 40b)은 제 1 배선(40a)과 제 2 배선(40b)을 포함한다. 상기 제 1 배선(40a)은 하나의 제 1 기판 접속 단자(22a)와 이에 대응하는 각 반도체 칩(10a, 10b, 10c, 10d)의 제 1 칩 접속 단자(3a)를 연결시킬 수 있다. 상기 제 2 배선(40b)은 제 1 칩 선택 배선(40ba), 제 2 칩 선택 배선(40bb), 제 3 칩 선택 배선(40bc) 및 제 4 칩 선택 배선(40bd)를 포함한다. 상기 제 1 칩 선택 배선(40ba)는 제 1 칩 작동 기판 핀(22ba)과 제 1 칩 작동 핀(3ba)을 연결시킨다. 상기 제 2 칩 선택 배선(40bb)는 제 2 칩 작동 기판 핀(22bb)과 제 2 칩 작동 핀(3bb)을 연결시킨다. 상기 제 3 칩 선택 배선(40bc)는 제 3 칩 작동 기판 핀(22bc)과 제 3 칩 작동 핀(3bc)을 연결시킨다. 상기 제 4 칩 선택 배선(40bd)는 제 4 칩 작동 기판 핀(22bd)과 제 2 칩 작동 핀(3bd)을 연결시킨다. 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)은 몰드막(50)으로 덮일 수 있다. Wirings 40a and 40b are disposed in the recessed region R and the holes H1 and H2. The wirings 40a and 40b may protrude from the upper surface 30us of the insulating layer 30. [ The wirings 40a and 40b may include copper formed by at least electroless plating. The wirings 40a and 40b may further include a nickel / lead film disposed on the copper film. The wirings 40a and 40b include a first wiring 40a and a second wiring 40b. The first wirings 40a may connect one first substrate connection terminal 22a and corresponding first chip connection terminals 3a of the semiconductor chips 10a, 10b, 10c, and 10d. The second wiring 40b includes a first chip selection wiring 40ba, a second chip selection wiring 40bb, a third chip selection wiring 40bc and a fourth chip selection wiring 40bd. The first chip selection wiring 40ba connects the first chip operating board pin 22ba and the first chip operating pin 3ba. The second chip selection wiring 40bb connects the second chip operation board pin 22bb and the second chip operation pin 3bb. The third chip selection wiring 40bc connects the third chip operation board pin 22bc and the third chip operation pin 3bc. The fourth chip selection wiring 40bd connects the fourth chip operation board pin 22bd and the second chip operation pin 3bd. The semiconductor chips 10a, 10b, 10c, and 10d and the package substrate 20 may be covered with a mold film 50.

상기 반도체 패키지(100)에서, 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(30rb), 그리고 상기 홀들(H1, H2)의 내벽(30rh)의 표면이 거칠기를 가지므로 상기 배선(40a, 40b)과 상기 절연막(30) 사이의 접착력이 향상될 수 있다. 또한, 상기 절연막(30)은 연장되어 이웃하는 상기 칩 접속 단자들(3a, 3b) 및 상기 기판 접속 단자들(22a, 22b)을 모두 연결하도록, 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)의 단부를 덮어 보호하므로, 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다. 또한, 상기 배선(40a, 40b)이 상기 절연막(30) 상에 배치되므로, 와이어 본딩 방식에서 와이어 스위핑에 따른 문제를 해결할 수 있으며, 배선 자유도를 증가시킬 수 있다. 또한 상기 반도체 패키지(100)에서는 와이어를 사용하지 않으므로, 와이어로 주로 사용되는 금을 사용하지 않아 경제적이다. Since the side walls 30rs and the bottom 30rb of the recessed region R and the surfaces of the inner walls 30rh of the holes H1 and H2 have roughness in the semiconductor package 100, 40a and 40b and the insulating film 30 can be improved. The insulating film 30 is extended from the semiconductor chips 10a, 10b, 10c, and 10d to connect the chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b, And the end portion of the package substrate (20), thereby improving the reliability of the semiconductor package (100). Further, since the wirings 40a and 40b are disposed on the insulating film 30, the problem of wire sweeping can be solved in the wire bonding method, and the degree of wiring freedom can be increased. In addition, since the semiconductor package 100 does not use a wire, gold that is mainly used as a wire is not used, which is economical.

상기 절연막(30)과 상기 배선(40a, 40b) 사이에는 상기 금속 함유 입자(32)를 구성하는 금속으로 이루어지는 시드막이 배치된다. 그러나, 상기 금속 함유 입자들(32)의 크기는 매우 미미하다(거의 금속 원자 크기에 해당함). A seed film made of a metal constituting the metal-containing particles (32) is disposed between the insulating film (30) and the wirings (40a, 40b). However, the size of the metal-containing particles 32 is very small (corresponding to a metal atom size).

도 4는 본 발명의 일 실험예에 따라 제조된 반도체 패키지의 일부분을 확대한 단면 사진을 나타낸다. 도 4를 참조하면, 절연막의 표면이 매우 거칠게 형성되었음을 알 수 있다. 도 4에서도 시드막을 분간하기 어렵다는 것을 알 수 있다. 따라서, 도 3a 및 3b에서, 상기 시드막에 대한 도시를 생략하였다. FIG. 4 is an enlarged cross-sectional photograph of a portion of a semiconductor package manufactured according to an experimental example of the present invention. Referring to FIG. 4, it can be seen that the surface of the insulating film is very rough. 4, it is difficult to distinguish the seed film. Therefore, in FIGS. 3A and 3B, the illustration of the seed film is omitted.

도 5 내지 12는 도 2의 단면을 가지는 반도체 패키지의 제조 방법을 나타낸다. 도 13a 및 도 13b는 각각 도 12의 'A' 부분과 'B' 부분을 확대한 단면도이다.5 to 12 show a method of manufacturing a semiconductor package having the section of FIG. 13A and 13B are enlarged cross-sectional views of the portions 'A' and 'B' in FIG. 12, respectively.

도 5를 참조하면, 웨이퍼 상에 트랜지스터들, 배선들 및 층간절연막들을 형성하여 칩 바디(1)를 형성한다. 상기 칩 바디(1)는 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 면(1a)에 칩 접속단자들(3a, 3b)을 형성한다. 상기 제 1 면(1a) 상에 상기 칩 접속 단자들(3a, 3b)을 노출시키는 개구부(7)를 포함하는 보호막(5)을 형성한다. 상기 칩 접속 단자들(3a, 3b)은 알루미늄막으로 형성될 수 있다. Referring to FIG. 5, the chip body 1 is formed by forming transistors, interconnects, and interlayer insulating films on a wafer. The chip body 1 includes a first surface 1a and a second surface 1b opposed to each other. Chip connection terminals 3a and 3b are formed on the first surface 1a. A protective film 5 is formed on the first surface 1a and includes openings 7 for exposing the chip connection terminals 3a and 3b. The chip connection terminals 3a and 3b may be formed of an aluminum film.

도 6을 참조하면, 그라인드(grind) 공정을 진행하여 상기 칩 바디(1)의 제 2 면(1b)에 인접한 웨이퍼를 일부 제거한다. 이로써, 상기 칩 바디(1)의 두께를 작게할 수 있다. Referring to FIG. 6, a part of the wafer adjacent to the second surface 1b of the chip body 1 is partially removed by performing a grinding process. As a result, the thickness of the chip body 1 can be reduced.

도 7을 참조하면, 상기 칩 바디(1)의 제 2 면(1b)에 접착막(9)을 형성한다. 그리고 상기 웨이퍼를 절단하여 칩 별로 분리시키는 웨이퍼 쏘잉(wafer sawing) 공정을 진행한다. 이로써, 반도체 칩들(10a, 10b, 10c, 10d)이 형성된다. Referring to FIG. 7, an adhesive film 9 is formed on the second surface 1b of the chip body 1. Then, a wafer sawing process is performed in which the wafer is cut and separated on a chip-by-chip basis. As a result, the semiconductor chips 10a, 10b, 10c and 10d are formed.

도 8을 참조하면, 패키지 기판(20) 상에 상기 반도체 칩들(10a, 10b, 10c, 10d)을 적층한다. 상기 패키지 기판(20)은 스트립 레벨(strip level) 또는 패널 레벨(panel leve) 기판이거나 또는 이를 자른 단위 패키지 기판에 해당될 수 있다. 상기 패키지 기판(20)에는 기판 접속 단자(22a, 22b)이 배치된다. 상기 기판 접속단자(22a, 22b)은 금, 니켈, 납을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 반도체 칩들(10a, 10b, 10c, 10d)의 단부들이 계단 형태를 이루도록 적층하여 상기 칩 접속 단자들(3a, 3b) 및 상기 기판 접속 단자(22a, 22b)을 노출시킨다. 상기 접착막(9)에 의해, 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)은 서로 분리되지 않고 접착된다. Referring to FIG. 8, the semiconductor chips 10a, 10b, 10c, and 10d are stacked on a package substrate 20. The package substrate 20 may be a strip level or a panel level substrate or may be a unit package substrate cut therefrom. The package substrate 20 is provided with substrate connection terminals 22a and 22b. The substrate connection terminals 22a and 22b may include at least one material selected from the group including gold, nickel, and lead. The chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b are exposed by stacking the ends of the semiconductor chips 10a, 10b, 10c and 10d so as to form a step shape. By the adhesive film 9, the semiconductor chips 10a, 10b, 10c, and 10d and the package substrate 20 are bonded without being separated from each other.

도 9를 참조하면, 무전해 도금을 실시하여 상기 개구부(7)에 의해 노출된 상기 칩 접속 단자들(3a, 3b) 상에 레이저 저지 패턴(11)을 형성한다. 상기 레이저 저지 패턴(11)은 예를 들면 금, 니켈, 납을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 레이저 저지 패턴(11)을 형성하기 위하여 상기 패키지 기판(20)을 무전해 도금용 배치식 반응조에 담글 수 있다. 상기 레이저 저지 패턴(11)은 상기 웨이퍼 쏘잉 공정 전에 형성될 수 있다. 상기 무전해 도금은 스트립 레벨 또는 패널 레벨로 실시될 수 있다. 즉, 상기 패키지 기판(20)이 스트립 또는 패널 레벨의 패키지 기판에 해당하거나, 또는 단위 패키지 기판일지라도 스트립 또는 패널 레벨로 붙여서 시행할 수 있다. 이와 같이, 상기 반도체 칩들(10a, 10b, 10c, 10d)을 상기 패키지 기판(20) 상에 적층한 후에, 스트립/패널 레벨로 상기 레이저 저지 패턴(11)을 형성하는 경우가, 상기 웨이퍼 쏘잉 공정을 진행하기 전에 형성하는 경우보다, 수율을 증대시킬 수 있다. 상기 기판 접속 단자(22a, 22b)가 금으로 형성된 경우, 상기 기판 접속 단자(22a, 22b) 상에서 상기 레이저 저지 패턴(11)은 형성되지 않을 수 있다. Referring to FIG. 9, electroless plating is performed to form a laser blocking pattern 11 on the chip connection terminals 3a and 3b exposed by the opening 7. The laser blocking pattern 11 may be formed of at least one material selected from the group including, for example, gold, nickel, and lead. In order to form the laser blocking pattern 11, the package substrate 20 may be immersed in a batch-type reaction vessel for electroless plating. The laser blocking pattern 11 may be formed before the wafer-forming process. The electroless plating may be performed at a strip level or a panel level. That is, even if the package substrate 20 corresponds to a package substrate of a strip or panel level, or a unit package substrate, it may be stuck to a strip or panel level. The case of forming the laser stopping pattern 11 at the strip / panel level after the semiconductor chips 10a, 10b, 10c, and 10d are stacked on the package substrate 20 is referred to as the wafer- The yield can be increased as compared with the case where it is formed before proceeding. When the substrate connection terminals 22a and 22b are formed of gold, the laser blocking pattern 11 may not be formed on the substrate connection terminals 22a and 22b.

도 10을 참조하면, 상기 반도체 칩들(10a, 10b, 10c, 10b) 및 상기 패키지 기판(20)의 단부를 덮도록 절연막(30)을 형성한다. 상기 절연막(30)은 이웃하는 상기 칩 접속 단자들(3a, 3b) 및 상기 기판 접속 단자들(22a, 22b)을 모두 연결하도록, 넓게 형성될 수 있다. 본 실시예에서 상기 절연막(30)은 잉크제팅(inkjetting)이나 스프레이 코팅(spray coating) 방식으로 형성될 수 있다. 상기 절연막(30)이 잉크제팅이나 스프레이 코팅 방식으로 형성될 경우, 원하는 영역만을 선택적으로 형성하기가 용이하다. 상기 절연막(30)은 고분자막과 이에 분산된 금속 함유 입자를 포함할 수 있다. 상기 고분자막은 예를 들면 에폭시 몰드 화합물(Epoxy mold compound)이나 또는 파릴렌(parylene) 등일 수 있다. 상기 금속 함유 입자는 금속산화물, 금속 질화물, 금속탄화물, 또는 금속 황화물이거나 또는 절연성 물질로 코팅된 금속입자일 수 있다. 상기 금속함유 입자에 포함되는 금속은 예를 들면, 알루미늄, 마그네슘, 철, 망간, 구리, 크롬, 코발트, 니켈 등 다양할 수 있다. 상기 절연막(30)을 잉크제팅이나 스프레이 코팅 방식으로 형성하기 위하여 상기 고분자를 용해시키는 용매등을 포함할 수 있다. 또한 상기 용매를 증발시키기 위한 건조과정이 수행될 수 있다. Referring to FIG. 10, an insulating film 30 is formed to cover the semiconductor chips 10a, 10b, 10c, and 10b and the end portions of the package substrate 20. The insulating film 30 may be formed to be wide enough to connect both the chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b. In the present embodiment, the insulating layer 30 may be formed by inkjetting or spray coating. When the insulating film 30 is formed by an ink jetting or spray coating method, it is easy to selectively form only a desired region. The insulating layer 30 may include a polymer membrane and metal-containing particles dispersed therein. The polymer membrane may be, for example, an epoxy mold compound or parylene. The metal-containing particles may be metal oxides, metal nitrides, metal carbides, metal sulfides, or metal particles coated with an insulating material. The metal contained in the metal-containing particles may be, for example, aluminum, magnesium, iron, manganese, copper, chromium, cobalt, nickel or the like. A solvent for dissolving the polymer to form the insulating layer 30 by an ink jetting or spray coating method, and the like. Further, a drying process for evaporating the solvent may be performed.

도 11, 12, 13a 및 13b를 참조하면, 레이저를 조사하여 상기 절연막(30)의 표면을 활성화시키는 동시에 상기 칩 접속 단자들(3a, 3b) 및 상기 기판 접속 단자들(22a, 22b)을 노출시키는 홀들(H1, H2)을 형성한다. 상기 절연막(30)의 표면을 활성화하고 상기 홀들(H1, H2)을 형성하는 과정은 상기 레이저로 상기 절연막(30)에 포함된 고분자막(31)을 태워 제거할 수 있다. 이로써 도 11의 절연막의 상부 일부(30w)가 제거된다. 상기 레이저는 바람직하게는 적외선(infrared) 레이저(파장 약 1064nm)일 수 있다. 상기 레이저는 약 5W(와트) 이하의 강도로 조사될 수 있으며, 상기 고분자막(31)을 태울 수 있을 정도의 온도가 되도록 조사될 수 있다. 상기 고분자막(31)이 에폭시 몰드 화합물일 경우, 상기 고분자막(31)이 약 300~500℃ 온도가 되도록 상기 레이저가 조사될 수 있다. 상기 레이저에 의해 상기 고분자막(31)이 태워 없어져 상기 절연막(30)의 상부에는 리세스된 영역(R)과 홀들(H1, H2)이 형성된다. 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(32b)에, 그리고 상기 홀들(H1, H2)의 측벽(30rh)은 거칠기를 가지도록 형성된다. 그리고 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(32rb)에, 그리고 상기 홀들(H1, H2)의 측벽(30rh)과 바닥에는 상기 레이저에 의해 태워지지 않는 금속 함유 입자들(32)이 남게 된다. 상기 레이저에 의해 상기 금속 함유 입자들(32)에서 금속과 이에 결합된 비금속원자(산소, 질소, 탄소 또는 황 원자) 간의 결합 고리가 끊어질 수도 있다. 이때 상기 비금속원자를 포함하는 화합물은 증발될 수 있고 금속이 노출된 상태로 남을 수 있다. 또는 상기 금속 함유 입자들(32)이 절연성 물질로 코팅된 금속입자일 경우, 절연성 물질로 코팅된 상기 금속 함유 입자들(32)이 남을 수 있다. 이와 같이, 레이저로 고분자막(31)을 일부 태워 제거하고 금속 함유 입자들(32)을 노출시키는 과정을 상기 절연막(30)을 활성화시킨다고 명명할 수 있다. 상기 남겨진 금속 함유 입자들(32)은 후속의 배선(40a,40b)을 무전해 도금으로 형성하기 위한 시드막이 될 수 있다. Referring to FIGS. 11, 12, 13A, and 13B, a laser is irradiated to activate the surface of the insulating film 30, and the chip connection terminals 3a and 3b and the substrate connection terminals 22a and 22b are exposed To form holes H1 and H2. The process of activating the surface of the insulating layer 30 and forming the holes H1 and H2 may be performed by burning the polymer film 31 included in the insulating layer 30 with the laser. Thus, the upper portion 30w of the insulating film of Fig. 11 is removed. The laser may preferably be an infrared laser (wavelength about 1064 nm). The laser may be irradiated at an intensity of about 5 W (Watts) or less, and may be irradiated to such a temperature as to burn the polymer membrane 31. When the polymer film 31 is an epoxy mold compound, the laser may be irradiated so that the polymer film 31 has a temperature of about 300 to 500 ° C. The polymer film 31 is burned by the laser and the recessed region R and the holes H1 and H2 are formed on the insulating film 30. [ The side walls 30rs and the bottom 32b of the recessed region R and the side walls 30rh of the holes H1 and H2 are formed to have a roughness. On the sidewalls 30rs and the bottom 32rb of the recessed region R and on the sidewalls 30rh and the bottoms of the holes H1 and H2, metal-containing particles 32 ). The laser may break the bond between the metal and the non-metal atoms (oxygen, nitrogen, carbon or sulfur atoms) bonded to the metal in the metal-containing particles 32. At this time, the compound containing the nonmetallic atom may be evaporated and the metal may remain exposed. Or when the metal-containing particles 32 are metal particles coated with an insulating material, the metal-containing particles 32 coated with an insulating material may remain. As described above, it can be said that the process of exposing the metal-containing particles 32 by partially burning and removing the polymer film 31 with a laser activates the insulating film 30. The remaining metal-containing particles 32 may be a seed film for forming the subsequent wirings 40a and 40b by electroless plating.

다시 도 2, 3a, 및 3b를 참조하면, 상기 금속 함유 입자들(32)이 노출된 상태에서 무전해 도금을 실시하여 배선들(40a, 40b)을 형성한다. 이를 위하여 상기 패키지 기판(20)을 무전해 도금용 배치식 반응조에 담글 수 있다. 상기 무전해 도금은 스트립 레벨 또는 패널 레벨로 실시될 수 있다. 즉, 상기 패키지 기판(20)이 스트립 또는 패널 레벨의 패키지 기판에 해당하거나, 또는 단위 패키지 기판일지라도 스트립 또는 패널 레벨로 붙여서 시행할 수 있다. 이와 같이 스트립/패널 레벨의 배치 공정(strip/panel-level batch process)이 가능하여 수율이 증가되고 생산성을 극대화할 수 있다. Referring again to FIGS. 2, 3a and 3b, electroless plating is performed in a state where the metal-containing particles 32 are exposed to form the wirings 40a and 40b. For this purpose, the package substrate 20 may be immersed in a batch-type reaction vessel for electroless plating. The electroless plating may be performed at a strip level or a panel level. That is, even if the package substrate 20 corresponds to a package substrate of a strip or panel level, or a unit package substrate, it may be stuck to a strip or panel level. Thus, the strip / panel-level batch process can be performed, thereby increasing the yield and maximizing the productivity.

상기 무전해 도금을 실시하기 전의 전처리 과정에서 상기 금속 함유 입자들(32)의 절연성 물질을 제거할 수 있다. 만약, 상기 금속 함유 입자들(32)이 산화막으로 코팅된 금속 입자일 경우, 불산을 이용하여 상기 산화막을 제거할 수 있다. 이로써, 상기 금속 함유 입자들(32)의 절연성 물질은 제거되고 순수 금속만이 남아 무전해 도금을 위한 시드막이 형성될 수 있다. 그리고 상기 무전해 도금을 실시하여 상기 리세스된 영역(R)과 상기 홀들(H1, H2)안에 선택적으로 상기 배선들(40a, 40b)을 형성한다. 후속으로 몰드막(50)을 형성하여 도 2의 반도체 패키지(100)를 형성할 수 있다. 상기 패키지 기판(20)이 스트립/패널 레벨일 경우, 후속 과정으로 단위 패키지로 분리하는 공정이 추가될 수 있다.It is possible to remove the insulating material of the metal-containing particles 32 in the pretreatment before the electroless plating. If the metal-containing particles 32 are metal particles coated with an oxide film, the oxide film can be removed using hydrofluoric acid. As a result, the insulating material of the metal-containing particles 32 is removed and only the pure metal remains to form a seed film for electroless plating. The electroless plating is performed to form the wirings 40a and 40b selectively in the recessed region R and the holes H1 and H2. The mold film 50 may be formed subsequently to form the semiconductor package 100 of FIG. If the package substrate 20 is a strip / panel level, a process of separating the package substrate 20 into a unit package may be added.

도 13a 및 도 13b에서 상기 금속 함유 입자들(32)은 이해를 돕기 위해 확대 도시되었다. 그러나 상기 금속 함유 입자들(32)의 크기는 매우 미미하므로(거의 금속 원자 크기에 해당함), 최종 확대 구조인 도 3a 및 3b에서 상기 금속 함유 입자들(32)에 대한 도시는 생략되었다. 13A and 13B, the metal-containing particles 32 are shown enlarged to facilitate understanding. However, since the size of the metal-containing particles 32 is very small (corresponding to a metal atom size), the illustration for the metal-containing particles 32 in the final enlargement structure in FIGS. 3A and 3B has been omitted.

와이어 본딩 공정은 와이어를 본딩하는 동안 많은 시간이 소요되나, 본 발명에서는 와이어 본딩 공정을 적용하지 않고, 상기 배선(40a, 40b)들이 무전해 도금으로 형성되므로, 스트립/패널 레벨의 배치 공정(strip/panel-level batch process)이 가능하며, 와이어 본딩에 비하여 상대적으로 짧은 시간이 소요되고 생산성을 극대화할 수 있다. In the present invention, since the wires 40a and 40b are formed by electroless plating without applying a wire bonding process, the wire bonding process takes much time while bonding the wires, / panel-level batch process), which takes a relatively short time compared to wire bonding and maximizes productivity.

<실시예 2> &Lt; Example 2 >

도 14는 본 발명의 실시예 2에 따른 반도체 패키지의 레이아웃이다. 도 15는 도 14를 I-I'선으로 자른 단면도이다.14 is a layout of the semiconductor package according to the second embodiment of the present invention. 15 is a sectional view taken along line I-I 'of Fig.

도 14 및 15를 참조하면, 본 실시예 2에 따른 반도체 패키지(101)에서 절연막(30)이 스핀 코팅(spin coating) 방식으로 형성될 수 있다. 상기 절연막(30)이 스핀 코팅방식으로 형성되므로, 상기 절연막(30)은 반도체 칩들(10a, 10b, 10c, 10d)의 측면들을 모두 덮고, 가장 높이 위치하는 상기 제 4 반도체 칩(10d)의 상부면을 모두 덮을 수 있다. 더 나아가 상기 절연막(30)은 상기 제 4 반도체 칩(10d) 하부의 패키지 기판(20)의 상부면도 덮을 수 있다. 상기 절연막(30)이 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)을 덮는 면적이 넓어질 수록 상기 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)을 더욱 보호할 수 있다. 예를 들면, 배선을 형성하기 위한 무전해 도금 공정에서 전해조 안에 상기 패키기 기판(20)을 담글 때, 전해액에 의한 화학적 공격으로부터 상기 절연막(30)은 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)을 보호할 수 있다. 그 외의 구조 및 형성과정은 실시예 1과 동일/유사할 수 있다. 14 and 15, in the semiconductor package 101 according to the second embodiment, the insulating film 30 may be formed by a spin coating method. Since the insulating film 30 is formed by a spin coating method, the insulating film 30 covers all the side surfaces of the semiconductor chips 10a, 10b, 10c, and 10d and the upper surface of the fourth semiconductor chip 10d All sides can be covered. Furthermore, the insulating film 30 may cover the upper surface of the package substrate 20 under the fourth semiconductor chip 10d. As the area of the insulating film 30 covering the semiconductor chips 10a, 10b, 10c and 10d and the package substrate 20 is increased, the semiconductor chips 10a, 10b, 10c and 10d and the package substrate 20 20) can be further protected. For example, when the package substrate 20 is immersed in an electrolytic bath in an electroless plating process for forming a wiring, the insulating film 30 is removed from the semiconductor chips 10a, 10b, 10c, 10d And the package substrate 20 can be protected. Other structures and formation processes may be the same as or similar to those of the first embodiment.

<실시예 3> &Lt; Example 3 >

도 16은 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다. 16 is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.

도 16을 참조하면, 본 실시예 2에 따른 반도체 패키지(102)에서 절연막(30)은 반도체 칩들(10a, 10b, 10c, 10d)의 측면들 및 하부면 및 상부면과 패키지 기판(20)의 상부면을 콘포말하게 덮는다. 상기 절연막(30)은 스핀 코팅으로 형성될 수도 있지만 이때 바람직하게는 화학적 기상 증착방식으로 형성될 수 있다. 이때, 상기 절연막(30)에 포함되는 고분자막은 파릴렌(parylene)으로 형성될 수 있다. 상기 절연막(30)이 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)의 노출되는 면을 모두 콘포말하게 덮으므로, 무전해 도금 공정에서 전해액에 의한 화학적 공격으로부터 안전하게 상기 반도체 칩들(10a, 10b, 10c, 10d) 및 상기 패키지 기판(20)을 보호할 수 있다. 그 외의 구조 및 형성과정은 실시예 1과 동일/유사할 수 있다. 16, the insulating film 30 in the semiconductor package 102 according to the second embodiment includes side surfaces and lower and upper surfaces of the semiconductor chips 10a, 10b, 10c, and 10d and the upper surface of the package substrate 20 The upper surface is cone-covered. Although the insulating layer 30 may be formed by spin coating, the insulating layer 30 may be formed by chemical vapor deposition (CVD). At this time, the polymer film included in the insulating film 30 may be formed of parylene. Since the insulating film 30 covers the exposed surfaces of the semiconductor chips 10a, 10b, 10c and 10d and the package substrate 20 in a conformal manner, The semiconductor chips 10a, 10b, 10c and 10d and the package substrate 20 can be protected. Other structures and formation processes may be the same as or similar to those of the first embodiment.

<실시예 4> <Example 4>

도 17은 본 발명의 실시예 4에 따른 반도체 패키지의 레이아웃이다. 도 18은 도 17을 I-I'선으로 자른 단면도이다. 17 is a layout of the semiconductor package according to the fourth embodiment of the present invention. 18 is a cross-sectional view taken along line I-I 'of Fig.

도 17 및 18을 참조하면, 본 실시예 4에 따른 반도체 패키지(103)에서는 서로 다른 종류의 반도체 칩들이 적층된다. 패키지 기판(20) 상에 제 1 반도체 칩(55)과 제 2 반도체 칩(60)이 적층된다. 상기 제 2 반도체 칩(60)의 크기는 제 1 반도체 칩(55)의 크기 보다 작다. 상기 제 1 반도체 칩(55)은 상기 제 2 반도체 칩(60)과 다른 종류의 칩일 수 있다. 예를 들면, 상기 제 1 반도체 칩(55)은 메모리 칩이고 상기 제 2 반도체 칩(60)은 로직 칩일 수 있다. 또는 상기 제 1 반도체 칩(55)은 로직 칩이고 상기 제 2 반도체 칩(60)은 메모리 칩일 수 있다. 상기 제 1 반도체 칩(55)은 제 1 칩 접속 단자(53a), 제 2 칩 접속 단자(53b) 및 제 1 더미 칩 접속 단자(53d)를 포함할 수 있다. 상기 제 2 반도체 칩(60)은 제 3 칩 접속 단자(63a), 제 4 칩 접속 단자(63b) 및 제 2 더미 칩 접속 단자(63d)를 포함할 수 있다. 상기 패키지 기판(20)은 제 1 기판 접속 단자(22a), 제 2 기판 접속 단자(22b) 및 더미 기판 접속 단자(22d)을 포함할 수 있다. 상기 제 1 반도체 칩(55)과 상기 제 2 반도체 칩(60)은 각각 칩 접속 단자들(53a, 53b, 63a, 63b)과 더미 칩 접속 단자들(53d, 63d)을 노출시키는 개구부(7)를 가지는 보호막(5)을 포함할 수 있다. 상기 개구부(7) 안에는 레이저 저지 패턴(11)이 배치된다. 상기 보호막(5)과 반대되는 면에 접착막(9)이 배치된다. 17 and 18, different types of semiconductor chips are stacked in the semiconductor package 103 according to the fourth embodiment. The first semiconductor chip 55 and the second semiconductor chip 60 are stacked on the package substrate 20. The size of the second semiconductor chip 60 is smaller than that of the first semiconductor chip 55. The first semiconductor chip 55 may be a chip different from the second semiconductor chip 60. For example, the first semiconductor chip 55 may be a memory chip and the second semiconductor chip 60 may be a logic chip. Or the first semiconductor chip 55 may be a logic chip and the second semiconductor chip 60 may be a memory chip. The first semiconductor chip 55 may include a first chip connection terminal 53a, a second chip connection terminal 53b and a first dummy chip connection terminal 53d. The second semiconductor chip 60 may include a third chip connection terminal 63a, a fourth chip connection terminal 63b, and a second dummy chip connection terminal 63d. The package substrate 20 may include a first substrate connection terminal 22a, a second substrate connection terminal 22b, and a dummy substrate connection terminal 22d. The first semiconductor chip 55 and the second semiconductor chip 60 have openings 7 for exposing the chip connection terminals 53a, 53b, 63a and 63b and the dummy chip connection terminals 53d and 63d, respectively, And a protection film 5 having a protective film 5a. A laser stopping pattern 11 is disposed in the opening 7. An adhesive film (9) is disposed on the surface opposite to the protective film (5).

계속해서, 상기 반도체 칩들(55, 60)의 단부들과 상기 패키지 기판(20)의 단부는 절연막(30)으로 덮인다. 상기 절연막(30)은 실시예 1에서 설명한 바와 같이 리세스된 영역(R)과 홀들(H1, H2, H3)을 포함한다. 상기 홀들(H1, H2, H3)은 상기 제 1 및 제 2 칩 접속 단자들(53a, 53b) 상의 상기 레이저 저지 패턴(11)을 노출시키는 제 1 홀(H1), 상기 기판 접속 단자들(22a, 22b)을 노출시키는 제 2 홀(H2), 및 상기 제 3 및 제 4 칩 접속 단자들(63a, 63b) 상의 상기 레이저 저지 패턴(11)을 노출시키는 제 3 홀(H3)을 포함한다. 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(30rb) 및 상기 홀들(H1, H2, H3)의 측벽의 표면은 거칠기를 가진다. 그리고 상기 리세스된 영역(R)과 상기 홀들(H1, H2, H3) 안에 배선들(41a, 41b, 41c)이 배치되어 상기 칩 접속 단자들(53a, 53b, 63a, 63b)과 상기 기판 접속 단자들(22a, 22b)을 연결시킨다. 상기 배선들(41a, 41b, 41c)은 제 1 배선(41a), 제 2 배선(41b) 및 제 3 배선(41c)을 포함한다. 상기 제 1 배선(41a)은 상기 제 1 칩 접속 단자(53a)과 상기 제 1 기판 접속 단자(22a)을 연결시킨다. 상기 제 2 배선(41b)은 상기 제 3 칩 접속 단자(63a)와 상기 제 2 기판 접속 단자(22b)을 연결시킨다. 상기 제 3 배선(41c)은 상기 제 2 칩 접속 단자(53b)와 제 4 칩 접속 단자(63b)를 연결시킨다. 도 18을 참조하면, 상기 제 2 배선(41b)은 상기 절연막(30) 상에 배치되며 상기 제 2 홀(H2)과 제 3 홀(H3)을 통해 상기 제 2 기판 접속 단자(22b)와 제 3 칩 접속 단자(63a)를 연결시킨다. 이때, 상기 제 2 배선(41b) 하부에 제 1 더미 칩 접속 단자(53d)가 배치된다. 그러나, 상기 제 1 더미 칩 접속 단자(53d)는 상기 절연막(30)에 의해 상기 제 2 배선(41b)와 연결되지 않는다. 이와 같이 이종 칩들이 적층될 경우, 상기 절연막(30)에 의해 배선 자유도가 증가될 수 있다. Subsequently, the end portions of the semiconductor chips 55 and 60 and the end portion of the package substrate 20 are covered with the insulating film 30. The insulating film 30 includes the recessed region R and the holes H1, H2, and H3 as described in the first embodiment. The holes H1, H2 and H3 are formed by a first hole H1 for exposing the laser blocking pattern 11 on the first and second chip connection terminals 53a and 53b, And a third hole H3 exposing the laser stopping pattern 11 on the third and fourth chip connection terminals 63a and 63b. The side walls 30rs and the bottom 30rb of the recessed region R and the surfaces of the side walls of the holes H1, H2 and H3 have a roughness. Wires 41a, 41b and 41c are arranged in the recessed region R and the holes H1, H2 and H3 to connect the chip connection terminals 53a, 53b, 63a and 63b to the substrate connection Thereby connecting the terminals 22a and 22b. The wirings 41a, 41b and 41c include a first wiring 41a, a second wiring 41b and a third wiring 41c. The first wiring 41a connects the first chip connection terminal 53a and the first substrate connection terminal 22a. The second wiring 41b connects the third chip connection terminal 63a and the second substrate connection terminal 22b. The third wiring 41c connects the second chip connection terminal 53b and the fourth chip connection terminal 63b. 18, the second wiring 41b is disposed on the insulating layer 30 and is electrically connected to the second substrate connection terminal 22b through the second hole H2 and the third hole H3, Chip connection terminal 63a. At this time, the first dummy chip connection terminal 53d is disposed under the second wiring 41b. However, the first dummy chip connection terminal 53d is not connected to the second wiring 41b by the insulating film 30. [ When the heterojunction chips are stacked as described above, the degree of wiring freedom can be increased by the insulating film 30. [

<실시예 5> &Lt; Example 5 >

도 19는 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다. 19 is a cross-sectional view of a semiconductor package according to a fifth embodiment of the present invention.

도 19를 참조하면, 본 실시예 5에 따른 반도체 패키지(104)에서는 패키지 기판(20) 상에 하나의 반도체 칩(10)이 실장된다. 상기 패키지 기판(20)은 측면으로 나란히 배치된 제 1 기판 접속 단자(22a)와 제 2 기판 접속 단자(22b)를 가질 수 있다. 상기 반도체 칩(10)의 상부면에는 측면으로 나란히 제 1 칩 접속 단자(3a)와 제 2 칩 접속 단자(3b)가 배치된다. 상기 반도체 칩(10)의 상부면과 측면 및 상기 패키지 기판(20)의 상부면은 제 1 절연막(30)으로 덮인다. 제 1 배선(40)은 상기 제 1 절연막(30) 상에 배치되며, 상기 제 1 절연막(30)을 관통하여 상기 제 1 칩 접속 단자(3a)와 상기 제 1 기판 접속 단자(22a)를 연결시킨다. 상기 제 1 배선(40)과 상기 제 1 절연막(40)은 제 2 절연막(35)으로 덮인다. 제 2 배선(45)은 상기 제 2 절연막(35) 상에 배치되며, 상기 제 2 절연막(35)과 상기 제 1 절연막(30)을 관통하여 상기 제 2 기판 접속 단자(22b)와 상기 제 2 칩 접속 단자(3b)를 연결시킨다. 상기 제 1 절연막(30)과 상기 제 2 절연막(40)은 실시예 1의 절연막(30)과 동일하게 고분자막과 이에 분산된 금속 함유 입자를 포함한다. 상기 제 1 배선(40)과 상기 제 2 배선(45)은 무전해 도금으로 형성된다. 상기 제 1 배선(40)과 상기 제 1 절연막(30) 사이, 상기 제 2 배선(45)과 상기 제 2 절연막(35) 사이, 그리고 상기 제 2 배선(45)과 상기 제 1 절연막(30) 사이에는 상기 금속 함유 입자를 구성하는 금속으로 이루어진 시드막이 배치될 수 있다. 상기 제 1 배선(40)과 상기 제 2 배선(45)은 수직적으로 중첩될 수 있으나 그 사이에 개재된 상기 제 2 절연막(40)에 의해 서로 전기적으로 절연된다. 따라서, 배선 자유도를 증가시킬 수 있다. 그 외의 구성 및 제조 과정은 실시예 1과 동일 유사할 수 있다. Referring to FIG. 19, in the semiconductor package 104 according to the fifth embodiment, one semiconductor chip 10 is mounted on the package substrate 20. The package substrate 20 may have a first substrate connection terminal 22a and a second substrate connection terminal 22b arranged side by side. A first chip connecting terminal 3a and a second chip connecting terminal 3b are arranged side by side on the upper surface of the semiconductor chip 10. The upper surface and the side surface of the semiconductor chip 10 and the upper surface of the package substrate 20 are covered with a first insulating film 30. The first wiring 40 is disposed on the first insulating film 30 and connects the first chip connecting terminal 3a and the first substrate connecting terminal 22a through the first insulating film 30 . The first wiring 40 and the first insulating film 40 are covered with a second insulating film 35. The second wiring 45 is disposed on the second insulating film 35 and penetrates the second insulating film 35 and the first insulating film 30 to connect the second substrate connecting terminal 22b, Chip connection terminal 3b. The first insulating film 30 and the second insulating film 40 include a polymer film and metal-containing particles dispersed therein as in the insulating film 30 of the first embodiment. The first wiring (40) and the second wiring (45) are formed by electroless plating. The second wiring 45 and the first insulating film 30 are formed between the first wiring 40 and the first insulating film 30, between the second wiring 45 and the second insulating film 35, A seed film made of a metal constituting the metal-containing particles may be disposed. The first interconnection 40 and the second interconnection 45 may be vertically overlapped but are electrically insulated from each other by the second insulating film 40 interposed therebetween. Therefore, the degree of freedom of wiring can be increased. Other configurations and manufacturing processes may be similar to those of the first embodiment.

<실시예 6>&Lt; Example 6 >

도 20은 본 발명의 실시예 6에 따른 반도체 패키지의 단면도이다. 20 is a cross-sectional view of a semiconductor package according to a sixth embodiment of the present invention.

도 20을 참조하면, 본 실시예 6에 따른 반도체 패키지(105)에서는 패키지 기판(20) 상에 서로 다른 제 1 반도체 칩(55)과 제 2 반도체 칩(60)이 적층되어 실장된다. 상기 제 1 반도체 칩(55)은 상기 제 2 반도체 칩(60) 보다 넓으며 상기 제 2 반도체 칩(60) 하부에 배치된다. 상기 패키지 기판(20)은 측면으로 나란히 배치된 제 1 기판 접속 단자(22a)와 제 2 기판 접속 단자(22b)를 가질 수 있다. 상기 제 1 반도체 칩(55)은 제 1 칩 접속 단자(53)를 포함한다. 상기 제 2 반도체 칩(60)은 제 2 칩 접속 단자(63)를 포함한다. 제 1 절연막(30)은 상기 제 2 반도체 칩(60)의 상부면과 측면, 상기 제 1 반도체 칩(55)의 상부면과 측면, 그리고 상기 패키지 기판(20)의 상부면을 콘포말하게 덮는다. 제 1 배선(40)은 상기 제 1 절연막(30) 상에 배치되며 상기 제 1 절연막(30)을 관통하여 상기 제 1 기판 접속 단자(22a)와 상기 제 1 칩 접속 단자(53)를 연결시킨다. 상기 제 1 배선(40)과 상기 제 1 절연막(30)은 제 2 절연막(35)으로 덮인다. 제 2 배선(45)은 상기 제 2 절연막(35) 상에 배치되며, 상기 제 2 절연막(35)과 상기 제 1 절연막(30)을 관통하여 상기 제 2 기판 접속 단자(22b)와 상기 제 2 칩 접속 단자(63)를 연결시킨다. 상기 패키지 기판(20)은 측면으로 나란히 배치된 제 1 기판 접속 단자(22a)와 제 2 기판 접속 단자(22b)를 가질 수 있다. 따라서, 배선 자유도를 증가시킬 수 있다. 그 외의 구성 및 제조 과정은 실시예 5와 동일 유사할 수 있다. Referring to FIG. 20, in the semiconductor package 105 according to the sixth embodiment, the first semiconductor chip 55 and the second semiconductor chip 60, which are different from each other, are stacked and mounted on the package substrate 20. The first semiconductor chip 55 is wider than the second semiconductor chip 60 and disposed below the second semiconductor chip 60. The package substrate 20 may have a first substrate connection terminal 22a and a second substrate connection terminal 22b arranged side by side. The first semiconductor chip 55 includes a first chip connection terminal 53. The second semiconductor chip (60) includes a second chip connection terminal (63). The first insulating film 30 conformally covers an upper surface and a side surface of the second semiconductor chip 60, an upper surface and a side surface of the first semiconductor chip 55, and an upper surface of the package substrate 20 . The first wiring 40 is disposed on the first insulation film 30 and connects the first substrate connection terminal 22a and the first chip connection terminal 53 through the first insulation film 30 . The first wiring 40 and the first insulating film 30 are covered with a second insulating film 35. The second wiring 45 is disposed on the second insulating film 35 and penetrates the second insulating film 35 and the first insulating film 30 to connect the second substrate connecting terminal 22b, And the chip connection terminal 63 is connected. The package substrate 20 may have a first substrate connection terminal 22a and a second substrate connection terminal 22b arranged side by side. Therefore, the degree of freedom of wiring can be increased. Other configurations and manufacturing processes may be similar to those of the fifth embodiment.

<실시예 7>&Lt; Example 7 >

도 21은 본 발명의 실시예 7에 따른 반도체 패키지의 평면도이다. 도 22a 및 22b는 도 21을 각각 I-I'선 및 II-II'선으로 자른 단면도들이다. 도 23은 도 22a의 'C' 부분을 확대한 확대도이다.21 is a plan view of the semiconductor package according to the seventh embodiment of the present invention. Figs. 22A and 22B are cross-sectional views taken on lines I-I 'and II-II', respectively, of Fig. FIG. 23 is an enlarged view of the portion 'C' in FIG. 22A.

도 21, 22a, 22b 및 23을 참조하면, 본 실시예 7에 따른 반도체 패키지(106)에 따르면, 도 2의 반도체 패키지(100)에서 제 2 절연막(70)이 추가로 배치된 구조를 가진다. 이때 도 2의 반도체 패키지(100)의 절연막(30)은 제 1 절연막(30)으로 명명될 수 있다. Referring to FIGS. 21, 22A, 22B and 23, the semiconductor package 106 according to the seventh embodiment has a structure in which the second insulating film 70 is further disposed in the semiconductor package 100 of FIG. The insulating layer 30 of the semiconductor package 100 of FIG. 2 may be referred to as a first insulating layer 30.

구체적으로, 본 실시예 7에 따른 반도체 패키지(106)에서는 기판(20) 상에 반도체 칩들(10a, 10b, 10c, 10d)의 단부들이 계단형태를 이루며 적층될 수 있다. 상기 반도체 칩들(10a, 10b, 10c, 10d)의 단부에는 칩 접속 단자들(3a)과 레이저 저지 패턴(11)이 배치될 수 있다. 상기 반도체 칩들(10a, 10b, 10c, 10d)의 단부들은 제 1 절연막(30)으로 덮인다. 상기 기판(20)의 상부면, 상기 반도체 칩들(10a, 10b, 10c, 10d)의 상부면, 측면 및 하부면들 그리고 상기 제 1 절연막(30)은 제 2 절연막(70)으로 덮인다. 배선(40a)은 상기 제 2 절연막(70)과 상기 제 1 절연막(30)을 관통하여 상기 레이저 저지 패턴(11)과 접한다. 상기 제 1 절연막(30)은 고분자막(31)과 금속 함유 입자들(32)을 포함한다. 상기 제 2 절연막(70)은 금속 함유 입자들(32)을 포함하지 않는다. 상기 제 2 절연막(70)은 절연성 물질로, 예를 들면 파릴렌(parylene), 테프론(teflon), 에폭시 몰드 화합물(Epoxy mold compound) 중에 적어도 하나를 포함할 수 있다. 상기 제 1 절연막(30)은 리세스된 영역(R)과 홀(H1)을 포함할 수 있다. 상기 제 2 절연막(70)의 측벽은 상기 리세스된 영역(R)의 측벽과 정렬된다. 상기 제 2 절연막(70)의 측벽의 표면 거칠기는 상기 제 2 절연막(70)의 표면 거칠기 보다 클 수 있다. 상기 배선(40a)의 상부면은 상기 제 2 절연막(70)의 상부면과 같거나 낮거나 또는 높은 높이를 가질 수 있다. 그러나, 바람직하게는 상기 배선(40a)의 상부면은 상기 제 2 절연막(70)의 상부면과 같거나 보다 낮을 수 있다. 도 22b를 보면, 이웃하는 배선들(40a) 사이의 공간은 제 1 절연막(30)과 제 2 절연막(70)으로 채워질 수 있다.Specifically, in the semiconductor package 106 according to the seventh embodiment, the ends of the semiconductor chips 10a, 10b, 10c, and 10d may be stacked on the substrate 20 in the form of a step. Chip connection terminals 3a and a laser blocking pattern 11 may be disposed at the ends of the semiconductor chips 10a, 10b, 10c, and 10d. The ends of the semiconductor chips 10a, 10b, 10c, and 10d are covered with the first insulating film 30. The upper surface, the side surfaces and the lower surfaces of the semiconductor chips 10a, 10b, 10c and 10d and the first insulating film 30 are covered with the second insulating layer 70. [ The wiring 40a penetrates the second insulating film 70 and the first insulating film 30 and contacts the laser blocking pattern 11. [ The first insulating film 30 includes a polymer film 31 and metal-containing particles 32. The second insulating layer 70 does not include the metal-containing particles 32. The second insulating layer 70 may be an insulating material and may include at least one of parylene, teflon, and epoxy mold compound, for example. The first insulating layer 30 may include a recessed region R and a hole H1. The sidewalls of the second insulating film 70 are aligned with the sidewalls of the recessed region R. [ The surface roughness of the sidewalls of the second insulating layer 70 may be greater than the surface roughness of the second insulating layer 70. The upper surface of the wiring 40a may have a height equal to or lower than the upper surface of the second insulating layer 70 or a height higher than the upper surface of the second insulating layer 70. [ However, the upper surface of the wiring 40a may be the same as or lower than the upper surface of the second insulating layer 70. [ Referring to FIG. 22B, a space between adjacent wirings 40a may be filled with the first insulating film 30 and the second insulating film 70.

그외의 구성은 실시예 1과 동일/유사할 수 있다.Other configurations may be the same as or similar to those of the first embodiment.

도 24 내지 26은 도 22a의 단면을 가지는 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 27은 도 26의 'C' 부분을 확대한 확대도이다.FIGS. 24 to 26 are cross-sectional views sequentially showing a process of manufacturing a semiconductor package having a cross section of FIG. 22A. FIG. 27 is an enlarged view of an enlarged portion 'C' in FIG. 26; FIG.

도 24를 참조하면, 도 10의 상태에서, 상기 기판(20)의 전면 상에 제 2 절연막(70)을 형성한다. 상기 제 2 절연막(70)은 콘포말하게 형성될 수 있다. 상기 제 2 절연막(70)은 금속 함유 입자들(32)을 포함하지 않는다. 상기 제 2 절연막(70)은 절연성 물질로, 예를 들면 파릴렌(parylene), 테프론(teflon), 에폭시 몰드 화합물(Epoxy mold compound) 중에 적어도 하나로 형성될 수 있다. 상기 제 2 절연막(70)은 CVD, 스핀 코팅(spin coating), 스프레이 코팅(spary coating) 및 디핑(dipping) 등 다양한 방법으로 형성될 수 있다. Referring to FIG. 24, in the state of FIG. 10, a second insulating film 70 is formed on the front surface of the substrate 20. The second insulating layer 70 may be formed as a conformal layer. The second insulating layer 70 does not include the metal-containing particles 32. The second insulating layer 70 may be formed of at least one of parylene, teflon, and epoxy mold compound as an insulating material. The second insulating layer 70 may be formed by various methods such as CVD, spin coating, spary coating, and dipping.

도 25, 26 및 27을 참조하면, 레이저를 조사하여 상기 제 2 절연막(70)의 일부(70w)와 상기 제 1 절연막(30)의 일부(30w)를 제거하여 상기 칩 접속 단자들(3a, 3b) 및 상기 기판 접속 단자들(22a, 22b)을 노출시키는 홀들(H1, H2)을 형성하고 상기 절연막(30)의 표면을 활성화시킨다. 상기 레이저는 바람직하게는 적외선(infrared) 레이저(파장 약 1064nm)일 수 있다. 상기 레이저는 약 5W(와트) 이하의 강도로 조사될 수 있으며, 상기 제 2 절연막(70)과 고분자막(31)을 태울 수 있을 정도의 온도가 되도록 조사될 수 있다. 상기 고분자막(31)이 에폭시 몰드 화합물일 경우, 상기 고분자막(31)이 약 300~500℃ 온도가 되도록 상기 레이저가 조사될 수 있다. 상기 레이저에 의해 상기 고분자막(31)이 태워 없어져 상기 제 1 절연막(30)의 상부에는 리세스된 영역(R)과 홀들(H1, H2)이 형성된다. 이때 상기 제 2 절연막(70)의 측벽, 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(32b)에, 그리고 상기 홀들(H1, H2)의 측벽(30rh)은 거칠기를 가지도록 형성된다. 그리고 상기 리세스된 영역(R)의 측벽(30rs)과 바닥(32rb)에, 그리고 상기 홀들(H1, H2)의 측벽(30rh)과 바닥에는 상기 레이저에 의해 태워지지 않는 금속 함유 입자들(32)이 남게 된다. 상기 레이저에 의해 상기 금속 함유 입자들(32)에서 금속과 이에 결합된 비금속원자(산소, 질소, 탄소 또는 황 원자) 간의 결합 고리가 끊어질 수도 있다. 이때 상기 비금속원자를 포함하는 화합물은 증발될 수 있고 금속이 노출된 상태로 남을 수 있다. 또는 상기 금속 함유 입자들(32)이 절연성 물질로 코팅된 금속입자일 경우, 절연성 물질로 코팅된 상기 금속 함유 입자들(32)이 남을 수 있다. 이와 같이, 레이저로 고분자막(31)을 일부 태워 제거하고 금속 함유 입자들(32)을 노출시키는 과정을 상기 절연막(30)을 활성화시킨다고 명명할 수 있다. 상기 남겨진 금속 함유 입자들(32)은 후속의 배선(40a,40b)을 무전해 도금으로 형성하기 위한 시드막이 될 수 있다. 상기 제 2 절연막(70)은 상기 금속 함유 입자(70)를 포함하지 않으므로, 상기 제 2 절연막(70)의 어떤 표면 상에서도 상기 금속 함유 입자들(32)이 존재하지 않는다. 25, 26, and 27, a portion 70w of the second insulating layer 70 and a portion 30w of the first insulating layer 30 are removed by laser irradiation to form the chip connection terminals 3a, Holes H1 and H2 exposing the substrate connection terminals 22a and 22b and the surface of the insulating film 30 are activated. The laser may preferably be an infrared laser (wavelength about 1064 nm). The laser may be irradiated at an intensity of about 5 W (Watts) or less and at a temperature sufficient to burn the second insulating layer 70 and the polymer layer 31. When the polymer film 31 is an epoxy mold compound, the laser may be irradiated so that the polymer film 31 has a temperature of about 300 to 500 ° C. The polymer film 31 is burned by the laser and the recessed region R and the holes H1 and H2 are formed on the first insulating film 30. [ At this time, the sidewall 30rs and the bottom 32b of the recessed region R and the sidewall 30rh of the holes H1 and H2 are formed to have a roughness at the sidewall of the second insulating layer 70, do. On the sidewalls 30rs and the bottom 32rb of the recessed region R and on the sidewalls 30rh and the bottoms of the holes H1 and H2, metal-containing particles 32 ). The laser may break the bond between the metal and the non-metal atoms (oxygen, nitrogen, carbon or sulfur atoms) bonded to the metal in the metal-containing particles 32. At this time, the compound containing the nonmetallic atom may be evaporated and the metal may remain exposed. Or when the metal-containing particles 32 are metal particles coated with an insulating material, the metal-containing particles 32 coated with an insulating material may remain. As described above, it can be said that the process of exposing the metal-containing particles 32 by partially burning and removing the polymer film 31 with a laser activates the insulating film 30. The remaining metal-containing particles 32 may be a seed film for forming the subsequent wirings 40a and 40b by electroless plating. Since the second insulating layer 70 does not include the metal-containing particles 70, the metal-containing particles 32 do not exist on any surface of the second insulating layer 70.

다시 도 21, 22a, 및 22b를 참조하면, 실시예 1과 동일/유사한 방법으로 무전해 도금을 실시하여 배선들(40a, 40b)을 형성한다. 이때, 상기 제 2 절연막(70)이 상기 배선들(40a, 40b)이 형성될 부분을 제외하고는 모든 상기 기판(20)의 상부면, 상기 반도체 칩들(10a, 10b, 10c, 10d)의 상부면, 측면 및 하부면들 그리고 상기 제 1 절연막(30)을 덮는다. 이로써 무전해 도금시, 화학적 어택(attack)으로부터 상기 반도체 칩들(10a, 10b, 10c, 10d)과 상기 기판(20)을 모두 보호할 수 있다. 또한, 무전해 도금시 상기 제 2 절연막(70) 없이 상기 제 1 절연막(30)이 노출될 경우, 상기 제 1 절연막(30)의 다른 영역(상기 배선들(40a, 40b)이 형성되지 않는 영역)의 표면 상에 상기 금속 함유 입자(32)가 노출될 수 있다. 이렇게 상기 금속 함유 입자(32)가 노출될 경우, 미미하게나마 금속이 석출될 가능성이 있고, 금속이 석출된 영역에 원치않는 도금층이 형성될 우려가 있다. 그러나, 상기 제 2 절연막(70)이 상기 제 1 절연막(30)을 덮으므로 상기 금속 함유 입자(32)가 표면에 노출될 우려가 없어져, 브릿지(bridge) 또는 쇼트(short) 불량을 방지할 수 있다.Referring again to Figs. 21, 22A and 22B, electroless plating is carried out in the same or similar way as in Embodiment 1 to form wirings 40a and 40b. At this time, the second insulating layer 70 is formed on the upper surface of all the substrates 20, the upper surfaces of the semiconductor chips 10a, 10b, 10c, and 10d except the portions where the wirings 40a and 40b are to be formed, The side surfaces and the lower surfaces, and the first insulating film 30. This makes it possible to protect both the semiconductor chips 10a, 10b, 10c, and 10d and the substrate 20 from chemical attack during electroless plating. When the first insulating layer 30 is exposed without the second insulating layer 70 in the electroless plating process, another region of the first insulating layer 30 (regions where the wirings 40a and 40b are not formed) , The metal-containing particles 32 may be exposed. When the metal-containing particles 32 are exposed in this way, there is a possibility that the metal may be precipitated to a small extent and an undesired plating layer may be formed in the region where the metal is precipitated. However, since the second insulating layer 70 covers the first insulating layer 30, there is no possibility that the metal-containing particles 32 are exposed on the surface, and bridge or short defects can be prevented have.

그외의 제조 방법은 실시예 1과 동일/유사할 수 있다. The other manufacturing method may be the same as or similar to that of Embodiment 1.

상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다. The above-described semiconductor package technology can be applied to various kinds of semiconductor devices and a package module having the same.

도 28은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 28을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.28 is a view showing an example of a package module including a semiconductor package to which the technique of the present invention is applied. 28, the package module 1200 may be provided in the form of a semiconductor integrated circuit chip 1220 and a semiconductor integrated circuit chip 1230 packaged in a QFP (Quad Flat Package). The package module 1200 can be formed by mounting the semiconductor elements 1220 and 1230 to the substrate 1210 to which the semiconductor package technology according to the present invention is applied. The package module 1200 may be connected to an external electronic device through an external connection terminal 1240 provided at one side of the substrate 1210.

상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 29를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.The semiconductor package technology described above can be applied to an electronic system. 29 is a block diagram showing an example of an electronic device including a semiconductor package to which the technique of the present invention is applied. 29, the electronic system 1300 may include a controller 1310, an input / output device 1320, and a storage device 1330. The controller 1310, the input / output device 1320, and the storage device 1330 may be coupled through a bus 1350. [ The bus 1350 may be a path through which data flows. For example, the controller 1310 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing the same functions. The controller 1310 and the memory device 1330 may include a semiconductor package according to the present invention. The input / output device 1320 may include at least one selected from a keypad, a keyboard, and a display device. The storage device 330 is a device for storing data. The storage device 1330 may store data and / or instructions that may be executed by the controller 1310. The storage device 1330 may include a volatile storage element and / or a non-volatile storage element. Alternatively, the storage device 1330 may be formed of a flash memory. For example, a flash memory to which the technique of the present invention is applied can be mounted on an information processing system such as a mobile device or a desktop computer. Such a flash memory may consist of a semiconductor disk device (SSD). In this case, the electronic system 1300 can stably store a large amount of data in the flash memory system. The electronic system 1300 may further include an interface 1340 for transferring data to or receiving data from the communication network. The interface 1340 may be in wired or wireless form. For example, the interface 1340 may include an antenna or a wired or wireless transceiver. Although it is not shown, the electronic system 1300 may be provided with an application chipset, a camera image processor (CIS), and an input / output device. It is obvious to one.

상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. The electronic system 1300 may be implemented as a mobile system, a personal computer, an industrial computer, or a logic system that performs various functions. For example, the mobile system may be a personal digital assistant (PDA), a portable computer, a web tablet, a mobile phone, a wireless phone, a laptop computer, a memory card A digital music system, and an information transmission / reception system. When the electronic system 1300 is a device capable of performing wireless communication, the electronic system 1300 may be a communication interface protocol such as a third generation communication system such as CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 Can be used.

상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 30은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 30을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.The semiconductor device to which the above-described technique of the present invention is applied can be provided in the form of a memory card. 30 is a block diagram showing an example of a memory system including a semiconductor package to which the technique of the present invention is applied. Referring to FIG. 30, memory card 1400 may include non-volatile memory element 1410 and memory controller 1420. The non-volatile memory device 1410 and the memory controller 1420 can store data or read stored data. The non-volatile memory device 1410 may include at least one of the non-volatile memory devices to which the semiconductor package technology according to the present invention is applied. The memory controller 1420 can control the flash memory 1410 to read stored data or store data in response to a host read / write request.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description is illustrative of the present invention. It is also to be understood that the foregoing is illustrative and explanatory of preferred embodiments of the invention only, and that the invention may be used in various other combinations, modifications and environments. That is, it is possible to make changes or modifications within the scope of the concept of the invention disclosed in this specification, the disclosure and the equivalents of the disclosure and / or the scope of the art or knowledge of the present invention. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the present invention to other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. It is also to be understood that the appended claims are intended to cover such other embodiments.

1: 칩 바디
3a, 3b, 53a, 53b, 53d, 63a, 63b, 63d: 칩 접속단자
5: 보호막
7: 개구부
9: 접착막
10, 10a, 10b, 10c, 10d, 55, 60: 반도체 칩
11: 레이저 저지 패턴
20: 패키지 기판
22a, 22b, 22d: 기판 접속 단자
30, 30w: 절연막, 제 1 절연막
31: 고분자막
32: 금속 함유 입자
40, 40a, 40b, 41a, 41b, 41c, 45: 배선
50: 몰드막
70: 제 2 절연막1: Chip body
3a, 3b, 53a, 53b, 53d, 63a, 63b, 63d:
5: Shield
7: opening
9: Adhesive film
10, 10a, 10b, 10c, 10d, 55, 60: semiconductor chips
11: Laser stop pattern
20: Package substrate
22a, 22b, 22d: substrate connection terminal
30, and 30w: an insulating film, a first insulating film
31: Polymer membrane
32: Metal-containing particles
40, 40a, 40b, 41a, 41b, 41c, 45: wiring
50: Mold film
70: second insulating film

Claims (25)

기판 접속 단자를 포함하는 기판;
상기 기판 상에 적층되며, 제1 칩 접속 단자를 포함하는 제1 반도체 칩;
상기 제1 반도체칩 상에 제공되고, 제2 칩 접속 단자를 포함하는 제2 반도체칩;
상기 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체칩의 적어도 일부를 덮는 제 1 절연막; 및
상기 제 1 절연막을 관통하여 상기 기판 접속 단자와 상기 제1 칩 접속 단자, 및 상기 제2 칩 접속 단자를 연결시키는 배선을 포함하고,
상기 제1 절연막은:
제1 두께를 갖는 비 리세스된 영역(non-recessed region);
상기 제1 두께보다 얇은 제2 두께를 갖는 리세스된 영역; 및
상기 기판 접속 단자, 상기 제1 칩 접속 단자, 및 제2 칩 접속 단자를 노출시키는 홀들을 갖고,
상기 배선은 상기 제1 절연막의 상기 리세스된 영역의 바닥면 및 상기 비 리세스된 영역의 상부면 상에 제공되고,
상기 제2 반도체칩의 너비는 상기 제1 반도체칩의 너비와 동일한 반도체 패키지. A substrate including a substrate connection terminal;
A first semiconductor chip stacked on the substrate, the first semiconductor chip including a first chip connection terminal;
A second semiconductor chip provided on the first semiconductor chip, the second semiconductor chip including a second chip connection terminal;
A first insulating film covering at least a part of the substrate, the first semiconductor chip, and the second semiconductor chip; And
And a wiring connecting the substrate connection terminal and the first chip connection terminal and the second chip connection terminal through the first insulation film,
Wherein the first insulating film comprises:
A non-recessed region having a first thickness;
A recessed region having a second thickness that is less than the first thickness; And
The first chip connection terminal, and the second chip connection terminal,
The wiring is provided on the bottom surface of the recessed region of the first insulating film and on the top surface of the non-recessed region,
Wherein a width of the second semiconductor chip is equal to a width of the first semiconductor chip. 제 1 항에 있어서,
상기 제 1 절연막은 고분자막과 상기 고분자막 내에 분산된 금속 함유 입자들을 포함하는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
Wherein the first insulating layer comprises a polymer membrane and metal-containing particles dispersed in the polymer membrane. 제 1 항에 있어서,
상기 배선은 무전해 도금막을 포함하는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
Wherein the wiring includes an electroless plating film. 제 1 항에 있어서,
상기 배선은 상기 리세스된 영역과 상기 홀들 안에 배치되는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
And the wiring is disposed in the recessed region and the holes. 제 4 항에 있어서,
상기 리세스된 영역의 측면과 바닥 그리고 상기 홀들의 측면들의 표면 거칠기는 상기 제 1 절연막의 상부면의 표면 거칠기보다 큰 것을 특징으로 하는 반도체 패키지. 5. The method of claim 4,
And the surface roughness of the side surfaces and the bottom surface of the recessed region and the side surfaces of the holes is larger than the surface roughness of the upper surface of the first insulating film. 제 1 항에 있어서,
상기 제1 반도체 칩은,
상기 제1 칩 접속 단자를 일부 노출시키는 개구부를 포함하는 보호막; 및
상기 개구부 안에 배치되며 상기 제1 칩 접속 단자와 접하는 레이저 저지 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
Wherein the first semiconductor chip comprises:
A protective film including an opening for partially exposing the first chip connection terminal; And
And a laser stopping pattern disposed in the opening and in contact with the first chip connection terminal. 제 1 항에 있어서,
상기 기판 상에서 상기 제1 및 제2 반도체 칩들의 단부들은 계단 형태를 이루며,
상기 제 1 절연막은 연장되어 상기 제1 및 제2 반도체 칩들의 상부면들, 측면들 및 하부면들과 상기 기판의 상부면을 콘포말하게 덮는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
Wherein the ends of the first and second semiconductor chips on the substrate are in the form of a step,
Wherein the first insulating film extends and conformally covers upper surfaces, sides and lower surfaces of the first and second semiconductor chips and the upper surface of the substrate. 제 1 항에 있어서,
상기 제1 반도체 칩은, 상기 제 1 절연막 하부에서 상기 배선과 수직적으로 중첩되도록 위치하고, 상기 배선과 절연된 더미 칩 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
Wherein the first semiconductor chip further comprises a dummy chip connection terminal located below the first insulation film so as to vertically overlap the wiring and insulated from the wiring. 제 1 항에 있어서,
상기 기판 접속 단자는 제 1 기판 접속 단자와 제 2 기판 접속 단자를 포함하며,
상기 배선은 상기 제 1 기판 접속 단자와 상기 제 1 칩 접속 단자를 연결시키는 제 1 배선과, 상기 제 2 기판 접속 단자와 상기 제 2 칩 접속 단자를 연결시키는 제 2 배선을 포함하며,
상기 제 1 절연막은 상기 제 1 배선 하부에 배치되는 하부 절연막과, 상기 제 1 배선과 상기 제 2 배선 사이에 배치되는 중간 절연막을 포함하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Wherein the substrate connection terminal includes a first substrate connection terminal and a second substrate connection terminal,
The wiring includes a first wiring for connecting the first substrate connection terminal and the first chip connection terminal and a second wiring for connecting the second substrate connection terminal and the second chip connection terminal,
Wherein the first insulating film includes a lower insulating film disposed under the first wiring and an intermediate insulating film disposed between the first wiring and the second wiring. 제 1 항에 있어서,
상기 제1 및 상기 제2 반도체칩들 중에서 적어도 하나, 상기 배선에 인접한 상기 제 1 절연막, 및 상기 기판을 덮는 제 2 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지. The method according to claim 1,
Further comprising at least one of the first and second semiconductor chips, the first insulating film adjacent to the wiring, and a second insulating film covering the substrate. 제 10 항에 있어서,
상기 기판 상에서 상기 제1 및 제2 반도체 칩들의 단부들은 계단 형태를 이루며, 상기 제1 및 제2 칩 접속 단자들은 상기 제1 및 제2 반도체 칩들의 단부들에 각각 배치되어 노출되며,
상기 제 1 절연막은 상기 제1 및 제2 반도체 칩들의 상기 단부들을 덮으며 상기 제1 및 상기 제2 칩 접속 단자들을 노출시키고,
상기 배선은 상기 제 1 절연막 상에 배치되며 상기 제1 및 제2 칩 접속 단자들을 연결하며,
상기 제 2 절연막은 상기 배선으로 덮이지 않은 상기 제 1 절연막과 상기 제1 및 제2 반도체 칩들의 상부면들, 측면들 및 하부면들과 상기 기판의 상부면을 콘포말하게 덮는 것을 특징으로 하는 반도체 패키지. 11. The method of claim 10,
The ends of the first and second semiconductor chips on the substrate are in the form of a step, and the first and second chip connection terminals are disposed and exposed at the ends of the first and second semiconductor chips, respectively,
Wherein the first insulating film covers the ends of the first and second semiconductor chips and exposes the first and second chip connection terminals,
Wherein the wiring is disposed on the first insulating film and connects the first and second chip connection terminals,
And the second insulating film conformally covers upper surfaces, side surfaces and lower surfaces of the first insulating film and the first and second semiconductor chips and the upper surface of the substrate not covered with the wiring. Semiconductor package. 제 11 항에 있어서,
상기 제 2 절연막은 상기 리세스된 영역의 측벽과 정렬되는 측벽을 포함하는 것을 특징으로 하는 반도체 패키지.12. The method of claim 11,
And the second insulating film includes sidewalls aligned with the sidewalls of the recessed region. 제 12 항에 있어서,
상기 제 2 절연막의 측면의 표면 거칠기는 상기 제 2 절연막의 상부면의 표면 거칠기 보다 큰 것을 특징으로 하는 반도체 패키지. 13. The method of claim 12,
Wherein a surface roughness of a side surface of the second insulating film is larger than a surface roughness of an upper surface of the second insulating film. 삭제delete 제 10 항에 있어서,
상기 제 2 절연막은 파릴렌(parylene), 테프론(teflon), 에폭시 몰드 화합물(Epoxy mold compound) 중에 적어도 하나인 것을 특징으로 하는 반도체 패키지.11. The method of claim 10,
Wherein the second insulating layer is at least one of parylene, teflon, and epoxy mold compound. 기판 접속 단자를 포함하는 기판을 준비하는 것;
상기 기판 상에 배치되고, 칩 접속 단자를 포함하는 적어도 하나의 반도체 칩을 적층하는 것;
상기 기판 접속 단자와 상기 칩 접속 단자를 덮도록, 제 1 절연막을 형성하는 것;
상기 제1 절연막 내에 리세스 영역 및 홀들을 형성하는 것; 및
상기 제1 절연막의 상기 홀들 내에 및 상기 리세스 영역 상에 제공되며, 상기 제1 절연막의 비 리세스 영역 상으로 연장되어, 상기 칩 접속 단자와 상기 기판 접속 단자를 전기적으로 연결시키는 배선을 형성하는 단계를 포함하고,
상기 홀들은 상기 제1 절연막을 관통하고,
상기 리세스 영역에서 상기 제1 절연막은 제1 두께를 갖고,
상기 비 리세스 영역에서 상기 제1 절연막은 상기 제1 두께보다 얇은 제2 두께를 갖고,
상기 적어도 하나의 반도체 칩은 적층된 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
상기 제2 반도체 칩의 너비는 상기 제1 반도체 칩의 너비와 동일한 반도체 패키지의 제조 방법. Preparing a substrate including a substrate connection terminal;
Stacking at least one semiconductor chip disposed on the substrate and including chip connection terminals;
Forming a first insulating film so as to cover the substrate connection terminal and the chip connection terminal;
Forming a recess region and holes in the first insulating film; And
A wiring provided in the holes of the first insulating film and on the recessed region and extending over a non-recessed region of the first insulating film to electrically connect the chip connection terminal and the substrate connection terminal &Lt; / RTI &gt;
The holes penetrating the first insulating film,
Wherein the first insulating film in the recess region has a first thickness,
The first insulating film in the non-recessed region has a second thickness that is thinner than the first thickness,
Wherein the at least one semiconductor chip includes a stacked first semiconductor chip and a second semiconductor chip,
Wherein the width of the second semiconductor chip is equal to the width of the first semiconductor chip. 제 16 항에 있어서,
상기 제 1 절연막은 고분자막과 상기 고분자막 내에 분산된 금속 함유 입자들을 포함하며,
상기 배선을 형성하기 전에, 레이저를 조사하여 상기 고분자막을 일부 제거하여 상기 제 1 절연막의 표면에 상기 리세스된 영역과 상기 칩 접속 단자와 상기 기판 접속 단자를 노출시키는 상기 홀들을 형성하는 동시에, 상기 금속 함유 입자들을 상기 리세스된 영역과 상기 홀들 안에 남기는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. 17. The method of claim 16,
Wherein the first insulating layer includes a polymer membrane and metal-containing particles dispersed in the polymer membrane,
The polymer film is partially removed by irradiating a laser to form the holes for exposing the recessed region and the chip connection terminal and the substrate connection terminal on the surface of the first insulating film, Leaving the metal-containing particles in the recessed region and the holes. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt; 제 17 항에 있어서,
상기 레이저는 상기 금속 함유 입자에서 비금속 원자와 금속 간의 결합 고리를 끊어 상기 금속으로 구성된 시드막을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법. 18. The method of claim 17,
Wherein said laser forms a seed film composed of said metal by breaking bond rings between said nonmetal atoms and said metal in said metal-containing particles. 제 18 항에 있어서,
상기 배선을 형성하기 전에,
상기 금속 함유 입자의 절연성 물질을 제거하는 전처리 공정을 진행하여 상기 금속 함유 입자를 구성하는 상기 금속으로 구성된 상기 시드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. 19. The method of claim 18,
Before forming the wiring,
Further comprising performing a pretreatment step of removing an insulating material of the metal-containing particles to form the seed film composed of the metal constituting the metal-containing particles. 제 19 항에 있어서,
상기 제 1 절연막을 형성하는 단계는, 화학적 기상 증착 공정을 진행하여 상기 반도체 칩의 상부면, 측면 및 하부면과 상기 기판의 상부면을 콘포말하게 덮는 상기 제 1 절연막을 형성하는 것을 포함하며,
상기 고분자막은 파릴렌(parylene)을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. 20. The method of claim 19,
The forming of the first insulating layer includes forming the first insulating layer that conformally covers the upper surface, the side surface and the lower surface of the semiconductor chip and the upper surface of the substrate by performing a chemical vapor deposition process,
Wherein the polymer film comprises parylene. &Lt; RTI ID = 0.0 &gt; 15. &lt; / RTI &gt; 삭제delete 삭제delete 제 16 항에 있어서,
상기 방법은 상기 기판, 상기 적어도 하나의 반도체 칩 및 상기 제 1 절연막을 덮는 제 2 절연막을 형성하는 것을 더 포함하며,
상기 배선은 상기 제 2 절연막과 상기 제 1 절연막을 관통하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. 17. The method of claim 16,
The method may further comprise forming a second insulating film covering the substrate, the at least one semiconductor chip, and the first insulating film,
Wherein the wiring is formed through the second insulating film and the first insulating film. 삭제delete 삭제delete
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