CN102891136B - 半导体封装及其形成方法 - Google Patents

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Abstract

本申请涉及半导体封装及其形成方法和包括该半导体封装的系统。一种半导体封装可以包括：基板，包括基板连接端子；至少一个半导体芯片，堆叠在基板上并具有芯片连接端子；第一绝缘层，至少覆盖基板的一部分和至少一个半导体芯片的一部分；和/或互连，穿透第一绝缘层以将基板连接端子连接到芯片连接端子。一种半导体封装可以包括：堆叠的半导体芯片，半导体芯片的边缘部分构成台阶结构，每个半导体芯片包括芯片连接端子；至少一个绝缘层，覆盖半导体芯片的至少边缘部分；和/或互连，穿透至少一个绝缘层以连接到每个半导体芯片的芯片连接端子。

Description

半导体封装及其形成方法
技术领域
示例实施方式涉及半导体封装及其形成方法。
背景技术
随着电子产业的发展，日益需要电子元件的高功能、高速和小尺寸。为了适应该趋势，需要在单个半导体封装中安装各种类型的半导体芯片，而不是同一类型的半导体芯片。然而，由于半导体芯片的类型彼此不同，半导体芯片的尺寸和/或功能可以彼此不同。因此，会引起诸如半导体封装的水平尺寸增加或引线偏移（wire sweeping）之类的问题。此外，用作导线的金昂贵且引线工艺需要长的工艺时间。因此，半导体封装的生产率会降低。
发明内容
示例实施方式可以提供能够提高互连的自由度的半导体封装。
示例实施方式还可以提供能够提高生产率的形成半导体封装的方法。
在一些示例实施方式中，半导体封装可以包括：基板，包括基板连接端子；至少一个半导体芯片，堆叠在基板上并具有芯片连接端子；第一绝缘层，至少覆盖基板的一部分和至少一个半导体芯片的一部分；和/或互连，穿透第一绝缘层以将基板连接端子连接到芯片连接端子。
在一些示例实施方式中，第一绝缘层可以包括聚合物层和分散在聚合物层中的含金属的粒子。
在一些示例实施方式中，互连可以包括无电镀覆层。
在一些示例实施方式中，第一绝缘层可以包括暴露基板连接端子和芯片连接端子的孔并包括凹入区。互连可以位于凹入区和孔中。
在一些示例实施方式中，凹入区的侧壁和底部的表面粗糙度可以大于第一绝缘层的顶表面的表面粗糙度。孔的内侧壁的表面粗糙度可以大于第一绝缘层的顶表面的表面粗糙度。
在一些示例实施方式中，至少一个半导体芯片还可以包括：保护层，包括部分地暴露芯片连接端子的开口；和/或激光阻挡图案，位于开口中。激光阻挡图案可以与芯片连接端子接触。
在一些示例实施方式中，激光阻挡图案可以包括金、镍和铅中至少之一。
在一些示例实施方式中，至少一个半导体芯片可以提供为多个，且多个半导体芯片可以堆叠在基板上。半导体芯片的边缘部分可以构成基板上的台阶结构。第一绝缘层可以延伸以共形地覆盖半导体芯片的顶表面、侧壁和底表面以及基板的顶表面。
在一些示例实施方式中，至少一个半导体芯片可以还包括在第一绝缘层下方的虚拟芯片连接端子。虚拟芯片连接端子可以垂直地交叠互连并与互连绝缘。
在一些示例实施方式中，可以向至少一个半导体芯片提供多个芯片连接端子。第一绝缘层可以延伸以同时接触彼此相邻的芯片连接端子。
在一些示例实施方式中，基板连接端子可包括第一基板连接端子和第二基板连接端子。芯片连接端子可以包括第一芯片连接端子和第二芯片连接端子。互连可以包括第一互连和第二互连，第一互连将第一基板连接端子连接到第一芯片连接端子，第二互连将第二基板连接端子连接到第二芯片连接端子。第一绝缘层可以包括位于第一互连下方的第一绝缘层和位于第一互连与第二互连之间的第二绝缘层。
在一些示例实施方式中，半导体封装可以还包括第二绝缘层，该第二绝缘层覆盖与互连相邻的第一绝缘层、至少一个半导体芯片和基板。
在一些示例实施方式中，至少一个半导体芯片可以提供为多个，半导体芯片的端部构成台阶结构，芯片连接端子位于半导体芯片的端部上并被暴露。第一绝缘层可以覆盖半导体芯片的端部并暴露芯片连接端子。互连可以位于第一绝缘层上并将芯片连接端子彼此连接。第二绝缘层可以共形地覆盖以下部分：没有被互连覆盖的第一绝缘层；第二半导体芯片的顶表面、侧壁和底表面；基板的顶表面。
在一些示例实施方式中，第一绝缘层可以包括凹入区和暴露基板连接端子和芯片连接端子的孔。第二绝缘层可以包括与凹入区的侧壁对齐的侧壁。
在一些示例实施方式中，第二绝缘层的侧壁的表面粗糙度可以大于第二绝缘层的顶表面的表面粗糙度。
在一些示例实施方式中，第二绝缘层可以不包括含金属的粒子。
在一些示例实施方式中，第二绝缘层可以包括聚对二甲苯、特氟纶和环氧模塑化合物中的至少之一。
在一些示例实施方式中，半导体封装可以包括：堆叠的半导体芯片，半导体芯片的边缘部分构成台阶结构，每个半导体芯片包括芯片连接端子；至少一个绝缘层，至少覆盖半导体芯片的边缘部分；和/或互连，穿透至少一个绝缘层以连接到每个半导体芯片的芯片连接端子。
在一些示例实施方式中，形成半导体封装的方法可以包括：准备包括基板连接端子的基板；在基板上堆叠包括芯片连接端子的至少一个半导体芯片；形成第一绝缘层以覆盖基板连接端子和芯片连接端子；和/或形成穿透第一绝缘层的互连，互连将芯片连接端子电连接到基板连接端子。
在一些示例实施方式中，可以使用无电镀覆法形成互连。
在一些示例实施方式中，第一绝缘层可以包括聚合物层和分散在聚合物层中的含金属的粒子。在形成互连之前，该方法可以还包括辐照激光以部分地去除聚合物层，由此形成位于第一绝缘层的表面处的凹入区和暴露芯片连接端子和基板连接端子的孔，并由此同时在凹入区和孔内留下含金属的粒子。
在一些示例实施方式中，激光可以破坏含金属的粒子中的非金属原子与金属原子之间的键合环以形成包括金属的籽晶层。
在一些示例实施方式中，该方法可以还包括：在形成互连之前，执行去除含金属的粒子的绝缘材料的预处理工艺以形成包括含金属的粒子中的金属的籽晶层。
在一些示例实施方式中，形成第一绝缘层可以包括执行化学气相沉积工艺以在至少一个半导体芯片的顶表面、侧壁和底表面以及基板的顶表面上共形地形成第一绝缘层。聚合物层可以包括聚对二甲苯。
在一些示例实施方式中，激光可以是红外激光。
在一些示例实施方式中，可以还包括在芯片连接端子上形成激光阻挡图案。可以辐照激光以暴露芯片连接端子上的激光阻挡图案。
在一些示例实施方式中，该方法可以还包括：形成第二绝缘层以覆盖基板、至少一个半导体芯片和第一绝缘层。互连可以穿透所述第二绝缘层和第一绝缘层。
在一些示例实施方式中，第二绝缘层可以不包括含金属的粒子。
在一些示例实施方式中，第一绝缘层可以包括聚合物层和分散在聚合物层中的含金属的粒子。在形成互连之前，该方法可以还包括：辐照激光以部分地去除第二绝缘层和聚合物层，由此形成位于第一绝缘层的表面的凹入区和暴露芯片连接端子和基板连接端子的孔，且由此同时在凹入区中和孔中留下含金属的粒子。
在一些示例实施方式中，形成半导体封装的方法可以包括：在包括第一芯片连接端子的第一半导体芯片上堆叠包括第二芯片连接端子的第二半导体芯片；形成至少一个绝缘层以覆盖第一芯片连接端子和第二芯片连接端子；和/或形成互连，该互连穿透至少一个绝缘层以将第一芯片连接端子电连接到第二芯片连接端子。
在一些示例实施方式中，半导体封装可以包括：基板；在基板上的至少一个半导体芯片；在基板和至少一个半导体芯片上的第一绝缘层；和/或穿透第一绝缘层的互连。基板可以包括基板连接端子。至少一个半导体芯片可以包括芯片连接端子。第一绝缘层可以至少覆盖基板连接端子和芯片连接端子。互连可以电连接基板连接端子和芯片连接端子。
在一些示例实施方式中，半导体封装可以还包括：堆叠在基板上的两个或更多个半导体芯片。两个或更多个半导体芯片的每个可以包括芯片连接端子。第一绝缘层可以至少覆盖所述基板连接端子和所述芯片连接端子。互连可以电连接基板连接端子和芯片连接端子。
附图说明
通过下列结合附图对示例实施方式的详细描述，上述和/或其他方面和优点将变得明显且更易于理解，在附图中：
图1是示出根据一些示例实施方式的半导体封装的布局图；
图2是沿图1的线I-I’所取的截面图；
图3A和图3B分别是图2的部分“A”和部分“B”的放大截面图；
图4是示出根据一些示例实施方式制造的半导体封装的一部分的放大截面照片；
图5、6、7、8、9、10、11和12示出形成具有图2的截面图的半导体封装的方法；
图13A和图13B分别是图12的部分“A”和部分“B”的放大截面图；
图14是示出根据一些示例实施方式的半导体封装的布局图；
图15是沿图14的线I-I’所取的截面图；
图16是示出根据一些示例实施方式的半导体封装的截面图；
图17是示出根据一些示例实施方式的半导体封装的布局图；
图18是沿图17的线I-I’所取的截面图；
图19是示出根据一些示例实施方式的半导体封装的截面图；
图20是示出根据一些示例实施方式的半导体封装的截面图；
图21是示出根据一些示例实施方式的半导体封装的平面图；
图22A和图22B分别是沿图21的线I-I’和线II-II’所取的截面图；
图23是图22A的部分“C”的放大视图；
图24、25和26是示出形成具有图22A的截面的半导体封装的方法的截面图；
图27是图26的部分“C”的放大视图；
图28是示出包括根据一些示例实施方式的半导体封装的封装模块的示例的视图；
图29是示出包括根据一些示例实施方式的半导体封装的电子装置的示例的框图；
图30是示出包括根据一些示例实施方式的半导体封装的存储系统的示例的框图。
具体实施方式
现在将参照附图更充分地描述示例实施方式。然而，实施方式可以以许多不同的形式实施且不应理解为限于这里阐述的实施方式。而是提供这些示例实施方式使得本公开充分和完整，并向本领域技术人员充分传达本发明的范围。在附图中，为了清楚而夸大了层的厚度和区域。
将理解，当元件被称为在另一部件“上”、“连接到”、“电连接到”或“耦接到”另一部件时，它可以在另一部件上、连接到、电连接到或耦接到另一部件，或者可以存在中间的部件。相反，当部件被称为“直接”在另一部件“上”、“直接连接到”、“直接电连接到”或“直接耦接到”另一部件时，则没有中间部件存在。如这里所用的，术语“和/或”包括相关所列项目中的一个或更多的任何及所有组合。
将理解，虽然术语第一、第二、第三等可以在此处使用来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层和/或部分与其他元件、部件、区域、层和/或部分。例如，第一元件、第一部件、第一区域、第一层和/或第一部分可以被称为第二元件、第二部件、第二区域、第二层和/或第二部分，而不背离本发明的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个部件和/或特征和另一部件和/或特征、或其他（诸）部件或（诸）特征如图中所示的关系。将理解，空间相对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同方向。
这里所使用的术语只是为了描述特定的示例实施方式的目的且不旨在限制示例实施方式。如这里所用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。还将理解，本说明书中使用的术语“包括”和/或“包含”指定了存在所述的特征、整体、步骤、操作、元件和/或部件，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或增加。
除非另有限定，否则这里使用的所有术语（包括技术术语和科学术语）具有示例实施方式所属技术领域的普通技术人员通常理解的意思。还将理解，诸如那些在通用词典中定义的术语应该被解释为具有与相关技术语境中一致的意思，且不应理解为理想化或过度形式化的意思，除非这里明确地如此限定。
现在将参照附图中示出的示例实施方式，其中相同的附图标记始终指示相同的部件。
第一实施方式
图1是示出根据一些示例实施方式的半导体封装的布局图，图2是沿图1的线I-I’所取的截面图，图3A和图3B分别是图2的部分“A”和部分“B”的放大截面图。
参照图1和图2，在根据本实施方式的半导体封装100中，多个半导体芯片10a、10b、10c和10d堆叠在封装基板20上。多个半导体芯片10a、10b、10c和10d可以包括依次堆叠的第一半导体芯片10a、第二半导体芯片10b、第三半导体芯片10c和第四半导体芯片10d。在本实施方式中，半导体芯片10a、10b、10c和10d可以是彼此相同的类型。半导体芯片10a、10b、10c和10d中的每个包括芯片体1。芯片体1可以包括半导体基板、在其上的电路图案和覆盖上述两者的层间绝缘层。芯片体1包括彼此相对的第一表面1a和第二表面1b。多个第一芯片连接端子3a和第二芯片连接端子3b设置在第一表面1a上。第一芯片连接端子3a和第二芯片连接端子3b可以相应于设置在芯片体1中的层间绝缘层的最上表面处的导电焊垫。第一芯片连接端子3a可以包括接地引脚、电源引脚、数据引脚、地址引脚和命令引脚。第二芯片连接端子3b可以相应于芯片使能引脚。第一半导体芯片10a的第二芯片连接端子3b可以相应于第一芯片使能引脚3ba。第二半导体芯片10b的第二芯片连接端子3b可以相应于第二芯片使能引脚3bb。第三半导体芯片10c的第二芯片连接端子3b可以相应于第三芯片使能引脚3bc。第四半导体芯片10d的第二芯片连接端子3b可以相应于第四芯片使能引脚3bd。
保护层5设置在第一表面1a上。保护层5包括暴露每个芯片连接端子3a和3b的开口7。激光阻挡图案11设置在开口7中以接触每个芯片连接端子3a和3b。激光阻挡图案11可以由不吸收激光能量而是反射激光能量的导电材料形成。例如，激光阻挡图案11可以包括从包括镍（Ni）、铅（Pb）和金（Au）等的组中选择的至少一种。粘附层9设置在第二表面1b上。粘附层9执行将半导体芯片10a、10b、10c和10d以及封装基板20彼此粘附的功能。
第一基板连接端子22a和第二基板连接端子22b设置在封装基板20上。第一基板连接端子22a和第二基板连接端子22b可以包括与激光阻挡图案11相同的材料。第一基板连接端子22a可以连接到第一芯片连接端子3a。第二基板连接端子22b可以包括选择第一半导体芯片10a的第一芯片使能基板引脚22ba、选择第二半导体芯片10b的第二芯片使能基板引脚22bb、选择第三半导体芯片10c的第三芯片使能基板引脚22bc和选择第四半导体芯片10d的第四芯片使能基板引脚22bd。
参照图1、图2、图3A和图3B，半导体芯片10a、10b、10c和10d的边缘部分与封装基板20的边缘部分被绝缘层30覆盖。绝缘层30可以从封装基板20的边缘部分经过位于封装基板20的边缘部分与设置在最高水平处的第四半导体芯片10d的边缘部分之间的第一、第二和第三半导体芯片10a、10b和10c的边缘部分延伸到第四半导体芯片10的边缘部分。绝缘层30可以包括聚合物层31和分散在聚合物层31中的含金属的粒子32。聚合物层31可以包括多种材料中的至少一种。例如，聚合物层31可以包括环氧模塑化合物（epoxy mold compound）或聚对二甲苯。含金属的粒子32可以是金属氧化物、金属氮化物、金属碳化物、金属硫化物，或绝缘材料涂覆的金属粒子。包括在含金属的粒子32中的金属可以是铝、镁、铁、锰、铜、铬、钴和/或镍。
绝缘层30包括分别暴露部分的芯片连接端子3a和3b的第一孔H1和分别暴露部分的基板连接端子22a和22b的第二孔H2。此外，绝缘层30包括顶表面30us和台阶凹入区R。凹入区R可以形成为具有将第一孔H1和第二孔H2彼此连接的线形。凹入区R的侧壁30rs和底部30rb以及孔H1和H2的内侧壁30rh的表面具有表面粗糙度（图2中的虚线显示具有表面粗糙度的表面）。换句话说，凹入区R的侧壁30rs和底部30rb以及孔H1和H2的内侧壁30rh的表面不是光滑的而是以凹凸形状成锯齿形。凹入区R的侧壁30rs和底部30rb以及孔H1和H2的内侧壁30rh的表面粗糙度大于绝缘层30的顶表面30us的表面粗糙度。
互连40a和40b设置在凹入区R以及孔H1和H2中。互连40a和40b可以超出绝缘层30的顶表面30us突出。互连40a和40b可以至少包括通过无电镀覆方法形成的铜层。互连40a和40b还可以包括设置在该铜层上的镍/铅层。互连40a和40b包括第一互连40a和第二互连40b。每个第一互连40a可以将第一基板连接端子22a中的一个连接到与其相应的半导体芯片10a、10b、10c和10d的第一芯片连接端子3a。第二互连40b包括第一芯片选择互连40ba、第二芯片选择互连40bb、第三芯片选择互连40bc和第四芯片选择互连40bd。第一芯片选择互连40ba将第一芯片使能基板引脚22ba连接到第一芯片使能引脚3ba。第二芯片选择互连40bb将第二芯片使能基板引脚22bb连接到第二芯片使能引脚3bb。第三芯片选择互连40bc将第三芯片使能基板引脚22bc连接到第三芯片使能引脚3bc。第四芯片选择互连40bd将第四芯片使能基板引脚22bd连接到第四芯片使能引脚3bd。半导体芯片10a、10b、10c和10d以及封装基板20可以被模制层50覆盖。
在半导体封装100中，由于凹入区R的侧壁30rs和底部30rb以及孔H1和H2的内侧壁30rh的表面具有表面粗糙度，所以可以提高互连40a和40b与绝缘层30之间的粘附力。此外，绝缘层30可以从封装基板20的边缘部分经过位于封装基板20的边缘部分与设置在最高水平处的第四半导体芯片10d的边缘部分之间的第一、第二和第三半导体芯片10a、10b和10c的边缘部分延伸到第四半导体芯片10的边缘部分。换句话说，绝缘层30可以连续地覆盖半导体芯片10a、10b、10c和10d以及封装基板20的边缘部分而没有切割，由此保护这些部分。因此，半导体封装100的可靠性可以提高。此外，由于互连40a和40b设置在绝缘层30上，所以可以解决打线接合方法中由引线偏移引起的问题并可以提高互连的自由度。此外，由于在半导体封装100中不使用导线，所以半导体封装100可以不需要金作为导线从而是经济的。
由与含金属的粒子32中的金属相同的金属形成的籽晶层可以设置在绝缘层30与互连40a和40b之间。然而，每个含金属的粒子32的尺寸可以非常小（例如，几乎是金属原子的大小）。
图4是示出根据一些示例实施方式制造的半导体封装的一部分的放大截面照片。参照图4，可以确定绝缘层的表面是非常粗糙的。在图4中可能难以区分籽晶层。因此，在图3A和图3B中省略了籽晶层。
图5至图12示出形成具有图2的截面图的半导体封装的方法。图13A和图13B分别是图12中的部分“A”和部分“B”的放大截面图。
参照图5，晶体管、互连和层间绝缘层可以形成在晶片上以形成芯片体1。芯片体1包括彼此相对的第一表面1a和第二表面1b。芯片互连端子3a和3b可以形成在第一表面1a上。包括分别暴露芯片连接端子3a和3b的开口7的保护层5可以形成在第一表面1a上。芯片连接端子3a和3b可以由铝层形成。
参照图6，可以执行研磨（grind）工艺以去除与芯片体1的第二表面1b相邻的部分晶片。因此，芯片1的厚度可以变小。
参照图7，粘附层9形成在芯片体1的第二表面1b上。然后可以执行晶片切割（sawing）工艺以将晶片分离为芯片。这样，可以形成半导体芯片10a、10b、10c和10d。
参照图8，半导体芯片10a、10b、10c和10d堆叠在封装基板20上。封装基板20可以相应于条级（strip level）基板或板级（panel level）基板、或者通过切割条级基板或板级基板而形成的单位封装基板。基板连接端子22a和22b设置在封装基板20上。基板连接端子22a和22b可以包括从包括金、镍和铅的组中选择的至少其一。半导体芯片10a、10b、10c和10d的边缘部分可以堆叠以构成台阶结构，使得芯片连接端子3a和3b以及基板连接端子22a和22b可以暴露。半导体芯片10a、10b、10c和10d以及封装基板20可以通过粘附层9彼此粘附。
参照图9，执行无电镀覆法以在分别通过开口7暴露的芯片连接端子3a和3b上形成激光阻挡图案11。例如，激光阻挡图案11可以由从包括金、镍和铅的组中选择的至少一种形成。为了形成激光阻挡图案11，封装基板20可以被浸入用于无电镀覆的分批式（batchtype）反应槽（reaction bath）中。在第一种情况下，激光阻挡图案11可以在执行晶片切割工艺之前形成。
无电镀覆法可以在条级或板级执行。换句话说，封装基板20可以相应于条级或板级的封装基板。或者，即使封装基板20是单位封装基板，但是多个单位封装基板可以彼此组合为条级或板级，然后可以执行无电镀覆法。在第二种情况下，激光阻挡图案11可以在半导体芯片10a、10b、10c和10d堆叠在封装基板20上之后在条级或板级形成。这里，在第二种情况下获得的产量可以高于第一种情况下获得的产量。如果基板连接端子22a和22b由金形成，则激光阻挡图案11可以不形成在基板连接端子22a和22b上。
参照图10，形成绝缘层30以覆盖半导体芯片10a、10b、10c和10d以及封装基板20的边缘部分。绝缘层30可以宽阔地形成以充分覆盖半导体芯片10a、10b、10c和10d以及封装基板20的边缘部分。在本实施方式中，绝缘层30可以通过喷墨法或喷涂法形成。当绝缘层30通过喷墨法或喷涂法形成时，容易选择性地在期望的区域上形成绝缘层30。绝缘层30可以包括聚合物层和分散在其中的含金属的粒子。例如，聚合物层可以是环氧模塑化合物（epoxymold compound）层或聚对二甲苯层。含金属的粒子可以是金属氧化物、金属氮化物、金属碳化物、金属硫化物，或绝缘材料涂覆的金属粒子。包括在含金属的粒子中的金属可以是铝、镁、铁、锰、铜、铬、钴和/或镍。绝缘层30可以包括溶解用于通过喷墨法或喷涂法形成绝缘层30的大分子（macromolecule）材料的溶剂。此外，可以执行用于蒸发该溶剂的干燥工艺
参照图11、图12、图13A和图13B，辐照激光以活化绝缘层30的表面并同时形成暴露芯片连接端子3a和3b以及基板连接端子22a和22b的孔H1和H2。包括在绝缘层30中的聚合物层31可以被燃烧从而在活化绝缘层30的表面和形成孔H1和H2的工艺中被去除。因此，图11的绝缘层30的上部的部分30w被去除。例如，激光可以是红外激光（波长：约1064纳米或nm）。激光可以以约5瓦（W）或以下的强度被辐照，可以辐照激光以向绝缘层30提供能够燃烧聚合物层31的温度。如果聚合物层31由环氧模塑化合物形成，则可以辐照激光以向聚合物层31提供约300摄氏度至约500摄氏度范围内的温度。聚合物层31通过辐照激光而被燃烧从而被去除，由此形成凹入区R和孔H1和H2。凹入区R形成在绝缘层30的上部处。凹入区R的侧壁30rs和底部30rb以及孔H1和H2的内侧壁形成为具有表面粗糙度。而且，未被激光燃烧的含金属的粒子32保留在凹入区R的侧壁30rs和底部30rb上以及孔H1和H2的内侧壁和底部上。在含金属的粒子32中的金属与非金属原子（例如，氧、氮、碳或硫原子）之间的键合环（bindring）可以被激光破坏。这里，包括非金属原子的化合物可以被蒸发且金属可以保留以被暴露。或者，如果含金属的粒子32是被绝缘材料涂覆的金属粒子，则被绝缘材料涂覆的含金属的粒子32可以保留。通过激光部分燃烧聚合物层31以去除聚合物层31并暴露含金属的粒子32的工艺可以被定义为绝缘层30的活化。剩余的含金属的粒子32可以用作后续通过无电镀覆法形成的互连40a和40b的籽晶层。
参照图2、图3A和图3B，在含金属的粒子32被暴露的情况下，执行无电镀覆法以形成互连40a和40b。为了形成互连40a和40b，封装基板20可以被浸入用于无电镀覆的分批式反应槽中。无电镀覆法可以在条级或板级执行。换句话说，封装基板20可以相应于条级或板级的封装基板。或者，即使封装基板20是单位封装基板，但是多个单位封装基板可以在条级或板级彼此组合板级，然后可以执行无电镀覆法。因此，可以执行条级/板级分批工艺，由此提高产量和最大化生产率。
可以在无电镀覆法执行之前执行预处理工艺。含金属的粒子32的绝缘材料可以在预处理工艺中被去除。如果含金属的粒子32是被氧化物层涂覆的金属粒子，则含金属的粒子32的氧化物层可以利用氢氟酸（HF）被去除。因此，含金属的粒子32的绝缘材料可以被去除，且含金属的粒子32的金属可以保留以形成用于无电镀覆法的籽晶层。然后，执行无电镀覆法以在凹入区R和孔H1和H2中选择性地形成互连40a和40b。接着，可以形成模制层50以实现图2的半导体封装100。如果封装基板20为条级/板级，则可以进一步执行将封装基板20划分为单位封装的后续工艺。
打线接合(wire bonding)工艺需要用于接合引线的长的工艺时间。然而，根据一些示例实施方式，不需要打线接合工艺且可以通过无电镀覆法形成互连40a和40b。因此，可以执行条级/板级分批工艺，在比打线接合工艺更短的时间内形成互连40a和40b，半导体封装100的生产率可以最大化。
第二实施方式
图14是示出根据一些示例实施方式的半导体封装的布局图。图15是沿图14的线I-I’所取的截面图。
参照图14和图15，绝缘层30可以通过旋涂法形成在根据本实施方式的半导体封装101中。由于绝缘层30通过旋涂法形成，所以绝缘层30可以覆盖半导体芯片10a、10b、10c和10d的所有侧壁以及位于最高水平处的第四半导体芯片10d的整个顶表面。此外，绝缘层30可以覆盖位于第四半导体芯片10d下方的封装基板20的顶表面。由于覆盖半导体芯片10a、10b、10c和10d以及封装基板20的绝缘层30的面积变大，因此半导体芯片10a、10b、10c和10d以及封装基板20可以被更好地保护。例如，当封装基板20在用于形成互连的无电镀覆工艺中被浸入电解槽时，绝缘层30可以保护半导体芯片10a、10b、10c和10d以及封装基板20不受电解质引起的化学侵蚀。半导体封装101中的其他部件的形成方法和/或结构可以与根据第一示例实施方式的半导体封装100的相同或相似。
第三实施方式
图16是示出根据一些示例实施方式的半导体封装的截面图。
参照图16，在根据本实施方式的半导体封装102中，绝缘层30可以共形地覆盖半导体芯片10a、10b、10c和10d的侧壁、顶表面和底表面以及封装基板20的顶表面。绝缘层30可以通过旋涂法形成。然而，优选绝缘层30可以通过化学气相沉积（CVD）工艺形成。这里，包括在绝缘层30中的聚合物层可以由聚对二甲苯形成。由于绝缘层30覆盖半导体芯片10a、10b、10c和10d以及封装基板20的所有暴露的表面，所以绝缘层可以稳定地保护半导体芯片10a、10b、10c和10d以及封装基板20不受无电镀覆工艺中的电解质引起的化学侵蚀。半导体封装102中的其他部件的形成方法和/或结构可以与根据第一示例实施方式的半导体封装100的相同或相似。
第四实施方式
图17是示出根据一些示例实施方式的半导体封装的布局图。图18是沿图17的线I-I’所取的截面图。
参照图17和图18，彼此不同类型的半导体芯片可以堆叠在根据本实施方式的半导体封装103中。第一半导体芯片55和第二半导体芯片60可以堆叠在封装基板20上。第二半导体芯片60的尺寸可以小于第一半导体芯片55的尺寸。第一半导体芯片55可以具有与第二半导体芯片60不同的类型。例如，第一半导体芯片55可以是存储芯片而第二半导体芯片60可以是逻辑芯片。或者，第一半导体芯片55可以是逻辑芯片而第二半导体芯片60可以是存储芯片。第一半导体芯片55可以包括第一芯片连接端子53a、第二芯片连接端子53b、和第一虚拟芯片连接端子53d。第二半导体芯片60可以包括第三芯片连接端子63a、第四芯片连接端子63b和第二虚拟芯片连接端子63d。封装基板20可以包括第一基板连接端子22a、第二基板连接端子22b和虚拟基板连接端子22d。第一半导体芯片55和第二半导体芯片60的每个可以包括保护层5，保护层5具有分别暴露芯片连接端子53a和53b或者63a和63b以及虚拟芯片连接端子53d或63d的开口7。激光阻挡图案11设置在每个开口7中。粘附层9设置在第一和第二半导体芯片55和60的每个的与保护层5相对的表面上。
绝缘层30可以覆盖半导体芯片55和60的边缘部分和封装基板20的边缘部分。如在第一实施方式中所描述的，绝缘层30包括凹入区R和孔H1、H2和H3。孔H1、H2和H3可以包括暴露第一和第二芯片连接端子53a和53b的每个上的激光阻挡图案11的第一孔H1、暴露基板连接端子22a和22b的每个的第二孔H2和暴露第三和第四芯片连接端子63a和63b的每个上的激光阻挡图案11的第三孔H3。凹入区R的侧壁30rs和底部30rb以及孔H1、H2和H3的内侧壁30rh的表面具有表面粗糙度。互连41a、41b和41c设置在凹入区R和孔H1、H2和H3中以将芯片连接端子53a、53b、63a和63b连接到基板连接端子22a和22b。互连41a、41b和41c包括第一互连41a、第二互连41b和第三互连41c。第一互连41a将第一芯片连接端子53a连接到第一基板连接端子22a。第二互连41b将第三芯片连接端子63a连接到第二基板连接端子22b。第三互连41c将第二芯片连接端子53b连接到第四芯片连接端子63b。如图18所示，第二互连41b设置在绝缘层30上以通过第二孔H2和第三孔H3将第二基板连接端子22b连接到第三芯片连接端子63a。此时，第一虚拟芯片连接端子53d设置在第二互连41b下方。然而，由于绝缘层30，第一虚拟芯片连接端子53d没有连接到第二互连41b。因此，当彼此不同类型的芯片被堆叠时，可以增加互连的自由度。
第五实施方式
图19是示出根据一些示例实施方式的半导体封装的截面图。
参照图19，单个半导体芯片10可以安装在根据本实施方式的半导体封装104中的封装基板20上。封装基板20可以具有并排横向设置的第一基板连接端子22a和第二基板连接端子22b。第一芯片连接端子3a和第二芯片连接端子3b可以在半导体芯片10的顶表面上横向设置。第一绝缘层30可以覆盖半导体芯片10的顶表面和侧壁以及封装基板20的顶表面。第一互连40设置在第一绝缘层30上。第一互连40穿透第一绝缘层30以将第一芯片连接端子3a连接到第一基板连接端子22a。第二绝缘层35可以覆盖第一互连40和第一绝缘层30。第二互连45设置在第二绝缘层35上。第二互连45穿透第二绝缘层35和第一绝缘层30以将第二基板连接端子22b连接到第二芯片连接端子3b。第一和第二绝缘层30和35的每个包括与第一实施方式中所述的绝缘层30相同的聚合物层和分散在其中的相同的含金属的粒子。第一互连40和第二互连45可以由无电镀覆法形成。由与构成含金属的粒子的金属相同的金属形成的籽晶层可以设置在第一互连40与第一绝缘层30之间、第二互连45与第二绝缘层35之间以及第二互连45与第一绝缘层30之间。第一互连40和第二互连45彼此可以垂直地交叠。然而，第一互连40和第二互连45通过位于其间的第二绝缘层35彼此电绝缘。因此，互连的自由度可以提高。半导体封装104中的其他部分的形成方法和/或结构可以与根据第一示例实施方式的半导体封装100的相同或相似。
第六实施方式
图20是示出根据一些示例实施方式的半导体封装的截面图。
参照图20，彼此不同的第一半导体芯片55和第二半导体芯片60可以堆叠从而安装在根据本实施方式的半导体封装105中的封装基板20上。第一半导体芯片55可以宽于第二半导体芯片60且可以设置在第二半导体芯片60下方。封装基板20可以具有并排横向设置的第一基板连接端子22a和第二基板连接端子22b。第一半导体芯片55包括第一芯片连接端子53。第二半导体芯片60包括第二芯片连接端子63。第一绝缘层30可以共形地覆盖第二半导体芯片60的顶表面和侧壁、第一半导体芯片55的顶表面和侧壁以及封装基板20的顶表面。第一互连40设置在第一绝缘层30上并穿透第一绝缘层30以将第一基板连接端子22a连接到第一芯片连接端子53。第二绝缘层35可以覆盖第一互连40和第一绝缘层30。第二互连45设置在第二绝缘层35上并穿透第二和第一绝缘层35和30以将第二基板连接端子22b连接到第二芯片连接端子63。封装基板20可以具有并排横向设置的第一基板连接端子22a和第二基板连接端子22b。因此，互连的自由度可以提高。在半导体封装105中的其他部件的形成方法和/或结构可以与根据第一示例实施方式的半导体封装100的相同或相似。
第七实施方式
图21是示出根据一些示例实施方式的半导体封装的平面图。图22A和图22B分别是沿图21的线I-I’和线II-II’所取的截面图。图23是图22A的部分“C”的放大视图。
参照图21、图22A、图22B和图23，在根据示例实施方式的半导体封装106中，第二绝缘层70可以增加到图2的半导体封装100中。这里，图2的半导体封装100的绝缘层30被称为“第一绝缘层30”。
具体地，半导体芯片10a、10b、10c和10d的端部可以堆叠在基板20上以构成台阶结构。芯片连接端子3a和激光阻挡图案11可以设置在半导体芯片10a、10b、10c和10d的端部上。半导体芯片10a、10b、10c和10d的端部被第一绝缘层30覆盖。第二绝缘层70覆盖基板20的顶表面、半导体芯片10a、10b、10c和10d的顶表面、侧壁和底表面以及第一绝缘层30。互连40a穿透第二和第一绝缘层70和30，使得互连40a接触激光阻挡图案11。第一绝缘层30包括聚合物层31和含金属的粒子32。第二绝缘层70不包括含金属的粒子32。第二绝缘层70包括绝缘材料。例如，第二绝缘层70可以包括聚对二甲苯、特氟纶和环氧模塑化合物中至少之一。第一绝缘层30可以包括凹入区R和孔H1。第二绝缘层70的侧壁与凹入区R的侧壁对齐。第二绝缘层70的侧壁的表面粗糙度可以大于第二绝缘层70的顶表面的表面粗糙度。互连40a的顶表面可以具有等于、低于或高于第二绝缘层70的顶表面的高度。特别地，互连40a的顶表面可以具有等于或低于第二绝缘层70的顶表面的高度。如图22B所示，相邻的互连40a之间的空间可以填充有第一绝缘层30和第二绝缘层70。
在半导体封装106中的其他部件的形成方法和/或结构可以与根据第一实施方式的半导体封装100中的相同或相似。
图24至图26是示出形成具有图22A的截面的半导体封装的方法的截面图。图27是图26的部分“C”的放大视图。
参照图24，第二绝缘层70形成在包括图10所示的结构的基板20上。第二绝缘层70可以共形地形成。第二绝缘层70不包括含金属的粒子32。第二绝缘层70可以由例如聚对二甲苯、特氟纶和环氧模塑化合物形成。第二绝缘层70可以由多种方法诸如CVD法、旋涂法、喷涂法和浸涂（dipping）法中的至少一种形成。
参照图25、图26和图27，辐照激光以去除第二绝缘层70的部分70w和第一绝缘层30的部分30w。因此，孔H1和H2被形成为暴露芯片连接端子3a和3b及基板连接端子22a和22b，且第一绝缘层30的表面被活化。激光可以是红外激光（波长：约1064nm）。激光可以以约5瓦（W）或以下的强度被辐照，可以辐照激光以提供能够燃烧第二绝缘层70和聚合物层31的温度。如果聚合物层31由环氧模塑化合物形成，则可以辐照激光以向聚合物层31提供约300摄氏度至约500摄氏度范围内的温度。聚合物层31通过激光的辐照被燃烧以被去除，由此在第一绝缘层30的上部处形成凹入区R和孔H1和H2。这里，第二绝缘层70的侧壁、凹入区R的侧壁30rs和底部30rb、孔H1和H2的侧壁30rh形成为具有表面粗糙度。而且，未被激光燃烧的含金属的粒子32保留在凹入区R的侧壁30rs和底部30rb上以及孔H1和H2的内侧壁和底部上。在含金属的粒子32中的金属原子与非金属原子（例如氧、氮、碳或硫原子）之间的键合环可以被激光破坏。这里，包括非金属原子的化合物可以被蒸发，金属原子可以保留以被暴露。或者，如果含金属的粒子32是被绝缘材料涂覆的金属粒子，则被绝缘材料涂覆的含金属的粒子32可以保留。通过激光部分地燃烧聚合物层31以去除聚合物层31并暴露含金属的粒子32的工艺可以被定义为第一绝缘层30的活化。剩余的含金属的粒子32可以被用作通过无电镀覆法形成的随后的互连40a和40b的籽晶层。由于第二绝缘层70不包括含金属的粒子32，所以含金属的粒子32不存在于第二绝缘层70的任何表面上。
再次参照图21、图22A和图22B，如在第一实施方式中所述，可以执行无电镀覆法以形成互连40a和40b。这里，第二绝缘层70覆盖基板20的顶表面、半导体芯片10a、10b、10c和10d的顶表面、侧壁和底表面以及第一绝缘层30，除了其中形成互连40a和40b的区域之外。因此，第二绝缘层70可以保护半导体芯片10a、10b、10c和10d不受无电镀覆法期间的化学侵蚀。此外，如果在无电镀覆期间第一绝缘层30被暴露而没有第二绝缘层70，则含金属的粒子32会被暴露于第一绝缘层30的另一区域（不形成互连40a和40b处）的表面上。当含金属的粒子32被暴露时，金属会不明显地析出，不期望的镀覆层可能形成在金属析出的区域上。然而，在本实施方式中，第二绝缘层70覆盖第一绝缘层30，使得含金属的粒子32不被暴露。因此，可以防止桥接（bridge）故障和/或短路故障。
示例实施方式中的其他工艺可以与其他示例实施方式中的那些相同或相似。
上述半导体封装技术可以应用于各种类型的半导体装置和包括其的封装模块。
图28是示出包括根据一些示例实施方式的半导体封装的封装模块的示例的视图。参照图28，封装模块1200可以包括通过四边扁平封装（QFP）封装的半导体集成电路芯片1220和半导体集成电路芯片1230。应用了根据一些示例实施方式的半导体封装技术的半导体集成电路芯片1220和1230可以安装在模块基板1210上，由此形成封装模块1200。封装模块1200可以通过外部连接端子1240连接到外部电子装置。
上述半导体封装技术可以应用到电子系统。图29是示出包括根据一些示例实施方式的半导体封装的电子装置的示例的框图。参照图29，电子系统1300可以包括控制器1310、输入/输出单元1320和存储装置1330。控制器1310、输入/输出单元1320和存储装置1330可以通过总线1350彼此连接。总线1350可以相应于电信号通过其传输的路径。例如，控制器1310可以包括微处理器、数字信号处理器、微控制器或另一逻辑器件中的至少之一。另一逻辑器件可以具有与微处理器、数字信号处理器和微控制器中的任何一个相似的功能。控制器1310和/或存储装置1330可以包括根据一些示例实施方式的半导体封装。输入/输出单元1320可以包括小键盘、键盘和显示装置中的至少之一。存储装置1330可以是存储数据的装置。存储装置1330可以存储数据和/或控制器1310执行的命令。存储装置1330可以包括易失性存储装置和/或非易失性存储装置。或者存储装置1330可以由闪存形成。存储1330可以包括由闪存构成的固态盘（SSD）。在此情形下，电子系统1300可以稳定地向存储装置1330存储大量数据。电子系统1300还可以包括接口1340，该接口1340可以向通信网络传输电数据或者可以从通信网络接收电数据。接口1340可以无线操作或者通过电缆操作。例如，接口1340可以包括用于无线通信的天线或者用于电缆通信的收发器。虽然在附图中没有示出，但是电子系统1300还可以包括应用芯片组（application chipset）和/或摄像机图像处理器（camera image processor）。
电子系统1300可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理（PDA）、便携式计算机、网络平板电脑（webtablet）、移动电话、无线电话、膝上型计算机、存储卡、数字音乐播放器和其他电子产品。其他电子产品可以接收或发送信息数据。当电子系统1300可以通过无线操作时，电子系统1300可以使用通信接口协议诸如第三代通信（例如，码分多址（CDMA）、全球移动通信系统（GSM）、北美数字蜂窝（NADC）、扩展时分多址（E-TDMA）、宽带码分多址（WCDMA）、CDMA2000）。
上述半导体封装技术可以以存储卡的形式提供。图30是示出包括根据一些示例实施方式的半导体封装的存储系统的示例的框图。参照图30，存储卡1400可以包括非易失性存储装置1410和存储控制器1420。非易失性存储装置1410和存储控制器1420可以存储数据或读取所存储的数据。非易失性存储装置1410可以包括应用有根据一些示例实施方式的半导体封装技术的至少一个非易失性存储装置。存储控制器1420可以响应于主机1430的读/写命令以控制非易失性存储装置1410，由此存储数据或读出所存储的数据。
在根据一些示例实施方式的半导体封装中，由于绝缘层的凹入区的侧壁和底部以及孔的内侧壁可以具有表面粗糙度，所以互连与绝缘层之间的粘附力可以提高。此外，绝缘层延伸以覆盖半导体芯片和封装基板的边缘部分，使得绝缘层覆盖相邻芯片连接端子的部分和相邻基板连接端子的部分。因此，绝缘层保护半导体芯片和封装基板的边缘部分以提高半导体封装的可靠性。此外，由于互连设置在绝缘层上，所以互连的自由度可以提高。此外，由于不使用打线接合的导线，所以不需要用作导线的金从而是经济的。
此外，由于互连通过无电镀覆法形成，所以可以执行条级/板级分批工艺以提高生产率。
此外，根据其他实施方式的半导体封装可以包括第一绝缘层和第二绝缘层，第一绝缘层包括含金属的粒子，第二绝缘层覆盖第一绝缘层且不包括含金属的粒子。绝缘层的含金属的粒子可以不被第二绝缘层暴露。如果含金属的粒子在无电镀覆法期间被暴露在不期望的区域的表面上，则金属会不明显地析出，不期望的镀覆层会形成在金属析出的区域上。然而，根据本发明构思的其他实施方式，第二绝缘层覆盖第一绝缘层，使得含金属的粒子不被暴露。因此，可以防止桥接故障和/或短路故障。此外，第二绝缘层覆盖半导体芯片和基板，使得可以保护半导体芯片和基板不受无电镀覆法期间的化学侵蚀。
虽然已经示出并描述了一些示例实施方式，但本领域普通技术人员将理解，可以进行形式和细节的各种变化而不脱离由所附权利要求及其等同物限定的本发明的精神和范围。
本申请要求于2011年7月18日向韩国知识产权局（KIPO）提交的韩国专利申请No.10-2011-0071016和于2012年3月23日向韩国知识产权局提交的韩国专利申请No.10-2012-0029739的优先权，两者的全部内容通过引用合并于此。

Claims (35)

1.一种半导体封装，包括：
基板，包括基板连接端子；
多个半导体芯片，堆叠在所述基板上，其中所述多个半导体芯片的每个具有芯片连接端子；
第一绝缘层，至少覆盖所述基板的一部分和所述多个半导体芯片的每个的一部分；和
互连，穿透所述第一绝缘层以将所述多个半导体芯片的所述芯片连接端子彼此电连接，
其中所述多个半导体芯片的边缘部分在所述基板上构成台阶结构，和
其中所述第一绝缘层延伸以共形地覆盖所述多个半导体芯片的顶表面和侧壁以及所述基板的顶表面。
2.根据权利要求1所述的半导体封装，其中所述第一绝缘层包括聚合物层和分散在所述聚合物层中的含金属的粒子。
3.根据权利要求1所述的半导体封装，其中所述互连包括无电镀覆层。
4.根据权利要求1所述的半导体封装，其中所述第一绝缘层包括暴露所述基板连接端子和所述芯片连接端子的孔并包括凹入区，且
其中所述互连位于所述凹入区和所述孔中。
5.根据权利要求4所述的半导体封装，其中所述凹入区的侧壁和底部的表面粗糙度大于所述第一绝缘层的顶表面的表面粗糙度，且
其中所述孔的内侧壁的表面粗糙度大于所述第一绝缘层的顶表面的表面粗糙度。
6.根据权利要求1所述的半导体封装，其中所述多个半导体芯片的每个还包括：
保护层，包括部分地暴露所述芯片连接端子的开口；和
激光阻挡图案，位于所述开口中；
其中所述激光阻挡图案与所述芯片连接端子接触。
7.根据权利要求6所述的半导体封装，其中所述激光阻挡图案包括金、镍和铅中至少之一。
8.根据权利要求1所述的半导体封装，其中所述多个半导体芯片还包括在所述第一绝缘层下方的虚拟芯片连接端子，且
其中所述虚拟芯片连接端子垂直地交叠所述互连并与所述互连绝缘。
9.根据权利要求1所述的半导体封装，其中向所述多个半导体芯片提供多个所述芯片连接端子，且
其中所述第一绝缘层延伸以同时接触彼此相邻的所述芯片连接端子。
10.根据权利要求1所述的半导体封装，还包括：
第二绝缘层，覆盖与所述互连相邻的所述第一绝缘层、所述多个半导体芯片和所述基板。
11.根据权利要求10所述的半导体封装，其中所述多个半导体芯片的端部构成台阶结构，所述芯片连接端子位于所述多个半导体芯片的所述端部上并被暴露，
其中所述第一绝缘层覆盖所述多个半导体芯片的所述端部并暴露所述芯片连接端子，
其中所述互连位于所述第一绝缘层上并将所述芯片连接端子彼此连接，且
其中所述第二绝缘层共形地覆盖以下部分：没有被所述互连覆盖的所述第一绝缘层；所述多个半导体芯片的顶表面、侧壁和底表面；所述基板的顶表面。
12.根据权利要求11所述的半导体封装，其中所述第一绝缘层包括凹入区和暴露所述基板连接端子和所述芯片连接端子的孔，且
其中所述第二绝缘层包括与所述凹入区的侧壁对齐的侧壁。
13.根据权利要求12所述的半导体封装，其中所述第二绝缘层的所述侧壁的表面粗糙度大于所述第二绝缘层的顶表面的表面粗糙度。
14.根据权利要求10所述的半导体封装，其中所述第二绝缘层不包括含金属的粒子。
15.根据权利要求14所述的半导体封装，其中所述第二绝缘层包括聚对二甲苯、特氟纶和环氧模塑化合物中的至少之一。
16.一种半导体封装，包括：
基板，包括基板连接端子；
多个半导体芯片，堆叠在所述基板上，其中所述多个半导体芯片的每个具有芯片连接端子；
第一绝缘层，至少覆盖所述基板的一部分；和
互连，穿透所述第一绝缘层以电连接至少一个所述半导体芯片的所述芯片连接端子，其中所述基板连接端子包括第一基板连接端子和第二基板连接端子，
其中所述芯片连接端子包括第一芯片连接端子和第二芯片连接端子，
其中所述互连包括第一互连和第二互连，所述第一互连将所述第一基板连接端子连接到所述第一芯片连接端子，所述第二互连将所述第二基板连接端子连接到所述第二芯片连接端子，且
其中所述第一绝缘层位于所述第一互连下方，且
其中还包括位于所述第一互连与所述第二互连之间的第二绝缘层。
17.一种半导体封装，包括：
堆叠的半导体芯片，所述半导体芯片的边缘部分构成台阶结构，每个所述半导体芯片包括芯片连接端子；
至少一个绝缘层，至少覆盖每个所述半导体芯片的所述边缘部分；和
互连，穿透所述绝缘层以将每个所述半导体芯片的所述芯片连接端子彼此电连接。
18.一种形成半导体封装的方法，所述方法包括：
准备包括基板连接端子的基板；
在所述基板上堆叠多个半导体芯片，其中所述多个半导体芯片的每个具有芯片连接端子；
形成第一绝缘层以覆盖所述基板连接端子和每个所述半导体芯片的所述芯片连接端子；和
形成穿透所述第一绝缘层的互连，所述互连将所述多个半导体芯片的所述芯片连接端子彼此电连接。
19.根据权利要求18所述的方法，其中使用无电镀覆法形成所述互连。
20.根据权利要求19所述的方法，其中所述第一绝缘层包括聚合物层和分散在所述聚合物层中的含金属的粒子，且
其中在形成所述互连之前，所述方法还包括：
辐照激光以部分地去除所述聚合物层，由此形成位于所述第一绝缘层的表面处的凹入区和暴露所述芯片连接端子和所述基板连接端子的孔，并由此同时在所述凹入区和所述孔内留下含金属的粒子。
21.根据权利要求20所述的方法，其中所述激光破坏所述含金属的粒子中的非金属原子与金属原子之间的键合环从而形成包括所述金属的籽晶层。
22.根据权利要求21所述的方法，还包括：
在形成所述互连之前，执行去除所述含金属的粒子的绝缘材料的预处理工艺以形成包括所述含金属的粒子中的金属的籽晶层。
23.根据权利要求22所述的方法，其中形成所述第一绝缘层包括执行化学气相沉积工艺以在所述多个半导体芯片的顶表面、侧壁和底表面以及所述基板的顶表面上共形地形成所述第一绝缘层。
24.根据权利要求20所述的方法，其中所述激光是红外激光。
25.根据权利要求20所述的方法，还包括：
在所述芯片连接端子上形成激光阻挡图案；
其中辐照所述激光从而暴露所述芯片连接端子上的所述激光阻挡图案。
26.一种形成半导体封装的方法，所述方法包括：
准备包括基板连接端子的基板；
在所述基板上堆叠多个半导体芯片，其中所述多个半导体芯片的每个具有芯片连接端子；
形成第一绝缘层以覆盖所述基板连接端子和每个所述半导体芯片的所述芯片连接端子；和
形成穿透所述第一绝缘层的互连，所述互连电连接所述半导体芯片的所述芯片连接端子；
形成第二绝缘层以覆盖所述基板、所述多个半导体芯片和所述第一绝缘层；以及
其中所述互连穿透所述第二绝缘层和所述第一绝缘层。
27.根据权利要求26所述的方法，其中所述第二绝缘层不包括含金属的粒子。
28.根据权利要求27所述的方法，其中所述第一绝缘层包括聚合物层和分散在所述聚合物层中的含金属的粒子，且
其中在形成所述互连之前，所述方法还包括：
辐照激光以部分地去除所述第二绝缘层和所述聚合物层，由此形成位于所述第一绝缘层的表面处的凹入区和暴露所述芯片连接端子和所述基板连接端子的孔，且由此同时在所述凹入区中和所述孔中留下所述含金属的粒子。
29.一种形成半导体封装的方法，所述方法包括：
在包括第一芯片连接端子的第一半导体芯片上堆叠包括第二芯片连接端子的第二半导体芯片；
形成至少一个绝缘层以覆盖所述第一芯片连接端子和所述第二芯片连接端子；和
形成互连，所述互连穿透所述至少一个绝缘层以将所述第一芯片连接端子电连接到所述第二芯片连接端子。
30.一种半导体封装，包括：
基板；
在所述基板上的多个半导体芯片；
在所述基板和所述多个半导体芯片的每个上的第一绝缘层；和
穿透所述第一绝缘层的互连；
其中所述基板包括基板连接端子，
其中所述多个半导体芯片的每个包括芯片连接端子，
其中所述第一绝缘层至少覆盖所述基板连接端子和每个所述半导体芯片的所述芯片连接端子，且
其中所述互连将所述多个半导体芯片的所述芯片连接端子彼此电连接。
31.根据权利要求30所述的半导体封装，
其中所述互连电连接所述基板连接端子和所述芯片连接端子。
32.一种封装模块，包括一个或多个根据权利要求30所述的半导体封装。
33.一种电子装置，包括一个或多个根据权利要求30所述的半导体封装。
34.一种存储系统，包括一个或多个根据权利要求30所述的半导体封装。
35.一种形成半导体封装的方法，该方法包括：
准备基板；
在所述基板上堆叠两个或更多个半导体芯片；
在所述基板和所述两个或更多个半导体芯片的每个上形成第一绝缘层；和
形成穿透所述第一绝缘层的互连；
其中所述基板包括基板连接端子，
其中所述两个或更多个半导体芯片的每个包括芯片连接端子，
其中所述第一绝缘层覆盖至少所述基板连接端子和每个所述半导体芯片的所述芯片连接端子，且
其中所述互连将所述两个或更多个半导体芯片的所述芯片连接端子彼此电连接。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015126102A (ja) * 2013-12-26 2015-07-06 株式会社東芝 半導体装置
US9305901B2 (en) * 2014-07-17 2016-04-05 Seagate Technology Llc Non-circular die package interconnect
CN104409448A (zh) * 2014-11-21 2015-03-11 三星半导体(中国)研究开发有限公司 半导体封装及其制造方法
JP6560496B2 (ja) * 2015-01-26 2019-08-14 株式会社ジェイデバイス 半導体装置
US10486548B2 (en) * 2016-01-13 2019-11-26 Ford Global Technologies, Llc Power inverter for a vehicle
US9875993B2 (en) * 2016-01-14 2018-01-23 Micron Technology, Inc. Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
KR102556327B1 (ko) * 2016-04-20 2023-07-18 삼성전자주식회사 패키지 모듈 기판 및 반도체 모듈
US20200066701A1 (en) * 2016-09-28 2020-02-27 Intel Corporation Stacked chip package having substrate interposer and wirebonds
KR102337647B1 (ko) 2017-05-17 2021-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102432379B1 (ko) * 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
US11024604B2 (en) * 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods
CN113964102A (zh) * 2019-11-29 2022-01-21 长江存储科技有限责任公司 芯片封装结构及其制造方法
US11373956B2 (en) 2020-01-14 2022-06-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11942430B2 (en) * 2021-07-12 2024-03-26 Micron Technology, Inc. Stacked die modules for semiconductor device assemblies and methods of manufacturing stacked die modules
US20230260949A1 (en) 2022-02-16 2023-08-17 Western Digital Technologies, Inc. Semiconductor Device with Protective Layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
CN1720354A (zh) * 2002-12-05 2006-01-11 英特尔公司 通过贵金属共镀形成铜互连结构的方法以及由此形成的结构
CN101006582A (zh) * 2004-07-08 2007-07-25 斯班逊有限公司 用于具有增加可靠度之铜金属化的焊垫结构以及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291721A (ja) * 2000-04-06 2001-10-19 Nec Corp 配線構造、導電パターンの形成方法、半導体装置および半導体装置の製造方法
JP4707283B2 (ja) * 2001-08-30 2011-06-22 イビデン株式会社 半導体チップ
JP3612310B2 (ja) * 2002-06-18 2005-01-19 株式会社東芝 半導体装置
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004063808A (ja) * 2002-07-29 2004-02-26 Matsushita Electric Works Ltd 半導体装置のパッケージ構造とその製造方法
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
CN100499053C (zh) 2003-02-28 2009-06-10 西门子公司 用于具有遵循表面轮廓的电绝缘材料层的功率半导体的布线工艺
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
JP2007059851A (ja) * 2005-08-26 2007-03-08 Toyota Industries Corp 半導体装置の製造方法
KR20070048952A (ko) 2005-11-07 2007-05-10 삼성전자주식회사 내부 접속 단자를 갖는 멀티 칩 패키지
TWI358815B (en) * 2006-09-12 2012-02-21 Chipmos Technologies Inc Stacked chip package structure with lead-frame hav
KR100825793B1 (ko) * 2006-11-10 2008-04-29 삼성전자주식회사 배선을 구비하는 배선 필름, 상기 배선 필름을 구비하는반도체 패키지 및 상기 반도체 패키지의 제조방법
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
KR100920039B1 (ko) 2007-06-21 2009-10-07 주식회사 하이닉스반도체 적층형 반도체 패키지 및 이의 제조 방법
KR101013545B1 (ko) 2007-07-26 2011-02-14 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
JP5134899B2 (ja) * 2007-09-26 2013-01-30 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2010050286A (ja) * 2008-08-21 2010-03-04 Toshiba Corp 半導体装置
US20100090347A1 (en) * 2008-10-09 2010-04-15 Saylor Stephen D Apparatus and method for contact formation in semiconductor devices
CN103441117A (zh) * 2009-01-27 2013-12-11 松下电器产业株式会社 半导体装置、表面设有布线的立体结构物、存储卡以及磁头模块
JP2011243790A (ja) * 2010-05-19 2011-12-01 Panasonic Electric Works Co Ltd 配線方法、並びに、表面に配線が設けられた構造物、半導体装置、配線基板、メモリカード、電気デバイス、モジュール及び多層回路基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
CN1720354A (zh) * 2002-12-05 2006-01-11 英特尔公司 通过贵金属共镀形成铜互连结构的方法以及由此形成的结构
CN101006582A (zh) * 2004-07-08 2007-07-25 斯班逊有限公司 用于具有增加可靠度之铜金属化的焊垫结构以及其制造方法

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Publication number Publication date
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