JP2014116640A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電子部品の電極パッドと接続される配線パターンを微細かつ高密度に配置できると共に、厚さ方向のサイズの小型化を図る。
【解決手段】封止樹脂１３４は、電子部品１７，１８が収容された貫通部１４１を充填するように配置されている。封止樹脂１３４は、電子部品１７，１８の背面１７Ａ，１８Ａを露出している。封止樹脂１３４は、電子部品１７，１８の側面を覆っている。これにより、封止樹脂１３４は、電子部品１７，１８の側面部を封止している。封止樹脂１３４の上面１３４Ａは、平坦な面とされている。封止樹脂１３４の上面１３４Ａは、電子部品１７，１８の背面１７Ａ，１８Ａ及び絶縁部材１３３の上面１３３Ａと略面一になるように構成されている。封止樹脂１３４の厚さは、絶縁層４１の上面４１Ａに配置された部分の電子部品１７，１８の厚さ及び絶縁部材１３３の厚さと略等しい。
【選択図】図１５

Description

本発明は、半導体装置及びその製造方法に関する。
図１は、従来の電子装置の断面図である。
図１を参照するに、従来の電子装置２００は、半導体装置２０１，２０２と、内部接続端子２０３とを有する。半導体装置２０１は、配線基板２１１と、電子部品２１２と、アンダーフィル樹脂２１３と、外部接続端子２１４とを有する。
配線基板２１１は、板状とされた多層配線構造体である。配線基板２１１は、積層された絶縁層２１６，２１７と、配線パターン２１９，２２８，２２９と、パッド２２１と、ソルダーレジスト層２２２，２２６と、外部接続用パッド２２３，２２４とを有する。絶縁層２１６は、絶縁層２１７の上面２１７Ａに設けられている。
配線パターン２１９及びパッド２２１は、絶縁層２１６の上面２１６Ａに設けられている。配線パターン２１９は、ソルダーレジスト層２２２から露出されたパッド部２３２，２３３を有する。パッド２２１は、ソルダーレジスト層２２２から露出されている。
ソルダーレジスト層２２２は、絶縁層２１６の上面２１６Ａに設けられている。外部接続用パッド２２３，２２４は、絶縁層２１７の下面２１７Ｂに設けられている。外部接続用パッド２２３，２２４の下面は、ソルダーレジスト層２２６から露出されている。
ソルダーレジスト層２２６は、絶縁層２１７の下面２１７Ｂに設けられている。配線パターン２２８，２２９は、積層された絶縁層２１６，２１７に内設されている。配線パターン２２８は、パッド部２３３及び外部接続用パッド２２３と接続されている。配線パターン２２９は、パッド２２１及び外部接続用パッド２２４と接続されている。
電子部品２１２は、半導体装置２０１と半導体装置２０２との間に配置されている。電子部品２１２は、電極パッド２３６を有する。電極パッド２３６は、バンプ２３７（例えば、はんだバンプ）を介して、パッド部２３２と電気的に接続されている。
アンダーフィル樹脂２１３は、電子部品２１２と配線基板２１１との隙間を充填するように設けられている。外部接続端子２１４は、外部接続用パッド２２３，２２４の下面に設けられている。
半導体装置２０２は、半導体装置２０１の上方に配置されている。半導体装置２０２は、配線基板２４１と、電子部品２４３と、モールド樹脂２４６とを有する。配線基板２４１は、板状とされており、パッド２５１，２５２，２５４を有する。パッド２５１は、パッド部２３３と対向すると共に、内部接続端子２０３を介して、パッド部２３３と電気的に接続されている。パッド２５２は、パッド２２１と対向すると共に、内部接続端子２０３を介して、パッド２２１と電気的に接続されている。パッド２５４は、パッド２５１又はパッド２５２と電気的に接続されている。
電子部品２４３は、配線基板２４１上に接着されると共に、金属ワイヤ２４４を介して、パッド２５４と電気的に接続されている。モールド樹脂２４６は、配線基板２４１上に設けられている。モールド樹脂２４６は、金属ワイヤ２４４及び電子部品２４３を封止している。
内部接続端子２０３は、電子部品２１２と半導体装置２０２とが接触しないような大きさ（高さ）とされている。内部接続端子２０３の高さは、例えば、２００μｍとすることができる（例えば、特許文献１参照。）。
特開平６−１３５４１号公報
しかしながら、従来の半導体装置２０１では、バンプ２３７を介して、配線基板２１１の上面側に配置された電子部品２１２と配線基板２１１（多層配線構造体）とを電気的に接続させていたため、半導体装置２０１の高さ方向のサイズが大型化してしまうという問題があった。
また、バンプ２３７を介して、電子部品２１２と配線基板２１１とを電気的に接続させる場合、隣り合うバンプ２３７が接触しないようにバンプ２３７を配置する必要があるため、バンプ２３７の配設ピッチを小さくすることが困難であり、バンプ２３７と接続される配線パターン２１９を微細かつ高密度に配置することができないという問題があった。
さらに、従来の電子装置２００では、半導体装置２０１と半導体装置２０２とを電気的に接続する内部接続端子２０３の高さを、電子部品２１２の高さとバンプ２３７の高さとを加算した値よりも大きくする必要があるため、電子装置２００の厚さ方向のサイズが大型化してしまうという問題があった。
なお、半導体装置２０１及び電子装置２００の厚さ方向のサイズが大型化してしまうという問題は、電子部品２１２と配線基板２１１とをワイヤボンディング接続した場合にも発生する。
そこで本発明は、上述した問題点に鑑みなされたものであり、電子部品の電極パッドと接続される配線パターンを微細かつ高密度に配置することができると共に、厚さ方向のサイズの小型化を図ることのできる半導体装置及びその製造方法を提供することを目的とする。
本発明の一観点によれば、電極パッドが設けられた電極パッド形成面、及び該電極パッド形成面の反対側に位置する背面を有する半導体チップと、前記電極パッド形成面を露出する第１の面、及び前記背面を露出する第２の面を有すると共に、前記第１の面から前記第２の面にかけて貫通し、前記半導体チップが収納された貫通部を有する絶縁部材と、前記半導体チップの側面を封止するよう前記貫通部内に設けられた封止樹脂と、前記絶縁部材の第１の面上及び前記電極パッド形成面上に積層された複数の絶縁層と配線パターンを有する多層配線構造体と、前記絶縁部材を前記第１の面から前記第２の面にかけて貫通する貫通電極と、を有し、複数の前記絶縁層は、前記第１の面及び前記電極パッド形成面を直接被覆する第１絶縁層を含み、複数の前記配線パターンは、前記第１絶縁層の前記半導体チップと反対側の面上に設けられた配線と、前記第１絶縁層内に設けられたビアとが一体に形成された第１配線パターンを含み、前記第１配線パターンの前記ビアが、前記電極パッド及び前記貫通電極と直接接続されている半導体装置が提供される。
本発明によれば、電子部品の電極パッドと接続される配線パターンを微細かつ高密度に配置できると共に、半導体装置の厚さ方向のサイズの小型化を図ることができる。
従来の電子装置の断面図である。 本発明の第１の実施の形態に係る電子装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その１）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その２）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その３）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その４）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その５）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その６）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その７）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その８）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その９）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その１０）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その１１）を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造工程（その１２）を示す図である。 本発明の第２の実施の形態に係る電子装置の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その４）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その５）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その６）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その７）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
以下、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電子装置の断面図である。
図２を参照するに、第１の実施の形態の電子装置１０は、半導体装置１１と、他の半導体装置である半導体装置１２と、内部接続端子１３とを有する。
半導体装置１１は、多層配線構造体１５と、電子部品１７，１８と、絶縁部材１９と、貫通電極２１〜２３と、外部接続端子２４を有する。
多層配線構造体１５は、絶縁部材１９の下面１９Ｂ（第１の面）、電子部品１７，１８の後述する電極パッド形成面１７Ｂ，１８Ｂ、薄板化された電子部品１７，１８に設けられた後述する電極パッド６２，６３，６５，６６を覆うように設けられている。
多層配線構造体１５は、積層体２７と、外部接続用パッド３１−１，３１−２，３１−３，３１−４と、配線パターン３３〜３６と、ソルダーレジスト層３８とを有する。
積層体２７は、複数の絶縁層４１，４２が積層された構成とされている。絶縁層４１は、電子部品１７，１８に設けられた電極パッド６２，６３，６５，６６と、電子部品１７の電極パッド形成面１７Ｂ（電極パッド６２，６３が設けられた側の面）、電子部品１８の電極パッド形成面１８Ｂ（電極パッド６５，６６が設けられた側の面）、及び絶縁部材１９の下面１９Ｂに設けられている。絶縁層４１としては、例えば、絶縁樹脂層（例えば、エポキシ樹脂層）を用いることができる。絶縁層４１の厚さは、例えば、５〜３０μｍとすることができる。
絶縁層４２は、絶縁層４１の下面４１Ｂに設けられている。絶縁層４２としては、例えば、絶縁樹脂層（例えば、エポキシ樹脂層）を用いることができる。絶縁層４２の厚さは、例えば、５〜３０μｍとすることができる。
外部接続用パッド３１−１，３１−２，３１−３，３１−４は、絶縁層４２の下面４２Ｂに設けられている。外部接続用パッド３１−１は、外部接続端子２４が配設される接続面３１−１Ａを有する。外部接続用パッド３１−１は、配線パターン３３と接続されている。外部接続用パッド３１−１は、配線パターン３３を介して、電子部品１７，１８と電気的に接続されている。
外部接続用パッド３１−２は、外部接続端子２４が配設される接続面３１−２Ａを有する。外部接続用パッド３１−２は、配線パターン３４と接続されている。外部接続用パッド３１−２は、配線パターン３４を介して、半導体装置１２及び電子部品１７と電気的に接続されている。
外部接続用パッド３１−３は、外部接続端子２４が配設される接続面３１−３Ａを有する。外部接続用パッド３１−３は、配線パターン３５と接続されている。外部接続用パッド３１−３は、配線パターン３５を介して、半導体装置１２及び電子部品１８と電気的に接続されている。
外部接続用パッド３１−４は、外部接続端子２４が配設される接続面３１−４Ａを有する。外部接続用パッド３１−４は、配線パターン３６と接続されている。外部接続用パッド３１−４は、配線パターン３６を介して、半導体装置１２と電気的に接続されている。
上記構成とされた外部接続用パッド３１−１，３１−２，３１−３，３１−４の材料としては、例えば、Ｃｕを用いることができる。
配線パターン３３〜３６は、積層体２７を貫通するように、積層体２７に内設されている。配線パターン３３は、第１の接続部であるビア４５，４６と、ビア４８と、配線４７とを有する。ビア４５は、電子部品１７に設けられた電極パッド６２と対向する部分の絶縁層４１を貫通するように設けられている。つまり、ビア４５は、電子部品１７の配設領域に対応する部分の絶縁層４１から露出されている。ビア４５の上端は、電極パッド６２と直接接続されている。これにより、ビア４５は、電子部品１７と電気的に接続されている。
ビア４６は、電子部品１８の電極パッド６５と対向する部分の絶縁層４１を貫通するように設けられている。つまり、ビア４６は、電子部品１８の配設領域に対応する部分の絶縁層４１から露出されている。ビア４６の上端は、電極パッド６５と直接接続されている。これにより、ビア４６は、電子部品１８と電気的に接続されている。
配線４７は、絶縁層４１の下面４１Ｂ及びビア４５，４６の下端面に設けられている。配線４７は、ビア４５，４６の下端と接続されている。配線４７は、ビア４５，４６を介して、電子部品１７，１８と電気的に接続されている。
ビア４８は、配線４７と外部接続用パッド３１−１との間に位置する部分の絶縁層４２を貫通するように設けられている。ビア４８の上端は、配線４７と接続されている。ビア４８の下端は、外部接続用パッド３１−１と接続されている。これにより、ビア４８は、配線４７と外部接続用パッド３１−１とを電気的に接続している。上記構成とされた配線パターン３３の材料としては、例えば、Ｃｕを用いることができる。
配線パターン３４は、第１の接続部であるビア５１と、第２の接続部であるビア５２と、ビア５４と、配線５３とを有する。ビア５１は、電子部品１７の電極パッド６３と対向する部分の絶縁層４１を貫通するように設けられている。つまり、ビア５１は、電子部品１７の配設領域に対応する部分の絶縁層４１から露出されている。ビア５１の上端は、電極パッド６３と直接接続されている。これにより、ビア５１は、電子部品１７と電気的に接続されている。
ビア５２は、貫通電極２１の下方に位置する部分の絶縁層４１を貫通するように設けられている。つまり、ビア５２は、電子部品１７の配設領域の外側に位置する部分の絶縁層４１から露出されている。ビア５２の上端は、貫通電極２１の下端と直接接続されている。これにより、ビア５２は、貫通電極２１と電気的に接続されている。
配線５３は、絶縁層４１の下面４１Ｂ及びビア５１，５２の下端面に設けられている。配線５３は、ビア５１，５２の下端と接続されている。これにより、配線５３は、ビア５１，５２を介して、電子部品１７及び半導体装置１２と電気的に接続されている。
ビア５４は、配線５３と外部接続用パッド３１−２との間に位置する部分の絶縁層４２を貫通するように設けられている。ビア５４の上端は、配線５３と接続されており、ビア５４の下端は、外部接続用パッド３１−２と接続されている。これにより、ビア５４は、配線５３と外部接続用パッド３１−２とを電気的に接続している。上記構成とされた配線パターン３４の材料としては、例えば、Ｃｕを用いることができる。
配線パターン３５は、第１の接続部であるビア５６と、第２の接続部であるビア５７と、配線５８と、ビア５９とを有する。ビア５６は、電子部品１８の電極パッド６６と対向する部分の絶縁層４１を貫通するように設けられている。つまり、ビア５６は、電子部品１８の配設領域に対応する部分の絶縁層４１から露出されている。ビア５６の上端は、電極パッド６６と直接接続されている。これにより、ビア５６は、電子部品１８と電気的に接続されている。
ビア５７は、貫通電極２２の下方に位置する部分の絶縁層４１を貫通するように設けられている。ビア５７の上端は、貫通電極２２の下端と直接接続されている。これにより、ビア５７は、貫通電極２２と電気的に接続されている。
配線５８は、絶縁層４１の下面４１Ｂ及びビア５６，５７の下端面に設けられている。配線５８は、ビア５６，５７の下端と接続されている。これにより、配線５８は、ビア５６，５７を介して、電子部品１８及び半導体装置１２と電気的に接続されている。
ビア５９は、配線５８と外部接続用パッド３１−３との間に位置する部分の絶縁層４２を貫通するように設けられている。ビア５９の上端は、配線５８と接続されており、ビア５９の下端は、外部接続用パッド３１−３と接続されている。これにより、ビア５９は、配線５８と外部接続用パッド３１−３とを電気的に接続している。上記構成とされた配線パターン３５の材料としては、例えば、Ｃｕを用いることができる。
配線パターン３６は、第２の接続部であるビア６１と、ビア６３と、配線６２とを有する。ビア６１は、貫通電極２３と対向する部分の絶縁層４１を貫通するように設けられている。つまり、ビア６１は、電子部品１８の配設領域の外側に位置する部分の絶縁層４１から露出されている。ビア６１の上端は、貫通電極２３の下端と直接接続されている。これにより、ビア６１は、貫通電極２３と電気的に接続されている。
配線６２は、絶縁層４１の下面４１Ｂ及びビア６１の下端面に設けられている。配線６２は、ビア６１の下端と接続されている。これにより、配線６２は、ビア６１を介して、貫通電極２３と電気的に接続されている。
ビア６３は、配線６２と外部接続用パッド３１−４との間に位置する部分の絶縁層４２を貫通するように設けられている。ビア６３の上端は、配線６２と接続されており、ビア６３の下端は、外部接続用パッド３１−４と接続されている。これにより、ビア６３は、配線６２と外部接続用パッド３１−４とを電気的に接続している。上記構成とされた配線パターン３６の材料としては、例えば、Ｃｕを用いることができる。
ソルダーレジスト層３８は、絶縁層４２の下面４２Ｂに設けられている。ソルダーレジスト層３８は、接続面３１−１Ａを露出する開口部３８Ａと、接続面３１−２Ａを露出する開口部３８Ｂと、接続面３１−３Ａを露出する開口部３８Ｃと、接続面３１−４Ａを露出する開口部３８Ｄとを有する。
上記構成とされた多層配線構造体１５は、図２や後述する図１３及び図１４において、薄板化された電子部品１７，１８の厚さや絶縁部材１９の厚さよりも薄くなるように図示されている。しかし、実際には、多層配線構造体１５の厚さは、薄板化された電子部品１７，１８の厚さ（例えば、２００〜３００μｍ）や絶縁部材１９の厚さ（例えば、２００〜３００μｍ）よりも薄い。多層配線構造体１５の厚さは、例えば、２０〜８０μｍとすることができる。多層配線構造体１５は、電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂや絶縁部材１９の下面１９Ｂに、膜状又は層状に形成されている。
電子部品１７は、薄板化された電子部品であり、背面１７Ａと、背面１７Ａの反対側に位置する電極パッド形成面１７Ｂと、複数の電極パッド６２，６３を有する。電子部品１７は、電子部品１７の電極パッド形成面１７Ｂと絶縁層４１の上面４１Ａ（積層体２７の上面）とが接触するように、絶縁層４１の上面４１Ａに配設されている。電極パッド６２，６３は、電子部品１７の電極パッド形成面１７Ｂに設けられている。電極パッド６２，６３は、電子部品１７の電極パッド形成面１７Ｂから突出している。電極パッド６２，６３は、絶縁層４１により覆われている。
電極パッド６２は、接続面６２Ａを有する。接続面６２Ａは、配線パターン３３の構成要素のうちの１つであるビア４５の上端と直接接続されている。電極パッド６３は、接続面６３Ａを有する。接続面６３Ａは、配線パターン３４の構成要素のうちの１つであるビア５１の上端と直接接続されている。つまり、電極パッド６２，６３と配線パターン３３，３４とが直接接続されることで、電子部品１７と多層配線構造体１５とが電気的に接続されている。絶縁層４１上に配置された部分の電子部品１７の厚さは、例えば、２００〜３００μｍとすることができる。
電子部品１８は、薄板化された電子部品であり、背面１８Ａと、背面１８Ａの反対側に位置する電極パッド形成面１８Ｂと、複数の電極パッド６５，６６を有する。電子部品１８は、電子部品１８の電極パッド形成面１８Ｂと絶縁層４１の上面４１Ａとが接触するように、絶縁層４１上に配設されている。電極パッド６５，６６は、電子部品１８の電極パッド形成面１８Ｂに設けられている。電極パッド６５，６６は、電子部品１８の電極パッド形成面１８Ｂから突出している。電極パッド６５，６６は、絶縁層４１により覆われている。
電極パッド６５は、接続面６５Ａを有する。接続面６５Ａは、配線パターン３３の構成要素のうちの１つであるビア４６の上端と直接接続されている。電極パッド６６は、接続面６６Ａを有する。接続面６６Ａは、配線パターン３５の構成要素のうちの１つであるビア５６の上端と直接接続されている。つまり、電極パッド６５，６６と配線パターン３３，３５とが直接接続されることで、電子部品１８と多層配線構造体１５とが電気的に接続される。
絶縁層４１の上面４１Ａに配置された部分の電子部品１８の厚さは、絶縁層４１の上面４１Ａに配置された部分の電子部品１７の厚さと略等しい。絶縁層４１の上面４１Ａに配置された部分の電子部品１８の厚さは、例えば、２００〜３００μｍとすることができる。
このように、絶縁層４１の上面４１Ａと電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂとが接触するように、絶縁層４１の上面４１Ａに電子部品１７，１８を配置し、電子部品１７に設けられた電極パッド６２，６３と配線パターン３３，３４を構成するビア４５，５１とを直接接続させると共に、電子部品１８に設けられた電極パッド６５，６６と配線パターン３３，３５を構成するビア４６，５６とを直接接続させることにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１１の厚さ方向のサイズの小型化を図ることができる。
また、電子部品１７，１８に設けられた電極パッド６２，６３，６５，６６と配線パターン３３〜３５とを直接接続することにより、電子部品１７，１８と配線パターン３３〜３５とを接続するバンプ（例えば、はんだバンプ）が不要となるため、配線パターン３３〜３５（具体的には、ビア４５，４６，５１，５６及び配線４７，５３，５８）を微細かつ高密度に配置することができる。
上記説明した電子部品１７，１８としては、例えば、半導体チップを用いることができる。具体的には、電子部品１７，１８としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、電子部品１７，１８のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、電子部品１７，１８のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
絶縁部材１９は、電子部品１７，１８の側面を覆うように、絶縁層４１の上面４１Ａに設けられている。これにより、絶縁部材１９は、電子部品１７，１８の周囲（側面部分）を封止している。絶縁部材１９は、絶縁層４１の上面４１Ａに配置された部分の電子部品１７，１８と略等しい厚さとされている。絶縁部材１９の厚さは、例えば、２００〜３００μｍとすることができる。
絶縁部材１９の上面１９Ａは、電子部品１７，１８の背面１７Ａ，１８Ａと略面一となるように構成されている。これにより、絶縁部材１９の上面１９Ａと電子部品１７，１８の背面１７Ａ，１８Ａとは、同一平面上に配置されている。
このように、絶縁層４１の上面４１Ａに、電子部品１７，１８の側面を封止すると共に、電子部品１７，１８の背面１７Ａ，１８Ａと略面一とされた上面１９Ａを有する絶縁部材１９を設けることにより、半導体装置１１の厚さ方向のサイズを大型化させることなく、電子部品１７，１８を封止することができる。
絶縁部材１９は、貫通孔７１〜７３を有する。貫通孔７１は、ビア５２の上端面を露出するように形成されている。貫通孔７２は、ビア５７の上端面を露出するように形成されている。貫通孔７３は、ビア６１の上端面を露出するように形成されている。
上記構成とされた絶縁部材１９としては、例えば、モールド樹脂を用いることができる。モールド樹脂の材料としては、例えば、エポキシ樹脂を用いることができる。
貫通電極２１は、貫通孔７１に設けられている。貫通電極２１の上端面は、平坦な面とされており、絶縁部材１９の上面１９Ａと同一平面上に配置されている。貫通電極２１の上端は、内部接続端子１３と接続されている。貫通電極２１は、内部接続端子１３を介して、半導体装置１２と電気的に接続されている。貫通電極２１の下端面は、平坦な面とされており、絶縁部材１９の下面１９Ｂと略同一平面上に配置されている。なお、貫通電極２１は、製造時の接着剤１０２の厚さ分だけ、絶縁部材１９の下面１９Ｂから突出する。このため、実際には、貫通電極２１の下端面と絶縁部材１９の下面１９Ｂとは、完全な同一平面上に配置されない。
貫通電極２１の下端は、ビア５２と直接接続されている。これにより、貫通電極２１は、配線パターン３４を介して、外部接続用パッド３１−２と電気的に接続されている。貫通電極２１の材料としては、例えば、Ｃｕを用いることができる。
貫通電極２２は、貫通孔７２に設けられている。貫通電極２２の上端面は、平坦な面とされており、絶縁部材１９の上面１９Ａと同一平面上に配置されている。貫通電極２２の上端は、内部接続端子１３と接続されている。貫通電極２２は、内部接続端子１３を介して、半導体装置１２と電気的に接続されている。貫通電極２２の下端面は、平坦な面とされており、絶縁部材１９の下面１９Ｂと略同一平面上に配置されている。なお、貫通電極２２は、製造時の接着剤１０２の厚さ分だけ、絶縁部材１９の下面１９Ｂから突出する。このため、実際には、貫通電極２２の下端面と絶縁部材１９の下面１９Ｂとは、完全な同一平面上に配置されない。
貫通電極２２の下端は、ビア５７と直接接続されている。これにより、貫通電極２２は、配線パターン３５を介して、外部接続用パッド３１−３と電気的に接続されている。貫通電極２２の材料としては、例えば、Ｃｕを用いることができる。
貫通電極２３は、貫通孔７３に設けられている。貫通電極２３の上端面は、平坦な面とされており、絶縁部材１９の上面１９Ａと同一平面上に配置されている。貫通電極２３の上端は、内部接続端子１３と接続されている。貫通電極２３は、内部接続端子１３を介して、半導体装置１２と電気的に接続されている。貫通電極２３の下端面は、平坦な面とされており、絶縁部材１９の下面１９Ｂと略同一平面上に配置されている。なお、貫通電極２３は、製造時の接着剤１０２の厚さ分だけ、絶縁部材１９の下面１９Ｂから突出する。このため、実際には、貫通電極２３の下端面と絶縁部材１９の下面１９Ｂとは、完全な同一平面上に配置されない。
貫通電極２３の下端は、ビア６１と接続されている。これにより、貫通電極２３は、配線パターン３６を介して、外部接続用パッド３１−４と電気的に接続されている。貫通電極２３の材料としては、例えば、Ｃｕを用いることができる。
上記説明したように、貫通電極２１〜２３の上端面は、電子部品１７，１８の背面１７Ａ，１８Ａ及び絶縁部材１９の上面１９Ａと同一平面上に配置されている。
このように、絶縁部材１９を貫通するように内部接続端子１３と接続される貫通電極２１〜２３を設けると共に、貫通電極２１〜２３の上端面、電子部品１７，１８の背面１７Ａ，１８Ａ、及び絶縁部材１９の上面１９Ａを同一平面上に配置することにより、半導体装置１２と対向する半導体装置１１の上面が平坦な面となるため、半導体装置１１と半導体装置１２とを電気的に接続する内部接続端子１３の高さ方向のサイズを小さくすることが可能となるので、電子装置１０の厚さ方向のサイズの小型化を図ることができる。
また、内部接続端子１３の高さ方向のサイズを小さくすることにより、貫通電極２１〜２３を狭ピッチで配置することが可能となるので、半導体装置１１と半導体装置１２との間における電気的接続箇所を増加させることができる（言い換えれば、半導体装置１１，１２間に配置される内部接続端子１３の数を増加させることができる。）。
さらに、はんだボール等の内部接続端子１３を小径化が可能となることにより、貫通電極２１〜２３を狭ピッチ化できる。
なお、内部接続端子１３が接続される側の貫通電極２１〜２３の端面に、保護層（例えば、貫通電極２１〜２３の端面に、Ｎｉめっき層と、Ａｕめっき層とを順次積層させたＮｉ／Ａｕ積層膜）を設けてもよい。
外部接続端子２４は、接続面３１−１Ａ，３１−２Ａ，３１−３Ａ，３１−４Ａにそれぞれ設けられている。外部接続端子２４は、電子装置１０をマザーボード等の実装基板（図示せず）に接続する際、実装基板に設けられたパッドと接続される端子である。外部接続端子２４としては、例えば、はんだボールを用いることができる。図２では、外部接続端子２４としてはんだボールを用いた場合を例に挙げて図示したが、はんだボールの代わりにピン端子を外部接続端子２４として用いてもよい。
本実施の形態の半導体装置によれば、絶縁層４１の上面４１Ａと電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂとが接触するように、絶縁層４１の上面４１Ａに電子部品１７，１８を配置し、電子部品１７に設けられた電極パッド６２，６３と配線パターン３３，３４を構成するビア４５，５１とを直接接続させると共に、電子部品１８に設けられた電極パッド６５，６６と配線パターン３３，３５を構成するビア４６，５６とを直接接続させることにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１１の厚さ方向のサイズの小型化を図ることができる。
また、電子部品１７，１８に設けられた電極パッド６２，６３，６５，６６と配線パターン３３〜３５とを直接接続することにより、電子部品１７，１８と配線パターン３３〜３５とを接続するバンプ（例えば、はんだバンプ）が不要となるため、配線パターン３３〜３５（具体的には、ビア４５，４６，５１，５６及び配線４７，５３，５８）を微細かつ高密度に配置することができる。
半導体装置１２は、半導体装置１１の上方に配置されており、配線基板８１と、電子部品８３と、モールド樹脂８５とを有する。配線基板８１は、基板本体９１と、パッド９３，９４と、配線パターン９６と、ソルダーレジスト層９８，９９とを有する。基板本体９１は、板状とされている。基板本体９１としては、例えば、複数の絶縁樹脂層が積層された積層体を用いることができる。
パッド９３は、基板本体９１の上面９１Ａに設けられている。パッド９３は、金属ワイヤ８４（例えば、Ａｕワイヤ）の一方の端部及び配線パターン９６の上端と接続されている。パッド９３は、金属ワイヤ８４を介して、電子部品８３と電気的に接続されている。パッド９３の材料としては、例えば、Ｃｕを用いることができる。
パッド９４は、基板本体９１の下面９１Ｂに設けられている。パッド９４は、配線パターン９６の下端及び内部接続端子１３と接続されている。パッド９４は、配線パターン９６を介して、パッド９３と電気的に接続されると共に、内部接続端子１３を介して、半導体装置１１と電気的に接続されている。パッド９４の材料としては、例えば、Ｃｕを用いることができる。
配線パターン９６は、基板本体９１を貫通するように、基板本体９１に内設されている。配線パターン９６は、例えば、複数の配線及びビア（図示せず）により構成することができる。配線パターン９６の上端は、パッド９３と接続されており、配線パターン９６の下端は、パッド９４と接続されている。
ソルダーレジスト層９８は、基板本体９１の上面９１Ａに設けられている。ソルダーレジスト層９８は、パッド９３の上面を露出する開口部９８Ａを有する。
ソルダーレジスト層９９は、基板本体９１の下面９１Ｂに設けられている。ソルダーレジスト層９９は、パッド９４の下面を露出する開口部９９Ａを有する。
電子部品８３は、複数の電極パッド１００を有する。電子部品８３は、電極パッド１００が形成されていない側の電子部品８３の面とソルダーレジスト層９８の上面とが接触するように、ソルダーレジスト層９８上に接着されている。電極パッド１００は、金属ワイヤ８４の他方の端部と接続されている。これにより、電子部品８３は、金属ワイヤ８４を介して、配線基板８１と電気的に接続されている。電子部品８３としては、例えば、メモリ用の半導体チップを用いることができる。
モールド樹脂８５は、電子部品８３及び金属ワイヤ８４を覆うように、パッド９３の上面及びソルダーレジスト９８の上面に設けられている。モールド樹脂８５は、電子部品８３及び金属ワイヤ８４を封止するための樹脂である。モールド樹脂８５の材料としては、例えば、エポキシ樹脂を用いることができる。
内部接続端子１３は、半導体装置１１と半導体装置１２との間に配置されると共に、貫通電極２１〜２３のうちのいずれか１つの電極の上端及びパッド９４と接続されている。これにより、内部接続端子１３は、半導体装置１１と半導体装置１２とを電気的に接続している。先に説明したように、半導体装置１２と対向する半導体装置１１の上面は、平坦な面とされているため、内部接続端子１３の高さ方向のサイズを小さくすることが可能である。内部接続端子１３の高さ方向のサイズは、例えば、３０μｍとすることができる。内部接続端子１３としては、例えば、はんだボールを用いることができる。
本実施の形態の電子装置によれば、同一平面上に配置された電子部品１７，１８の背面１７Ａ，１８Ａ、絶縁部材１９の上面１９Ａ、及び貫通電極２１〜２３の上端面を有し、半導体装置１２と対向する面が平坦な面とされた半導体装置１１と、半導体装置１１の上方に配置された半導体装置１２と、を内部接続端子１３を介して電気的に接続することにより、内部接続端子１３の高さ方向のサイズを小さくすることが可能となるため、電子装置１０の高さ方向のサイズの小型化を図ることができる。
図３〜図１４は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図３〜図１４において、第１の実施の形態の半導体装置１１と同一構成部分には同一符号を付す。
図３〜図１４を参照して、第１の実施の形態の半導体装置１１の製造方法について説明する。始めに、図３に示す工程では、支持体１０１の上面１０１Ａに接着剤１０２を形成した後、接着剤１０２により、電子部品１７，１８と支持体１０１とを接着させる（電子部品接着工程）。
このとき、支持体１０１の上面１０１Ａと電極パッド６２，６３，６５，６６の接続面６２Ａ，６３Ａ，６５Ａ，６６Ａとが接触するように、電子部品１７，１８と支持体１０１とを接着させる。なお、押圧により電子部品１７，１８が接着剤１０２に埋め込まれるようにし、電極パッド６２，６３，６５，６６の接続面６２Ａ，６３Ａ，６５Ａ，６６Ａが支持体１０１の上面１０１Ａと接触するようにするとよい。
この段階での電子部品１７，１８は、薄板化されていない。このような薄板化されていない電子部品１７，１８は、薄板化された電子部品１７，１８よりもハンドリングしやすいため、支持体１０１の所定の位置に電子部品１７，１８を精度良く接着することができる。薄板化前の電子部品１７，１８の厚さは、例えば、７００μｍとすることができる。
電子部品１７，１８としては、例えば、半導体チップを用いることができる。具体的には、電子部品１７，１８としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、電子部品１７，１８のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、電子部品１７，１８のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
支持体１０１としては、例えば、ガラス基板、シリコン基板、金属板（例えば、Ｃｕ板）等を用いることができる。支持体１０１の厚さは、例えば、３００〜６００μｍとすることができる。接着剤１０２としては、例えば、接着性を有したポリイミド樹脂テープ（例えば、厚さ１〜２０μｍ）を用いることができる。
次いで、図４に示す工程では、接着剤１０２の上面１０２Ａに、電子部品１７，１８の側面の一部を封止する絶縁部材１９を形成する（絶縁部材形成工程）。絶縁部材１９としては、例えば、モールド樹脂（例えば、エポキシ樹脂よりなるモールド樹脂）を用いることができる。絶縁部材１９は、例えば、トランスファーモールド法により形成することができる。絶縁部材１９は、薄板化後の電子部品１７，１８の背面１７Ａ，１８Ａよりも上方に絶縁部材１９の上面が位置するように形成する。この段階での絶縁部材１９の厚さは、例えば、３００μｍとすることができる。
次いで、図５に示す工程では、図４に示す構造体の上面側（電子部品１７，１８の背面１７Ａ，１８Ａ側）から、電子部品１７，１８及び絶縁部材１９を研削（例えば、バックサイドグラインダによる研削）することで、電子部品１７，１８を薄板化すると共に、薄板化された電子部品１７，１８の背面１７Ａ，１８Ａと研削された絶縁部材１９の上面１９Ａとを同一平面上に配置させる（研削工程。）。
これにより、図５に示す構造体の上面は、平坦な面となる。薄板化された電子部品１７，１８の厚さ（接着剤１０２上に配置された部分の電子部品１７，１８の厚さ）は、例えば、２００μｍとすることができる。この場合、研削後の絶縁部材１９の厚さは、例えば、２００μｍとすることができる。
次いで、図６に示す工程では、絶縁部材１９の上面１９Ａ側から、絶縁部材１９及び接着剤１０２を貫通する貫通孔７１〜７３を形成する（貫通孔形成工程）。
貫通孔７１〜７３は、例えば、貫通孔７１〜７３の形成領域に対応する部分の絶縁部材１９及び接着剤１０２にレーザを照射することで形成できる。貫通孔７１〜７３は、支持体１０１の上面１０１Ａを露出している。貫通孔７１〜７３の直径は、例えば、２００μｍとすることができる。
次いで、図７に示す工程では、貫通孔７１を充填する貫通電極２１、貫通孔７２を充填する貫通電極２２、及び貫通孔７３を充填する貫通電極２３を同時に形成する（貫通電極形成工程）。
このとき、貫通電極２１〜２３は、貫通電極２１〜２３の上端面、電子部品１７，１８の背面１７Ａ，１８Ａ、及び絶縁部材１９の上面１９Ａが同一平面上に配置されるように形成する。貫通電極２１〜２３は、例えば、めっき法や印刷法等により形成することができる。
めっき法を用いて貫通電極２１〜２３を形成する場合、支持体１０１（例えば、シリコン基板、ガラス基板等）の上面１０１Ａに、スパッタ法によりＣｕ層（シリコン基板、ガラス基板の場合には給電層となる）を形成し、その後、先に説明した図３〜図６に示す工程と同様な処理を行った後、Ｃｕ層に給電して、貫通孔７１〜７３を充填するようにめっき膜を析出成長させることで、貫通電極２１〜２３を形成する。貫通電極２１〜２３の材料としては、例えば、Ｃｕを用いることができる。
なお、支持体１０１として金属板（例えば、Ｃｕ板）を用いる場合、支持体１０１が給電層として機能するため上記Ｃｕ層の形成は不要となる。
また、貫通電極２１〜２３を形成後、内部接続端子１３が接続される側の貫通電極２１〜２３の端面に、保護層（例えば、貫通電極２１〜２３の端面に、Ｎｉめっき層と、Ａｕめっき層とを順次積層させたＮｉ／Ａｕ積層膜）を設けてもよい。
次いで、図８に示す工程では、図７に示す電子部品１７，１８及び貫通電極２１〜２３が形成された絶縁部材１９から接着剤１０２及び支持体１０１を除去する（支持体除去工程）。
具体的には、例えば、図７に示す電子部品１７，１８及び貫通電極２１〜２３が形成された絶縁部材１９から、支持体１０１を機械的に剥がすことで、支持体１０１と共に、接着剤１０２を除去する。これにより、貫通電極２１〜２３及び電極パッド６２，６３，６５，６６は、接着剤１０２の厚さ分だけ、絶縁部材１９の下面１９Ｂから突出するが、多少突出していたとしても製造工程上問題は無い。また、貫通電極２１〜２３の下端面及び電極パッド６２，６３，６５，６６の接続面６２Ａ，６３Ａ，６５Ａ，６６Ａと絶縁部材１９の下面１９Ｂとは、完全な同一平面には配置されない。
次いで、図９に示す工程では、絶縁部材１９の下面１９Ｂ、電極パッド６２，６３，６５，６６、電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂ、及び貫通電極２１〜２３の下端面に、開口部１１１〜１１７を有した絶縁層４１を形成する。
具体的には、絶縁層４１は、例えば、図８に示す構造体の下面に絶縁層４１の母材となる絶縁樹脂フィルム（例えば、エポキシ樹脂フィルム）を貼り付けた後、開口部１１１〜１１７に対応する部分の絶縁樹脂フィルムをレーザ加工することで形成する。
開口部１１１は、接続面６２Ａを露出するように形成し、開口部１１２は、接続面６３Ａを露出するように形成する。また、開口部１１３は、接続面６５Ａを露出するように形成し、開口部１１４は、接続面６６Ａを露出するように形成する。また、開口部１１５は、貫通電極２１の下端面を露出するように形成し、開口部１１６は、貫通電極２２の下端面を露出するように形成する。さらに、開口部１１７は、貫通電極２３の下端面を露出するように形成する。
次いで、図１０に示す工程では、開口部１１１〜１１７及び絶縁層４１の下面４１Ｂに、ビア４５，４６，５１，５２，５６，５７，６１及び配線４７，５３，５８，６２を同時に形成する。これにより、電子部品１７に設けられた電極パッド６２，６３とビア４５，５１とが直接接続されると共に、電子部品１８に設けられた電極パッド６５，６６とビア４６，５６とが直接接続される。
このように、電子部品１７，１８の電極パッド６２，６３，６５，６６とビア４５，４６，５１、５６とを直接接続することにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１１の厚さ方向のサイズの小型化を図ることができる。
ビア５２は、貫通電極２１の下端と直接接続され、ビア５７は、貫通電極２２の下端と直接接続される。また、ビア６１は、貫通電極２３の下端と直接接続される。
ビア４５，４６，５１，５２，５６，５７，６１及び配線４７，５３，５８，６２は、例えば、セミアディティブ法により形成することができる。ビア４５，４６，５１，５２，５６，５７，６１及び配線４７，５３，５８，６２の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１１に示す工程では、先に説明した図９に示す工程と同様な処理を行うことにより、絶縁層４１の下面４１Ｂに、開口部１２１〜１２４を有した絶縁層４２を形成する。これにより、複数の絶縁層４１，４２が積層された積層体２７が形成される。開口部１２１は、配線４７の一部を露出するように形成し、開口部１２２は、配線５３の一部を露出するように形成する。開口部１２３は、配線５８の一部を露出するように形成し、開口部１２４は、配線６２の一部を露出するように形成する。上記絶縁層４２としては、例えば、エポキシ樹脂フィルムを用いることができる。
次いで、図１２に示す工程では、先に説明した図１０に示す工程と同様な処理を行うことにより、開口部１２１〜１２４及び絶縁層４２の下面４２Ｂに、ビア４８，５４，５９，６３と、接続面３１−１Ａ，３１−２Ａ，３１−３Ａ，３１−４Ａを有した外部接続用パッド３１−１，３１−２，３１−３，３１−４とを同時に形成する。
これにより、電子部品１７，１８と外部接続用パッド３１−１とを電気的に接続する配線パターン３３と、電子部品１７及び貫通電極２１と外部接続用パッド３１−２とを電気的に接続する配線パターン３４と、電子部品１８及び貫通電極２２と外部接続用パッド３１−３とを電気的に接続する配線パターン３５と、貫通電極２３と外部接続用パッド３１−４とを電気的に接続する配線パターン３６とが形成される。
ビア４８，５４，５９，６３及び外部接続用パッド３１−１，３１−２，３１−３，３１−４の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１３に示す工程では、絶縁層４２の下面４２Ｂに、開口部３８Ａ，３８Ｂ，３８Ｃ，３８Ｄを有したソルダーレジスト層３８を形成する。開口部３８Ａは、接続面３１−１Ａを露出するように形成し、開口部３８Ｂは、接続面３１−２Ａを露出するように形成する。開口部３８Ｃは、接続面３１−３Ａを露出するように形成し、開口部３８Ｄは、接続面３１−４Ａを露出するように形成する。なお、接続面３１−１Ａ，３１−２Ａ，３１−３Ａ，３１−４Ａに、Ｎｉめっき層と、Ａｕめっき層とを順次積層させ、Ｎｉ／Ａｕ積層膜よりなる保護層を設けてもよい。図９〜図１３に示す工程が、「多層配線構造体形成工程」に相当する工程である。
次いで、図１４に示す工程では、接続面３１−１Ａ，３１−２Ａ，３１−３Ａ，３１−４Ａに、それぞれ１つの外部接続端子２４を形成する。外部接続端子２４としては、例えば、はんだボールを用いることができる。なお、図１４では、外部接続端子２４としてはんだボールを用いた場合を例に挙げて図示したが、はんだボールの代わりにピン端子を外部接続端子２４として用いてもよい。なお、外部接続端子２４として、はんだボール等を設ける代わりに、接続面３１−１Ａ，３１−２Ａ，３１−３Ａ，３１−４Ａ自体を外部接続端子として用いてもよい。
本実施の形態の半導体装置の製造方法によれば、支持体１０１の上面１０１Ａと電子部品１７，１８に設けられた電極パッド６２，６３，６５，６６とが接触するように、接着剤１０２により、支持体１０１と電子部品１７，１８とを接着し、次いで、接着剤１０２の上面１０２Ａに電子部品１７，１８の周囲（側面）の一部を封止する絶縁部材１９を形成し、次いで、電子部品１７，１８及び絶縁部材１９を研削することにより、電子部品１７，１８を薄板化すると共に、薄板化された電子部品１７，１８の背面１７Ａ，１８Ａと絶縁部材１９の上面１９Ａとを同一平面上に配置し、次いで、絶縁部材１９を貫通する貫通電極２１〜２３を形成し、次いで、接着剤１０２及び支持体１０１を除去し、その後、絶縁部材１９の下面１９Ｂ、電極パッド６２，６３，６５，６６、電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂ、及び貫通電極２１〜２３の下端面に、電極パッド６２，６３，６５，６６及び貫通電極２１〜２３の下端面と直接接続される配線パターン３３〜３６を形成することにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１１の厚さ方向のサイズの小型化を図ることができる。
また、電子部品１７，１８に設けられた電極パッド６２，６３，６５，６６と配線パターン３３〜３５とを直接接続することにより、電子部品１７，１８と配線パターン３３〜３５とを接続するバンプ（例えば、はんだバンプ）が不要となるため、配線パターン３３〜３５（具体的には、ビア４５，４６，５１，５６及び配線４７，５３，５８）を微細かつ高密度に形成することができる。
（第２の実施の形態）
図１５は、本発明の第２の実施の形態に係る電子装置の断面図である。図１５において、第１の実施の形態の電子装置１０と同一構成部分には同一符号を付す。
図１５を参照するに、第２の実施の形態の電子装置１３０は、第１の実施の形態の電子装置１０に設けられた半導体装置１１の代わりに半導体装置１３１を設けた以外は、電子装置１０と同様に構成される。
半導体装置１３１は、第１の実施の形態で説明した半導体装置１１に設けられた絶縁部材１９の代わりに絶縁部材１３３及び封止樹脂１３４を設けた以外は、半導体装置１１と同様に構成される。
絶縁部材１３３は、絶縁層４１の上面４１Ａに設けられている。絶縁部材１３３は、貫通孔１３６〜１３８と、貫通部１４１とを有する。貫通孔１３６は、ビア５２の上面を露出するように形成されている。貫通孔１３７は、ビア５７の上面を露出するように形成されている。貫通孔１３８は、ビア６１の上面を露出するように形成されている。貫通部１４１は、絶縁部材１３３を貫通するように形成されている。貫通部１４１は、多層配線構造体１５（具体的には、配線パターン３３〜３５）と電気的に接続された電子部品１７，１８を収容するための空間である。
絶縁部材１３３は、絶縁層４１の上面４１Ａに配置された部分の電子部品１７，１８の厚さと略等しくなるように構成されている。絶縁層４１の上面４１Ａに配置された部分の電子部品１７，１８の厚さが２００μｍの場合、絶縁部材１３３の厚さは、例えば、２００μｍとすることができる。絶縁部材１３３の上面１３３Ａは、平坦な面とされている。絶縁部材１３３の上面１３３Ａは、電子部品１７，１８の背面１７Ａ，１８Ａと略面一となるように構成されている。これにより、絶縁部材１３３の上面１３３Ａ及び電子部品１７，１８の背面１７Ａ，１８Ａは、同一平面上に配置されている。上記構成とされた絶縁部材１３３としては、例えば、エポキシ樹脂層を用いることができる。
封止樹脂１３４は、電子部品１７，１８が収容された貫通部１４１を充填するように配置されている。封止樹脂１３４は、電子部品１７，１８の背面１７Ａ，１８Ａを露出している。封止樹脂１３４は、電子部品１７，１８の側面を覆っている。これにより、封止樹脂１３４は、電子部品１７，１８の側面部を封止している。封止樹脂１３４の上面１３４Ａは、平坦な面とされている。封止樹脂１３４の上面１３４Ａは、電子部品１７，１８の背面１７Ａ，１８Ａ及び絶縁部材１３３の上面１３３Ａと略面一になるように構成されている。封止樹脂１３４の厚さは、絶縁層４１の上面４１Ａに配置された部分の電子部品１７，１８の厚さ及び絶縁部材１３３の厚さと略等しい。封止樹脂１３４の厚さは、例えば、２００μｍとすることができる。封止樹脂１３４の材料としては、例えば、エポキシ樹脂を用いることができる。
上記構成とされた第２の実施の形態の半導体装置１３１は、第１の実施の形態の半導体装置１１と同様な効果を得ることができる。
本実施の形態の電子装置によれば、電子部品１７，１８の背面１７Ａ，１８Ａ、絶縁部材１３３の上面１３３Ａ、及び封止樹脂１３４の上面１３４Ａを同一平面上に配置することにより、半導体装置１２と対向する半導体装置１３１の上面が平坦な面となるため、半導体装置１３１と半導体装置１２との間に配置される内部接続端子１３の高さ方向のサイズを小さくすることが可能となるので、電子装置１３０の厚さ方向のサイズの小型化を図ることができる。
また、内部接続端子１３の高さ方向のサイズを小さくすることにより、貫通電極２１〜２３を狭ピッチで配置することが可能となるので、半導体装置１３１と半導体装置１２との間における電気的接続箇所を増加させることができる（言い換えれば、半導体装置１３１と半導体装置１２との間に配置される内部接続端子１３の数を増加させることができる。）。
さらに、はんだボール等の内部接続端子１３を小径化が可能となることにより、貫通電極２１〜２３を狭ピッチ化できる。
図１６〜図２３は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図１６〜図２３において、第２の実施の形態の半導体装置１３１と同一構成部分には同一符号を付す。
図１６〜図２３を参照して、第２の実施の形態の半導体装置１３１の製造方法について説明する。始めに、図１６に示す工程では、支持体１０１の上面１０１Ａに絶縁部材１３３を形成する。
具体的には、絶縁部材１３３は、例えば、支持体１０１の上面１０１Ａに、樹脂（例えば、エポキシ樹脂）を塗布することで形成する。なお、図１６に示す絶縁部材１３３は、先に説明した図１５に示す絶縁部材１３３よりも厚さが厚くなるように形成する。この段階での絶縁部材１３３の厚さは、例えば、３００μｍにすることができる。
次いで、図１７に示す工程では、絶縁部材１３３を貫通する貫通部１４１及び貫通孔１３６〜１３８を形成する。貫通部１４１及び貫通孔１３６〜１３８は、例えば、貫通部１４１及び貫通孔１３６〜１３８の形成領域に対応する部分の絶縁部材１３３にレーザを照射することで形成できる。なお、図１７に示す貫通部１４１及び貫通孔１３６〜１３８の深さは、先に説明した図１５に示す貫通部１４１及び貫通孔１３６〜１３８の深さ（例えば、２００μｍ）よりも深い。電子部品１７，１８の大きさが５ｍｍ×９ｍｍの場合、貫通部１４１の大きさは、例えば、１５ｍｍ×１４ｍｍとすることができる。また、貫通電極１３６〜１３８の直径は、例えば、２００μｍとすることができる。
次いで、図１８に示す工程では、貫通孔１３６を充填する貫通電極２１と、貫通孔１３７を充填する貫通電極２２と、貫通孔１３８を充填する貫通電極２３とを同時に形成する。貫通電極２１〜２３は、例えば、第１の実施の形態で説明した図７に示す工程と同様なめっき処理を行うことで形成できる。なお、この際、貫通部１４１にめっき膜が形成されないように、めっき処理の前に、貫通部１４１をめっき用レジストで被覆する。貫通電極２１〜２３の材料としては、例えば、Ｃｕを用いることができる。
次いで、図１９に示す工程では、貫通部１４１の形成領域に対応する部分の支持体１０１の上面１０１Ａと接続面６２Ａ、６３Ａ，６５Ａ，６６Ａとが接触するように、接着剤１０２により、電子部品１７，１８と支持体１０１とを接着する。図１９に示す電子部品１７，１８は、薄板化される前の電子部品１７，１８であり、先に説明した図１５に示す電子部品１７，１８の厚さよりも厚くなるように構成されている。このような薄板化されていない電子部品１７，１８は、薄板化された電子部品１７，１８よりもハンドリングしやすいため、支持体１０１の所定の位置に電子部品１７，１８を精度良く接着することができる。薄板化されていない電子部品１７，１８の厚さは、例えば、７００μｍとすることができる。
電子部品１７，１８としては、例えば、半導体チップを用いることができる。具体的には、電子部品１７，１８としてＣＰＵ（Central Processing Unit）用の半導体チップを用いる場合や、電子部品１７，１８のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にメモリ用の半導体チップを用いる場合や、電子部品１７，１８のどちらか一方にＣＰＵ（Central Processing Unit）用の半導体チップを用い、他方にＧＰＵ（Graphics Processing Unit）用の半導体チップを用いる場合がある。
次いで、図２０に示す工程では、貫通部１４１を充填する封止樹脂１３４を形成する。これにより、電子部品１７，１８は、封止樹脂１３４により封止される。封止樹脂１３４は、例えば、トランスファーモールド法、圧縮形成法、ポッティング法等の手法により形成することができる。封止樹脂１３４の材料としては、例えば、エポキシ樹脂を用いることができる。
次いで、図２１に示す工程では、図２０に示す構造体から支持体１０１及び接着剤１０２を除去する。具体的には、例えば、支持体１０１を機械的に剥がすことで、支持体１０１と共に、接着剤１０２を除去する。これにより、電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂ、電極パッド６２，６３，６５，６６、貫通電極２１〜２３の下端面、絶縁部材１３３の下面１３３Ｂ、及び封止樹脂１３４の下面１３４Ｂが露出される。
なお、支持体１０１及び接着剤１０２を除去すると、封止樹脂１３４の下面１３４Ｂと電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂが、絶縁部材１３３の下面１３３Ｂから、接着剤１０２の厚さ分だけ凹んだ構造となるが、製造工程上問題とならない。
次いで、図２２に示す工程では、第１の実施の形態で説明した図９〜図１４に示す工程と同様な処理を行うことで、電子部品１７，１８の電極パッド形成面１７Ｂ，１８Ｂ、電極パッド６２，６３，６５，６６、貫通電極２１〜２３の下端面、絶縁部材１３３の下面１３３Ｂ、及び封止樹脂１３４の下面１３４Ｂに、電子部品１７，１８及び貫通電極２１〜２３と電気的に接続された多層配線構造体１５を形成する。
このとき、配線パターン３３は、電極パッド６２，６５と直接接続されるように形成する。また、配線パターン３４は、貫通電極２１の下端及び電極パッド６３と直接接続されるように形成する。また、配線パターン３５は、貫通電極２２の下端及び電極パッド６６と直接接続されるように形成する。さらに、配線パターン３６は、貫通電極２３の下端と直接接続されるように形成する。
このように、電極パッド６２，６３，６５，６６と配線パターン３３〜３５とを直接接続することにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１３１の厚さ方向のサイズの小型化を図ることができる。
次いで、図２３に示す工程では、図２２に示す構造体の上面側から、電子部品１７，１８、貫通電極２１〜２３、絶縁部材１３３、及び封止樹脂１３４を研削（例えば、バックサイドグラインダを用いた研削）することにより、電子部品１７，１８の薄板化を行う。これにより、第２の実施の形態の半導体装置１３１が製造される。
また、上記研削により、図２２に示す貫通電極２１〜２３と比較して貫通電極２１〜２３の深さが浅くなると共に、貫通電極２１〜２３の上端面、電子部品１７，１８の背面１７Ａ，１８Ａ、絶縁部材１３３の上面１３３Ａ、及び封止樹脂１３４の上面１３４Ａが同一平面上に配置される。
絶縁層４１の上面４１Ａに配置された部分の薄板化後の電子部品１７，１８の厚さは、例えば、２００μｍにすることができる。この場合、貫通電極２１〜２３の深さは、例えば、２００μｍとすることができる。また、絶縁部材１３３及び封止樹脂１３４の厚さは、例えば、２００μｍとすることができる。
なお、電子部品１７，１８の薄板化した後、内部接続端子１３が接続される側の貫通電極２１〜２３の端面に、保護層（例えば、貫通電極２１〜２３の端面に、Ｎｉめっき層と、Ａｕめっき層とを順次積層させたＮｉ／Ａｕ積層膜）を設けてもよい。
本実施の形態の半導体装置の製造方法によれば、支持体１０１の上面１０１Ａに貫通孔１３６〜１３８及び貫通部１４１を有した絶縁部材１３３を形成し、次いで、貫通部１４１から露出された部分の支持体１０１の上面１０１Ａに、接着剤１０２により、接続面６２Ａ，６３Ａ，６５Ａ，６６Ａと支持体１０１の上面１０１Ａとが接触するように、電子部品１７，１８を接着し、次いで、貫通部１４１に電子部品１７，１８を封止する封止樹脂１３４を形成し、次いで、接着剤１０２及び支持体１０１を除去し、次いで、電子部品１７，１８の電極パッド６２，６３，６５，６６と配線パターン３３〜３５とが直接接続されるように多層配線構造体１５を形成することにより、バンプ或いは金属ワイヤを介して、電子部品と配線パターンとを電気的に接続させた従来の半導体装置と比較して、半導体装置１３１の厚さ方向のサイズの小型化を図ることができる。
また、電子部品１７，１８に設けられた電極パッド６２，６３，６５，６６と配線パターン３３〜３５とを直接接続することにより、電子部品１７，１８と配線パターン３３〜３５とを接続するバンプ（例えば、はんだバンプ）が不要となるため、配線パターン３３〜３５（具体的には、ビア４５，４６，５１，５６及び配線４７，５３，５８）を微細かつ高密度に形成することができる。
なお、本実施の形態では、多層配線構造体１５を形成後に、電子部品１７，１８の薄板化を行った場合を例に挙げて説明したが、図２０に示す工程の後に、研磨により電子部品１７，１８の薄板化を行い、次いで、支持体１０１を除去し、その後、多層配線構造体１５を形成してもよい。
また、外部接続端子３９は、電子部品１７，１８の薄板化後に形成してもよい。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１及び第２の実施の形態の半導体装置１１，１３１では、２つの電子部品（電子部品１７，１８）を設けた場合を例に挙げて説明したが、多層配線構造体１５上に配置される電子部品の数はこれに限定されない。つまり、多層配線構造体１５上に配置される電子部品の数は、１つでもよいし、３つ以上でもよい。
１０，１３０ 電子装置
１１，１２，１３１ 半導体装置
１３ 内部接続端子
１６，８１ 多層配線構造体
１７，１８，８３ 電子部品
１７Ａ，１８Ａ 背面
１７Ｂ，１８Ｂ 電極パッド形成面
１９ 絶縁部材
１９Ａ，４１Ａ，４２Ａ，９１Ａ，１０１Ａ，１０２Ａ，１３３Ａ，１３４Ａ 上面
１９Ｂ，４１Ｂ，４２Ｂ，９１Ｂ，１３３Ｂ，１３４Ｂ 下面
２１〜２３ 貫通電極
２４ 外部接続端子
２７ 積層体
３１−１，３１−２，３１−３，３１−４ 外部接続用パッド
３１−１Ａ，３１−２Ａ，３１−３Ａ，３１−４Ａ 接続面
３３〜３６，９６ 配線パターン
３８，９８，９９ ソルダーレジスト層
３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，９８Ａ，９９Ａ，１１１〜１１７，１２１〜１２４ 開口部
４１，４２ 絶縁層
４５，４６，４８，５１，５２，５４，５６，５７，５９，６１，６３ ビア
４７，５３，５８，６２ 配線
６２，６３，６５，６６，１００ 電極パッド
６２Ａ，６３Ａ，６５Ａ，６６Ａ 接続面
７１〜７３，１３６〜１３８ 貫通孔
８４ 金属ワイヤ
８５ モールド樹脂
９１ 基板本体
９３，９４ パッド
１０１ 支持体
１０２ 接着剤
１４１ 貫通部

Claims (9)

  1. 電極パッドが設けられた電極パッド形成面、及び該電極パッド形成面の反対側に位置する背面を有する半導体チップと、
    前記電極パッド形成面を露出する第１の面、及び前記背面を露出する第２の面を有すると共に、前記第１の面から前記第２の面にかけて貫通し、前記半導体チップが収納された貫通部を有する絶縁部材と、
    前記半導体チップの側面を封止するよう前記貫通部内に設けられた封止樹脂と、
    前記絶縁部材の第１の面上及び前記電極パッド形成面上に積層された複数の絶縁層と配線パターンを有する多層配線構造体と、
    前記絶縁部材を前記第１の面から前記第２の面にかけて貫通する貫通電極と、を有し、
    複数の前記絶縁層は、前記第１の面及び前記電極パッド形成面を直接被覆する第１絶縁層を含み、
    複数の前記配線パターンは、前記第１絶縁層の前記半導体チップと反対側の面上に設けられた配線と、前記第１絶縁層内に設けられたビアとが一体に形成された第１配線パターンを含み、
    前記第１配線パターンの前記ビアが、前記電極パッド及び前記貫通電極と直接接続されている半導体装置。
  2. 前記多層配線構造体の最上層に、前記第１配線パターンと電気的に接続された外部接続用パッドが設けられている請求項１記載の半導体装置。
  3. 前記絶縁部材の前記第２の面に露出する前記貫通電極の端面が、外部接続用の面である請求項１又は２記載の半導体装置。
  4. 前記第１絶縁層には、前記貫通電極の端面と前記半導体チップの電極パッドを露出する開口部が設けられており、
    前記ビアは、前記開口部内に設けられている請求項１乃至３の何れか一項記載の半導体装置。
  5. 前記絶縁部材の前記第２の面側の前記貫通電極の端面が、前記絶縁部材の前記第２の面及び前記半導体チップの背面に対して面一となるように形成されている請求項１乃至４の何れか一項記載の半導体装置。
  6. 電極パッドが設けられた電極パッド形成面、及び該電極パッド形成面の反対側に位置する背面を有する半導体チップを、支持体の第１の面と前記電極パッド形成面とが触るよう、前記支持体上に接着する半導体チップ接着工程と、
    前記支持体の第１の面に、前記半導体チップの側面を封止する絶縁部材を形成する絶縁部材形成工程と、
    前記半導体チップの背面側から、前記半導体チップ及び前記絶縁部材を研削することにより、前記半導体チップ及び前記絶縁部材を薄板化する研削工程と、
    前記絶縁部材を貫通する貫通孔を形成する貫通孔形成工程と、
    前記貫通孔を充填する貫通電極を形成する貫通電極形成工程と、
    前記貫通電極形成工程後に、前記支持体を除去する支持体除去工程と、
    前記電極パッド形成面上、及び該電極パッド形成面側に配置された前記絶縁部材の面上に複数の絶縁層と配線パターンを積層して多層配線構造体を形成する多層配線構造体形成工程と、を有し、
    前記多層配線構造体形成工程では、前記電極パッド及び前記貫通電極と接続されるよう、前記配線パターンを形成する半導体装置の製造方法。
  7. 前記多層配線構造体形成工程では、前記電極パッド及び前記貫通電極と直接接続されるよう、前記配線パターンを形成する請求項６記載の半導体装置の製造方法。
  8. 貫通部と、該貫通部の周囲に形成された貫通孔とを有する絶縁部材を、支持体の第１の面に形成する絶縁部材形成工程と、
    前記貫通孔を充填する貫通電極を形成する貫通電極形成工程と、
    電極パッドが設けられた電極パッド形成面、及び該電極パッド形成面の反対側に位置する背面を有する半導体チップを、前記支持体の第１の面と前記電極パッド形成面とが触るよう、前記貫通部から露出する前記支持体の第１の面に接着する半導体チップ接着工程と、
    前記貫通部に、前記半導体チップを封止する封止樹脂を形成する封止樹脂形成工程と、
    前記半導体チップの背面側から、前記半導体チップ、前記絶縁部材、前記封止樹脂、及び前記貫通電極を研削することにより、前記半導体チップを薄板化する研削工程と、
    前記貫通電極及び前記封止樹脂が形成された後、前記支持体を除去する支持体除去工程と、
    前記電極パッド形成面上、及び該電極パッド形成面側に配置された前記絶縁部材の面上に複数の絶縁層と配線パターンを積層して多層配線構造体を形成する多層配線構造体形成工程と、を有し、
    前記多層配線構造体形成工程では、前記電極パッド及び前記貫通電極と接続されるよう、前記配線パターンを形成する半導体装置の製造方法。
  9. 前記多層配線構造体形成工程では、前記電極パッド及び前記貫通電極と直接接続されるよう、前記配線パターンを形成する請求項８記載の半導体装置の製造方法。
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