JP2013012603A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】酸化物半導体を用いた薄膜トランジスタにおいては、酸素原子等を酸化物半導体中に十分かつ均一に拡散させることが困難である。
【解決手段】半導体装置であって、ゲート電極と、前記ゲート電極の一方の表面を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜に重ねて配置された酸化物半導体と、前記酸化物半導体に重ねて配置されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と、前記ゲート絶縁膜層との間に、前記酸化物半導体に接するように配置された酸素原子含有膜と、を有する。
【選択図】図４

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
近年、酸化物半導体層を用いた薄膜トランジスタ（ＴＦＴ）（Thin Film Transistor）が知られている（下記特許文献１参照）。具体的には、特許文献１に開示の薄膜トランジスタは、ゲート電極層と、ゲート電極上に配置されたゲート絶縁層と、当該ゲート絶縁層上に配置された酸化物半導体層と、当該酸化物半導体層上にソース及びドレイン電極層を有する。そして、当該薄膜トランジスタの移動度を向上させるとともにオフ電流の増大を抑制するために、当該薄膜トランジスタは、当該ゲート絶縁層上に複数の導電性を有する酸化物クラスターを有する。
特開２０１０−１７１４０６号公報
ここで、一般に、上記のような酸化物半導体を用いた薄膜トランジスタにおいては、薄膜トランジスタ形成後に水蒸気アニールを行う。これにより、酸素原子等（例えば、ＯやＯＨ）が酸化物半導体中に拡散し、薄膜トランジスタの移動度等の特性を向上することができる。
しかしながら、上記のような薄膜トランジスタにおいては、酸素原子等を酸化物半導体中に十分かつ均一に拡散させることが困難である。また、酸素原子等をより酸化物半導体中により十分に拡散させるためには、上記水蒸気アニールを、高温で、かつ、長時間行う必要がある。
上記課題に鑑みて、本発明は、半導体層に酸化物半導体を用いた薄膜トランジスタを有する半導体装置において、当該酸化物半導体中に酸素原子等をより十分かつ均一に拡散し、薄膜トランジスタの特性をより向上させることができる半導体装置または当該半導体装置の製造方法を実現することを目的とする。
（１）本発明の半導体装置は、ゲート電極と、前記ゲート電極の一方の表面を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜に重ねて配置された酸化物半導体と、前記酸化物半導体に重ねて配置されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と、前記ゲート絶縁膜層との間に、前記酸化物半導体に接するように配置された酸素原子含有膜と、を有する。
（２）上記（１）に記載の半導体装置において、前記酸化物半導体は、第１の酸化物半導体層と、第２の酸化物半導体層を含み、前記酸素原子含有膜は、前記第１の酸化物半導体層と、前記第２の酸化物半導体層との間に配置されたことを特徴とする。
（３）上記（１）または（２）に記載の半導体装置において、前記酸素原子含有膜は、水分を含有した水分含有膜であることを特徴とする。
（４）上記（３）に記載の半導体装置において、前記水分含有膜の水分濃度は、前記酸化物半導体に含まれる水分濃度よりも高いことを特徴とする。
（５）上記（３）または（４）に記載の半導体装置において、前記水分含有膜の水分濃度は、１ａｔｍ％乃至３０ａｔｍ％であることを特徴とする。
（６）上記（１）乃至（５）のいずれかに記載の半導体装置において、前記酸素原子含有膜は、前記酸化物半導体の厚さの２割から８割の間に設けられることを特徴とする。
（７）上記（１）乃至（６）のいずれかに記載の半導体装置において、前記酸素原子含有膜は、不連続膜であることを特徴とする。
（８）上記（１）乃至（７）のいずれかに記載の半導体装置において、前記酸化物半導体の厚さは、５ｎｍ乃至２００ｎｍであることを特徴とする。
（９）上記（１）乃至（８）のいずれかに記載の半導体装置において、前記第１の酸化物半導体層の材料は、前記第２の酸化物半導体層の材料と異なることを特徴とする。
（１０）本発明の半導体装置の製造方法は、基板上に少なくとも第１の電極層を形成し、前記少なくとも第１の電極層が形成された基板に、酸化物半導体層と酸素原子含有膜を含むチャネル層を形成し、前記チャネル層が形成された基板に、少なくとも第２の電極層を形成し、前記酸素原子含有膜に含まれる酸素原子を前記酸化物半導体層に拡散する、ことを特徴とする。
（１１）上記（１０）に記載の半導体装置において、前記酸化物半導体層は、第１の酸化物半導体層と第２の酸化物半導体層を含み、前記第１の電極層が形成された基板に、少なくとも前記第１の酸化物半導体層を形成し、前記第１の酸化物半導体層上に、前記酸素原子含有膜を形成し、前記酸素原子含有膜上に、前記第２の酸化物半導体層を形成する、ことにより前記チャネル層を形成することを特徴とする。
本発明の第１の実施形態における表示装置を示す概略図である。 図１に示したＴＦＴ基板上に形成された画素回路の概念図である。 図２に示したＴＦＴの構成について説明するための図である。 図２に示したＴＦＴの断面の構成について説明するための図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第１の実施形態における製造方法のフローについて説明するための図である。 本発明の第２の実施形態におけるＴＦＴの断面の構成について説明するための図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローの各段階における断面構造を示す図である。 第２の実施形態における製造方法のフローについて説明するための図である。
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
図１は、本発明の実施の形態に係る表示装置を示す概略図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。
図２は、図１に示したＴＦＴ基板上に形成された画素回路の概念図である。図２に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート信号線１０５と、図２の縦方向に略等間隔に配置した複数の映像信号線１０７を有する。また、ゲート信号線１０５は、シフトレジスタ回路１０４に接続され、また、映像信号線１０７は、ドライバ１０６に接続される。
シフトレジスタ回路１０４は、複数のゲート信号線１０５それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、複数のＴＦＴ等や容量等を含んで構成され、ドライバ１０６からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力する。
ゲート信号線１０５及び映像信号線１０７によりマトリクス状に区画された各画素領域１３０は、それぞれ、ＴＦＴ１０９、画素電極１１０、及び、コモン電極１１１を有する。ここで、ＴＦＴ１０９のゲートは、ゲート信号線１０５に接続され、ソース又はドレインの一方は、映像信号線１０７に接続され、他方は、画素電極１１０に接続される。コモン電極１１１は、コモン信号線１０８に接続される。なお、画素電極１１０とコモン電極１１１は、互いに対向する。
次に、上記のように構成された画素回路の動作について説明する。ドライバ１０６は、コモン信号線１０８を介して、コモン電極１１１に、基準電圧を印加する。また、ドライバ１０６により制御されるシフトレジスタ回路１０４は、ゲート信号線１０５を介して、ＴＦＴ１０９のゲート電極に、ゲート信号を出力する。更に、ドライバ１０６は、ゲート信号が出力されたＴＦＴ１０９に、映像信号線１０７を介して、映像信号の電圧を供給し、当該映像信号の電圧は、更に、ＴＦＴ１０９を介して、画素電極１１０に印加する。この際、画素電極１１０とコモン電極１１１との間に電位差が生じる。
そして、ドライバ１０６が画素電極１１０とコモン電極１１１との間に生じる電位差を制御することにより、画素電極１１０とコモン電極１１１の間に挿入された液晶材料の液晶分子の配光等を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。
図３は、図２に示したＴＦＴの構成について説明するための図である。具体的には、図３は、図２に示したＴＦＴ基板１０２のＴＦＴ１０９周辺の上面の一部を示す。なお、図３に示したＴＦＴに示した構成は一例であって、これに限定されない。例えば、図３においては、いわゆるボトムゲート型ＴＦＴの構成の一例を示しているが、後述するようにいわゆるトップゲート型ＴＦＴの構成を有してもよい。
図３に示すように、図中上方からみて、ＴＦＴ基板１０２には、ゲート信号線１０５から延伸してゲート電極４０２が設けられる。また、映像信号線１０７から延伸するとともに、当該ゲート電極４０２の一部と重なるように、ソース電極４０５及びドレイン電極４０６が設けられる。更に、ゲート信号線１０５及び映像信号線１０７に隣接するように設けられた画素電極１１０の一部、及び、ゲート電極４０２の一部と重なるようにドレイン電極４０６及びソース電極４０５が設けられる。なお、各ＴＦＴ１０９は、当該ゲート電極４０２、ソース電極４０５、及び、ドレイン電極４０６を有することはいうまでもない。
図４は、本実施の形態におけるＴＦＴの断面の構成について説明するための図である。図４に示すように、ＴＦＴ１０９は、図中下方から順に、ガラス基板４０１、ゲート電極４０２、ゲート絶縁膜４０３、積層チャネル４０４、及び、ソース電極４０５及びドレイン電極４０６を有する。
積層チャネル４０４は、酸化物半導体４０７、４０９と水分含有膜４０８を有する。ここで、酸化物半導体４０７、４０９は、例えば、図４に示すように下層酸化物半導体４０７と、上層酸化物半導体４０９を有し、当該下層酸化物半導体４０７と上層酸化物半導体４０９との間に当該酸化物半導体４０７、４０９に接するように水分含有膜４０８が配置される。なお、上記においては、水分含有膜４０８が下層酸化物半導体４０７と上層酸化物半導体４０９との間に配置される場合について説明したが、その他、単層の酸化物半導体に接するように配置してもよい。具体的には、例えば、当該水分含有膜４０８は、上記単層の酸化物半導体とゲート絶縁膜４０３との間、または、ソース電極４０５及びドレイン電極４０６と、上記単層の酸化物半導体との間に配置してもよい。
また、当該水分含有膜４０８は、酸化物半導体（下層酸化物半導体４０７と上層酸化物半導体４０９の和）の厚さの２割から８割の間に配置することが望ましい。また、少なくとも後述するアニール処理前の水分含有膜４０８は、水分を含む膜であってもよいし、Ｏ原子またはＯＨ原子を含む、Ｏ原子含有膜やＯＨ原子含有膜であってもよい。なお、当該水分含有膜４０８の材料としては、例えば、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、窒酸化シリコン（ＳｉＯＮ）膜等を用いる。その他、当該水分含有膜４０８としては、例えば、絶縁膜、半金属膜、金属膜等を用いてもよい。
また、当該水分含有膜４０８の水分やＯ原子等の濃度は、酸化物半導体４０７、４０９の水分やＯ原子の濃度と比較して高い。具体的には、例えば、当該水分含有膜４０８の濃度は、１ａｔｍ％乃至３０ａｔｍ％とすればよい。更に、また、後述するように、当該水分含有膜４０８の膜厚は、例えば２ｎｍ以下であることが望ましい。また、当該水分含有膜４０８は、図４に示したような連続した連続膜として設ける必要はなく、不連続に下層酸化物半導体４０７上部等に設けてもよい。
酸化物半導体（下層酸化物半導体４０７と上層酸化物半導体４０９の和）の厚さは、例えば、５ｎｍ乃至２００ｎｍとするのが望ましい。なお、酸化物半導体が上記のように単層で形成される場合は、当該酸化物半導体の厚さを、例えば５ｎｍ乃至２００ｎｍとすればよい。なお、上層酸化物半導体４０９と下層酸化物半導体４０７は、同一の材料を用いてもよいし、異なる材料を用いてもよい。また、酸化物半導体４０７、４０９の材料としては、例えば、後述するようにＩｎ−Ｇａ−Ｚｎ−Ｏや、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファスもしくは結晶性酸化物半導体を用いる。
また、ゲート電極４０２としては、例えば、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金等の低抵抗金属の単層、もしくはこれらの積層構造、ゲート絶縁膜４０３としては、例えば、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）等の絶縁膜の単層もしくはこれらの積層構造を用いる。また、ソース・ドレイン電極４０５、４０６（ソースまたはドレイン電極４０５、４０６に接続される配線部を含む）としては、例えば、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金等の低抵抗金属の単層、もしくはこれらの積層構造）を用いる。
次に、図５Ａ乃至Ｇ及び図６を用いて、本実施の形態におけるＴＦＴの製造方法について説明する。ここで、図５Ａ乃至Ｇは、当該製造方法のフローの各段階におけるＴＦＴの断面構造を示す図である。図６は、本実施の形態における製造方法のフローについて説明するための図である。
図５Ａに示すように、まず、ガラス基板４０１上に、ゲート電極４０２を形成するゲート電極層、例えば、Ａｌ、約３００ｎｍと、Ｍｏ、約５０ｎｍを、スパッタ装置を用いて、成膜する。また、周知のフォトリソグラフィー、及び、ウエットエッチングまたはドライエッチングにより、前記ゲート電極層を島状に加工してゲート電極４０２を形成する（Ｓ１０１）。なお、当該ゲート電極層は、上記の他、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金等の低抵抗金属の単層としてもよいし、これらの積層構造としてもよい。
次に、図５Ｂに示すように、ゲート絶縁膜４０３となる、例えば、シリコン酸化膜（ＳｉＯ）を、プラズマ化学気相成長（ＰＥＣＶＤ）装置で、成膜温度３５０℃、成膜ガスに、ＳｉＨ４とＮ２Ｏを使い、約２００ｎｍ成膜する（Ｓ１０２）。なお、当該ゲート絶縁膜４０３は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）等の絶縁膜の単層もしくはこれらの積層構造でもよい。
次に、図５Ｃ及び図５Ｄに示すように、下層酸化物半導体４０７、水分含有膜４０８、上層酸化物半導体４０９を有する積層チャネル４０４を形成する。当該下層及び上層酸化物半導体４０７、４０９には、例えばＩｎ−Ｇａ−Ｚｎ−Ｏの酸化物を使用する。
具体的には、まず、例えば、図５Ｃに示すように、スパッタ装置で、ターゲット材にＩｎ２Ｇａ２ＺｎＯ７を使い、Ａｒガスに酸素を添加して、当該Ｉｎ−Ｇａ−Ｚｎ−Ｏの酸化物を２５ｎｍ成膜することにより、下層酸化物半導体４０７を形成する（Ｓ１０３）。そして、ＰＥＣＶＤ装置で、温度４００℃、成膜ガスにＴＥＯＳとＯ２を使い、水分含有膜４０８を、約１ｎｍ成膜する（Ｓ１０４）。次に、図５Ｄに示すように、ＤＣスパッタ装置で、ターゲット材にＩｎ２Ｇａ２ＺｎＯ７を使い、Ａｒガスに酸素を添加して、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）の酸化物を２５ｎｍ成膜することにより、上層酸化物半導体４０９を形成する（Ｓ１０５）。
なお、上記酸化物半導体４０７、４０９の材料は、上記Ｉｎ−Ｇａ−Ｚｎ−Ｏ以外にも、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファスもしくは結晶性酸化物半導体であってもよい。具体的には、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｚｎ酸化物等であってもよい。また、下層及び上層酸化物半導体４０７、４０９は、同一材料を用いてもよいし、下層酸化物半導体４０７としてＩＧＺＯ、上層酸化物半導体４０９としてＩＴＯを用いる等、異なる材料を用いてもよい。
ここで、水分含有膜４０８のＴＥＯＳ膜は本来絶縁膜であるが、その膜厚が約２ｎｍ以下であると、当該水分含有膜を流れる電流はトンネル電流として流れ、オン電流には影響を与えない。一方、約２ｎｍ以上であると絶縁膜として機能し、オン電流が激減する。このため、水分含有膜４０８のＴＥＯＳ膜を約２ｎｍ以下になるように形成する。
なお、約２ｎｍ以下のＴＥＯＳ膜を成膜すると、均一に成膜するのは困難である場合があり、よって、島状にＴＥＯＳ膜が成膜され、それ以外の部分は成膜されない場合もある。この場合、成膜されてない部分にも成膜ガスの残留物であるＳｉＯやＳｉ、Ｏ２、ＯＨ等が残る。当該残留物のＯ２やＯＨは、後述するアニール処理によりＩＧＺＯ膜に拡散し、ＩＧＺＯ膜を酸素終端し、オン電流向上に寄与できる。したがって、水分含有膜４０８は島状に成膜された状態でもよい。
次に、図５Ｅに示すように、周知のフォトリソグラフィーや、ウエットエッチングもしくはドライエッチングにより島状に加工して、積層チャネル４０４を形成する（Ｓ１０６）。
次に、図５Ｆに示すように、ソース・ドレイン電極４０５、４０６（配線含む）を形成するＴｉ５０ｎｍ／Ａｌ４００ｎｍ／Ｔｉ５０ｎｍの積層構造（ソース・ドレイン電極層）をスパッタ装置で成膜する（Ｓ１０７）。当該ソース・ドレイン電極層は、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金等の低抵抗金属の単層、もしくは、これらの積層構造でもよい。
次に、図５Ｇに示すように、前記ソース・ドレイン電極層を所定の形状に加工して、ソース電極４０５、ドレイン電極４０６、それらの配線部を形成する（Ｓ１０８）。なお、図５Ｇに示した形状は、例示であって、これに限定されない。
次に、パシベーション膜（図示なし）となる、例えば、シリコン酸化膜を、ＰＥＣＶＤ装置により、成膜温度、約２５０℃、成膜ガスにＳｉＨ４とＮ２Ｏを用いて、約４００ｎｍ成膜する。なお、当該パシベーション膜は、窒化シリコン（ＳｉＮ）膜、窒酸化シリコン（ＳｉＯＮ）膜、その他金属酸化膜等の絶縁膜でもよい。また、成膜方法は、その他スパッタ、蒸着等を用いてもよい。
最後に、約３００℃、窒素雰囲気で、約１時間アニール処理を行う（Ｓ１１０）。これにより、水分含有膜４０８の水分をＩＧＺＯ膜に拡散させ、Ｉｎ−Ｇａ−Ｚｎ−Ｏの酸化物を酸素で終端させることができる。結果として、ＴＦＴ１０９のオン電流を向上させることができる。なお、上記においては、アニール処理を最後に行う場合について説明したが、上層酸化物半導体４０９の形成（Ｓ１０５）以降で行えば、異なる段階で行ってもよい。
本実施の形態によれば、水分含有膜４０８が酸素や水分等の貯蔵層として働くため、水分含有膜４０８の成膜中やＴＦＴ１０９形成後のアニール処理により、酸化物半導体４０７、４０９中に酸素及び水分等をより均一かつ十分に熱拡散させることができる。その結果、酸化物半導体４０７、４０９の移動度を増大させ、ＴＦＴ１０９のオン電流を増大させることができる。さらに、ゲート電圧に対するドレイン電流の立ち上がりを急峻にし、スイッチ特性をより良好にする（Ｓ値の減少）こともできる。また、アニール処理に要する時間をより短縮することもできる。結果として、表示装置１００における額縁領域の狭小化や、高精細化を図ることもできる。
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
[第２の実施形態]
次に、本発明の第２の実施形態を説明する。上記第１の実施の形態がいわゆるボトムゲート型薄膜トランジスタ構造を有するに対し、本実施の形態においては、いわゆるトップゲート型薄膜トランジスタ構造を有する点が、主に、異なる。なお、下記において、第１の実施形態と同様である点については説明を省略する。
図７は、本実施の形態におけるＴＦＴ１０９の断面の構成について説明するための図である。図７に示すように、ＴＦＴ１０９は、図中下方から順に、ガラス基板７０１、汚染バリア膜７０２、ソース・ドレイン電極７０３、７０４、積層チャネル７０５、ゲート絶縁膜７０６、ゲート電極７０７を有する。ここで、汚染バリア膜７０２としては、例えば、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）等の絶縁膜の単層もしくはこれらの積層構造を用いる。なお、積層チャネル７０５は、上記第１の実施形態と同様に、下層酸化物半導体７０８、水分含有膜７０９、上層酸化物半導体７１０を積層して構成される。
次に、図８Ａ乃至図８Ｇ及び図９を用いて、本実施の形態におけるＴＦＴ１０９の製造方法について説明する。図８Ａ乃至図８Ｇは、当該製造方法のフローの各段階における断面構造を示す図である。図９は、本実施の形態における製造方法のフローについて説明するための図である。
まず、図８Ａに示すように、ガラス基板７０１上に、汚染バリア膜７０２（絶縁膜）であるシリコン窒化膜を、例えば、ＰＥＣＶＤ装置を用いて、成膜する（Ｓ２０１）。
図８Ｂに示すように、ソース・ドレイン電極７０３、７０４やその配線部を形成する、例えば、Ｔｉ５０ｎｍ／Ａｌ４００ｎｍ／Ｔｉ５０ｎｍの積層構造（ソース・ドレイン電極層）を、スパッタ装置を用いて、成膜する（Ｓ２０２）。なお、当該ソース・ドレイン電極層は、その他、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金等の低抵抗金属の単層、もしくは、これらの積層構造であってもよい。
図８Ｃに示すように、当該ソース・ドレイン電極層を加工して、ソース・ドレイン電極７０３、７０４等を形成する（Ｓ２０３）。なお、図８Ｃに示した形状は、例示であって、ソース・ドレイン電極７０３、７０４等の形状はこれに限定されない。
次に、図８Ｄに示すように、下層酸化物半導体７０８、水分含有膜７０９、上層酸化物半導体７１０を有する積層チャネル７０５を形成する積層チャネル層を形成する。なお、当該酸化物半導体７０８、７１０には、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏの酸化物を用いればよい。
具体的には、例えば、まず、スパッタ装置で、ターゲット材にＩｎ２Ｇａ２ＺｎＯ７を使い、Ａｒガスに酸素を添加して、当該Ｉｎ−Ｇａ−Ｚｎ−Ｏの酸化物を約２５ｎｍ成膜する。これにより、下層酸化物半導体７０８を形成する下層酸化物半導体層を形成する（Ｓ２０４）。
次に、水分含有膜７０９を、ＰＥＣＶＤ装置で、温度４００℃、成膜ガスにＴＥＯＳとＯ２を使い、約１ｎｍ成膜する（Ｓ２０５）。
次に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）の酸化物をＤＣスパッタ装置で、ターゲット材にＩｎ２Ｇａ２ＺｎＯ７を使い、Ａｒガスに酸素を添加して、約２５ｎｍ成膜する。これにより、上層酸化物半導体７１０を形成する上層酸化物半導体層を形成する（Ｓ２０６）。
なお、上記第1の実施の形態と同様、酸化物半導体７０８、７１０の材料は、上記Ｉｎ−Ｇａ−Ｚｎ−Ｏ以外にも、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファスもしくは結晶性酸化物半導体であってもよい。具体的には、たとえば、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｚｎ酸化物等でもよい。また、下層及び上層酸化物半導体７０８、７１０は、同一材料を用いてもよいし、下層酸化物半導体７０８としてＩＧＺＯ、上層酸化物半導体７１０としてＩＴＯを用いる等、異なる材料を用いてもよい。
ここで、上記第１の実施形態と同様に、水分含有膜７０９のＴＥＯＳ膜は本来絶縁膜であるが、その膜厚が約２ｎｍ以下であると、当該水分含有膜７０９を流れる電流はトンネル電流として流れ、オン電流には影響を与えない。一方、約２ｎｍ以上であると絶縁膜として機能し、オン電流が激減する。このため、水分含有膜７０９のＴＥＯＳ膜を２ｎｍ以下になるように形成する。
また、上記第１の実施形態と同様に、約２ｎｍ以下のＴＥＯＳ膜を成膜すると、均一に成膜するのは困難である場合があり、よって、島状にＴＥＯＳ膜が成膜され、それ以外の部分は成膜されない場合もある。この場合、成膜されてない部分にも成膜ガスの残留物であるＳｉＯやＳｉ、Ｏ２、ＯＨ等が残る。当該残留物のＯ２やＯＨは、後述するアニール処理によりＩＧＺＯ膜に拡散し、ＩＧＺＯ膜を酸素終端し、オン電流向上に寄与できる。したがって、水分含有膜７０９は島状に成膜された状態でもよい。なお、水分含有膜７０９の材料は、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、窒酸化シリコン（ＳｉＯＮ）膜、ＡｌＯ、ＴｉＯ等の絶縁膜でもよい。
次に、図８Ｅに示すように、フォトリソグラフィーやウエットエッチングもしくはドライエッチングにより上記積層チャネル層を島状に加工し、積層チャネル７０５を形成する（Ｓ２０７）。
次に、図８Ｆに示すように、例えば、ゲート絶縁膜７０６となるシリコン酸化膜を、プラズマ化学気相成長（ＰＥＣＶＤ）装置で、成膜温度３５０℃、成膜ガスにＳｉＨ４とＮ２Ｏを使い、約２００ｎｍ成膜する（Ｓ２０８）。なお、当該ゲート絶縁膜７０６は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）等の絶縁膜の単層もしくはこれらの積層構造でもよい。そして、ゲート電極７０７を形成するＭｏ５０ｎｍとＡｌ３００ｎｍとＭｏ５０ｎｍの積層（ゲート電極層）をスパッタ装置で成膜する（Ｓ２０９）。なお、当該ゲート電極７０７を形成する材料は、例えば、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金等の低抵抗金属の単層、または、これらの積層構造でもよい。
次に、図８Ｇに示すように、フォトリソグラフィーやウエットエッチングもしくはドライエッチングにより、上記ゲート電極層を島状に加工し、ゲート電極７０７を形成する（Ｓ２１０）。
次に、パシベーション膜（図示なし）となる、例えば、シリコン酸化膜を、ＰＥＣＶＤ装置で、成膜温度２５０℃、成膜ガスにＳｉＨ４とＮ２Ｏを使い、約４００ｎｍ成膜する（Ｓ２１１）。なお、当該パシベーション膜は、窒化シリコン（ＳｉＮ）膜、窒酸化シリコン（ＳｉＯＮ）膜、その他金属酸化膜等の絶縁膜でもよい。また、成膜方法としては、その他スパッタ、蒸着等を用いてもよい。
最後に、３００℃、窒素雰囲気で、約１時間アニール処理を行う（Ｓ２１２）。これにより、上記第１の実施形態と同様に、水分含有膜７０９の水分等をＩＧＺＯ膜に拡散させ、Ｉｎ−Ｇａ−Ｚｎ−Ｏの酸化物を酸素で終端させることができる。結果として、ＴＦＴ１０９のオン電流を向上させることができる。なお、上記においては、アニール処理を最後に行う場合について説明したが、上層酸化物半導体７１０の形成（Ｓ２０６）以降で行えば、異なる段階で行ってもよい。
上記第１の実施の形態と同様に、本実施の形態によれば、水分含有膜７０９が酸素や水分等の貯蔵層として働くため、水分含有膜７０９の成膜中やＴＦＴ１０９形成後のアニール処理により、酸化物半導体７０８、７１０中に酸素及び水分等をより均一かつ十分に熱拡散させることができる。その結果、酸化物半導体７０８、７１０の移動度をより増大させ、ＴＦＴ１０９のオン電流をより増大させることができる。さらに、ゲート電圧に対するドレイン電流の立ち上がりを急峻にし、スイッチ特性をより良好にする（Ｓ値の減少）こともできる。また、アニール処理に要する時間をより短縮することもできる。
なお、本発明は、上記第１または第２の実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記第１または第２の実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
例えば、上記においては、主として、液晶表示装置について説明したが、これに限られず、例えば、有機ＥＬ素子、無機ＥＬ素子、ＦＥＤ（Field-Emission Device）等、各種の発光素子を用いた表示装置に適用してもよい。また、上記においては、画素領域１３０におけるＴＦＴ１０９について説明したが、これに限られず、シフトレジスタ回路１０４やドライバ１０６等を構成するＴＦＴに適用してもよい。
また、以上説明した本実施形態に係る画像表示装置は、パソコン用ディスプレイ、ＴＶ放送受信用ディスプレイ、公告表示用ディスプレイ等の各種の情報表示用の表示装置として採用できる。また、デジタルスチルカメラ、ビデオカメラ、カーナビゲーションシステム、カーオーディオ、ゲーム機器、携帯情報端末など、各種の電子機器の表示部として利用することも可能である。なお、特許請求の範囲における第１の電極層は、例えば、ゲート電極４０２を形成する電極層、または、ソース電極７０３及びドレイン電極７０４を形成する電極層を含み、また、第２の電極層は、ソース電極４０５及びドレイン電極４０６を形成する電極層、または、ゲート電極７０７を形成する電極層を含む。
１００ 表示装置、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、１０４ シフトレジスタ回路、１０５ ゲート信号線、１０６ ドライバ、１０９ ＴＦＴ、１１０ 画素電極、１１１ コモン電極、１３０ 画素領域、４０１、７０１ ガラス基板、４０２、７０７ ゲート電極、４０３、７０６ ゲート絶縁膜、４０４、７０５ 積層チャネル、４０５、７０３ ソース電極、４０６、７０４ ドレイン電極、４０７ 下層酸化物半導体、４０８ 水分含有膜、４０９ 上層酸化物半導体、７０２ 汚染バリア膜。

Claims (11)

  1. ゲート電極と、
    前記ゲート電極の一方の表面を覆うように配置されたゲート絶縁膜と、
    前記ゲート絶縁膜に重ねて配置された酸化物半導体と、
    前記酸化物半導体に重ねて配置されたソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極と、前記ゲート絶縁膜層との間に、前記酸化物半導体に接するように配置された酸素原子含有膜と、
    を有する半導体装置。
  2. 前記酸化物半導体は、第１の酸化物半導体層と、第２の酸化物半導体層を含み、
    前記酸素原子含有膜は、前記第１の酸化物半導体層と、前記第２の酸化物半導体層との間に配置されたことを特徴とする請求項１記載の半導体装置。
  3. 前記酸素原子含有膜は、水分を含有した水分含有膜であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記水分含有膜の水分濃度は、前記酸化物半導体に含まれる水分濃度よりも高いことを特徴とする請求項３記載の半導体装置。
  5. 前記水分含有膜の水分濃度は、１ａｔｍ％乃至３０ａｔｍ％であることを特徴とする請求項３または４記載の半導体装置。
  6. 前記酸素原子含有膜は、前記酸化物半導体の厚さの２割から８割の間に設けられることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記酸素原子含有膜は、不連続膜であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記酸化物半導体の厚さは、５ｎｍ乃至２００ｎｍであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１の酸化物半導体層の材料は、前記第２の酸化物半導体層の材料と異なることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 基板上に少なくとも第１の電極層を形成し、
    前記少なくとも第１の電極層が形成された基板に、酸化物半導体層と酸素原子含有膜を含むチャネル層を形成し、
    前記チャネル層が形成された基板に、少なくとも第２の電極層を形成し、
    前記酸素原子含有膜に含まれる酸素原子を前記酸化物半導体層に拡散する、
    ことを特徴とする半導体装置の製造方法。
  11. 前記酸化物半導体層は、第１の酸化物半導体層と第２の酸化物半導体層を含み、
    前記第１の電極層が形成された基板に、少なくとも前記第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層上に、前記酸素原子含有膜を形成し、
    前記酸素原子含有膜上に、前記第２の酸化物半導体層を形成する、
    ことにより前記チャネル層を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015037164A (ja) * 2013-08-16 2015-02-23 国立大学法人東京工業大学 半導体膜、薄膜トランジスタ、およびこれらの製造方法
JP2018190993A (ja) * 2013-01-21 2018-11-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10461100B2 (en) 2017-05-15 2019-10-29 Japan Display Inc. Display device having a different type of oxide semiconductor transistor
WO2020245925A1 (ja) * 2019-06-04 2020-12-10 堺ディスプレイプロダクト株式会社 薄膜トランジスタおよびその製造方法、ならびに表示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105190902B (zh) * 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
CN105280717B (zh) * 2015-09-23 2018-04-20 京东方科技集团股份有限公司 Tft及其制作方法、阵列基板及显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278075A (ja) * 2008-04-18 2009-11-26 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよび薄膜トランジスタの作製方法
JP2010027808A (ja) * 2008-07-17 2010-02-04 Ricoh Co Ltd 電界効果型トランジスタ及びその製造方法
JP2011009724A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011018777A (ja) * 2009-07-09 2011-01-27 Fujifilm Corp 電子素子及びその製造方法、表示装置、並びにセンサー
JP2011049540A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
JP2011119706A (ja) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2012238763A (ja) * 2011-05-12 2012-12-06 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5215589B2 (ja) * 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101652790B1 (ko) * 2009-11-09 2016-08-31 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278075A (ja) * 2008-04-18 2009-11-26 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよび薄膜トランジスタの作製方法
JP2010027808A (ja) * 2008-07-17 2010-02-04 Ricoh Co Ltd 電界効果型トランジスタ及びその製造方法
JP2011009724A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011018777A (ja) * 2009-07-09 2011-01-27 Fujifilm Corp 電子素子及びその製造方法、表示装置、並びにセンサー
JP2011049540A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
JP2011119706A (ja) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2012238763A (ja) * 2011-05-12 2012-12-06 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018190993A (ja) * 2013-01-21 2018-11-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015037164A (ja) * 2013-08-16 2015-02-23 国立大学法人東京工業大学 半導体膜、薄膜トランジスタ、およびこれらの製造方法
US10461100B2 (en) 2017-05-15 2019-10-29 Japan Display Inc. Display device having a different type of oxide semiconductor transistor
WO2020245925A1 (ja) * 2019-06-04 2020-12-10 堺ディスプレイプロダクト株式会社 薄膜トランジスタおよびその製造方法、ならびに表示装置

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