WO2020245925A1 - 薄膜トランジスタおよびその製造方法、ならびに表示装置 - Google Patents

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大田　裕之
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堺ディスプレイプロダクト株式会社
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to a thin film transistor, a method for manufacturing the thin film transistor, and a display device.
  • the active matrix substrate is used, for example, in a display device such as a liquid crystal display device, an organic EL (Electro Luminescence) display device, or a micro LED (Light Emitting Diode) display device.
  • a display device such as a liquid crystal display device, an organic EL (Electro Luminescence) display device, or a micro LED (Light Emitting Diode) display device.
  • the micro LED display device is a display device in which a plurality of light emitting diodes (LEDs) made of an inorganic compound are arranged two-dimensionally.
  • a circuit (referred to as a “pixel circuit") including a thin film transistor (hereinafter referred to as "TFT”) is arranged in each pixel of the active matrix substrate.
  • TFT thin film transistor
  • pixel circuit TFT As a TFT used in a pixel circuit (hereinafter, “pixel circuit TFT”), a TFT using an oxide semiconductor such as an In—Ga—Zn—O system semiconductor (hereinafter, referred to as “oxide semiconductor TFT”) is used. May be used.
  • oxide semiconductor TFT As a TFT used in a pixel circuit (hereinafter, “pixel circuit TFT”), a TFT using an oxide semiconductor such as an In—Ga—Zn—O system semiconductor (hereinafter, referred to as “oxide semiconductor TFT”) is used. May be used.
  • Patent Document 1 discloses an oxide semiconductor TFT having a top gate structure and a bottom gate structure. Oxide semiconductor TFTs have good subthreshold properties and excellent off-characteristics (ie, low off-leakage current).
  • a TFT constituting a peripheral circuit is required to have high channel mobility.
  • One embodiment of the present invention has been made in view of the above circumstances, and an object of the present invention is an oxide semiconductor TFT capable of increasing channel mobility, a method for manufacturing the same, and such an oxide semiconductor TFT.
  • the purpose is to provide a display device provided with.
  • the lower oxide semiconductor layer and / or the upper oxide semiconductor layer is An i-type semiconductor layer that substantially contains no n-type impurities,
  • the thin film transistor according to item 1 or 2 further comprising an impurity-containing semiconductor layer arranged between the i-type semiconductor layer and the first metal layer and containing an n-type impurity.
  • At least one of the lower oxide semiconductor layer and the upper oxide semiconductor layer contains an n-type impurity, and the concentration profile of the n-type impurity in the thickness direction of the at least one oxide semiconductor layer is determined by the first metal layer.
  • the thin film transistor according to any one of items 1 to 4, which comprises an inclined region that decreases with distance from.
  • the profile of the oxygen concentration in the thickness direction of the lower oxide semiconductor layer and / or the upper oxide semiconductor layer includes any of items 1 to 5 including an inclined region that increases as the distance from the first metal layer increases.
  • the laminated structure has at least one other metal layer between the lower oxide semiconductor layer and the first metal layer, and the first metal layer and the at least one other metal layer are , Stacked via intermediate oxide semiconductor layers, The thin film transistor according to any one of items 1 to 6, wherein the thickness of the at least one other metal layer is smaller than the thickness of the lower oxide semiconductor layer or the upper oxide semiconductor layer.
  • the active layer is arranged between the substrate and the gate electrode.
  • the gate electrode overlaps with the channel region of the active layer and does not overlap with the first region and the second region.
  • the thin film transistor according to any one of items 1 to 7, wherein each of the upper surfaces of the first region and the second region has a low resistivity oxide semiconductor region having a resistivity lower than that of the upper surface of the channel region.
  • the thin film transistor further includes the active layer, the gate insulating layer, and an upper insulating layer covering the gate electrode.
  • the source electrode was electrically connected to the low resistance oxide semiconductor region of the first region within the first opening formed in the upper insulating layer, and the drain electrode was formed in the upper insulating layer.
  • Item 8 The thin film film according to item 8, which is electrically connected to the low resistance oxide semiconductor region of the second region in the second opening.
  • the active layer includes a lower layer including at least a part of the lower oxide semiconductor layer, and an upper layer arranged on a part of the lower layer and including the upper oxide semiconductor layer and the first metal layer. Including The channel region includes the upper layer and the lower layer.
  • the thin film according to any one of items 1 to 14 and A display area with multiple pixels and It has a pixel circuit arranged corresponding to each of the plurality of pixels.
  • the pixel circuit is a display device including the thin film transistor.
  • a method for manufacturing a thin film transistor supported by a substrate A step (A) of forming an active layer having a laminated structure including a lower oxide semiconductor layer, a first metal layer substantially free of oxygen, and an upper oxide semiconductor layer on the substrate in this order.
  • the step (A) is A step of forming a first oxide semiconductor film to be the lower oxide semiconductor layer by a sputtering method in an atmosphere containing oxygen, and A step of forming a metal film to be the first metal layer by a sputtering method in an atmosphere containing an inert gas and no oxygen.
  • the method further includes a step (B) of forming a gate electrode on a part of the active layer via a gate insulating layer.
  • the step (B) is A step (B1) of forming an insulating film and a conductive film for a gate on the active layer in this order, The step (B2) of forming the gate electrode by patterning the gate conductive film using the first mask, and After the step (B2), the step (B3) of using the first mask or using the gate electrode as a mask to pattern the insulating film to obtain the gate insulating layer is included.
  • step (B) after the step (B3), the first mask is used, or the active layer is etched using the gate electrode as a mask, and at least the upper oxidation of the active layer is performed.
  • a step (B4) of removing a part of the upper layer including the physical semiconductor layer and the first metal layer and exposing a part of the lower layer including at least a part of the lower oxide semiconductor layer in the active layer is included. The method according to item 19.
  • an oxide semiconductor TFT capable of increasing channel mobility a method for manufacturing the oxide semiconductor TFT, and a display device provided with such an oxide semiconductor TFT are provided.
  • (A) and (b) are schematic cross-sectional views and plan views of the TFT 101 of the embodiment according to the present invention, respectively. It is sectional drawing which illustrates the TFT 102 of the modification 1. It is sectional drawing which illustrates the other TFT 103 of the modification 1. It is sectional drawing which illustrates the other TFT 104 of the modification 1. It is sectional drawing of the TFT 105 of the modification 3. It is sectional drawing of the TFT 106 of the modification 4. It is sectional drawing which illustrates the other active layer in the TFT of the modification 4. It is sectional drawing of another TFT 107 of the modification 4. It is a schematic diagram which illustrates the energy band structure of an active layer 7.
  • TFT thin film
  • the thin film transistor of this embodiment is an oxide semiconductor TFT using an oxide semiconductor as an active layer.
  • an oxide semiconductor TFT having a top gate structure will be described as an example.
  • FIG. 1 (a) and 1 (b) are a cross-sectional view and a plan view illustrating the TFT 101 of the present embodiment, respectively.
  • FIG. 1 (a) shows a cross section along the line Ia-Ia'shown in FIG. 1 (b).
  • the TFT 101 includes a substrate 1 such as a glass substrate, an active layer 7 supported by the substrate 1, a gate electrode 11, a gate insulating layer 9 arranged between the active layer 7 and the gate electrode 11, and an active layer 7. It has a source electrode 15s and a drain electrode 15d electrically connected to the glass.
  • the gate electrode 11 is arranged on a part of the active layer 7 via the gate insulating layer 9 (top gate structure).
  • a lower insulating layer 5 may be formed as a base film between the active layer 7 and the substrate 1.
  • the active layer 7 is located between the first region 7S, the second region 7D, the first region 7S, and the second region 7D when viewed from the normal direction of the substrate 1, and a channel of the TFT 101 is formed. Includes region (channel region) 7C. At least the channel region 7C of the active layer 7 overlaps with the gate electrode 11 when viewed from the normal direction of the substrate 1.
  • the active layer 7 in the present embodiment has a laminated structure including at least two oxide semiconductor layers 71 and 72 and a metal layer m1 located between them.
  • the laminated structure of the active layer 7 will be described later.
  • the surfaces of the first region 7S and the second region 7D of the active layer 7 have a first low resistance region 7a1 and a second low resistance region 7a2 (“first low resistance”) having lower specific resistances than the surface of the channel region 7C, respectively.
  • An oxide semiconductor region ”and a“ second low resistivity oxide semiconductor region ”) may be formed.
  • the first region 7S (here, the first low resistance region 7a1 of the first region 7S) is electrically connected to the source electrode 15s.
  • the second region 7D (here, the second low resistance region 7a2 of the second region 7D) is electrically connected to the drain electrode 15d.
  • the region 15cs connected to the source electrode 15s on the surface of the first region 7S is referred to as a “source contact region”, and the region 15cd connected to the drain electrode 15d on the surface of the second region 7D is referred to as a “drain contact region”. Call.
  • the gate insulating layer 9 may be formed only between the active layer 7 and the gate electrode 11.
  • the gate insulating layer 9 and the gate electrode 11 may be patterned using the same mask, for example.
  • the upper insulating layer 13 may be formed so as to cover the active layer 7, the gate insulating layer 9, and the gate electrode 11.
  • the upper insulating layer 13 has a first opening CHs reaching the first region 7S and a second opening CHd reaching the second region 7D.
  • the source electrode 15s is formed on the upper insulating layer 13 and in the first opening CHs, and is electrically connected to the first region 7S (here, the first low resistance region 7a1) of the active layer 7 in the first opening CHs. It is connected to the.
  • the drain electrode 15d is formed on the upper insulating layer 13 and in the second opening CHd, and is electrically connected to the second region 7D (here, the second low resistance region 7a2) of the active layer 7 in the second opening CHd. It is connected.
  • the active layer 7 has a laminated structure including a lower oxide semiconductor layer 71, a first metal layer m1, and an upper oxide semiconductor layer 72 in this order from the substrate 1 side.
  • the first metal layer m1 is a metal layer that is substantially free of oxygen (that is, substantially free of metal oxides).
  • the first metal layer m1 may contain a plurality of metal elements. By including the first metal layer m1, it is possible to realize higher channel mobility than the active layer composed of only the oxide semiconductor.
  • the thickness of the first metal layer m1 is smaller than, for example, the thickness of at least one of the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72.
  • the first metal is used as the carrier transfer layer (layer in which the carriers mainly move) in the active layer 7 while suppressing the conduction between the source and the drain via the first metal layer m1.
  • the layer m1 can function.
  • the lower oxide semiconductor layer 71 may be the lowest layer of the active layer 7 (the layer located closest to the substrate 1).
  • the upper oxide semiconductor layer 72 is the uppermost layer of the active layer 7, and may be in contact with the gate insulating layer 9.
  • the active layer 7 has a three-layer structure, and the first metal layer m1 is arranged so as to be in contact with both the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72.
  • the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 are both In—Ga—Zn—O-based semiconductor layers, and the first metal layer m1 is a metal layer containing In, Ga, and Zn. It may be.
  • the active layer 7 may have a laminated structure of four or more layers.
  • FIG. 9 is a schematic diagram illustrating the energy band structure of the channel region 7C in the cross section along the line II-II'shown in FIG. 1 (a).
  • the channel region 7C has a three-layer structure in which the first metal layer m1 is sandwiched between the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72.
  • a quantum well is formed in the first metal layer m1, and electrons 81 are accumulated in the quantum well at a high concentration.
  • this high-concentration electron region functions as a carrier transfer layer, so that the channel mobility of the TFT 101 can be increased. It will be possible.
  • the upper oxide semiconductor layer 72 is depleted, so that the off current can be suppressed to a small value. Therefore, it is possible to increase the channel mobility of the TFT 101 while maintaining high off characteristics.
  • oxide semiconductor layers 71 and 72 are arranged between the first metal layer m1 which is a carrier transfer layer and the insulating film (gate insulating layer 9, lower insulating layer 5, etc.) (embedded channel structure). ). Therefore, it is possible to suppress a decrease in channel mobility due to impurities being mixed from the insulating film.
  • the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 may each have a single layer or may have a laminated structure composed of a plurality of layers having different composition ratios.
  • the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 may have an inclined region in which the composition ratio changes in the thickness direction.
  • the channel region 7C of the active layer 7 may have a laminated structure including the lower oxide semiconductor layer 71, the first metal layer m1, and the upper oxide semiconductor layer 72.
  • the first region 7S and the second region 7D of the active layer 7 have the same laminated structure as the channel region 7C, but as described later, the first region 7S and the second region 7D are the channel region 7C. It may be composed of only the lower layer (for example, only the lower oxide semiconductor layer 71) of the laminated structure of.
  • the source electrode 15s and the drain electrode 15d are directly connected to a metal layer such as the first metal layer m1, there is a possibility that the source and drain will be electrically connected. Therefore, it is preferable that the source electrode 15s and the drain electrode 15d are not in contact with a metal layer such as the first metal layer m1 in the active layer 7.
  • the lower oxide semiconductor layer 71, the upper oxide semiconductor layer 72, and the first metal layer m1 may contain at least one common metal element.
  • the first metal layer m1 is composed of only the metal elements constituting the oxide semiconductor. Good.
  • the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 each substantially do not contain n-type impurities (for example, the n-type impurity concentration is below the measurement limit by SIMS (for example, 1 ⁇ 10 depending on the apparatus). 17 atoms / cm 3 or less)) It may contain an oxide semiconductor layer.
  • n-type impurities for example, the n-type impurity concentration is below the measurement limit by SIMS (for example, 1 ⁇ 10 depending on the apparatus). 17 atoms / cm 3 or less)
  • It may contain an oxide semiconductor layer.
  • an oxide semiconductor layer that is substantially free of n-type impurities that is, a non-doped semiconductor layer formed without actively adding n-type impurities
  • i-type semiconductor layer an oxide semiconductor layer that is substantially free of n-type impurities
  • the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 may be an i-type semiconductor layer, respectively, or may have a laminated structure including an i-type semiconductor layer. If at least one of the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72, preferably both of them, contains the i-type semiconductor layer, the effect of the high-concentration electron region shown in FIG. 9 is ensured while ensuring the off characteristics of the TFT 101. (Improvement of channel mobility) can be obtained more reliably.
  • Each oxide semiconductor layer contained in the active layer 7 is not limited to the In—Ga—Zn—O system semiconductor, and may include various oxide semiconductors.
  • the oxide semiconductor may be amorphous or crystalline.
  • the crystalline oxide semiconductor may be, for example, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface, or the like. Materials, compositions, structures, film forming methods, etc. of amorphous or crystalline oxide semiconductors are described, for example, in Japanese Patent No. 6275294. For reference, the entire disclosure of Patent No. 6275294 is incorporated herein by reference.
  • the thicknesses t1 and t2 of the oxide semiconductor layers 71 and 72 constituting the active layer 7 may be, for example, 10 nm or more and 100 nm or less. When it is 10 nm or more, it is possible to suppress the diffusion of impurities such as silicon from the insulating film into the first metal layer m1. Further, the thickness t1 of the lower oxide semiconductor layer 71 may be smaller than the thickness t2 of the upper oxide semiconductor layer 72 (see FIG. 9).
  • the thickness of the oxide semiconductor layer located on the gate insulating layer 9 side of the metal layer (here, the first metal layer m1) to be the carrier transfer layer is the gate insulation. It may be larger than the thickness of the oxide semiconductor layer located on the opposite side of the layer 9 and the thickness tm of the first metal layer m1. That is, in the TFT 101 (top gate structure TFT), the thickness t2 of the upper oxide semiconductor layer 72 may be larger than the thickness t1 of the lower oxide semiconductor layer 71 and the thickness tm of the first metal layer m1. .. As a result, the desired mobility can be achieved regardless of the damage generated on the surface of the active layer 7 and the thickness of the low resistance region.
  • the thickness t2 of the upper oxide semiconductor layer 72 is set to the lower oxide semiconductor layer. High off characteristics can be realized by making the thickness t1 of 71 and the thickness tm of the first metal layer m1 larger.
  • the thickness tm of the first metal layer m1 may be, for example, 3 nm or more and 10 nm or less. When it is 3 nm or more, the channel mobility can be improved more effectively. When it is 10 nm or less, the conduction between the source and the drain can be suppressed more reliably. Alternatively, the thickness tm of the first metal layer m1 may be 1/3 or less of the thickness of the entire active layer 7.
  • the gate electrode 11, the source electrode 15s, and the drain electrode 15d are arranged so as not to overlap each other.
  • the parasitic capacitance can be reduced.
  • the channel mobility can be increased by providing the first metal layer m1 between the oxide semiconductor layers 71 and 72 in the active layer 7. Therefore, even when the overlap length is reduced (or eliminated) to suppress the parasitic capacitance, a TFT with high channel mobility can be obtained.
  • a light-shielding layer may be further provided on the substrate 1 side of the active layer 7 (channel region 7C).
  • another gate electrode may be provided on the substrate 1 side of the active layer 7 via another gate insulating layer (double gate structure).
  • the other gate electrode may be connected to the gate electrode 11.
  • other gate electrodes may be connected to a fixed potential, the effect of the present embodiment (effect of increasing the on-current) is obtained because the on-current is saturated due to the parasitic bipolar effect when the gate electrode is connected to the fixed potential. It may be smaller.
  • the lower insulating layer 5 is formed on the substrate 1.
  • a substrate having an insulating surface such as a glass substrate, a silicon substrate, or a heat-resistant plastic substrate (resin substrate) can be used.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon nitride (SiOxNy; x> y) layer, a silicon nitride (SiNxOy; x> y) layer and the like are appropriately used. Can be done.
  • the lower insulating layer 5 may have a laminated structure.
  • a CVD method is used to form a laminated film having a silicon nitride (SiNx) layer as a lower layer and a silicon oxide (SiO 2 ) layer as an upper layer.
  • the channel region 7C of the active layer 7 formed later is formed. Since the generated oxidation deficiency can be reduced by the oxide film, it is possible to suppress the reduction of the resistance of the channel region 7C.
  • the thickness of the lower insulating layer 5 is not particularly limited, but may be, for example, 200 nm or more and 500 nm or less.
  • STEP2 Formation of active layer Next, on the lower insulating layer 5, a first oxide semiconductor film to be the lower oxide semiconductor layer 71, a first metal film to be the first metal layer m1, and an upper oxide semiconductor By forming the second oxide semiconductor film to be the layer 72 in this order, a laminated film to be the active layer 7 is obtained.
  • the laminated film is formed by, for example, a sputtering method.
  • a sputtering gas as the sputtering gas (atmosphere), a mixed gas of an inert gas such as argon gas and an oxidizing gas such as O 2 , CO 2 , O 3 , H 2 O, and N 2 O can be used.
  • the forming conditions such as the sputtering target to be used and the mixing ratio of the sputtering gas (ratio of oxygen gas to the inert gas) can be appropriately selected depending on the composition (or composition ratio) of the oxide semiconductor film and the metal film to be formed. ..
  • a mixed gas containing, for example, Ar gas and oxygen gas is used as the sputtering gas, and a first oxide semiconductor film (thickness: for example, 30 nm) is formed by a sputtering method in an atmosphere containing oxygen.
  • an inert gas is used as the sputtering gas to form a first metal film (thickness: for example, 10 nm) by a sputtering method in an atmosphere containing the inert gas and substantially free of oxygen.
  • the mixed gas is used as the sputtering gas, and a second oxide semiconductor film (thickness: for example, 60 nm) is formed by a sputtering method in an atmosphere containing oxygen.
  • each oxide semiconductor film and the metal film contained in the laminated film contain a common metal element
  • these films are formed by using a common sputtering target containing a common metal element and not containing oxygen. It can.
  • a film mainly containing 1: 1), a metal film containing In, Ga and Zn as the first metal film (In: Ga: Zn 1: 1: 1), and In-Ga as the second oxide semiconductor film.
  • the laminated film to be the active layer may be heat-treated.
  • the heat treatment is performed at a temperature of 300 ° C. or higher and 500 ° C. or lower in the air atmosphere.
  • the heat treatment time is, for example, 30 minutes or more and 2 hours or less.
  • the laminated film is patterned to obtain an active layer 7 having a laminated structure.
  • the patterning of the laminated film may be performed by, for example, wet etching.
  • the first oxide semiconductor film, the first metal film, and the second oxide semiconductor film form a lower oxide semiconductor layer 71, a first metal layer m1, and an upper oxide semiconductor layer 72, respectively.
  • the thickness of the entire active layer 7 is not particularly limited, but may be, for example, 100 nm or more and 200 nm or less.
  • an insulating film to be a gate insulating layer and a conductive film for gate to be a gate electrode are formed in this order so as to cover the active layer 7.
  • the thickness of the insulating film is not particularly limited, but may be, for example, 200 nm or more and 500 nm or less.
  • the thickness of the gate conductive film is not particularly limited, but may be, for example, 200 nm or more and 500 nm or less.
  • the insulating film to be the gate insulating layer can be formed by, for example, a CVD method.
  • a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon nitride (SiOxNy; x> y) film, a silicon nitride (SiNyOx; y> x) film, or a laminated film thereof or the like can be used. It can be used as appropriate.
  • the oxidation defect generated in the channel region 7C of the active layer 7 can be reduced, so that the channel region It is possible to suppress the reduction of resistance of 7C.
  • the gate conductive film can be formed by, for example, a sputtering method.
  • the material of the conductive film for the gate for example, elemental metals such as molybdenum (Mo), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), titanium (Ti), and the like.
  • Mo molybdenum
  • tungsten W
  • Cu copper
  • Cr chromium
  • Ta tantalum
  • Al aluminum
  • Ti titanium
  • ITO indium tin oxide
  • a first resist mask is formed on a part of the conductive film for the gate.
  • the gate electrode 11 is formed by patterning the gate conductive film using the first resist mask.
  • the patterning of the gate conductive film can be performed by wet etching or dry etching.
  • the insulating film is patterned using the above-mentioned first resist mask.
  • the insulating film may be patterned using the patterned gate electrode 11 as a mask.
  • the patterning of the insulating film can be performed by, for example, dry etching. As a result, the gate insulating layer 9 of the TFT 101 is obtained, and the surfaces of the active layer 7 that becomes the first region 7S and the second region 7D are exposed.
  • the side surface of the gate insulating layer 9 and the side surface of the gate electrode 11 are aligned in the thickness direction. .. That is, when viewed from the normal direction of the substrate 1, the peripheral edge of the gate insulating layer 9 and the peripheral edge of the gate electrode 11 are aligned.
  • the surface layer portion of the active layer 7 (for example, the surface layer portion of the upper oxide semiconductor layer 72) may be etched together with the insulating film by the above dry etching.
  • STEP4 Low resistivity treatment
  • the specific resistance of the portion of the active layer 7 that does not overlap with the gate electrode 11 is lowered as compared with the portion that overlaps with the gate electrode 11.
  • the resistance treatment is performed to form the low resistivity regions 7a1 and 7a2.
  • the exposed surfaces of the active layer 7 are subjected to a resistance reduction treatment.
  • plasma treatment may be performed. Examples of the plasma treatment include argon plasma treatment, ammonia plasma treatment, hydrogen plasma treatment, and the like.
  • low resistance regions 7a1 and 7a2 are formed on the surfaces of the first region 7S and the second region 7D. May be good.
  • the active layer 7 in contact with the nitride film (first region 7S and the first region 7S). It is also possible to make the resistance of the 2 region 7D surface) lower than that of the active layer 7 in contact with the oxide film (the surface of the channel region 7C).
  • a nitride film for example, a silicon nitride film
  • the upper insulating layer 13 covering the gate electrode 11, the gate insulating layer 9, and the active layer 7 is formed.
  • an inorganic insulating layer such as a silicon oxide film, a silicon nitride film, a silicon nitride film, or a silicon nitride film can be formed as a single layer or laminated.
  • an insulating film that reduces an oxide semiconductor such as a silicon nitride film may be used as the upper insulating layer 13 (when the upper insulating layer 13 has a laminated structure, as the lowermost layer thereof).
  • the upper insulating layer 13 for example, a silicon nitride layer is formed by a CVD method.
  • the thickness of the upper insulating layer 13 is not particularly limited, but may be, for example, 1000 nm or more and 1500 nm or less.
  • the upper insulating layer 13 has the first opening CHs reaching the surface of the first region 7S (first low resistance region 7a1) and the surface of the second region 7D (second low resistance region 7a2). ) Is formed with the second opening CHd.
  • STEP6 Formation of source and drain electrodes
  • a source conductive film is formed on the upper insulating layer 13 and in the first opening CHs and the second opening CHd, and the source conductive film is patterned.
  • the source electrode 15s and the drain electrode 15d are formed from the source conductive film.
  • the same material as the conductive film for the gate described above can be used.
  • the thickness of the conductive film for the source is not particularly limited, but may be, for example, 400 nm or more and 800 nm or less.
  • the patterning of the conductive film for the source can be performed by dry etching or wet etching. In this way, the TFT 101 is manufactured.
  • the lower oxide semiconductor layer 71 and / or the upper oxide semiconductor layer 72 has a laminated structure including an i-type semiconductor layer and an oxide semiconductor layer containing n-type impurities (hereinafter, referred to as “impurity-containing semiconductor layer”). May have.
  • FIG. 2 is a cross-sectional view illustrating another TFT 102 of the present embodiment.
  • the TFT 102 is different from the TFT 101 in that the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 have a laminated structure.
  • the lower oxide semiconductor layer 71 is an impurity-containing semiconductor arranged between the i-type semiconductor layer 71i, the i-type semiconductor layer 71i, and the first metal layer m1 (that is, on the i-type semiconductor layer 71i). Includes layer 71n.
  • the impurity-containing semiconductor layer 71n may be in direct contact with the first metal layer m1.
  • the upper oxide semiconductor layer 72 is arranged between the i-type semiconductor layer 72i, the i-type semiconductor layer 72i, and the first metal layer m1 (that is, on the substrate 1 side of the i-type semiconductor layer 72i). Includes an impurity-containing semiconductor layer 72n.
  • the impurity-containing semiconductor layer 72n may be in direct contact with the first metal layer m1.
  • the specific resistances of the impurity-containing semiconductor layers 71n and 72n are lower than those of the adjacent i-type semiconductor layers 71i and 72i.
  • the oxygen concentration (atomic number ratio of oxygen) in the impurity-containing semiconductor layers 71n and 72n may be lower than the oxygen concentration in the adjacent i-type semiconductor layers 71i and 72i.
  • the thickness of the impurity-containing semiconductor layer 71n may be smaller than the thickness of the adjacent i-type semiconductor layer 71i.
  • the thickness of the impurity-containing semiconductor layer 72n may be smaller than the thickness of the adjacent i-type semiconductor layer 72i.
  • the n-type impurities contained in the impurity-containing semiconductor layers 71n and 72n for example, phosphorus, arsenic and the like can be used.
  • the concentration of the n-type impurity may be, for example, 1 ⁇ 10 18 atoms / cm 3 or more and 4 ⁇ 10 19 atoms / cm 3 or less.
  • the concentration of the n-type impurity may be adjusted so that the specific resistance of the n-type semiconductor layer is, for example, 500 ⁇ cm or more and 90000 ⁇ m or less.
  • 3 and 4 are cross-sectional views illustrating still another TFTs 103 and 104 of the present embodiment, respectively.
  • the TFT 103 is different from the above-mentioned TFTs 101 and 102 in that the lower oxide semiconductor layer 71 has a single layer structure and the upper oxide semiconductor layer 72 has a laminated structure.
  • the lower oxide semiconductor layer 71 is, for example, an i-type semiconductor layer.
  • the upper oxide semiconductor layer 72 has a laminated structure similar to that of the upper oxide semiconductor layer 72 of the TFT 102. That is, the impurity-containing semiconductor layer 72n is arranged between the i-type semiconductor layer 72i and the first metal layer m1.
  • the TFT 104 is different from the above-mentioned TFTs 101 and 102 in that the lower oxide semiconductor layer 71 has a laminated structure and the upper oxide semiconductor layer 72 has a single layer structure.
  • the lower oxide semiconductor layer 71 has a laminated structure similar to that of the lower oxide semiconductor layer 71 of the TFT 102. That is, the impurity-containing semiconductor layer 71n is arranged between the i-type semiconductor layer 71i and the first metal layer m1.
  • the upper oxide semiconductor layer 72 is, for example, an i-type semiconductor layer.
  • a low-concentration impurity semiconductor layer containing n-type impurities at a concentration lower than that of the adjacent impurity-containing semiconductor layers 71n and 72n is used. May be good.
  • the TFTs 102 to 104 can be manufactured by the same method as the above-mentioned manufacturing method of the TFT 101.
  • the i-type oxide semiconductor film to be the i-type semiconductor layers 71i and 72i and the impurity-containing oxide semiconductor film to be the impurity-containing semiconductor layers 71n and 72n are laminated.
  • An impurity-containing oxide semiconductor film containing nitrogen as an n-type impurity can be formed, for example, by using a mixed gas containing a nitrogen-containing gas in addition to an inert gas and an oxidizing gas as the sputtering gas.
  • An n-type oxide semiconductor film containing phosphorus as an n-type impurity can be formed, for example, by using a sputtering target containing a trace amount of phosphorus.
  • the lower oxide semiconductor layer 71 and / or the upper oxide semiconductor layer 72 may have an inclined region in which the n-type impurity or oxygen concentration changes in the thickness direction.
  • the profile of the n-type impurity concentration in the thickness direction of the lower oxide semiconductor layer 71 and / or the upper oxide semiconductor layer 72 includes an inclined region in which the n-type impurity concentration decreases as the distance from the first metal layer m1 increases. May be good. Further, the profile of the oxygen concentration in the thickness direction of the lower oxide semiconductor layer 71 and / or the upper oxide semiconductor layer 72 may include an inclined region in which the oxygen concentration increases as the distance from the first metal layer m1 increases. ..
  • the concentration profile of the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 may include the inclined region at least partially.
  • the lower oxide semiconductor layer 71 or the upper oxide semiconductor layer 72 includes a region in which the concentration of n-type impurities is substantially constant (for example, an i-type semiconductor layer) and an inclined region in which the concentration of n-type impurities changes. May be good.
  • the TFT of this modification can be formed by the same method as the above-mentioned manufacturing method of TFT 101.
  • STEP2 when the first oxide semiconductor film or the second oxide semiconductor film is formed by the sputtering method, the ratio of oxygen gas to the inert gas in the sputtering gas is changed continuously or stepwise. You may. As a result, an oxide semiconductor film having an inclined region in which the oxygen concentration changes can be obtained. Further, when the first oxide semiconductor film or the second oxide semiconductor film is formed by the sputtering method, the ratio of the nitrogen-containing gas added to the sputtering gas may be continuously or stepwise changed. .. As a result, an oxide semiconductor film having an inclined region in which the n-type impurity concentration (nitrogen concentration) changes can be obtained.
  • the first region 7S and the second region 7D of the active layer 7 may have only a part of the layers constituting the channel region 7C.
  • the first region 7S and the second region 7D may be a single layer of the lower oxide semiconductor layer 71.
  • FIG. 5 is a cross-sectional view illustrating still another TFT 105 of the present embodiment.
  • the active layer 7 is arranged on a lower layer 7L including at least a part of the lower oxide semiconductor layer 71 and a part of the lower layer 7L, and at least the upper oxide semiconductor layer 72 and the first metal layer m1.
  • the channel region 7C includes a lower layer 7L and an upper layer 7U.
  • Each of the first region 7S and the second region 7D contains the lower layer 7L but does not include the upper layer 7U.
  • the upper layer 7U includes the upper oxide semiconductor layer 72, the first metal layer m1, and a part (upper part) of the lower oxide semiconductor layer 71, and the lower layer 7L is a part of the lower oxide semiconductor layer 71 (upper part). Bottom) is included.
  • the surface of the lower layer 7L is composed of the lower oxide semiconductor layer 71.
  • a first low resistance region 7a1 and a second low resistance region 7a2 having lower specific resistance than the portion located in the channel region 7C are formed on the portion of the surface of the lower layer 7L located in the first region 7S and the second region 7D. Has been done.
  • the source electrode 15s and the drain electrode 15d are in contact with the first low resistance region 7a1 and the second low resistance region 7a2 in the first opening CHs and the second opening CHd, respectively.
  • the source electrode 15s and the drain electrode 15d may come into direct contact with the first metal layer m1 and the source and drain may become conductive.
  • the lower layer 7L does not contain the first metal layer m1.
  • the thickness t3 that is, the distance between the low resistance regions 7a1 and 7a2 and the first metal layer m1 of the portion of the lower oxide semiconductor layer 71 included in the upper layer 7U is, for example, 10 nm or more. Is preferable.
  • the TFT 105 can be manufactured by the same method as the above-mentioned manufacturing method of the TFT 101.
  • STEP 3 after patterning the gate electrode 11 and the gate insulating layer 9, etching of the upper layer 7U including the upper oxide semiconductor layer 72 (for example, dry) using the same mask or using the gate electrode 11 as a mask. It is obtained by performing etching).
  • the portion of the upper layer 7U that does not overlap with the gate electrode 11 is removed, and the surface of the lower layer 7L is exposed.
  • the exposed surface of the lower layer 7L (here, the surface of the lower oxide semiconductor layer 71) is subjected to a resistance reduction treatment to reduce the resistance of the first region 7S and the second region 7D of the active layer 7.
  • a first low resistance region 7a1 and a second low resistance region 7a2 may be formed on the surface.
  • the laminated structure of the active layer 7 may include a plurality of metal layers that function as carrier transfer layers between the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72.
  • the plurality of metal layers may be stacked via the oxide semiconductor layer.
  • FIG. 6 is a cross-sectional view illustrating another TFT 106 of the present embodiment.
  • the laminated structure of the active layer 7 consists of a second metal layer m2 arranged between the first metal layer m1 and the lower oxide semiconductor layer 71, a first metal layer m1 and a second metal. It further includes an intermediate oxide semiconductor layer 73 disposed between the layer m2.
  • the first metal layer m1 may be in contact with the upper oxide semiconductor layer 72, which is the uppermost layer of the active layer 7.
  • the upper oxide semiconductor layer 72 may be in contact with the gate insulating layer 9.
  • the channel mobility can be further effectively increased by providing the channel region 7C with two or more metal layers m1 and m2 that function as carrier movement layers.
  • the intermediate oxide semiconductor layer 73 may be an i-type semiconductor layer that does not substantially contain n-type impurities.
  • the intermediate oxide semiconductor layer 73 may have a laminated structure including an i-type semiconductor layer.
  • the intermediate oxide semiconductor layer 73 includes an i-type semiconductor layer and an impurity-containing semiconductor layer containing an n-type impurity, and the impurity-containing semiconductor layer is between the i-type semiconductor layer and the first metal layer m1. / Alternatively, it may be arranged between the i-type semiconductor layer and the second metal layer m2.
  • the concentration of the n-type impurity in the impurity-containing semiconductor layer may be the same as the concentration of the impurity-containing semiconductor layers 71n and 72n described above in Modification 1.
  • the intermediate oxide semiconductor layer 73 may include an inclined region in which the oxygen concentration or the n-type impurity concentration changes in the thickness direction.
  • the concentration profile of n-type impurities in the thickness direction of the intermediate oxide semiconductor layer 73 may include an inclined region that is low near the center and increases toward the first metal layer m1 and the second metal layer m2. .
  • the profile of the oxygen concentration in the thickness direction of the intermediate oxide semiconductor layer 73 may include an inclined region which is high near the center and decreases toward the first metal layer m1 and the second metal layer m2.
  • the active layer 7 may include 3 or more metal layers.
  • the active layer 7 may have a plurality of metal layers m2, m3, ... Between the first metal layer m1 and the lower oxide semiconductor layer 71.
  • the first metal layer m1 and the plurality of metal layers may be stacked via intermediate oxide semiconductor layers 73 (1), 73 (2), and the like.
  • Each metal layer may have the same material and thickness as the first metal layer m1 described above.
  • Each intermediate oxide semiconductor layer may have the same material and thickness as the lower oxide semiconductor layer 71 and the upper oxide semiconductor layer 72 described above.
  • the thickness of each intermediate oxide semiconductor layer may be smaller than the thickness of the oxide semiconductor layer (here, the upper oxide semiconductor layer 72) located on the gate insulating layer 9 side of the first metal layer m1.
  • the source electrode 15s and the drain electrode 15d may be connected to a low resistance region formed on the surface of the upper oxide semiconductor layer 72 as shown in FIG.
  • the TFT 106 can be manufactured by the same method as the above-mentioned manufacturing method of the TFT 101.
  • a predetermined laminated film may be formed as the film to be the active layer 7.
  • the first region 7S and the second region 7D may have only a part of the layer (lower layer 7L) of the channel region 7C.
  • the source electrode 15s and the drain electrode 15d may be connected to a low resistance region formed on the surface of the lower layer 7L.
  • the lower layer 7L may be composed of, for example, a part of the lower oxide semiconductor layer 71, and the low resistance region may be formed on the surface of the lower oxide semiconductor layer 71.
  • the lower layer 7L may include a lower oxide semiconductor layer 71, at least one metal layer, and at least one intermediate oxide semiconductor layer.
  • the lower layer 7L includes the lower oxide semiconductor layer 71, the second metal layer m2, and a part of the intermediate oxide semiconductor layer 73, and the low resistance region is the intermediate oxide semiconductor. It may be formed on the surface of the layer 73.
  • the structure of the TFT of this embodiment is not limited to the structure described above with reference to FIGS. 1 to 8.
  • the TFT having a top gate structure has been described as an example, but the TFT of the present embodiment has a bottom gate structure (channel etch type, etch stop type) in which a gate electrode is arranged on the substrate side of the active layer. May be good.
  • the structure of the bottom gate structure TFT is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-114428, Japanese Patent Application Laid-Open No. 2011-18756. For reference, all of the disclosures of these documents are incorporated herein by reference.
  • the source and drain electrodes are in contact with the upper surface of the active layer (top contact structure), but the source and drain electrodes may be arranged so as to be in contact with the lower surface of the active layer (bottom contact structure).
  • the thin film transistor of the present embodiment can be applied to, for example, a circuit board such as an active matrix substrate, a liquid crystal display device, an organic EL display device, various display devices such as a micro LED display device, an image sensor, an electronic device, and the like.
  • a circuit board such as an active matrix substrate, a liquid crystal display device, an organic EL display device, various display devices such as a micro LED display device, an image sensor, an electronic device, and the like.
  • the active matrix substrate has a display area including a plurality of pixels and a pixel circuit arranged corresponding to each of the plurality of pixels.
  • Each pixel circuit includes at least one thin film transistor (pixel circuit TFT) as a circuit element.
  • peripheral circuits such as a drive circuit may be monolithically (integrally) provided in an area (peripheral area) other than the display area on the active matrix board.
  • the peripheral circuit includes at least one thin film transistor (peripheral circuit TFT) as a circuit element.
  • the thin film transistor of this embodiment can be used as a pixel circuit TFT and / or a peripheral circuit TFT.
  • Such an active matrix substrate is used not only for a voltage-driven display device such as a liquid crystal display device, but also for a current-driven display device.
  • the thin film transistor of the present embodiment can be particularly suitably applied to a current-driven display device.
  • current-driven display devices such as organic EL display devices and micro LED display devices
  • a plurality of current-driven light emitting elements (organic EL elements, LED elements, etc.) are arranged corresponding to each pixel.
  • Each pixel circuit also referred to as a pixel drive circuit
  • the thin film transistor of the present embodiment can have high channel mobility (current driving force), it is suitably applied to a pixel driving circuit for driving a current driving type light emitting element, whereby even higher brightness can be realized.
  • the configuration of the pixel drive circuit is disclosed in, for example, International Publication No. 2016/035413 and International Publication No. 2004/107303. For reference, all disclosures of these documents are incorporated herein by reference.
  • the embodiment of the present invention is widely applicable to devices and electronic devices equipped with a TFT.
  • circuit boards such as active matrix boards, liquid crystal display devices, organic EL display devices, display devices such as micro LED display devices, imaging devices such as radiation detectors and image sensors, and electronic devices such as image input devices and fingerprint readers. Can be applied to etc.

Landscapes

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Abstract

薄膜トランジスタ１０１は、基板１に支持され、かつ、第１領域７Ｓと、第２領域７Ｄと、第１領域および第２領域の間に位置するチャネル領域７Ｃとを含む、活性層７と、活性層７の少なくともチャネル領域に、ゲート絶縁層９を介して重なるように配置されたゲート電極１１と、第１領域７Ｓに電気的に接続されたソース電極１５ｓと、第２領域７Ｄに電気的に接続されたドレイン電極１５ｄとを有し、活性層７の少なくともチャネル領域７Ｃは、下部酸化物半導体層７１上に配置され、かつ、実質的に酸素を含まない第１の金属層ｍ１と、第１の金属層ｍ１上に配置された上部酸化物半導体層７２とを含む積層構造を有し、第１の金属層ｍ１の厚さは、下部酸化物半導体層７１または上部酸化物半導体７２の厚さよりも小さい。

Description

薄膜トランジスタおよびその製造方法、ならびに表示装置
　本発明は、薄膜トランジスタおよびその製造方法、ならびに表示装置に関する。
　アクティブマトリクス基板は、例えば、液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、マイクロＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）表示装置などの表示装置に用いられる。マイクロＬＥＤ表示装置は、無機化合物からなる複数の発光ダイオード（ＬＥＤ）を２次元に配列した表示装置である。
　アクティブマトリクス基板の各画素には、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を含む回路（「画素回路」と呼ぶ）が配置されている。
　画素回路に使用されるＴＦＴ（以下、「画素回路ＴＦＴ」）として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体などの酸化物半導体を用いたＴＦＴ（以下、「酸化物半導体ＴＦＴ」と呼ぶ。）を用いることがある。例えば特許文献１は、トップゲート構造およびボトムゲート構造の酸化物半導体ＴＦＴを開示している。酸化物半導体ＴＦＴは、良好なサブスレッショルド特性および優れたオフ特性（すなわちオフリーク電流が小さい）を有している。
特開２０１１－１８７５０６号公報
　マイクロＬＥＤ表示装置、有機ＥＬ表示装置などの電流駆動方式の表示装置においては、例えば、電流に応じて発光輝度が変化する発光素子（ＬＥＤ、有機ＥＬ素子等）が各画素に対応して配置されている。各画素の発光素子に供給される電流は、画素回路によって制御される。従って、高い輝度を実現するためには、画素回路ＴＦＴとして、高いチャネル移動度（電流駆動力）を有するＴＦＴを用いることが好ましい。本明細書では、ＴＦＴの活性層のうちチャネルとなる部分の移動度を「チャネル移動度」と呼び、活性層の材料自体（物性）の移動度と区別する。
　また、液晶表示装置などの電圧駆動方式の表示装置においても、例えば周辺回路を構成するＴＦＴには、高いチャネル移動度が求められる。
　しかしながら、従来の酸化物半導体ＴＦＴでは、酸化物半導体の物性により、十分なチャネル移動度が得られない可能性がある。特に、トップゲート構造を有する酸化物半導体ＴＦＴにおいて、寄生容量を低減する目的で、ゲートとソース／ドレインとのオーバーラップ長を小さくすると、チャネル移動度はさらに低くなってしまう。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、その目的は、チャネル移動度を高めることの可能な酸化物半導体ＴＦＴおよびその製造方法、ならびに、そのような酸化物半導体ＴＦＴを備えた表示装置を提供することにある。
　［項目１］
　基板と、
　前記基板に支持された活性層であって、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含む、活性層と、
　前記活性層の少なくとも前記チャネル領域に、ゲート絶縁層を介して重なるように配置されたゲート電極と、
　前記活性層の前記第１領域に電気的に接続されたソース電極と、
　前記活性層の前記第２領域に電気的に接続されたドレイン電極と
を有し、
　前記活性層の少なくとも前記チャネル領域は、
　　下部酸化物半導体層と、
　　前記下部酸化物半導体層上に配置され、かつ、実質的に酸素を含まない第１の金属層と、
　前記第１の金属層上に配置された上部酸化物半導体層と
を含む積層構造を有し、
　前記第１の金属層の厚さは、前記下部酸化物半導体層または前記上部酸化物半導体層の厚さよりも小さい、薄膜トランジスタ。
　［項目２］
　前記下部酸化物半導体層、前記上部酸化物半導体層および前記第１の金属層は、少なくとも１つの共通の金属元素を含む、項目１に記載の薄膜トランジスタ。
　［項目３］
　前記下部酸化物半導体層および／または前記上部酸化物半導体層は、ｎ型不純物を実質的に含まないｉ型半導体層を含む、項目１または２に記載の薄膜トランジスタ。
　［項目４］
　前記下部酸化物半導体層および／または前記上部酸化物半導体層は、
　　ｎ型不純物を実質的に含まないｉ型半導体層と、
　　前記ｉ型半導体層と前記第１の金属層との間に配置され、かつ、ｎ型不純物を含む不純物含有半導体層と
をさらに含む、項目１または２に記載の薄膜トランジスタ。
　［項目５］
　前記下部酸化物半導体層および前記上部酸化物半導体層の少なくとも一方はｎ型不純物を含み、前記少なくとも一方の酸化物半導体層の厚さ方向におけるｎ型不純物の濃度プロファイルは、前記第１の金属層から離れるにつれて減少する傾斜領域を含む、項目１から４のいずれかに記載の薄膜トランジスタ。
　［項目６］
　前記下部酸化物半導体層および／または前記上部酸化物半導体層の厚さ方向における酸素濃度のプロファイルは、前記第１の金属層から離れるにつれて上昇する傾斜領域を含む、項目１から５のいずれかに記載の薄膜トランジスタ。
　［項目７］
　前記積層構造は、前記下部酸化物半導体層と前記第１の金属層との間に、少なくとも１つの他の金属層を有し、前記第１の金属層および前記少なくとも１つの他の金属層は、中間酸化物半導体層を介して積み重ねられており、
　前記少なくとも１つの他の金属層の厚さは、前記下部酸化物半導体層または前記上部酸化物半導体層の厚さよりも小さい、項目１から６のいずれかに記載の薄膜トランジスタ。
　［項目８］
　前記活性層は、前記基板と前記ゲート電極との間に配置され、
　前記ゲート電極は、前記基板の法線方向から見たとき、前記活性層の前記チャネル領域と重なり、かつ、前記第１領域および前記第２領域と重なっておらず、
　前記第１領域および前記第２領域の上面は、それぞれ、前記チャネル領域の上面よりも比抵抗の低い低抵抗酸化物半導体領域を有する、項目１から７のいずれかに記載の薄膜トランジスタ。
　［項目９］
　前記薄膜トランジスタは、前記活性層、前記ゲート絶縁層および前記ゲート電極を覆う上部絶縁層をさらに備え、
　前記ソース電極は、前記上部絶縁層に形成された第１開口部内で前記第１領域の前記低抵抗酸化物半導体領域に電気的に接続され、前記ドレイン電極は、前記上部絶縁層に形成された第２開口部内で前記第２領域の前記低抵抗酸化物半導体領域に電気的に接続されている、項目８に記載の薄膜トランジスタ。
　［項目１０］
　前記活性層は、前記下部酸化物半導体層の少なくとも一部を含む下層と、前記下層の一部上に配置され、かつ、前記上部酸化物半導体層および前記第１の金属層を含む上層とを含み、
　前記チャネル領域は、前記上層および前記下層を含み、
　前記第１領域および前記第２領域のそれぞれは、前記下層を含み、かつ、前記上層を含んでいない、項目８または９に記載の薄膜トランジスタ。
　［項目１１］
　前記基板の法線方向から見たとき、前記ゲート電極、前記ゲート絶縁層、および前記活性層の前記上層の周縁は、互いに整合している、項目１０に記載の薄膜トランジスタ。
　［項目１２］
　前記上部酸化物半導体層の厚さは、前記下部酸化物半導体層の厚さよりも大きい、項目８から１１のいずれかに記載の薄膜トランジスタ。
　［項目１３］
　前記第１の金属層は、複数の金属元素を含む、項目１から１２のいずれかに記載の薄膜トランジスタ。
　［項目１４］
　前記下部酸化物半導体層、前記上部酸化物半導体層および前記第１の金属層は、いずれも、Ｉｎ、ＧａおよびＺｎを含む、項目１３に記載の薄膜トランジスタ。
　［項目１５］
　項目１から１４のいずれかに記載の薄膜トランジスタと、
　複数の画素を有する表示領域と、
　前記複数の画素のそれぞれに対応して配置された画素回路と
を有し、
　前記画素回路は、前記薄膜トランジスタを含む、表示装置。
　［項目１６］
　前記表示装置は、前記複数の画素のそれぞれに対応して配置された電流駆動型の発光素子をさらに有し、前記画素回路は前記発光素子を駆動する、項目１５に記載の表示装置。
　［項目１７］
　基板に支持された薄膜トランジスタの製造方法であって、
　前記基板上に、下部酸化物半導体層と、実質的に酸素を含まない第１の金属層と、上部酸化物半導体層とをこの順で含む積層構造を有する活性層を形成する工程（Ａ）を包含し、
　前記工程（Ａ）は、
　　酸素を含む雰囲気中において、スパッタ法により、前記下部酸化物半導体層となる第１の酸化物半導体膜を形成する工程と、
　　不活性ガスを含み、かつ、酸素を含まない雰囲気中において、スパッタ法により、前記第１の金属層となる金属膜を形成する工程と、
　　酸素を含む雰囲気中において、スパッタ法により、前記上部酸化物半導体層となる第２の酸化物半導体膜を形成する工程と、
を包含する、薄膜トランジスタの製造方法。
　［項目１８］
　前記第１の酸化物半導体膜、前記金属膜および前記第２の酸化物半導体膜を、酸素を含まない共通のスパッタリングターゲットを用いて形成する、項目１７に記載の方法。
　［項目１９］
　前記方法は、前記活性層の一部上に、ゲート絶縁層を介してゲート電極を形成する工程（Ｂ）をさらに含有し、
　前記工程（Ｂ）は、
　　前記活性層上に、絶縁膜およびゲート用導電膜をこの順で形成する工程（Ｂ１）と、
　　第１のマスクを用いて前記ゲート用導電膜のパターニングを行い、前記ゲート電極を形成する工程（Ｂ２）と、
　　前記工程（Ｂ２）の後に、前記第１のマスクを用いるか、または、前記ゲート電極をマスクとして、前記絶縁膜のパターニングを行い、前記ゲート絶縁層を得る工程（Ｂ３）と、を包含する、項目１７または１８に記載の方法。
　［項目２０］
　前記工程（Ｂ）は、前記工程（Ｂ３）の後に、前記第１のマスクを用いるか、または、前記ゲート電極をマスクとして、前記活性層のエッチングを行い、前記活性層のうち少なくとも前記上部酸化物半導体層および前記第１の金属層を含む上層の一部を除去し、前記活性層における前記下部酸化物半導体層の少なくとも一部を含む下層の一部を露出する工程（Ｂ４）を含む、項目１９に記載の方法。
　本発明の一実施形態によると、チャネル移動度を高めることの可能な酸化物半導体ＴＦＴおよびその製造方法、ならびに、そのような酸化物半導体ＴＦＴを備えた表示装置が提供される。
（ａ）および（ｂ）は、それぞれ、本発明による実施形態のＴＦＴ１０１の模式的な断面図および平面図である。 変形例１のＴＦＴ１０２を例示する断面図である。 変形例１の他のＴＦＴ１０３を例示する断面図である。 変形例１のさらに他のＴＦＴ１０４を例示する断面図である。 変形例３のＴＦＴ１０５の断面図である。 変形例４のＴＦＴ１０６の断面図である。 変形例４のＴＦＴにおける他の活性層を例示する断面図である。 変形例４のさらに他のＴＦＴ１０７の断面図である。 活性層７のエネルギーバンド構造を例示する模式図である。
　（実施形態）
　以下、図面を参照しながら、本願発明による実施形態の薄膜トランジスタ（ＴＦＴ）を説明する。
　本実施形態の薄膜トランジスタは、活性層に酸化物半導体を用いた酸化物半導体ＴＦＴである。ここでは、トップゲート構造を有する酸化物半導体ＴＦＴを例に説明する。
　図１（ａ）および（ｂ）は、それぞれ、本実施形態のＴＦＴ１０１を例示する断面図および平面図である。図１（ａ）は、図１（ｂ）に示すＩａ－Ｉａ’線に沿った断面を示している。
　ＴＦＴ１０１は、ガラス基板などの基板１と、基板１に支持された活性層７と、ゲート電極１１と、活性層７とゲート電極１１との間に配置されたゲート絶縁層９と、活性層７に電気的に接続されたソース電極１５ｓおよびドレイン電極１５ｄとを有する。この例では、ゲート電極１１は、活性層７の一部上にゲート絶縁層９を介して配置されている（トップゲート構造）。活性層７と基板１との間に、下地膜として下部絶縁層５が形成されていてもよい。
　活性層７は、基板１の法線方向から見たとき、第１領域７Ｓと、第２領域７Ｄと、第１領域７Ｓおよび第２領域７Ｄの間に位置し、ＴＦＴ１０１のチャネルが形成される領域（チャネル領域）７Ｃとを含む。活性層７のうちの少なくともチャネル領域７Ｃは、基板１の法線方向から見たとき、ゲート電極１１と重なっている。
　本実施形態における活性層７は、２つの酸化物半導体層７１、７２とこれらの間に位置する金属層ｍ１とを少なくとも含む積層構造を有する。活性層７の積層構造について後述する。
　活性層７の第１領域７Ｓおよび第２領域７Ｄの表面には、それぞれ、チャネル領域７Ｃの表面よりも比抵抗の低い第１低抵抗領域７ａ１および第２低抵抗領域７ａ２（「第１低抵抗酸化物半導体領域」、「第２低抵抗酸化物半導体領域」と呼ぶことがある。）が形成されていてもよい。第１領域７Ｓ（ここでは第１領域７Ｓの第１低抵抗領域７ａ１）はソース電極１５ｓに電気的に接続されている。第２領域７Ｄ（ここでは第２領域７Ｄの第２低抵抗領域７ａ２）はドレイン電極１５ｄに電気的に接続されている。第１領域７Ｓの表面のうちソース電極１５ｓに接続されている領域１５ｃｓを「ソースコンタクト領域」、第２領域７Ｄの表面のうちドレイン電極１５ｄに接続されている領域１５ｃｄを「ドレインコンタクト領域」と呼ぶ。
　ゲート絶縁層９は、活性層７とゲート電極１１との間にのみ形成されていてもよい。ゲート絶縁層９およびゲート電極１１は、例えば、同一のマスクを用いてパターニングされていてもよい。
　活性層７、ゲート絶縁層９およびゲート電極１１を覆うように、上部絶縁層１３が形成されていてもよい。上部絶縁層１３は、第１領域７Ｓに達する第１開口部ＣＨｓと、第２領域７Ｄに達する第２開口部ＣＨｄとを有している。ソース電極１５ｓは、上部絶縁層１３上および第１開口部ＣＨｓ内に形成され、第１開口部ＣＨｓ内で、活性層７の第１領域７Ｓ（ここでは第１低抵抗領域７ａ１）と電気的に接続されている。ドレイン電極１５ｄは、上部絶縁層１３上および第２開口部ＣＨｄ内に形成され、第２開口部ＣＨｄ内で活性層７の第２領域７Ｄ（ここでは第２低抵抗領域７ａ２）と電気的に接続されている。
　＜活性層７の構造＞
　ＴＦＴ１０１では、活性層７は、基板１側から、下部酸化物半導体層７１と、第１の金属層ｍ１と、上部酸化物半導体層７２とをこの順で含む積層構造を有する。
　第１の金属層ｍ１は、実質的に酸素を含まない（すなわち実質的に金属酸化物を含まない）メタル層である。第１の金属層ｍ１は、複数の金属元素を含んでもよい。第１の金属層ｍ１を含むことで、酸化物半導体のみから構成された活性層よりも高いチャネル移動度を実現し得る。
　第１の金属層ｍ１の厚さは、例えば、下部酸化物半導体層７１および上部酸化物半導体層７２の少なくとも一方の厚さよりも小さい。このような構成により、ソース－ドレイン間が第１の金属層ｍ１を介して導通するのを抑制しつつ、活性層７におけるキャリア移動層（キャリアが主に移動する層）として、第１の金属層ｍ１を機能させることができる。
　下部酸化物半導体層７１は、活性層７の最下層（最も基板１側に位置する層）であってもよい。上部酸化物半導体層７２は、活性層７の最上層であり、ゲート絶縁層９と接していてもよい。図示する例では、活性層７は３層構造を有しており、第１の金属層ｍ１は、下部酸化物半導体層７１および上部酸化物半導体層７２の両方と接するように配置されている。例えば、下部酸化物半導体層７１および上部酸化物半導体層７２は、いずれも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層であり、第１の金属層ｍ１は、Ｉｎ、ＧａおよびＺｎを含む金属層であってもよい。なお、後述のように、活性層７は４層以上の積層構造を有してもよい。
　図９は、図１（ａ）に示すＩＩ－ＩＩ’線に沿った断面におけるチャネル領域７Ｃのエネルギーバンド構造を例示する模式図である。
　この例では、チャネル領域７Ｃは、第１の金属層ｍ１を、下部酸化物半導体層７１と上部酸化物半導体層７２とで挟み込んだ３層構造を有している。
　図９に示すように、チャネル領域７Ｃでは第１の金属層ｍ１に量子井戸が形成され、量子井戸に電子８１が高い濃度で溜まる。このように、活性層７内に電子が高い濃度で存在する領域（高濃度電子領域）が形成され、この高濃度電子領域がキャリア移動層として機能するので、ＴＦＴ１０１のチャネル移動度を高めることが可能になる。
　また、ＴＦＴ１０１のオフ時には、上部酸化物半導体層７２が空乏化することによって、オフ電流を小さく抑えることが可能である。従って、高いオフ特性を維持しつつ、ＴＦＴ１０１のチャネル移動度を高めることが可能である。
　さらに、キャリア移動層である第１の金属層ｍ１と、絶縁膜（ゲート絶縁層９、下部絶縁層５など）との間には酸化物半導体層７１、７２が配置されている（埋め込みチャネル構造）。このため、絶縁膜から不純物が混入することによるチャネル移動度の低下を抑制できる。
　下部酸化物半導体層７１および上部酸化物半導体層７２は、それぞれ、単層でもよいし、組成比の異なる複数の層からなる積層構造を有していてもよい。下部酸化物半導体層７１および上部酸化物半導体層７２は、厚さ方向に組成比が変化する傾斜領域を有していてもよい。
　本実施形態では、活性層７の少なくともチャネル領域７Ｃが、下部酸化物半導体層７１、第１の金属層ｍ１および上部酸化物半導体層７２を含む積層構造を有していればよい。この例では、活性層７の第１領域７Ｓおよび第２領域７Ｄは、チャネル領域７Ｃと同様の積層構造を有するが、後述するように、第１領域７Ｓおよび第２領域７Ｄは、チャネル領域７Ｃの積層構造のうちの下部層のみ（例えば下部酸化物半導体層７１のみ）から構成されていてもよい。
　ソース電極１５ｓとドレイン電極１５ｄとを第１の金属層ｍ１等の金属層に直接接続すると、ソース－ドレイン間が導通するおそれがある。このため、ソース電極１５ｓおよびドレイン電極１５ｄは、活性層７内における第１の金属層ｍ１等の金属層に接していないことが好ましい。
　下部酸化物半導体層７１、上部酸化物半導体層７２および第１の金属層ｍ１は、少なくとも１つの共通の金属元素を含んでいてもよい。例えば、下部酸化物半導体層７１および上部酸化物半導体層７２は同じ組成を有する酸化物半導体を含み、第１の金属層ｍ１は、この酸化物半導体を構成する金属元素のみから構成されていてもよい。
　下部酸化物半導体層７１および上部酸化物半導体層７２は、それぞれ、ｎ型不純物を実質的に含まない（例えばｎ型不純物濃度がＳＩＭＳでの測定限界以下（装置にもよるが、例えば１×１０17ａｔｏｍｓ／ｃｍ3以下））酸化物半導体層を含んでもよい。本明細書では、ｎ型不純物を実質的に含まない（すなわち、ｎ型不純物を積極的に添加せずに形成されたノンドープの）酸化物半導体層を、「ｉ型半導体層」と呼ぶ。
　下部酸化物半導体層７１および上部酸化物半導体層７２は、それぞれ、ｉ型半導体層であってもよいし、ｉ型半導体層を含む積層構造を有してもよい。下部酸化物半導体層７１および上部酸化物半導体層７２の少なくとも一方、好ましくは両方がｉ型半導体層を含んでいれば、ＴＦＴ１０１のオフ特性を確保しつつ、図９に示す高濃度電子領域による効果（チャネル移動度の向上）をより確実に得ることができる。
　活性層７に含まれる各酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に限定されず、種々の酸化物半導体を含み得る。酸化物半導体は、非晶質でもよいし、結晶質でもよい。結晶質酸化物半導体は、例えば、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などであってもよい。非晶質または結晶質酸化物半導体の材料、組成、構造、成膜方法などは、例えば特許第６２７５２９４号明細書に記載されている。参考のために、特許第６２７５２９４号明細書の開示内容の全てを本明細書に援用する。
　活性層７を構成する各酸化物半導体層７１、７２の厚さｔ１、ｔ２は、例えば１０ｎｍ以上１００ｎｍ以下であってもよい。１０ｎｍ以上であれば、絶縁膜からシリコン等の不純物が第１の金属層ｍ１に拡散することを抑制できる。また、下部酸化物半導体層７１の厚さｔ１は、上部酸化物半導体層７２の厚さｔ２よりも小さくてもよい（図９参照）。
　活性層７に含まれる酸化物半導体層のうち、キャリア移動層となる金属層（ここでは第１の金属層ｍ１）のゲート絶縁層９側に位置する酸化物半導体層の厚さは、ゲート絶縁層９と反対側に位置する酸化物半導体層の厚さおよび第１の金属層ｍ１の厚さｔｍよりも大きくてもよい。つまり、ＴＦＴ１０１（トップゲート構造ＴＦＴ）では、上部酸化物半導体層７２の厚さｔ２は、下部酸化物半導体層７１の厚さｔ１および第１の金属層ｍ１の厚さｔｍよりも大きくてもよい。これにより、活性層７の表面に生じたダメージや低抵抗領域の厚さなどにかかわらず、所望の移動度を実現し得る。
　また、図示する例では、上部酸化物半導体層７２は第１の金属層ｍ１とドレインコンタクト領域１５ｃｄとの間に位置するので、上部酸化物半導体層７２の厚さｔ２を、下部酸化物半導体層７１の厚さｔ１および第１の金属層ｍ１の厚さｔｍよりも大きくすることで、高いオフ特性を実現できる。
　第１の金属層ｍ１の厚さｔｍは、例えば３ｎｍ以上１０ｎｍ以下であってもよい。３ｎｍ以上であれば、チャネル移動度をより効果的に向上できる。１０ｎｍ以下であれば、ソース－ドレイン間の導通をより確実に抑制できる。あるいは、第１の金属層ｍ１の厚さｔｍは、活性層７全体の厚さの１／３以下であってもよい。
　ＴＦＴ１０１では、ゲート電極１１とソース電極１５ｓおよびドレイン電極１５ｄとは、重ならないように配置することが好ましい。または、ゲート電極１１とソース電極１５ｓおよびドレイン電極１５ｄとのオーバーラップ長を小さく抑えることが好ましい。これにより、寄生容量を小さくすることができる。なお、通常は、ゲート電極とソースおよびドレイン電極とのオーバーラップ長を小さく抑えるとチャネル移動度が低下するので、高いチャネル移動度と低い寄生容量とを両立することは困難であった。これに対し、本実施形態では、活性層７において酸化物半導体層７１、７２の間に第１の金属層ｍ１を設けることで、チャネル移動度を高めることが可能である。従って、オーバーラップ長を小さくして（または無くして）寄生容量を抑えた場合でも、チャネル移動度の高いＴＦＴが得られる。
　図示しないが、活性層７（チャネル領域７Ｃ）の基板１側に、遮光層をさらに設けてもよい。ただし、マイクロＬＥＤ表示装置等のバックライトを必要としない表示装置では、遮光層を設けなくてもよい。あるいは、活性層７の基板１側に、他のゲート絶縁層を介して他のゲート電極が設けられていてもよい（ダブルゲート構造）。他のゲート電極は、ゲート電極１１に接続されてもよい。なお、他のゲート電極を固定電位に接続してもよいが、固定電位に接続すると、寄生バイポーラ効果に起因してオン電流が飽和するので、本実施形態の効果（オン電流を高める効果）が小さくなる場合がある。
　＜ＴＦＴ１０１の製造方法＞
　再び図１（ａ）および図１（ｂ）を参照して、ＴＦＴ１０１の製造方法の一例を説明する。
　・ＳＴＥＰ１：下部絶縁層形成
　まず、基板１上に、下部絶縁層５を形成する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などの絶縁性の表面を有する基板を用いることができる。
　下部絶縁層５としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は、積層構造を有していてもよい。ここでは、下部絶縁層５として、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層を下層、酸化珪素（ＳｉＯ2）層を上層とする積層膜を形成する。下部絶縁層５として（下部絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される活性層７のチャネル領域７Ｃに生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域７Ｃの低抵抗化を抑制できる。下部絶縁層５の厚さは、特に限定しないが、例えば２００ｎｍ以上５００ｎｍ以下であってもよい。
　・ＳＴＥＰ２：活性層形成
　次いで、下部絶縁層５上に、下部酸化物半導体層７１となる第１の酸化物半導体膜、第１の金属層ｍ１となる第１の金属膜、および上部酸化物半導体層７２となる第２の酸化物半導体膜をこの順で形成することにより、活性層７となる積層膜を得る。
　積層膜は、例えばスパッタ法を用いて形成される。スパッタリングガス（雰囲気）としては、アルゴンガスなどの不活性ガスと、Ｏ2、ＣＯ2、Ｏ3、Ｈ2Ｏ、Ｎ2Ｏ等の酸化性ガスの混合ガスを用いることができる。使用するスパッタリングターゲット、およびスパッタリングガスの混合比（不活性ガスに対する酸素ガスの割合）などの形成条件は、形成する酸化物半導体膜および金属膜の組成（または組成比）に応じて適宜選択され得る。
　具体的には、まず、スパッタリングガスとして、例えばＡｒガスおよび酸素ガスを含む混合ガスを用い、酸素を含む雰囲気中において、スパッタ法により第１の酸化物半導体膜（厚さ：例えば３０ｎｍ）を形成する。次いで、スパッタリングガスとして不活性ガスを用いて、不活性ガスを含み、かつ、実質的に酸素を含まない雰囲気中において、スパッタ法により第１の金属膜（厚さ：例えば１０ｎｍ）を形成する。続いて、スパッタリングガスとして上記混合ガスを用い、酸素を含む雰囲気中において、スパッタ法により第２の酸化物半導体膜（厚さ：例えば６０ｎｍ）を形成する。
　積層膜に含まれる各酸化物半導体膜および金属膜が共通の金属元素を含む場合には、これらの膜を、共通の金属元素を含み、かつ、酸素を含まない共通のスパッタリングターゲットを用いて形成できる。例えば、所定の組成（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を有するターゲットを用いて、第１の酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ―Ｏ系半導体（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を主として含む膜、第１の金属膜としてＩｎ、ＧａおよびＺｎを含む金属膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）、第２の酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ―Ｏ系半導体（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を主として含む膜を形成してもよい。
　この後、活性層となる積層膜の加熱処理を行ってもよい。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。
　続いて、積層膜のパターニングを行い、積層構造を有する活性層７を得る。積層膜のパターニングは、例えばウェットエッチングで行ってもよい。第１の酸化物半導体膜、第１の金属膜および第２の酸化物半導体膜は、それぞれ、下部酸化物半導体層７１、第１の金属層ｍ１および上部酸化物半導体層７２となる。活性層７全体の厚さは、特に限定しないが、例えば１００ｎｍ以上２００ｎｍ以下であってもよい。
　・ＳＴＥＰ３：ゲート絶縁層およびゲート電極形成
　次いで、活性層７を覆うように、ゲート絶縁層となる絶縁膜と、ゲート電極となるゲート用導電膜とをこの順で形成する。絶縁膜の厚さは、特に限定しないが、例えば２００ｎｍ以上５００ｎｍ以下であってもよい。ゲート用導電膜の厚さは、特に限定しないが、例えば２００ｎｍ以上５００ｎｍ以下であってもよい。
　ゲート絶縁層となる絶縁膜は、例えばＣＶＤ法で形成され得る。絶縁膜として、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｙＯｘ；ｙ＞ｘ）膜、あるいはこれらの積層膜等を適宜用いることができる。絶縁膜として（積層膜を用いる場合には、その最下膜として）、酸化珪素膜などの酸化物膜を用いると、活性層７のチャネル領域７Ｃに生じた酸化欠損を低減できるので、チャネル領域７Ｃの低抵抗化を抑制できる。
　ゲート用導電膜は、例えばスパッタリング法を用いて形成され得る。ゲート用導電膜の材料として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、それらに窒素、酸素、あるいは他の金属を含有させた材料、または、インジウム錫酸化物（ＩＴＯ）などの透明導電材料を用いることができる。
　続いて、ゲート用導電膜の一部上に第１のレジストマスクを形成する。この後、第１のレジストマスクを用いて、ゲート用導電膜のパターニングを行い、ゲート電極１１を形成する。ゲート用導電膜のパターニングは、ウェットエッチングまたはドライエッチングで行うことができる。
　次いで、上記第１レジストマスクを用いて、絶縁膜のパターニングを行う。あるいは、上記第１レジストマスクを除去した後、パターニングされたゲート電極１１をマスクとして絶縁膜のパターニングを行ってもよい。絶縁膜のパターニングは、例えばドライエッチングで行うことができる。これにより、ＴＦＴ１０１のゲート絶縁層９を得るとともに、活性層７のうち第１領域７Ｓおよび第２領域７Ｄとなる部分の表面を露出させる。
　本工程では、同一のマスク（第１のレジストマスク）を用いて絶縁膜およびゲート用導電膜のパターニングを行うので、ゲート絶縁層９の側面とゲート電極１１の側面とが厚さ方向に整合する。つまり、基板１の法線方向から見たとき、ゲート絶縁層９の周縁とゲート電極１１の周縁とは整合する。
　なお、上記のドライエッチングで絶縁膜とともに活性層７の表層部（例えば上部酸化物半導体層７２の表層部）もエッチングされることがある。
　・ＳＴＥＰ４：低抵抗化処理
　続いて、基板１の法線方向から見たとき、活性層７のうちゲート電極１１と重なっていない部分の比抵抗を、ゲート電極１１と重なる部分よりも低下させる低抵抗化処理を行い、低抵抗領域７ａ１、７ａ２を形成する。ここでは、ゲート電極１１をマスクとして、活性層７の露出した表面（第１領域７Ｓおよび第２領域７Ｄの表面）に対して、低抵抗化処理を行う。低抵抗化処理として、例えばプラズマ処理を行ってもよい。プラズマ処理として、アルゴンプラズマ処理、アンモニアプラズマ処理または水素プラズマ処理などが挙げられる。あるいは、ゲート電極１１をマスクとして、イオン注入法等で活性層７に窒素、リンなどを添加することにより、第１領域７Ｓおよび第２領域７Ｄの表面に低抵抗領域７ａ１、７ａ２を形成してもよい。
　または、上部絶縁層１３として、窒化物膜（例えば窒化シリコン膜）などの酸化物半導体を還元させる絶縁膜を用いることで、活性層７のうち窒化物膜と接する領域（第１領域７Ｓおよび第２領域７Ｄの表面）を、活性層７のうち酸化物膜と接する領域（チャネル領域７Ｃの表面）よりも低抵抗化させることも可能である。
　・ＳＴＥＰ５：上部絶縁層形成
　次いで、ゲート電極１１、ゲート絶縁層９、活性層７を覆う上部絶縁層１３を形成する。上部絶縁層１３として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。上述したように、上部絶縁層１３として（上部絶縁層１３が積層構造を有する場合には、その最下層として）、窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いてもよい。ここでは、上部絶縁層１３として、例えば、窒化シリコン層をＣＶＤ法で形成する。上部絶縁層１３の厚さは、特に限定しないが、例えば１０００ｎｍ以上１５００ｎｍ以下であってもよい。
　この後、例えばドライエッチングで、上部絶縁層１３に、第１領域７Ｓの表面（第１低抵抗領域７ａ１）に達する第１開口部ＣＨｓと、第２領域７Ｄの表面（第２低抵抗領域７ａ２）に達する第２開口部ＣＨｄとを形成する。
　・ＳＴＥＰ６：ソースおよびドレイン電極形成
　続いて、上部絶縁層１３上および第１開口部ＣＨｓ、第２開口部ＣＨｄ内に、ソース用導電膜を形成し、ソース用導電膜のパターニングを行う。これにより、ソース用導電膜から、ソース電極１５ｓおよびドレイン電極１５ｄを形成する。
　ソース用導電膜の材料として、上述したゲート用導電膜と同様の材料を用いることができる。ソース用導電膜の厚さは、特に限定しないが、例えば４００ｎｍ以上８００ｎｍ以下であってもよい。ソース用導電膜のパターニングは、ドライエッチングまたはウェットエッチングで行うことができる。このようにして、ＴＦＴ１０１が製造される。
　（変形例１）
　下部酸化物半導体層７１および／または上部酸化物半導体層７２は、ｉ型半導体層と、ｎ型不純物を含む酸化物半導体層（以下、「不純物含有半導体層」と呼ぶ。）とを含む積層構造を有してもよい。
　図２は、本実施形態の他のＴＦＴ１０２を例示する断面図である。
　ＴＦＴ１０２は、下部酸化物半導体層７１および上部酸化物半導体層７２が積層構造を有する点で、ＴＦＴ１０１と異なっている。
　ＴＦＴ１０２では、下部酸化物半導体層７１は、ｉ型半導体層７１ｉと、ｉ型半導体層７１ｉと第１の金属層ｍ１との間に（すなわちｉ型半導体層７１ｉ上に）配置された不純物含有半導体層７１ｎとを含む。不純物含有半導体層７１ｎは、第１の金属層ｍ１と直接接していてもよい。
　同様に、上部酸化物半導体層７２は、ｉ型半導体層７２ｉと、ｉ型半導体層７２ｉと第１の金属層ｍ１との間に（すなわちｉ型半導体層７２ｉの基板１側に）配置された不純物含有半導体層７２ｎとを含む。不純物含有半導体層７２ｎは、第１の金属層ｍ１と直接接していてもよい。
　不純物含有半導体層７１ｎ、７２ｎの比抵抗は、隣接するｉ型半導体層７１ｉ、７２ｉよりも低い。不純物含有半導体層７１ｎ、７２ｎにおける酸素濃度（酸素の原子数比）は、隣接するｉ型半導体層７１ｉ、７２ｉにおける酸素濃度よりも低くてもよい。
　不純物含有半導体層７１ｎの厚さは、隣接するｉ型半導体層７１ｉの厚さよりも小さくてもよい。同様に、不純物含有半導体層７２ｎの厚さは、隣接するｉ型半導体層７２ｉの厚さよりも小さくてもよい。ｉ型半導体層７１ｉ、７２ｉを不純物含有半導体層７１ｎ、７２ｎよりも厚くすることで、高いオフ特性をより確実に確保できる。なお、下部酸化物半導体層７１および上部酸化物半導体層７２のそれぞれの厚さ（ｉ型半導体層および不純物含有半導体層の合計厚さ）は、ＴＦＴ１０１における下部酸化物半導体層７１および上部酸化物半導体層７２の厚さと同様であってもよい。
　不純物含有半導体層７１ｎ、７２ｎに含まれるｎ型不純物として、例えば、リン、ヒ素等を用いることができる。ｎ型不純物の濃度は、例えば１×１０18ａｔｏｍｓ／ｃｍ3以上４×１０19ａｔｏｍｓ／ｃｍ3以下であってもよい。あるいは、ｎ型不純物の濃度は、例えば、ｎ型半導体層の比抵抗が５００Ωｃｍ以上９００００Ωｍ以下となるように調整されてもよい。
　図３および図４は、それぞれ、本実施形態のさらに他のＴＦＴ１０３、１０４を例示する断面図である。
　ＴＦＴ１０３は、下部酸化物半導体層７１が単層構造を有し、上部酸化物半導体層７２が積層構造を有する点で、前述のＴＦＴ１０１、１０２と異なる。下部酸化物半導体層７１は、例えばｉ型半導体層である。上部酸化物半導体層７２は、ＴＦＴ１０２の上部酸化物半導体層７２と同様の積層構造を有している。すなわち、ｉ型半導体層７２ｉと第１の金属層ｍ１との間に、不純物含有半導体層７２ｎが配置されている。
　ＴＦＴ１０４は、下部酸化物半導体層７１が積層構造を有し、上部酸化物半導体層７２が単層構造を有する点で、前述のＴＦＴ１０１、１０２と異なる。下部酸化物半導体層７１は、ＴＦＴ１０２の下部酸化物半導体層７１と同様の積層構造を有している。すなわち、ｉ型半導体層７１ｉと第１の金属層ｍ１との間に、不純物含有半導体層７１ｎが配置されている。上部酸化物半導体層７２は、例えばｉ型半導体層である。
　なお、図示していないが、ＴＦＴ１０２～１０４におけるｉ型半導体層７１ｉ、７２ｉの代わりに、隣接する不純物含有半導体層７１ｎ、７２ｎよりも低い濃度でｎ型不純物を含む低濃度不純物半導体層を用いてもよい。
　ＴＦＴ１０２～ＴＦＴ１０４は、上述したＴＦＴ１０１の製造方法と同様の方法で製造され得る。ただし、ＳＴＥＰ２において、活性層７となる積層膜として、ｉ型半導体層７１ｉ、７２ｉとなるｉ型酸化物半導体膜と、不純物含有半導体層７１ｎ、７２ｎとなる不純物含有酸化物半導体膜とを含む積層膜を形成する。ｎ型不純物として窒素を含む不純物含有酸化物半導体膜は、例えば、スパッタリングガスとして、不活性ガスおよび酸化性ガスに加えて、窒素を含むガスを含む混合ガスを用いることで形成され得る。ｎ型不純物としてリンを含むｎ型酸化物半導体膜は、例えば、微量のリンを含むスパッタリングターゲットを用いて形成され得る。
　（変形例２）
　下部酸化物半導体層７１および／または上部酸化物半導体層７２は、ｎ型不純物または酸素濃度が厚さ方向に変化する傾斜領域を有していてもよい。
　下部酸化物半導体層７１および／または上部酸化物半導体層７２の厚さ方向におけるｎ型不純物濃度のプロファイルは、第１の金属層ｍ１から離れるにつれてｎ型不純物濃度が減少する傾斜領域を含んでいてもよい。また、下部酸化物半導体層７１および／または上部酸化物半導体層７２の厚さ方向における酸素濃度のプロファイルは、第１の金属層ｍ１から離れるにつれて酸素濃度が上昇する傾斜領域を含んでいてもよい。
　なお、下部酸化物半導体層７１および上部酸化物半導体層７２の濃度プロファイルは、上記傾斜領域を少なくとも部分的に含んでいればよい。例えば、下部酸化物半導体層７１または上部酸化物半導体層７２は、ｎ型不純物の濃度が略一定の領域（例えばｉ型半導体層）と、ｎ型不純物濃度が変化する傾斜領域とを含んでいてもよい。
　本変形例のＴＦＴは、上述したＴＦＴ１０１の製造方法と同様の方法で形成され得る。ただし、ＳＴＥＰ２において、第１の酸化物半導体膜または第２の酸化物半導体膜をスパッタ法で形成する際に、スパッタリングガスにおける不活性ガスに対する酸素ガスの割合を、連続的または段階的に変化させてもよい。これにより、酸素濃度が変化する傾斜領域を有する酸化物半導体膜が得られる。また、第１の酸化物半導体膜または第２の酸化物半導体膜をスパッタ法で形成する際に、スパッタリングガスに添加する窒素を含むガスの割合を、連続的または段階的に変化させてもよい。これにより、ｎ型不純物濃度（窒素濃度）が変化する傾斜領域を有する酸化物半導体膜が得られる。
　（変形例３）
　活性層７の第１領域７Ｓおよび第２領域７Ｄは、チャネル領域７Ｃを構成する層の一部のみを有していてもよい。例えば、第１領域７Ｓおよび第２領域７Ｄは、下部酸化物半導体層７１の単層であってもよい。
　図５は、本実施形態のさらに他のＴＦＴ１０５を例示する断面図である。
　ＴＦＴ１０５では、活性層７は、下部酸化物半導体層７１の少なくとも一部を含む下層７Ｌと、下層７Ｌの一部上に配置され、かつ、少なくとも上部酸化物半導体層７２および第１の金属層ｍ１を含む上層７Ｕとを含む。チャネル領域７Ｃは、下層７Ｌおよび上層７Ｕを含む。第１領域７Ｓおよび第２領域７Ｄのそれぞれは、下層７Ｌを含むが、上層７Ｕを含んでいない。この例では、上層７Ｕは、上部酸化物半導体層７２、第１の金属層ｍ１および下部酸化物半導体層７１の一部（上部）を含み、下層７Ｌは下部酸化物半導体層７１の一部（下部）を含む。
　下層７Ｌの表面は、下部酸化物半導体層７１で構成されている。下層７Ｌの表面のうち第１領域７Ｓおよび第２領域７Ｄに位置する部分には、チャネル領域７Ｃに位置する部分よりも比抵抗の低い第１低抵抗領域７ａ１および第２低抵抗領域７ａ２が形成されている。ソース電極１５ｓおよびドレイン電極１５ｄは、それぞれ、第１開口部ＣＨｓおよび第２開口部ＣＨｄ内で、第１低抵抗領域７ａ１および第２低抵抗領域７ａ２に接している。
　下層７Ｌの表面に第１の金属層ｍ１が露出していると、ソース電極１５ｓおよびドレイン電極１５ｄが第１の金属層ｍ１と直接接し、ソース－ドレイン間が導通するおそれがある。これをより確実に回避するために、下層７Ｌは、第１の金属層ｍ１を含まないことが好ましい。より好ましくは、下部酸化物半導体層７１のうち上層７Ｕに含まれる部分の厚さｔ３（すなわち、低抵抗領域７ａ１、７ａ２と第１の金属層ｍ１との距離）が、例えば、１０ｎｍ以上であることが好ましい。
　ＴＦＴ１０５は、上述したＴＦＴ１０１の製造方法と同様の方法で製造され得る。ただし、ＳＴＥＰ３において、ゲート電極１１およびゲート絶縁層９のパターニングを行った後、同じマスクを用いて、あるいは、ゲート電極１１をマスクとして、上部酸化物半導体層７２を含む上層７Ｕのエッチング（例えばドライエッチング）を行うことで得られる。これにより、基板１の法線方向から見たとき、上層７Ｕのうちゲート電極１１と重なっていない部分が除去され、下層７Ｌの表面が露出する。この後、ＳＴＥＰ４において、下層７Ｌの露出した表面（ここでは下部酸化物半導体層７１の表面）に対して低抵抗化処理を行うことで、活性層７の第１領域７Ｓおよび第２領域７Ｄの表面に第１低抵抗領域７ａ１、第２低抵抗領域７ａ２を形成してもよい。
　（変形例４）
　活性層７の積層構造は、下部酸化物半導体層７１と上部酸化物半導体層７２との間に、キャリア移動層として機能する複数の金属層を含んでいてもよい。複数の金属層は、酸化物半導体層を介して積み重ねられてもよい。
　図６は、本実施形態の他のＴＦＴ１０６を例示する断面図である。
　ＴＦＴ１０６では、活性層７の積層構造は、第１の金属層ｍ１と下部酸化物半導体層７１との間に配置された第２の金属層ｍ２と、第１の金属層ｍ１と第２の金属層ｍ２との間に配置された中間酸化物半導体層７３とをさらに含む。第１の金属層ｍ１は、活性層７の最上層である上部酸化物半導体層７２と接していてもよい。上部酸化物半導体層７２はゲート絶縁層９と接していてもよい。
　変形例４によると、チャネル領域７Ｃに、キャリア移動層として機能する２以上の金属層ｍ１、ｍ２を設けることで、チャネル移動度をさらに効果的に高めることができる。
　中間酸化物半導体層７３は、実質的にｎ型不純物を含まないｉ型半導体層であってもよい。あるいは、中間酸化物半導体層７３は、ｉ型半導体層を含む積層構造を有してもよい。例えば、中間酸化物半導体層７３は、ｉ型半導体層と、ｎ型不純物を含む不純物含有半導体層とを含み、不純物含有半導体層は、ｉ型半導体層および第１の金属層ｍ１の間、および／または、ｉ型半導体層および第２の金属層ｍ２の間に配置されていてもよい。不純物含有半導体層におけるｎ型不純物の濃度は、変形例１で前述した不純物含有半導体層７１ｎ、７２ｎの濃度と同様であってもよい。
　図示しないが、中間酸化物半導体層７３は、厚さ方向に酸素濃度またはｎ型不純物濃度が変化する傾斜領域を含んでもよい。例えば、中間酸化物半導体層７３の厚さ方向におけるｎ型不純物の濃度プロファイルは、中央付近で低く、第１の金属層ｍ１および第２の金属層ｍ２に向かうにつれて上昇する傾斜領域を含んでもよい。また、中間酸化物半導体層７３の厚さ方向における酸素濃度のプロファイルは、中央付近で高く、第１の金属層ｍ１および第２の金属層ｍ２に向かうにつれて減少する傾斜領域を含んでもよい。
　なお、活性層７は、３以上の金属層を含んでもよい。例えば図７に例示するように、活性層７は、第１の金属層ｍ１と下部酸化物半導体層７１との間に、複数の金属層ｍ２、ｍ３・・・を有していてもよい。第１の金属層ｍ１と複数の金属層とは、中間酸化物半導体層７３（１）、７３（２）・・・を介して積み重ねられていてもよい。
　各金属層は、前述した第１の金属層ｍ１と同様の材料および厚さを有してもよい。各中間酸化物半導体層は、前述した下部酸化物半導体層７１および上部酸化物半導体層７２と同様の材料および厚さを有してもよい。各中間酸化物半導体層の厚さは、第１の金属層ｍ１のゲート絶縁層９側に位置する酸化物半導体層（ここでは上部酸化物半導体層７２）の厚さよりも小さくてもよい。
　本変形例でも、ソース電極１５ｓおよびドレイン電極１５ｄは、図６に示すように上部酸化物半導体層７２の表面に形成された低抵抗領域に接続されてもよい。
　ＴＦＴ１０６は、上述したＴＦＴ１０１の製造方法と同様の方法で製造され得る。ＳＴＥＰ２において、活性層７となる膜として、所定の積層膜を形成すればよい。
　なお、図５に例示したように、第１領域７Ｓおよび第２領域７Ｄは、チャネル領域７Ｃの一部の層（下層７Ｌ）のみを有していてもよい。ソース電極１５ｓおよびドレイン電極１５ｄは、下層７Ｌの表面に形成された低抵抗領域に接続されてもよい。この場合、下層７Ｌは、例えば下部酸化物半導体層７１の一部からなり、低抵抗領域は下部酸化物半導体層７１の表面に形成されてもよい。あるいは、下層７Ｌは、下部酸化物半導体層７１と、少なくとも１つの金属層および少なくとも１つの中間酸化物半導体層とを含んでいてもよい。例えば、図８に例示するＴＦＴ１０７のように、下層７Ｌは、下部酸化物半導体層７１、第２の金属層ｍ２および中間酸化物半導体層７３の一部を含み、低抵抗領域は中間酸化物半導体層７３の表面に形成されてもよい。
　本実施形態のＴＦＴの構造は、図１～図８を参照しながら前述した構造に限定されない。上記では、トップゲート構造を有するＴＦＴを例に説明したが、本実施形態のＴＦＴは活性層の基板側にゲート電極が配置されたボトムゲート構造（チャネルエッチ型、エッチストップ型）を有してもよい。ボトムゲート構造ＴＦＴの構造は、例えば、特開２０１２－１１４４２８号公報、特開２０１１－１８７５０６号公報などに開示されている。参考のため、これらの文献の開示内容の全てを本願明細書に援用する。また、上記では、ソースおよびドレイン電極が活性層の上面と接しているが（トップコンタクト構造）、ソースおよびドレイン電極は活性層の下面と接するように配置されていてもよい（ボトムコンタクト構造）。
　本実施形態の薄膜トランジスタは、例えば、アクティブマトリクス基板などの回路基板、液晶表示装置、有機ＥＬ表示装置、マイクロＬＥＤ表示装置などの各種表示装置、イメージセンサ、電子機器などに適用され得る。
　以下、本実施形態の薄膜トランジスタを用いたアクティブマトリクス基板および表示装置を説明する。
　アクティブマトリクス基板は、複数の画素を含む表示領域と、複数の画素のそれぞれに対応して配置された画素回路とを有する。各画素回路は、回路素子として、少なくとも１つの薄膜トランジスタ（画素回路ＴＦＴ）を含む。また、アクティブマトリクス基板における表示領域以外の領域（周辺領域）には、駆動回路などの周辺回路がモノリシックに（一体的に）設けられる場合がある。周辺回路は、回路素子として、少なくとも１つの薄膜トランジスタ（周辺回路ＴＦＴ）を含む。本実施形態の薄膜トランジスタは、画素回路ＴＦＴおよび／または周辺回路ＴＦＴとして用いられ得る。このようなアクティブマトリクス基板は、液晶表示装置などの電圧駆動方式の表示装置だけでなく、電流駆動方式の表示装置に用いられる。
　本実施形態の薄膜トランジスタは、特に、電流駆動方式の表示装置に好適に適用され得る。有機ＥＬ表示装置、マイクロＬＥＤ表示装置などの電流駆動方式の表示装置では、複数の電流駆動型の発光素子（有機ＥＬ素子、ＬＥＤ素子など）が、各画素に対応して配置されている。各画素回路（画素駆動回路ともいう。）は、対応する発光素子を駆動する。本実施形態の薄膜トランジスタは高いチャネル移動度（電流駆動力）を有し得るので、電流駆動型の発光素子を駆動する画素駆動回路に好適に適用され、これにより、さらに高い輝度を実現できる。画素駆動回路の構成は、例えば、国際公開第２０１６／０３５４１３号、国際公開第２００４／１０７３０３号などに開示されている。参考のために、これらの文献の開示内容の全てを本明細書に援用する。
　本発明の実施形態は、ＴＦＴを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機ＥＬ表示装置、マイクロＬＥＤ表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
１：基板、４：半導体層、５：下部絶縁層、７：活性層、７ａ１、７ａ２：低抵抗領域（低抵抗酸化物半導体領域）、７Ｃ：チャネル領域、７Ｓ：第１領域、７Ｄ：第２領域、７Ｌ：活性層の下層、７Ｕ：活性層の上層、９：ゲート絶縁層、１１：ゲート電極、１３：上部絶縁層、１５ｓ：ソース電極、１５ｄ：ドレイン電極、１５ｃｓ：ソースコンタクト領域、１５ｃｄ：ドレインコンタクト領域、７１：下部酸化物半導体層、７２：上部酸化物半導体層、７１ｉ、７２ｉ：ｉ型半導体層、７１ｎ、７２ｎ：不純物含有半導体層、７３：中間酸化物半導体層、ｍ１：第１金属層、ｍ２：第２金属層、ＣＨｓ：第１開口部、ＣＨｄ：第２開口部、１０１～１０７：酸化物半導体ＴＦＴ

Claims (20)

  1. 　基板と、
    　前記基板に支持された活性層であって、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含む、活性層と、
    　前記活性層の少なくとも前記チャネル領域に、ゲート絶縁層を介して重なるように配置されたゲート電極と、
    　前記活性層の前記第１領域に電気的に接続されたソース電極と、
    　前記活性層の前記第２領域に電気的に接続されたドレイン電極と
    を有し、
    　前記活性層の少なくとも前記チャネル領域は、
    　　下部酸化物半導体層と、
    　　前記下部酸化物半導体層上に配置され、かつ、実質的に酸素を含まない第１の金属層と、
    　前記第１の金属層上に配置された上部酸化物半導体層と
    を含む積層構造を有し、
    　前記第１の金属層の厚さは、前記下部酸化物半導体層または前記上部酸化物半導体層の厚さよりも小さい、薄膜トランジスタ。
  2. 　前記下部酸化物半導体層、前記上部酸化物半導体層および前記第１の金属層は、少なくとも１つの共通の金属元素を含む、請求項１に記載の薄膜トランジスタ。
  3. 　前記下部酸化物半導体層および／または前記上部酸化物半導体層は、ｎ型不純物を実質的に含まないｉ型半導体層を含む、請求項１または２に記載の薄膜トランジスタ。
  4. 　前記下部酸化物半導体層および／または前記上部酸化物半導体層は、
    　　ｎ型不純物を実質的に含まないｉ型半導体層と、
    　　前記ｉ型半導体層と前記第１の金属層との間に配置され、かつ、ｎ型不純物を含む不純物含有半導体層と
    をさらに含む、請求項１または２に記載の薄膜トランジスタ。
  5. 　前記下部酸化物半導体層および前記上部酸化物半導体層の少なくとも一方はｎ型不純物を含み、前記少なくとも一方の酸化物半導体層の厚さ方向におけるｎ型不純物の濃度プロファイルは、前記第１の金属層から離れるにつれて減少する傾斜領域を含む、請求項１から４のいずれかに記載の薄膜トランジスタ。
  6. 　前記下部酸化物半導体層および／または前記上部酸化物半導体層の厚さ方向における酸素濃度のプロファイルは、前記第１の金属層から離れるにつれて上昇する傾斜領域を含む、請求項１から５のいずれかに記載の薄膜トランジスタ。
  7. 　前記積層構造は、前記下部酸化物半導体層と前記第１の金属層との間に、少なくとも１つの他の金属層を有し、前記第１の金属層および前記少なくとも１つの他の金属層は、中間酸化物半導体層を介して積み重ねられており、
    　前記少なくとも１つの他の金属層の厚さは、前記下部酸化物半導体層または前記上部酸化物半導体層の厚さよりも小さい、請求項１から６のいずれかに記載の薄膜トランジスタ。
  8. 　前記活性層は、前記基板と前記ゲート電極との間に配置され、
    　前記ゲート電極は、前記基板の法線方向から見たとき、前記活性層の前記チャネル領域と重なり、かつ、前記第１領域および前記第２領域と重なっておらず、
    　前記第１領域および前記第２領域の上面は、それぞれ、前記チャネル領域の上面よりも比抵抗の低い低抵抗酸化物半導体領域を有する、請求項１から７のいずれかに記載の薄膜トランジスタ。
  9. 　前記薄膜トランジスタは、前記活性層、前記ゲート絶縁層および前記ゲート電極を覆う上部絶縁層をさらに備え、
    　前記ソース電極は、前記上部絶縁層に形成された第１開口部内で前記第１領域の前記低抵抗酸化物半導体領域に電気的に接続され、前記ドレイン電極は、前記上部絶縁層に形成された第２開口部内で前記第２領域の前記低抵抗酸化物半導体領域に電気的に接続されている、請求項８に記載の薄膜トランジスタ。
  10. 　前記活性層は、前記下部酸化物半導体層の少なくとも一部を含む下層と、前記下層の一部上に配置され、かつ、前記上部酸化物半導体層および前記第１の金属層を含む上層とを含み、
    　前記チャネル領域は、前記上層および前記下層を含み、
    　前記第１領域および前記第２領域のそれぞれは、前記下層を含み、かつ、前記上層を含んでいない、請求項８または９に記載の薄膜トランジスタ。
  11. 　前記基板の法線方向から見たとき、前記ゲート電極、前記ゲート絶縁層、および前記活性層の前記上層の周縁は、互いに整合している、請求項１０に記載の薄膜トランジスタ。
  12. 　前記上部酸化物半導体層の厚さは、前記下部酸化物半導体層の厚さよりも大きい、請求項８から１１のいずれかに記載の薄膜トランジスタ。
  13. 　前記第１の金属層は、複数の金属元素を含む、請求項１から１２のいずれかに記載の薄膜トランジスタ。
  14. 　前記下部酸化物半導体層、前記上部酸化物半導体層および前記第１の金属層は、いずれも、Ｉｎ、ＧａおよびＺｎを含む、請求項１３に記載の薄膜トランジスタ。
  15. 　請求項１から１４のいずれかに記載の薄膜トランジスタと、
    　複数の画素を有する表示領域と、
    　前記複数の画素のそれぞれに対応して配置された画素回路と
    を有し、
    　前記画素回路は、前記薄膜トランジスタを含む、表示装置。
  16. 　前記表示装置は、前記複数の画素のそれぞれに対応して配置された電流駆動型の発光素子をさらに有し、前記画素回路は前記発光素子を駆動する、請求項１５に記載の表示装置。
  17. 　基板に支持された薄膜トランジスタの製造方法であって、
    　前記基板上に、下部酸化物半導体層と、実質的に酸素を含まない第１の金属層と、上部酸化物半導体層とをこの順で含む積層構造を有する活性層を形成する工程（Ａ）を包含し、
    　前記工程（Ａ）は、
    　　酸素を含む雰囲気中において、スパッタ法により、前記下部酸化物半導体層となる第１の酸化物半導体膜を形成する工程と、
    　　不活性ガスを含み、かつ、酸素を含まない雰囲気中において、スパッタ法により、前記第１の金属層となる金属膜を形成する工程と、
    　　酸素を含む雰囲気中において、スパッタ法により、前記上部酸化物半導体層となる第２の酸化物半導体膜を形成する工程と、
    を包含する、薄膜トランジスタの製造方法。
  18. 　前記第１の酸化物半導体膜、前記金属膜および前記第２の酸化物半導体膜を、酸素を含まない共通のスパッタリングターゲットを用いて形成する、請求項１７に記載の方法。
  19. 　前記方法は、前記活性層の一部上に、ゲート絶縁層を介してゲート電極を形成する工程（Ｂ）をさらに含有し、
    　前記工程（Ｂ）は、
    　　前記活性層上に、絶縁膜およびゲート用導電膜をこの順で形成する工程（Ｂ１）と、
    　　第１のマスクを用いて前記ゲート用導電膜のパターニングを行い、前記ゲート電極を形成する工程（Ｂ２）と、
    　　前記工程（Ｂ２）の後に、前記第１のマスクを用いるか、または、前記ゲート電極をマスクとして、前記絶縁膜のパターニングを行い、前記ゲート絶縁層を得る工程（Ｂ３）と、を包含する、請求項１７または１８に記載の方法。
  20. 　前記工程（Ｂ）は、前記工程（Ｂ３）の後に、前記第１のマスクを用いるか、または、前記ゲート電極をマスクとして、前記活性層のエッチングを行い、前記活性層のうち少なくとも前記上部酸化物半導体層および前記第１の金属層を含む上層の一部を除去し、前記活性層における前記下部酸化物半導体層の少なくとも一部を含む下層の一部を露出する工程（Ｂ４）を含む、請求項１９に記載の方法。
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