JP2012522369A5

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Info

Publication number: JP2012522369A5
Application number: JP2012502017A
Authority: JP
Filing date: 2010-03-25
Publication date: 2013-05-09

Claims

第１導電型のボディ材料を有する半導体ボディの上面に沿って設けられる複数の同極性電界効果トランジスタ（ＦＥＴ）を含む構成体であって、各ＦＥＴが、
前記ボディ材料のチャンネルゾーンと、
前記チャンネルゾーンの上にあるゲート誘電体層と、
前記チャンネルゾーンの上方で前記ゲート誘電体層の上にあるゲート電極と、
第１及び第２のソース／ドレイン（Ｓ／Ｄ）ゾーンであって、前記半導体ボディ内にその上面に沿って配置され、前記チャンネルゾーンによって横方向に分離され、前記ボディ材料と共に夫々のＰＮ接合を形成するように第１導電型と反対の第２導電型であり、各Ｓ／Ｄゾーンが、主要Ｓ／Ｄ部と、前記主要Ｓ／Ｄ部に横方向に連続的であり且つ前記ゲート電極の下を横方向に延在するより軽くドープされた横方向Ｓ／Ｄ延長部とを含み、そのため、前記チャンネルゾーンが前記ボディの上面に沿って前記Ｓ／Ｄ延長部により終端される、前記第１及び第２のＳ／Ｄゾーンと、
を含み、
（ａ）前記複数のＦＥＴの内の第１のＦＥＴのＳ／ＤゾーンのＳ／Ｄ延長部が、前記複数のＦＥＴの内の第２のＦＥＴのＳ／ＤゾーンのＳ／Ｄ延長部と異なった構成又は／及び構造とされ、
（ｂ）前記第１のＦＥＴのＳ／Ｄゾーンの内の特定の１つのＳ／Ｄ延長部が、前記第２のＦＥＴのＳ／Ｄゾーンの内の特定の１つのＳ／Ｄ延長部より重くドープされる、
構成体。
請求項１に記載の構成体であって、前記ボディ材料の横方向に隣接する材料より重くドープされた前記ボディ材料のポケット部分が、前記複数のＦＥＴの内の１つのＦＥＴのＳ／Ｄゾーンの内の１つのみにほぼ沿ってそのチャンネルゾーン内に延在し、そのＦＥＴのチャンネルゾーンをそのＳ／Ｄゾーンに関して非対称的とする、構成体。
請求項２に記載の構成体であって、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記第１のＦＥＴのＳ／Ｄゾーンの内の残りの１つのＳ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、構成体。
請求項３に記載の構成体であって、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記第１のＦＥＴの前記残りのＳ／ＤゾーンのＳ／Ｄ延長部よりも前記ボディの上面の下により浅く延在する、構成体。
請求項４に記載の構成体であって、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部も、前記第２のＦＥＴのＳ／Ｄゾーンの内の残りの１つのＳ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、構成体。
請求項３に記載の構成体であって、
前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記複数のＦＥＴの内の第３のＦＥＴの両方のＳ／Ｄ延長部より重くドープされ、
前記第３のＦＥＴのゲート誘電体層が、前記第の２ＦＥＴのゲート誘電体層とは実質的に異なる厚さである、
構成体。
請求項１に記載の構成体であって、前記第１のＦＥＴの各Ｓ／ＤゾーンのＳ／Ｄ延長部が、前記第２のＦＥＴの各Ｓ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、構成体。
請求項７に記載の構成体であって、前記第１のＦＥＴの各Ｓ／ＤゾーンのＳ／Ｄ延長部が、前記第２のＦＥＴの各Ｓ／ＤゾーンのＳ／Ｄ延長部よりも前記ボディの上面の下により浅く延在する、構成体。
請求項７に記載の構成体であって、前記複数のＦＥＴの内の第３のＦＥＴのＳ／Ｄゾーンの内の特定の１つのＳ／Ｄ延長部が、前記第３のＦＥＴのＳ／Ｄゾーンの内の残りの１つのＳ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、構成体。
請求項９に記載の構成体であって、
前記ボディ材料の横方向に隣接する材料より重くドープされた前記ボディ材料のポケット部分が、前記第３のＦＥＴの前記特定のＳ／Ｄゾーンのみにほぼ沿って且つそのチャンネルゾーン内に延在し、前記第３のＦＥＴの前記チャンネルゾーンをそのＳ／Ｄゾーンに関して非対称的とし、
前記ボディ材料の横方向に隣接する材料より重くドープされた前記ボディ材料の一対のポケット部分が、そのチャンネルゾーン内に前記第１のＦＥＴのＳ／Ｄゾーンに沿って夫々延在する、
構成体。
第１導電型のボディ材料を有する半導体ボディから複数の同極性電界効果トランジスタ（ＦＥＴ）を含む構成体を製造する方法であって、
ゲート電極が、そのＦＥＴ用のチャンネルゾーンであることが意図される前記ボディ材料の一部の上方に配置され、且つ前記一部からゲート誘電体層によって垂直方向に分離されるように、各ＦＥＴ用のゲート電極を画定することと、
各ＦＥＴ用に、そのＦＥＴのチャンネルゾーンによって横方向に分離されている第２導電型の一対のソース／ドレイン（Ｓ／Ｄ）ゾーンを形成するように、第１導電型と反対の第２導電型の複合半導体ドーパントを前記半導体ボディ内に導入することであって、更に、各Ｓ／Ｄゾーンが、主要Ｓ／Ｄ部と、前記主要Ｓ／Ｄ部に横方向に連続的であり且つ前記ゲート電極の下を横方向に延在するより軽くドープされた横方向Ｓ／Ｄ延長部とを含むように、且つ、前記チャンネルゾーンが、そのＦＥＴのゲート誘電体層の直下で前記Ｓ／Ｄ延長部によって終端されるように、前記Ｓ／Ｄゾーンと共に夫々一対のＰＮ接合を形成することと、
を含み、
前記第２導電型の前記複合ドーパントを導入する動作が、
（ａ）前記複数のＦＥＴの内の第１のＦＥＴのＳ／Ｄゾーンの内の特定の１つのＳ／ＤゾーンのＳ／Ｄ延長部を少なくとも部分的に画定するように、第２導電型の第１の半導体ドーパントを前記半導体ボディ内に導入することと、
（ｂ）前記複数のＦＥＴの内の第２のＦＥＴのＳ／Ｄゾーンの内の特定の１つのＳ／ＤゾーンのＳ／Ｄ延長部を少なくとも部分的に画定するように、第２導電型の第２の半導体ドーパントを前記半導体ボディ内に導入することと、
を含み、
第２導電型の前記第１のドーパントが第２導電型の前記第２のドーパントより高いドーズ量で導入され、そのため、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記第２のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、
方法。
請求項１１に記載の方法であって、前記複数のＦＥＴの内の１つのＦＥＴ用のポケット部分をその中に画定するように第１導電型の半導体ドーパントを前記ボディ材料内に導入することを更に含み、その結果、前記ポケット部分が、前記ボディ材料の横方向に隣接する材料より重くドープされ且つそのＦＥＴのＳ／Ｄゾーンの内の１つのみにほぼ沿ってそのチャンネルゾーン内に延在し、そのＦＥＴのチャンネルゾーンをそのＳ／Ｄゾーンに関して非対称的とさせる、方法。
請求項１２に記載の方法であって、第２導電型の前記第２のドーパントの導入がまた、前記第１のＦＥＴのＳ／Ｄゾーンの内の残りの１つのＳ／ＤゾーンのＳ／Ｄ延長部を少なくとも部分的に画定し、そのため、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記第１のＦＥＴの前記残りのＳ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、方法。
請求項１１に記載の方法であって、第２導電型の前記第２のドーパントの導入がまた、前記第１のＦＥＴのＳ／Ｄゾーンの内の残りの１つのＳ／ＤゾーンのＳ／Ｄ延長部を少なくとも部分的に画定し、そのため、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記第１のＦＥＴの前記残りのＳ／ＤゾーンのＳ／Ｄ延長部より重くドープされる、方法。
請求項１４に記載の方法であって、第２導電型の前記第１のドーパントが、第２導電型の前記第２のドーパントよりも前記半導体ボディ内により低い平均深さで導入され、そのため、前記第１のＦＥＴの前記特定のＳ／ＤゾーンのＳ／Ｄ延長部が、前記第１のＦＥＴの残りのＳ／ＤゾーンのＳ／Ｄ延長部よりも前記ボディの上面の下により浅く延在する、方法。