JP2012033949A - Printed wiring board and method of manufacturing the same - Google Patents

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  • Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable printed wiring board in which loop inductance can be reduced.SOLUTION: In a printed wiring board 10 where resin insulation layers 144, 244 and conductor circuits 158, 258 are laminated on a core substrate 30 containing a capacitor 20, the core substrate 30 is constituted by laminating second and third core substrates 12U, 13D on and under a first core substrate 11 in which a through-hole 11A for containing the capacitor 20 is formed, the first, second and third core substrates 11, 12U, 13D are constituted by impregnating a core material with resin, the resin insulation layers 144, 244 are composed of a resin material not having a core material, a via hole 60 for connection with the electrodes 21, 22 of the capacitor 20 is formed in at least one of the second and third core substrates 12U, 13D, and electrical connection is taken between the via hole 60 and the electrodes 21, 22 of the capacitor 20.

Description

ＩＣチップなどの電子部品を載置するプリント配線板に関し、特にコンデンサを内蔵するプリント配線板に関するのものである。   The present invention relates to a printed wiring board on which an electronic component such as an IC chip is placed, and particularly relates to a printed wiring board with a built-in capacitor.

通常、コンピュータ内部においては、電源とＩＣチップ間の配線距離が長く、この配線部分のループインダクタンスは非常に大きいものとなっている。このため、高速動作時のＩＣ駆動電圧の変動も大きくなり、ＩＣの誤動作の原因となり得る。また、電源電圧を安定化させることも困難である。このため、電源供給の補助として、コンデンサをプリント配線板の表面に実装している。   Usually, in the computer, the wiring distance between the power source and the IC chip is long, and the loop inductance of this wiring portion is very large. For this reason, the fluctuation of the IC drive voltage at the time of high-speed operation becomes large, which may cause an IC malfunction. It is also difficult to stabilize the power supply voltage. For this reason, a capacitor is mounted on the surface of the printed wiring board as an auxiliary to power supply.

即ち、電圧変動となるループインダクタンスは、図１９（Ａ）に示す電源からプリント配線板３００内の電源線を介してＩＣチップ２７０の電源端子２７２Ｐまでの配線長、及び、ＩＣチップ２７０のアース端子２７２Ｅから電源からプリント配線板３００内のアース線を介して電源までの配線長に依存する。また、逆方向の電流が流れる配線同志、例えば、電源線とアース線との間隔を狭くすることでループインダクタンスを低減できる。
このため、図１９（Ｂ）に示すように、プリント配線板３００にチップコンデンサ２９８を表面実装することで、ＩＣチップ２７０と電源供給源となるチップコンデンサ２９２とを結んでいるプリント配線板３００内の電源線とアース線との配線長を短くするとともに、配線間隔を狭くすることで、ループインダクタンスを低減することが行われていた。 That is, the loop inductance that causes voltage fluctuation is the wiring length from the power source shown in FIG. 19A to the power source terminal 272P of the IC chip 270 via the power source line in the printed wiring board 300, and the ground terminal of the IC chip 270. It depends on the wiring length from 272E to the power supply through the ground wire in the printed wiring board 300 from the power supply. In addition, the loop inductance can be reduced by narrowing the distance between the power lines and the ground lines, for example, between the wirings through which currents flow in opposite directions.
For this reason, as shown in FIG. 19B, by mounting a chip capacitor 298 on the printed wiring board 300, the inside of the printed wiring board 300 connecting the IC chip 270 and the chip capacitor 292 serving as a power supply source. The loop inductance is reduced by shortening the wiring length between the power line and the grounding wire and reducing the wiring interval.

しかしながら、ＩＣ駆動電圧変動の原因となる電圧降下の大きさは周波数に依存する。このため、ＩＣチップの駆動周波数の増加に伴い、図１９（Ｂ）を参照して上述したようにチップコンデンサを表面に実装させてもなおループインダクタンスを低減できず、ＩＣ駆動電圧の変動を十分に抑えることが難しくなった。   However, the magnitude of the voltage drop causing the IC drive voltage fluctuation depends on the frequency. For this reason, as the driving frequency of the IC chip increases, the loop inductance cannot be reduced even if the chip capacitor is mounted on the surface as described above with reference to FIG. It became difficult to keep it down.

このため、本発明者は、プリント配線板内にチップコンデンサを収容するとの着想を持った。コンデンサを基板に埋め込む技術としては、特開平６−３２６４７２号、特開平７−２６３６１９号、特開平１０−２５６４２９号、特開平１１−４５９５５号、特開平１１−１２６９７８号、特開平１１−３１２８６８号等がある。   For this reason, this inventor had the idea of accommodating a chip capacitor in a printed wiring board. As a technique for embedding a capacitor in a substrate, JP-A-6-326472, JP-A-7-263619, JP-A-10-256429, JP-A-11-45955, JP-A-11-126978, and JP-A-11-31868 are disclosed. Etc.

特開平６−３２６４７２号には、ガラスエポキシからなる樹脂基板に、コンデンサを埋め込む技術が開示されている。この構成により、電源ノイズを低減し、かつ、チップコンデンサを実装するスペースが不要になり、絶縁性基板を小型化できる。また、特開平７−２６３６１９号には、セラミック、アルミナなどの基板にコンデンサを埋め込む技術が開示されている。この構成により、電源層及び接地層の間に接続することで、配線長を短くし、配線のインダクタンスを低減している。   Japanese Patent Application Laid-Open No. 6-326472 discloses a technique of embedding a capacitor in a resin substrate made of glass epoxy. With this configuration, it is possible to reduce power supply noise, eliminate the need for a space for mounting a chip capacitor, and reduce the size of the insulating substrate. Japanese Patent Application Laid-Open No. 7-263619 discloses a technique for embedding a capacitor in a substrate such as ceramic or alumina. With this configuration, by connecting between the power supply layer and the ground layer, the wiring length is shortened and the wiring inductance is reduced.

特開平６−３２６４７２号公報JP-A-6-326472 特開平７−２６３６１９号公報JP-A-7-263619

しかしながら、上述した技術は、ＩＣチップからコンデンサの距離をあまり短くできず、ＩＣチップの更なる高周波数領域においては、現在必要とされるようにインダクタンスを低減することができなかった。特に、樹脂製の多層ビルドアップ配線板においては、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生し、長期に渡り高い信頼性を達成することができなかった。   However, the above-described technology cannot reduce the distance from the IC chip to the capacitor so much, and in the further high frequency region of the IC chip, the inductance cannot be reduced as currently required. In particular, in the resin-made multilayer build-up wiring board, due to the difference in thermal expansion coefficient between the ceramic capacitor and the resin core substrate and the interlayer resin insulation layer, the disconnection between the terminal of the chip capacitor and the via hole, Peeling occurred between the chip capacitor and the interlayer resin insulation layer, and cracks occurred in the interlayer resin insulation layer, and high reliability could not be achieved over a long period of time.

本発明は上述した課題を解決するためなされたものであり、その目的とするところは、ループインダクタンスを低減できると共に高い信頼性を有するプリント配線板、及びその製造方法を提供することにある。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a printed wiring board that can reduce loop inductance and has high reliability, and a method for manufacturing the same.

上述した課題を解決するため、請求項１では、コンデンサを収容するコア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、前記コア基板は、前記コンデンサを収容する通孔の形成された第１のコア基板の上下に第２、第３のコア基板を積層してなり、前記第１、第２、第３のコア基板は、芯材に樹脂を含浸してなり、前記樹脂絶縁層は、芯材を有しない樹脂材料からなり、前記第２、第３のコア基板の少なくとも一方に、前記コンデンサの電極に接続するバイアホールを形成し、該バイアホールと前記コンデンサの電極との間に電気的接続を取ったことを技術的特徴とする。   In order to solve the above-described problem, in claim 1, a printed wiring board is formed by laminating a resin insulating layer and a conductor circuit on a core substrate that accommodates a capacitor, and the core substrate is configured to accommodate the capacitor. The second and third core substrates are laminated on the top and bottom of the first core substrate in which the hole is formed, and the first, second, and third core substrates are formed by impregnating the core material with resin. The resin insulating layer is made of a resin material having no core material, and a via hole connected to the capacitor electrode is formed in at least one of the second and third core substrates, and the via hole and the capacitor A technical feature is that an electrical connection is made between the electrodes.

請求項１では、プリント配線板内にコンデンサを配置するため、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。また、コア基板は、コンデンサを収容する第１のコア基板の上下に第２、第３のコア基板を積層してなるため、堅牢であり、セラミックからなり熱膨張率の小さいコンデンサを収容しても、コンデンサとコア基板との熱膨張率差による応力を層間樹脂絶縁層に与え導体回路にクラックが発生することがなく、高い信頼性を備えるプリント配線板を実現できる。また、コア基板は、表面を研磨して平坦化できるため、コア基板上層の層間樹脂絶縁層にうねりが生じず、層間樹脂絶縁層上に適正にバイアホール、導体回路を形成することができる。
更に、コア基板の両面の少なくとも一方にバイアホールを設けてあるため、ＩＣチップと基板内に収容したコンデンサとを、また、外部接続基板に配置された電源と基板内に収容したコンデンサとを最短の距離で接続できる。このため、電源からＩＣチップへ瞬時に電圧を補うことができ、速やかにＩＣ駆動電圧を安定させることができる。 According to the first aspect, since the capacitor is arranged in the printed wiring board, the distance between the IC chip and the capacitor is shortened, and the loop inductance can be reduced. In addition, the core substrate is formed by laminating the second and third core substrates on the top and bottom of the first core substrate that accommodates the capacitor. Therefore, the core substrate is robust and accommodates a capacitor made of ceramic and having a low coefficient of thermal expansion. However, stress due to the difference in thermal expansion coefficient between the capacitor and the core substrate is applied to the interlayer resin insulation layer, and the conductor circuit is not cracked, and a printed wiring board having high reliability can be realized. Moreover, since the surface of the core substrate can be polished and flattened, no undulation occurs in the interlayer resin insulation layer on the core substrate, and a via hole and a conductor circuit can be appropriately formed on the interlayer resin insulation layer.
Furthermore, since via holes are provided on at least one of both surfaces of the core substrate, the shortest distance between the IC chip and the capacitor accommodated in the substrate, and the power supply disposed on the external connection substrate and the capacitor accommodated in the substrate are the shortest. Can be connected at a distance of For this reason, the voltage can be instantaneously compensated from the power source to the IC chip, and the IC drive voltage can be quickly stabilized.

コア基板の空隙には、樹脂を充填させることが望ましい。コンデンサ、コア基板間の空隙をなくすことによって、内蔵されたコンデンサが、挙動することが小さくなるし、コンデンサを起点とする応力が発生したとしても、該充填された樹脂により緩和することができる。また、該樹脂には、コンデンサとコア基板との接着やマイグレーションの低下させるという効果も有する。   It is desirable to fill the voids in the core substrate with resin. By eliminating the gap between the capacitor and the core substrate, the built-in capacitor is less likely to behave, and even if stress originating from the capacitor is generated, it can be relaxed by the filled resin. The resin also has an effect of reducing adhesion and migration between the capacitor and the core substrate.

充填させる樹脂としては、熱硬化性樹脂、感光性樹脂、熱可塑性樹脂、あるいはそれらの複合体を用いる得る。これ以外にも、プリプレグなどの接着性のある樹脂シートを予め挟み込んでおいて、基板を圧着させるときにプリプレグからしみ出す樹脂で充填させてもよい。   As the resin to be filled, a thermosetting resin, a photosensitive resin, a thermoplastic resin, or a composite thereof can be used. In addition to this, an adhesive resin sheet such as a prepreg may be sandwiched in advance and filled with a resin that exudes from the prepreg when the substrate is pressure-bonded.

また、チップコンデンサの表面に粗化処理を施すこともできる。これにより、セラミックから成るチップコンデンサと樹脂からなる接着剤、樹脂充填剤との密着性が高くなり、ヒートサイクル試験を実施しても界面での接着剤、樹脂充填剤の剥離が発生することがない。   In addition, the surface of the chip capacitor can be roughened. As a result, the adhesion between the ceramic chip capacitor and the resin adhesive and resin filler is increased, and the adhesive and resin filler may be peeled off at the interface even when the heat cycle test is performed. Absent.

また、第１、第２、第３コア基板は、芯材に樹脂を含浸させた樹脂基板からなるため、十分な強度を得ることができる。   In addition, since the first, second, and third core substrates are made of a resin substrate in which a core material is impregnated with a resin, sufficient strength can be obtained.

請求項２では、コンデンサの電極の表面に導電ペーストを塗布してあるため、表面が完全にフラットになる。このため、第２、第３のコア基板にレーザで開口を穿設した際に、電極の表面に樹脂が残ることが無くなり、該電極とめっきによるバイアホールとの接続信頼性を高めることができる。   According to the second aspect, since the conductive paste is applied to the surface of the capacitor electrode, the surface becomes completely flat. For this reason, when an opening is made in the second and third core substrates with a laser, no resin remains on the surface of the electrode, and the connection reliability between the electrode and the via hole formed by plating can be improved. .

請求項３では、基板内に収容したコンデンサに加えて表面にコンデンサを配設してある。プリント配線板内にコンデンサが収容してあるために、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減し、瞬時に電源を供給することができ、一方、プリント配線板の表面にもコンデンサが配設してあるので、大容量のコンデンサを取り付けることができ、ＩＣチップに大電力を容易に供給することが可能となる。   According to the third aspect, in addition to the capacitor accommodated in the substrate, a capacitor is provided on the surface. Since the capacitor is accommodated in the printed wiring board, the distance between the IC chip and the capacitor is shortened, the loop inductance can be reduced, and the power can be supplied instantaneously. Since the capacitor is disposed, a large-capacity capacitor can be attached, and a large amount of power can be easily supplied to the IC chip.

請求項４では、表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であるため、高周波領域における電源供給の不足がなく、所望のＩＣチップの動作が確保される。   According to the fourth aspect of the present invention, since the capacitance of the surface capacitor is equal to or greater than the capacitance of the inner layer capacitor, there is no shortage of power supply in the high frequency region, and a desired IC chip operation is ensured.

請求項５では、マトリクス状に電極が形成されたコンデンサを用いるので、大判のチップコンデンサをコア基板に収容することが容易になる。そのため、静電容量を大きくできるので、電気的な問題を解決することができる。さらに、コンデンサがコアとなり、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。更に、複数の電極から配線を取り回すことが可能であるため、電源ライン、アースラインの数を増やすことで、電源ライン、アースラインのインダクタンス分を減らすことができ、高周波数性能を高めることが可能になる。更に、コンデンサの電極をスルーホールとして用いることが可能になる。   According to the fifth aspect of the present invention, since a capacitor having electrodes formed in a matrix is used, a large chip capacitor can be easily accommodated in the core substrate. As a result, the capacitance can be increased, and the electrical problem can be solved. Further, the capacitor becomes a core, and even after various thermal histories, the printed wiring board is hardly warped. Furthermore, since it is possible to route wiring from multiple electrodes, increasing the number of power lines and ground lines can reduce the inductance of the power lines and ground lines, thereby improving high frequency performance. It becomes possible. Furthermore, the capacitor electrode can be used as a through hole.

請求項６、７では、金属膜を形成したチップコンデンサの電極へめっきによりなるバイアホールで電気的接続を取ってある。ここで、チップコンデンサの電極は、メタライズからなり表面に凹凸があるが、金属膜により表面が平滑になり、バイアホールを形成するため、電極上に被覆された樹脂に通孔を形成した際に、樹脂残さが残らず、バイアホールと電極との接続信頼性を高めることができる。更に、めっきの形成された電極に、めっきによりバイアホールを形成するため、電極とバイアホールとの接続性が高く、ヒートサイクル試験を実施しても、電極とバイアホール間の断線が生じることがない。   According to the sixth and seventh aspects of the present invention, electrical connection is established to the electrode of the chip capacitor on which the metal film is formed by a via hole formed by plating. Here, the electrode of the chip capacitor is made of metallization and has an uneven surface, but the surface is smoothed by the metal film, and a via hole is formed, so when a through hole is formed in the resin coated on the electrode The resin residue does not remain, and the connection reliability between the via hole and the electrode can be improved. Furthermore, since via holes are formed by plating on the plated electrodes, the connectivity between the electrodes and via holes is high, and disconnection between the electrodes and via holes may occur even when a heat cycle test is performed. Absent.

コンデンサの電極の金属膜には、銅、ニッケル、貴金属のいずれかの金属が配設されているものが望ましい。内蔵したコンデンサにスズや亜鉛などの層は、バイアホールとの接続部におけるマイグレーションを誘発しやすいからである。故に、マイグレーションの発生を防止することも出来る。   The metal film of the capacitor electrode is preferably provided with any one of copper, nickel, and a noble metal. This is because a layer of tin, zinc or the like in the built-in capacitor tends to induce migration at the connection portion with the via hole. Therefore, the occurrence of migration can also be prevented.

請求項８では、チップコンデンサの電極の少なくとも一部が露出したプリント配線板に収容し、被覆層から露出した電極に電気的接続を取ってある。このとき、露出した金属は、主成分がＣｕであることが望ましい。接続抵抗を低減することができるからである。   According to another aspect of the present invention, at least a part of the electrode of the chip capacitor is accommodated in the exposed printed wiring board and electrically connected to the electrode exposed from the coating layer. At this time, it is desirable that the exposed metal is mainly composed of Cu. This is because the connection resistance can be reduced.

本発明では、層間樹脂絶縁層を熱硬化型樹脂シートを用いて形成することが好適である。熱硬化型樹脂シートには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。   In this invention, it is suitable to form an interlayer resin insulation layer using a thermosetting resin sheet. The thermosetting resin sheet contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.

本発明の製造方法において使用する熱硬化型樹脂シートは、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。 The thermosetting resin sheet used in the production method of the present invention is such that particles soluble in an acid or an oxidant (hereinafter referred to as soluble particles) are hardly soluble in an acid or oxidant (hereinafter referred to as a poorly soluble resin). It is distributed.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively fast dissolution rate as “soluble” for convenience when immersed in a solution of the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.

上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。   Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.

上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。   The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.

上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。   The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.

上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。 Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, and the like, and may be composed of one of these resins. And it may consist of a mixture of two or more resins.

また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。   Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified various modified polybutadiene rubber, carboxyl group-containing (meth) acrylonitrile-butadiene rubber, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.

上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。   Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.

上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。   Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.

上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。   Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.

上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。   When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.

上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。   The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient.

上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。 Specific examples of the hardly soluble resin include, for example, epoxy resins, phenol resins, phenoxy resins, polyimide resins, polyphenylene resins, polyolefin resins, fluororesins and the like. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.

上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。   Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.

本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにビアやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。   In the resin film used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface having unevenness of uniform roughness can be formed, and even if a via or a through hole is formed in a resin film, adhesion of a metal layer of a conductor circuit formed thereon can be secured. Because. Moreover, you may use the resin film containing a soluble particle only in the surface layer part which forms a roughening surface. As a result, since the portion other than the surface layer portion of the resin film is not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulation layer is reliably maintained.

上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。   In the resin film, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin film. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin film is melted to the deep part of the resin film, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin film cannot be maintained, which may cause a short circuit.

上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。 The resin film preferably contains a curing agent, other components and the like in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.

上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。   The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin film. If it is less than 0.05% by weight, since the resin film is not sufficiently cured, the degree of penetration of the acid and the oxidant into the resin film increases, and the insulating properties of the resin film may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.

上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図りプリント配線板の性能を向上させることができる。   Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By containing these fillers, it is possible to improve the performance of the printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.

また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。   Moreover, the said resin film may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more.

本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係るプリント配線板の製造工程図である。It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention. 第１実施形態に係るプリント配線板の断面図である。It is sectional drawing of the printed wiring board which concerns on 1st Embodiment. 図１１のプリント配線板の拡大断面図である。It is an expanded sectional view of the printed wiring board of FIG. （Ａ）及び（Ｂ）は、第１実施形態のプリント配線板に収容されるチップコンデンサの断面図である。(A) And (B) is sectional drawing of the chip capacitor accommodated in the printed wiring board of 1st Embodiment. 第１実施形態の改変例に係るプリント配線板の断面図である。It is sectional drawing of the printed wiring board which concerns on the modification of 1st Embodiment. ＩＣチップへの供給電圧と時間との変化を示すグラフである。It is a graph which shows the change of the supply voltage to IC chip, and time. 第２実施形態に係るプリント配線板の断面図である。It is sectional drawing of the printed wiring board which concerns on 2nd Embodiment. （Ａ）は第２実施形態のプリント配線板に収容されるチップコンデンサの断面図であり、（Ｂ）は、平面図である。(A) is sectional drawing of the chip capacitor accommodated in the printed wiring board of 2nd Embodiment, (B) is a top view. （Ａ）及び（Ｂ）は、第１実施形態のプリント配線板に収容されるチップコンデンサの断面図である。(A) And (B) is sectional drawing of the chip capacitor accommodated in the printed wiring board of 1st Embodiment. （Ａ）及び（Ｂ）は、従来技術に係るプリント配線板のループインダクタンスの説明図である。(A) And (B) is explanatory drawing of the loop inductance of the printed wiring board based on a prior art.

以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係るプリント配線板の構成について図１１、図１２を参照して説明する。図１１は、パッケージ基板１０の断面を示し、図１２は、図１１の一部を拡大して示す。図１１のパッケージ基板１０は、ＩＣチップ９０を搭載し、ドータボード９５側へ取り付けた状態を示している。 Embodiments of the present invention will be described below with reference to the drawings.
First, the configuration of the printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 11 shows a cross section of the package substrate 10, and FIG. 12 shows an enlarged part of FIG. 11 shows a state in which the IC chip 90 is mounted and attached to the daughter board 95 side.

パッケージ基板１０は、チップコンデンサ２０と、チップコンデンサ２０を収容する積層コア基板３０と、ビルドアップ層８０Ａ、８０Ｂを構成する層間樹脂絶縁層１４４、２４４とからなる。積層コア基板３０は、コンデンサ２０を収容する通孔１１Ａの形成された第１コア基板１１と、該第１コア基板１１の上層に樹脂層１３Ｕを介して積層された第２コア基板１２Ｕと、第１コア基板１１の下層に樹脂層１３Ｄを介して積層された第３コア基板１２Ｄとから成る。第２コア基板１２Ｕ及び第３コア基板１２Ｄには、コンデンサ２０の電極２１、２２と接続するバイアホール６０及び導体回路５８が形成されている。積層コア基板３０には、ビルトアップ層８０Ａとビルトアップ層８０Ｂを接続するスルーホール３６が形成されている。ビルドアップ層８０Ａ、８０Ｂを構成する層間樹脂絶縁層１４４には、バイアホール１６０及び導体回路１５８が形成され、層間樹脂絶縁層２４４には、バイアホール２６０及び導体回路２５８が形成されている。   The package substrate 10 includes a chip capacitor 20, a laminated core substrate 30 that accommodates the chip capacitor 20, and interlayer resin insulating layers 144 and 244 constituting the build-up layers 80A and 80B. The laminated core substrate 30 includes a first core substrate 11 in which a through hole 11A for accommodating the capacitor 20 is formed, a second core substrate 12U laminated on the upper layer of the first core substrate 11 via a resin layer 13U, It comprises a third core substrate 12D laminated on the lower layer of the first core substrate 11 via a resin layer 13D. Via holes 60 and conductor circuits 58 connected to the electrodes 21 and 22 of the capacitor 20 are formed in the second core substrate 12U and the third core substrate 12D. The laminated core substrate 30 is formed with a through hole 36 that connects the built-up layer 80A and the built-up layer 80B. Via holes 160 and conductor circuits 158 are formed in the interlayer resin insulation layer 144 constituting the buildup layers 80A and 80B, and via holes 260 and conductor circuits 258 are formed in the interlayer resin insulation layer 244.

層間樹脂絶縁層２４４の上層には、ソルダーレジスト層７０が配設され、ソルダーレジスト層７０に形成された開口７１を介して、上側のバイアホール２６０及び導体回路２５８に、半田バンプ７６Ｕが形成され、該半田バンプ７６ＵによりＩＣチップ９０のパッド９２と接続されている。一方、下側の上側のバイアホール２６０及び導体回路２５８に、ＢＧＡ７６Ｄが形成され、該ＢＧＡ７６Ｄによりドータボード９５のパッド９６と接続されている。   A solder resist layer 70 is disposed above the interlayer resin insulation layer 244, and solder bumps 76 U are formed in the upper via hole 260 and the conductor circuit 258 through the opening 71 formed in the solder resist layer 70. The solder bumps 76U are connected to the pads 92 of the IC chip 90. On the other hand, a BGA 76D is formed in the lower via hole 260 and the conductor circuit 258, and is connected to the pad 96 of the daughter board 95 by the BGA 76D.

チップコンデンサ２０は、図１３（Ａ）に示すように第１電極２１と第２電極２２と、該第１、第２電極に挟まれた誘電体２３とから成り、該誘電体２３には、第１電極２１側に接続された第１導電膜２４と、第２電極２２側に接続された第２導電膜２５とが複数枚対向配置されている。第１電極２１及び第２電極の表面には導電性ペースト２６が被せてある。   As shown in FIG. 13A, the chip capacitor 20 includes a first electrode 21, a second electrode 22, and a dielectric 23 sandwiched between the first and second electrodes. A plurality of first conductive films 24 connected to the first electrode 21 side and a plurality of second conductive films 25 connected to the second electrode 22 side are arranged to face each other. The surface of the first electrode 21 and the second electrode is covered with a conductive paste 26.

ここで、第１電極２１及び第２電極２２は、Ｎｉ、Ｐｂ、又は、Ａｇ金属のメタライズからなる。導電性ペースト２６は、Ｃｕ、Ｎｉ又はＡｇ等の金属粒子を含むペーストからなる。ここで、金属粒子の粒径は、０．１〜１０μｍが望ましく、とくに１〜５μｍが最適である。この導電性ペースト２６の厚みは、１〜３０μｍが望ましい。１μｍ未満では、電極表面の凹凸を無くすことができず、一方、３０μｍを越えても、特に効果が向上しないからである。ここで、５〜２０μｍの厚みが最も望ましい。なお、２種類以上の径の異なる粒子を配合したペーストを用いることもでき、更に、２種類以上の異なる金属ペーストを被覆することも可能である。   Here, the first electrode 21 and the second electrode 22 are made of Ni, Pb, or Ag metallization. The conductive paste 26 is made of a paste containing metal particles such as Cu, Ni, or Ag. Here, the particle diameter of the metal particles is preferably 0.1 to 10 μm, and particularly preferably 1 to 5 μm. The thickness of the conductive paste 26 is desirably 1 to 30 μm. If the thickness is less than 1 μm, unevenness on the electrode surface cannot be eliminated. On the other hand, if the thickness exceeds 30 μm, the effect is not particularly improved. Here, a thickness of 5 to 20 μm is most desirable. It is also possible to use a paste in which two or more types of particles having different diameters are blended, and to coat two or more types of different metal pastes.

チップコンデンサの電極２１，２２は、メタライズからなり表面に凹凸がある。このため、金属層を剥き出した状態で用いると、第２コア基板１２Ｕ、第３コア基板１２Ｄにレーザで開口３４を穿設する工程において、該凹凸に樹脂が残ることがある。この際には、当該樹脂残さにより第１、第２電極２１，２２とバイアホール６０との接続不良が発生する。本実施形態においては、導電性ペースト２６によって第１、第２電極２１，２２の表面が平滑になり、電極上に被覆された開口３４を穿設した際に、樹脂残さが残らず、バイアホール６０を形成した際の電極２１，２２との接続信頼性を高めることができる。   The electrodes 21 and 22 of the chip capacitor are made of metallization and have irregularities on the surface. For this reason, if the metal layer is used in a state where the metal layer is exposed, the resin may remain on the unevenness in the step of forming the opening 34 with a laser in the second core substrate 12U and the third core substrate 12D. At this time, a poor connection between the first and second electrodes 21 and 22 and the via hole 60 occurs due to the resin residue. In the present embodiment, the surface of the first and second electrodes 21 and 22 is smoothed by the conductive paste 26, and when the opening 34 covered on the electrode is drilled, no resin residue remains, and the via hole The connection reliability with the electrodes 21 and 22 when forming 60 can be improved.

更に、チップコンデンサ２０のセラミックから成る誘電体２３の表面には粗化層が設けられている。このため、セラミックから成るチップコンデンサ２０と樹脂からなる接着剤１５及び樹脂充填剤１４との密着性が高く、ヒートサイクル試験を実施しても界面での接着剤１５及び樹脂充填剤１４の剥離が発生することがない。この粗化層は、焼成後に、チップコンデンサ２０の表面を研磨することにより、また、焼成前に、粗化処理を施すことにより形成できる。なお、第１実施形態では、コンデンサの表面に粗化処理を施し、樹脂との密着性を高めたが、この代わりに、コンデンサの表面にシランカップリング処理を施すことも可能である。また、予めプリイミド膜を形成しておくことで、表面濡れ性と樹脂との密着性とを高めることもできる。   Further, a roughened layer is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. Therefore, the adhesion between the ceramic chip capacitor 20 and the resin adhesive 15 and the resin filler 14 is high, and the adhesive 15 and the resin filler 14 are peeled off at the interface even when the heat cycle test is performed. It does not occur. This roughened layer can be formed by polishing the surface of the chip capacitor 20 after firing, or by performing a roughening treatment before firing. In the first embodiment, the surface of the capacitor is roughened to improve the adhesion to the resin. Alternatively, a silane coupling treatment can be applied to the surface of the capacitor. Further, by forming a preimide film in advance, the surface wettability and the adhesion with the resin can be enhanced.

一方、図１３（Ｂ）に示すように、導電性ペースト２６の上に、無電解めっき膜２８ａ及び電解めっき膜２８ｂからなる複合膜２８を形成することも好適である。複合膜２８の厚みは、０．１〜１０μｍが望ましく、１〜５μｍが最適である。複合膜２８を形成することで、第１、第２電極２１，２２の表面が完全に平滑になり、電極上に被覆された開口３４を穿設した際に、樹脂残さが残らず、バイアホール６０を形成した際の電極２１，２２との接続信頼性を高めることができる。更に、銅の複合膜２８の形成された電極２１、２２に、銅めっきによりバイアホール６０を形成するため、電極２１、２２とバイアホール６０との接続性が高く、ヒートサイクル試験を実施しても、電極２１、２２とバイアホール６０との間で断線が生じることがない。複合膜の代わりに、１層の金属膜を形成することも可能である。   On the other hand, as shown in FIG. 13B, it is also preferable to form a composite film 28 including an electroless plating film 28 a and an electrolytic plating film 28 b on the conductive paste 26. The thickness of the composite film 28 is desirably 0.1 to 10 μm, and optimally 1 to 5 μm. By forming the composite film 28, the surfaces of the first and second electrodes 21 and 22 are completely smooth, and when the opening 34 covered on the electrode is drilled, no resin residue remains, and a via hole is formed. The connection reliability with the electrodes 21 and 22 when forming 60 can be improved. Furthermore, since the via hole 60 is formed by copper plating on the electrodes 21 and 22 on which the copper composite film 28 is formed, the connectivity between the electrodes 21 and 22 and the via hole 60 is high, and a heat cycle test is performed. However, no disconnection occurs between the electrodes 21 and 22 and the via hole 60. It is also possible to form a single metal film instead of the composite film.

本実施形態のパッケージ基板１０では、ＩＣチップ９０の直下にチップコンデンサ２０を配置するため、ＩＣチップとコンデンサとの距離が短くなり、電力を瞬時的にＩＣチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。   In the package substrate 10 of this embodiment, since the chip capacitor 20 is disposed directly under the IC chip 90, the distance between the IC chip and the capacitor is shortened, and power can be instantaneously supplied to the IC chip side. . That is, the loop length that determines the loop inductance can be shortened.

更に、チップコンデンサ２０とチップコンデンサ２０との間にスルーホール３６を設け、チップコンデンサ２０を信号線が通過しない。このため、コンデンサを通過させた際に発生する高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延を防ぐことができる。   Further, a through hole 36 is provided between the chip capacitor 20 and the chip capacitor 20 so that the signal line does not pass through the chip capacitor 20. For this reason, it is possible to prevent reflection due to impedance discontinuity due to the high dielectric material generated when the capacitor is passed and propagation delay due to passage through the high dielectric material.

また、プリント配線板の裏面側に接続される外部基板（ドータボード）９４とコンデンサ２０の第１電極２１，第２電極２２とは、ＩＣチップ側の第２コア基板１２Ｕに設けられたバイアホール６０及びドータボード側の第３コア基板１２Ｄに設けられたバイアホール６０を介して接続される。即ち、コンデンサ２０の端子２１，２２とＩＣチップ９０、ドータボード９５とを直接接続するため、配線長を短縮することができる。   An external substrate (daughter board) 94 connected to the back side of the printed wiring board and the first electrode 21 and the second electrode 22 of the capacitor 20 are via holes 60 provided in the second core substrate 12U on the IC chip side. And via holes 60 provided in the third core substrate 12D on the daughter board side. That is, since the terminals 21 and 22 of the capacitor 20 are directly connected to the IC chip 90 and the daughter board 95, the wiring length can be shortened.

ひき続き、図１１を参照して上述したプリント配線板の製造方法について、図１〜図１０を参照して説明する。
（１）先ず、厚さ０．０６mmのＢＴ（ビスマレイミドートリアジン）またはガラスエポキシからなる基材の片面に１２μｍの銅箔３１がラミネートされてなる銅貼積層基板（第２コア基板）１２Ｕを出発材料とする（図１（Ａ））。なお、ＦＲ４、ＦＲ５、ガラスエポキシ樹脂などの補強材が含浸された基材などを用いることができる。また、これ以外にも熱膨張率を整合させるためにＣＴＥを低くした樹脂材料を用いてもよい。ＣＴＥを低くするため、樹脂中にシリカ、アルミナなどの無機粒子を含有させてもよい。 Next, a method for manufacturing the printed wiring board described above with reference to FIG. 11 will be described with reference to FIGS.
(1) First, a copper laminated substrate (second core substrate) 12U formed by laminating a 12 μm copper foil 31 on one side of a base material made of 0.06 mm thick BT (bismaleimide-triazine) or glass epoxy. Let it be a starting material (FIG. 1 (A)). Note that a base material impregnated with a reinforcing material such as FR4, FR5, or a glass epoxy resin can be used. In addition to this, a resin material having a low CTE may be used in order to match the coefficient of thermal expansion. In order to lower CTE, the resin may contain inorganic particles such as silica and alumina.

（２）銅箔３１にエッチングを施し、後述する工程でコンフォマルマスクとするための開口３１ａを形成する。その後、チップコンデンサを固定するためのエポキシ等の熱硬化性接着剤１５を所定位置に塗布する（図１（Ｂ））。熱硬化性接着剤１５は、熱膨張率がコア基板よりも小さいものが望ましい。 (2) Etching is performed on the copper foil 31, and an opening 31a for forming a conformal mask is formed in a process described later. Thereafter, a thermosetting adhesive 15 such as epoxy for fixing the chip capacitor is applied to a predetermined position (FIG. 1B). The thermosetting adhesive 15 desirably has a smaller coefficient of thermal expansion than the core substrate.

（３）熱硬化性接着剤１５に図１３（Ａ）を参照して上述したチップコンデンサ２０を張り付け、加熱して熱硬化性接着剤１５を硬化させる（図１（Ｃ）。 (3) The chip capacitor 20 described above with reference to FIG. 13A is attached to the thermosetting adhesive 15 and heated to cure the thermosetting adhesive 15 (FIG. 1C).

（４）チップコンデンサ２０を収容するための通孔１１Ａの形成された第１コア基板１１と、上記第２コア基板１２Ｕと同様に、銅箔３１に開口３１ａを形成した第３コア基板１２Ｄとを、開口１３Ａの形成されたプリプレグ１３Ｕ、１３Ｄを介して積層させる（図２（Ａ））。第１コア基板１１は、第２コア基板１２Ｕと同じ材質で、厚み０．４mmに形成されている。第３コア基板は、第２コア基板１２Ｕと同様に形成されている。プリプレグ１３Ｕ、１３Ｄは、ガラスクロス等の芯材にエポキシ樹脂を含浸させ厚み０．１mmに形成されているが、プリプレグとして、エポキシ以外でも、ＢＴ、フェノール樹脂あるいはガラスクロスなどの強化材を含有しているもの等、一般的にプリント配線板で使用されるものを用い得る。なお、ガラスクロスなどの芯材を有しない樹脂基板を用いることもできる。なお、コア基板をセラミックやＡＩＮなどの基板を用いることはできなかった。該基板は外形加工性が悪く、コンデンサを収容することができないことがあり、樹脂で充填させても空隙が生じてしまうためである。 (4) The first core substrate 11 in which the through-hole 11A for accommodating the chip capacitor 20 is formed, and the third core substrate 12D in which the opening 31a is formed in the copper foil 31 similarly to the second core substrate 12U. Are laminated through the prepregs 13U and 13D in which the openings 13A are formed (FIG. 2A). The first core substrate 11 is made of the same material as the second core substrate 12U and has a thickness of 0.4 mm. The third core substrate is formed in the same manner as the second core substrate 12U. The prepregs 13U and 13D are formed to have a thickness of 0.1 mm by impregnating a core material such as glass cloth with an epoxy resin. However, the prepreg contains a reinforcing material such as BT, phenol resin, or glass cloth in addition to epoxy. What is generally used with a printed wiring board can be used. A resin substrate that does not have a core material such as glass cloth can also be used. The core substrate could not be a ceramic or AIN substrate. This is because the substrate has poor external formability and cannot accommodate a capacitor, and even if it is filled with resin, voids are generated.

（５）上記積層した第２コア基板１２Ｕ、第１コア基板１１、第３コア基板１２Ｄを、ステンレス製のプレス板１００Ａ、１００Ｂで両面からプレスし、プリプレグ１３Ｕ、１３Ｄからしみ出す樹脂充填剤（エポキシ）１４により、第１コア基板１１の通孔１１Ａ、プリプレグ１３Ｕ、１３Ｄの開口１３Ａを充填する。この加圧は、コア基板内での気泡の発生を防ぐため、減圧して行うことが望ましい。その後、加熱して硬化させることで、チップコンデンサ２０を収容する積層コア基板３０を完成する（図２（Ｂ））。 (5) Resin filler that exudes from the prepregs 13U and 13D by pressing the laminated second core substrate 12U, first core substrate 11, and third core substrate 12D from both sides with stainless steel press plates 100A and 100B. Epoxy) 14 fills the through holes 11A of the first core substrate 11 and the openings 13A of the prepregs 13U and 13D. This pressurization is preferably performed under reduced pressure in order to prevent generation of bubbles in the core substrate. Thereafter, the laminated core substrate 30 that accommodates the chip capacitor 20 is completed by heating and curing (FIG. 2B).

（６）積層コア基板３０の所定位置にドリルでスルーホールとなる貫通孔３３を穿設する（図２（Ｃ））。 (6) A through-hole 33 serving as a through hole is drilled at a predetermined position of the laminated core substrate 30 (FIG. 2C).

（７）ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザあるいはＵＶレーザにより銅箔３１に形成した開口３１ａをコンフォマルマスクとして用いて、チップコンデンサ２０の第１、第２電極２１，２２へ至るバイアホールとなる開口３４を穿設する（図３（Ａ））。この開口３４を形成する際に、上述したように第１、第２電極２１、２２の表面に導電性ペースト２６が塗布され表面が平滑化されているため、第１、第２電極２１、２２の表面に樹脂残滓が残ることがない。 (7) Via holes reaching the first and second electrodes 21 and 22 of the chip capacitor 20 using the openings 31a formed in the copper foil 31 by a CO2 laser, YAG laser, excimer laser, or UV laser as a conformal mask. The opening 34 is drilled (FIG. 3A). When the opening 34 is formed, the conductive paste 26 is applied to the surfaces of the first and second electrodes 21 and 22 and the surfaces are smoothed as described above, so that the first and second electrodes 21 and 22 are formed. Resin residue does not remain on the surface.

（８）積層コア基板３０の表層、バイアホール用非貫通孔（開口）３４及びスルーホール用貫通孔３３内に金属膜１６を形成させる（図３（Ｂ））。このために、接続層４０の表面にパラジウム触媒を付与してから、無電解めっき液に積層コア基板３０を浸漬し、均一に無電解銅めっき膜１６を析出させる。ここでは、無電解めっきを用いているが、スパッタにより、銅、ニッケル等の金属層を形成することも可能である。スパッタはコスト的には不利であるが、樹脂層との密着性を改善できる利点がある。また、場合によってはスパッタで形成した後に、無電解めっき膜を形成させてもよい。樹脂によっては、触媒付与が安定しないものには有効であるし、無電解めっき膜と形成させた方が電解めっきの析出性が安定するからである。金属膜１６は、０．１〜３mmの範囲で形成することが望ましい。上述したように、チップコンデンサ２０の第１、第２電極２１、２２の表面に樹脂が残っていないため、無電解めき膜１６により第１、第２電極２１、２２へ適正に接続を取ることができる。 (8) The metal film 16 is formed in the surface layer of the laminated core substrate 30, the via hole non-through hole (opening) 34, and the through hole through hole 33 (FIG. 3B). For this purpose, a palladium catalyst is applied to the surface of the connection layer 40, and then the laminated core substrate 30 is immersed in the electroless plating solution to deposit the electroless copper plating film 16 uniformly. Although electroless plating is used here, a metal layer such as copper or nickel can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has an advantage that adhesion with the resin layer can be improved. In some cases, the electroless plating film may be formed after the sputtering. This is because, depending on the resin, it is effective for the case where the application of the catalyst is not stable, and the deposition with electroless plating is more stable when formed with an electroless plating film. The metal film 16 is desirably formed in a range of 0.1 to 3 mm. As described above, since resin does not remain on the surfaces of the first and second electrodes 21 and 22 of the chip capacitor 20, an appropriate connection is established to the first and second electrodes 21 and 22 by the electroless plating film 16. Can do.

（９）その後、金属膜１６の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、所定パターンのめっきレジスト１７を形成する（図３（Ｃ））。 (9) Thereafter, a photosensitive dry film is attached to the surface of the metal film 16, a mask is placed, and exposure / development processing is performed to form a plating resist 17 having a predetermined pattern (FIG. 3C).

（１０）そして、電解めっき液に積層コア基板３０を浸漬し、無電解めっき膜１６を介して電流を流し電解銅めっき膜１８を析出させる（図４（Ａ））。 (10) Then, the laminated core substrate 30 is immersed in the electrolytic plating solution, and an electric current is passed through the electroless plating film 16 to deposit the electrolytic copper plating film 18 (FIG. 4A).

（１１）めっきレジスト１７を５％のKOH で剥離した後、レジスト１７下の無電解めっき膜１６及び銅箔３１を硫酸と過酸化水素混合液でエッチングして除去し、バイアホール６０、導体回路５８及びスルーホール３６を形成する（図４（Ｂ））。 (11) After peeling the plating resist 17 with 5% KOH, the electroless plating film 16 and the copper foil 31 under the resist 17 are removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and the via hole 60, conductor circuit 58 and the through hole 36 are formed (FIG. 4B).

（１２）導体回路５８、バイアホール６０及びスルーホール３６の導体層の表面に粗化層５８α、粗化層６０α、粗化層３６αを設ける。酸化（黒化）−還元処理、Ｃｕ−Ｎｉ−Ｐからなる合金などの無電解めっき膜、あるいは、第二銅錯体と有機酸塩からなるエッチング液などのエッチング処理によって粗化層を施す。粗化層はＲａ（平均粗度高さ）＝０．０１〜５μｍである。特に望ましいのは、０．５〜３μｍの範囲である。なお、ここでは粗化層を形成しているが、粗化層を形成せず後述するように直接樹脂を充填、樹脂フィルムを貼り付けることも可能である。 (12) A roughening layer 58α, a roughening layer 60α, and a roughening layer 36α are provided on the surfaces of the conductor layers of the conductor circuit 58, the via hole 60, and the through hole 36. The roughening layer is applied by an oxidation (blackening) -reduction treatment, an electroless plating film such as an alloy made of Cu-Ni-P, or an etching treatment such as an etching solution made of a cupric complex and an organic acid salt. The roughened layer has Ra (average roughness height) = 0.01 to 5 μm. Particularly desirable is a range of 0.5 to 3 μm. Although the roughened layer is formed here, it is also possible to directly fill the resin and attach the resin film as described later without forming the roughened layer.

（１３）下記組成の樹脂充填剤を用意する。
〔熱硬化性樹脂１〕
ビスフェノールＦ型エポキシモノマー（油化シェル製、分子量310 、YL983U） 100重量部。
〔硬化剤２〕
イミダゾール硬化剤（四国化成製、2E4MZ-CN）6.5 重量部。
〔無機粒子３〕
シリカ（アドマテック製、CRS 1101−CE、ここで、使用するシリカは表面にシランカップリング剤がコーティングされた平均粒径 1.6μｍのSiＯ2 球状粒子、最大粒子の大きさは後述する内層銅パターンの厚み（15μｍ）以下とする） 170重量部。第１実施形態では、樹脂充填剤に添加する無機粒子は、上述したように１０〜８０vol％、ここでは、５０vol％にする。
上記ビスフェノールＦ型エポキシモノマー、イミダゾール硬化剤、シリカにレベリング剤（サンノプコ製、ペレノールＳ４）1.5 重量部を攪拌混合することにより、その混合物の粘度を23±１℃で５〜３０Ｐａ．Ｓに調整する。第１実施形態では、粘度５Ｐａ．Ｓに調整して得たものを用いる。 (13) A resin filler having the following composition is prepared.
[Thermosetting resin 1]
100 parts by weight of bisphenol F type epoxy monomer (manufactured by Yuka Shell, molecular weight 310, YL983U).
[Curing agent 2]
6.5 parts by weight of imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN).
[Inorganic particles 3]
Silica (manufactured by Admatech, CRS 1101-CE, where the silica used is a SiO 2 spherical particle having an average particle diameter of 1.6 μm and coated with a silane coupling agent on the surface, the maximum particle size is the inner layer copper pattern described later 170 parts by weight (thickness (less than 15 μm)) In 1st Embodiment, the inorganic particle added to a resin filler is 10-80 vol% as mentioned above, and is 50 vol% here.
By stirring and mixing 1.5 parts by weight of a leveling agent (manufactured by Sannopco, Perenol S4) to the bisphenol F type epoxy monomer, imidazole curing agent and silica, the viscosity of the mixture is 5-30 Pa. At 23 ± 1 ° C. Adjust to S. In the first embodiment, the viscosity is 5 Pa. What was adjusted to S is used.

（１４）積層コア基板３０の表面及びスルーホール３６内部に、上記調整した樹脂充填剤３７を印刷で充填させる（図５（Ａ））。スルーホール３６に上記Ａで調整した樹脂充填剤３９を充填することで、クラックの発生を防止して、電気的接続性、信頼性を向上させる。ここで、従来の充填剤（熱硬化性樹脂、熱可塑性樹脂、もしくはその樹脂複合体）をベースにして、有機樹脂フィラー、無機フィラー、金属フィラーなどを配合してコア基板と内層充填剤との熱膨張の整合を行ってもよい。この際、フィラーの配合量は、１０〜８０ｖｏｌ％であることが望ましい。８０℃、３０分で樹脂充填剤を半硬化させた。半硬化させたのは、研磨し易くするためである。 (14) The adjusted resin filler 37 is filled into the surface of the laminated core substrate 30 and the inside of the through hole 36 by printing (FIG. 5A). By filling the through hole 36 with the resin filler 39 adjusted in A above, the occurrence of cracks is prevented and the electrical connectivity and reliability are improved. Here, based on a conventional filler (thermosetting resin, thermoplastic resin, or resin composite thereof), an organic resin filler, an inorganic filler, a metal filler, etc. are blended to form a core substrate and an inner layer filler. Thermal expansion matching may be performed. At this time, the blending amount of the filler is desirably 10 to 80 vol%. The resin filler was semi-cured at 80 ° C. for 30 minutes. The reason for semi-curing is to facilitate polishing.

（１５）上記（１３）の処理を終えた積層コア基板３０の片面をベルト研磨紙（三共理化学社製）を用いたベルトサンダー研磨により、導体回路５８の表面やスルーホール３６のランド３６ａ表面に樹脂充填剤３９が残らないように研磨を行う。ついで、上記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行う。この工程を基板の他方の面についても同様に行う。そして、充填した樹脂充填剤３７を加熱硬化させる（図５（Ｂ））。本実施形態では、積層コア基板３０の表面に第２コア基板１２Ｕ、第３コア基板１２Ｄを配設するため堅牢であり、表面を研磨して平滑にすることができる。これにより、後述する工程で形成する層間樹脂絶縁層１４４にうねりが発生せず、高い信頼性で導体回路１５８、バイアホール１６０を形成することができる。 (15) The surface of the conductor circuit 58 or the surface of the land 36a of the through hole 36 is obtained by subjecting one surface of the laminated core substrate 30 having undergone the processing of (13) above to belt sander polishing using belt polishing paper (manufactured by Sankyo Rikagaku) Polishing is performed so that the resin filler 39 does not remain. Next, buffing is performed to remove scratches caused by the belt sander polishing. This process is similarly performed on the other surface of the substrate. Then, the filled resin filler 37 is cured by heating (FIG. 5B). In the present embodiment, the second core substrate 12U and the third core substrate 12D are disposed on the surface of the laminated core substrate 30, which is robust, and the surface can be polished and smoothed. As a result, no undulation occurs in the interlayer resin insulation layer 144 formed in the process described later, and the conductor circuit 158 and the via hole 160 can be formed with high reliability.

（１６）次に、上記（１５）の処理を終えた積層コア基板３０の両面に、上記（４）と同様に一旦平坦化された下層導体回路５８の表面と、スルーホール３６のランド３６ａ表面とをエッチングを施すことにより、下層導体回路５８の表面及びスルーホール３６のランド３６ａ表面に、粗化面５８β、粗化面３８βを形成する（図５（Ｃ））。エッチング液は、第１二銅錯体と有機酸塩からなるものがある。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。 (16) Next, on both surfaces of the laminated core substrate 30 that has undergone the processing of (15) above, the surface of the lower conductor circuit 58 that has been flattened in the same manner as in (4) above, and the surface of the land 36a of the through hole 36 Are etched to form a roughened surface 58β and a roughened surface 38β on the surface of the lower conductor circuit 58 and the surface of the land 36a of the through hole 36 (FIG. 5C). Some etchants consist of a first cupric complex and an organic acid salt. The roughened surface can also be formed using electroless plating or oxidation-reduction treatment.

（１７）上記（１６）工程を終えた積層コア基板３０の両面に、厚さ５０μｍの可溶性フィラーを含む熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層１４４を設ける（図６（Ａ））。層間樹脂絶縁層としては、熱硬化性樹脂、熱可塑性樹脂からなる樹脂あるいは、それらに感光性を有する基を置換した樹脂でもよい。具体例として、エポキシ樹脂、ポリフェノール樹脂、ポリイミド樹脂等のプリント配線板に使用されている樹脂がある。また、高周波領域において低誘電率である樹脂を用いてもよい。樹脂の真空圧着時の真空度は、１０ｍｍＨｇである。なお、ここでは樹脂フィルムを貼り付けて層間絶縁層を形成したが、印刷機を用いて、樹脂を塗布することにより層間絶縁層を形成してもよい。 (17) Vacuum is applied at a pressure of 5 kg / cm 2 while raising the temperature of a thermosetting resin sheet containing a soluble filler having a thickness of 50 μm to a temperature of 50 to 150 ° C. on both surfaces of the laminated core substrate 30 after the step (16). The interlayer resin insulating layer 144 is provided by pressure bonding (FIG. 6A). The interlayer resin insulation layer may be a thermosetting resin, a resin made of a thermoplastic resin, or a resin in which a photosensitive group is substituted. Specific examples include resins used for printed wiring boards such as epoxy resins, polyphenol resins, and polyimide resins. Further, a resin having a low dielectric constant in the high frequency region may be used. The degree of vacuum during vacuum bonding of the resin is 10 mmHg. In addition, although the resin film was affixed here and the interlayer insulation layer was formed, you may form an interlayer insulation layer by apply | coating resin using a printing machine.

（１８）次に、層間樹脂絶縁層１４４に開口４５ａの形成されたマスク４５を載置し、バイアホールとなる開口１４６を形成する（図６（Ｂ））。ここでは、炭酸（ＣＯ2）ガスレーザにて、ビーム径５ｍｍ、パルス幅１５μ秒、マスクの穴径０．８ｍｍ、１ショットの条件で層間樹脂絶縁層１４４に直径８０μｍのバイアホール用開口４６を設ける。 (18) Next, the mask 45 in which the opening 45a is formed is placed on the interlayer resin insulating layer 144, and the opening 146 to be a via hole is formed (FIG. 6B). Here, a via hole opening 46 having a diameter of 80 μm is provided in the interlayer resin insulating layer 144 with a carbon dioxide (CO 2 ) gas laser under the conditions of a beam diameter of 5 mm, a pulse width of 15 μs, a mask hole diameter of 0.8 mm, and one shot. .

（１９）次に、クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層１４４の粗化面１４４αを設ける（図６（Ｃ）参照）。該粗化面１４４αは、０．１〜５μｍの範囲で形成されることがよい。その一例として、過マンガン酸ナトリウム溶液５０ｇ／ｌ、温度６０℃中に５〜２５分間浸漬させることによって、２〜３μｍの粗化面１４４αを設ける。上記以外には、層間樹脂絶縁層１４４にプラズマ処理を行い、層間樹脂絶縁層１４４の表層を粗化し、粗化面１４４αを形成する。この際には、不活性ガスとしてアルゴンガスを使用し、電力２００Ｗ、ガス圧０．６Ｐａ、温度７０℃の条件で（プラズマ装置日本真空技術株式会社製 ＳＶ−４５４０）、２分間プラズマ処理を実施する。 (19) Next, a roughened surface 144α of the interlayer resin insulation layer 144 is provided by dipping in an oxidizing agent such as chromic acid or permanganate (see FIG. 6C). The roughened surface 144α is preferably formed in the range of 0.1 to 5 μm. As an example, a roughened surface 144α of 2 to 3 μm is provided by dipping in a sodium permanganate solution 50 g / l at a temperature of 60 ° C. for 5 to 25 minutes. In addition to the above, plasma treatment is performed on the interlayer resin insulation layer 144 to roughen the surface layer of the interlayer resin insulation layer 144 to form a roughened surface 144α. In this case, argon gas is used as an inert gas, and plasma treatment is performed for 2 minutes under the conditions of power 200 W, gas pressure 0.6 Pa, temperature 70 ° C. (SV-4540, manufactured by Japan Vacuum Technology Co., Ltd.). To do.

（２０）層間樹脂絶縁層１４４の表層にスパッタリングでＣｕ（又はＮｉ、Ｐ、Ｐｄ、Ｃｏ、Ｗ）の合金をターゲットした金属層５２を形成する（図７（Ａ））。形成条件として、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分（プラズマ装置日本真空技術株式会社製 ＳＶ−４５４０）で実施する。これにより、層間樹脂絶縁層１４４の表層に合金層を形成させることができる。このときの金属層５２の厚みは、０．２μｍである。金属層５２の厚みとしては、０．１〜２μｍがよい。スパッタ以外には、蒸着、スパッタなどを行わないで、めっき層を形成させてもよい。あるいは、これらの複合体でもよい。 (20) A metal layer 52 that targets an alloy of Cu (or Ni, P, Pd, Co, W) by sputtering is formed on the surface layer of the interlayer resin insulating layer 144 (FIG. 7A). As the formation conditions, the pressure is 0.6 Pa, the temperature is 80 ° C., the power is 200 W, and the time is 5 minutes (plasma apparatus, Nippon Vacuum Technology Co., Ltd. SV-4540). Thereby, an alloy layer can be formed on the surface layer of the interlayer resin insulation layer 144. The thickness of the metal layer 52 at this time is 0.2 μm. The thickness of the metal layer 52 is preferably 0.1 to 2 μm. Other than sputtering, the plating layer may be formed without performing vapor deposition or sputtering. Or these composite_body | complexes may be sufficient.

めっきの一例を説明する。積層コア基板３０をコンディショニングし、アルカリ触媒液中で触媒付与を５分間行う。積層コア基板３０を活性化処理し、ロッシェル塩タイプの化学銅めっき浴で厚さ０．６μmの無電解めっき膜５２を付ける。
化学銅メッキのメッキ条件：
ＣｕＳＯ4 ・５Ｈ2Ｏ 10ｇ／ｌ
ＨＣＨＯ ８ｇ／ｌ
ＮａＯＨ 5ｇ／ｌ
ロッシェル塩 45ｇ／ｌ
添加剤 30ｍｌ／ｌ
温度 30℃
メッキ時間 18分 An example of plating will be described. The laminated core substrate 30 is conditioned and the catalyst is applied in an alkaline catalyst solution for 5 minutes. The laminated core substrate 30 is activated, and an electroless plating film 52 having a thickness of 0.6 μm is attached using a Rochelle salt type chemical copper plating bath.
Plating conditions for chemical copper plating:
CuSO 4 · 5H 2 O 10g / l
HCHO 8g / l
NaOH 5g / l
Rochelle salt 45g / l
Additive 30ml / l
Temperature 30 ℃
Plating time 18 minutes

（２１）金属膜５２上に、厚さ２５μｍの感光性フィルム（ドライフィルム）を貼り付けて、マスクを載置して、100 mJ／cm2 で露光、0.8 ％炭酸ナトリウムで現像処理し、めっきレジスト５４を設ける。次に、無電解めっき膜５２上のめっきレジスト５４の非形成部に下記条件で電解めっきを施し、電解めっき膜５６を形成する（図７（Ｂ））。電解めっき膜５６の厚みとしては、５〜２０μｍがよい。 (21) A 25 μm-thick photosensitive film (dry film) is pasted on the metal film 52, a mask is placed, exposed at 100 mJ / cm 2 , developed with 0.8% sodium carbonate, and plated. A resist 54 is provided. Next, electrolytic plating is performed on the non-formation portion of the plating resist 54 on the electroless plating film 52 under the following conditions to form the electrolytic plating film 56 (FIG. 7B). The thickness of the electrolytic plating film 56 is preferably 5 to 20 μm.

〔電解めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤 １９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ６５ 分
温度 ２２±２ ℃ (Electrolytic plating aqueous solution)
Sulfuric acid 2.24 mol / l
Copper sulfate 0.26 mol / l
Additive 19.5 ml / l
[Electrolytic plating conditions]
Current density 1 A / dm 2
Time 65 minutes Temperature 22 ± 2 ℃

（２２）次いで、５０℃、４０ｇ／ｌのＮａＯＨ水溶液中でめっきレジスト５４を剥離除去する。その後、硫酸―過酸化水素水溶液を用い、エッチングにより、めっきレジスト５４下の無電解めっき膜５２を除去して、層間樹脂絶縁層１４４上に導体回路１５８（バイアホール１６０を含む）を形成する。その後、導体回路１５８及びバイアホール１６０の表面に粗化処理を施す（図８（Ａ））。 (22) Next, the plating resist 54 is peeled and removed in a NaOH solution of 50 g and 40 g / l. Thereafter, the electroless plating film 52 under the plating resist 54 is removed by etching using an aqueous sulfuric acid-hydrogen peroxide solution, and a conductor circuit 158 (including the via hole 160) is formed on the interlayer resin insulating layer 144. Thereafter, the surface of the conductor circuit 158 and the via hole 160 is subjected to a roughening process (FIG. 8A).

（２３）上記（１７）〜（２２）の工程を繰り返し、層間樹脂絶縁層１４４の上に、バイアホール２６０及び導体回路２５８を備える層間樹脂絶縁層２４４を形成する（図９（Ａ））。 (23) The steps (17) to (22) are repeated to form an interlayer resin insulation layer 244 including the via hole 260 and the conductor circuit 258 on the interlayer resin insulation layer 144 (FIG. 9A).

（２４）一方、ＤＭＤＧに溶解させた60重量％のクレゾールノボラック型エポキシ樹脂（日本化薬製）のエポキシ基50％をアクリル化した感光性付与のオリゴマー（分子量4000）を 46.67ｇ、メチルエチルケトンに溶解させた80重量％のビスフェノールＡ型エポキシ樹脂（油化シェル製、エピコート1001）15.0ｇ、イミダゾール硬化剤（四国化成製、商品名：２Ｅ４ＭＺ−ＣＮ）16ｇ、感光性モノマーである多価アクリルモノマー（日本化薬製、Ｒ604 ）３ｇ、同じく多価アクリルモノマー（共栄社化学製、DPE6A ） 1.5ｇ、に分散系消泡剤（サンノプコ社製、Ｓ−65）0.71ｇを混合し、さらにこの混合物に対して光開始剤としてのベンゾフェノン（関東化学製）を２ｇ、光増感剤としてのミヒラーケトン（関東化学製）を 0.2ｇ加えて、粘度を25℃で 2.0Pa・ｓに調整したソルダーレジスト組成物を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器、 DVL-B型）で 60rpmの場合はローターNo.4、６rpm の場合はローターNo.3による。 (24) On the other hand, 46.67g of photosensitizing oligomer (molecular weight 4000) obtained by acrylating 50% of the epoxy group of 60 wt% cresol novolak type epoxy resin (manufactured by Nippon Kayaku) dissolved in DMDG, dissolved in methyl ethyl ketone. 15.0 g of bisphenol A type epoxy resin (produced by Yuka Shell, Epicoat 1001), 16 g of imidazole curing agent (product name: 2E4MZ-CN), polyacrylic monomer (photosensitive monomer) Nippon Kayaku Co., Ltd., R604) 3 g, also polyacrylic monomer (Kyoeisha Chemical Co., DPE6A) 1.5 g, and dispersion antifoaming agent (San Nopco, S-65) 0.71 g are mixed. 2 g of benzophenone (manufactured by Kanto Chemical) as a photoinitiator and 0.2 g of Michler ketone (manufactured by Kanto Chemical) as a photosensitizer are added, and the viscosity is 2.0 Pa · s at 25 ° C. A solder resist composition adjusted to 1 is obtained.
Viscosity is measured with a B-type viscometer (Tokyo Keiki, DVL-B type) at 60 rpm with rotor No. 4 and at 6 rpm with rotor No. 3.

（２５）前述（２４）で得られたパッケージ基板の両面に、上記ソルダーレジスト組成物を20μｍの厚さで塗布する。次いで、70℃で20分間、70℃で30分間の乾燥処理を行った後、円パターン（マスクパターン）が描画された厚さ５mmのフォトマスクフィルムを密着させて載置し、1000mJ／cm2 の紫外線で露光し、DMTG現像処理する。そしてさらに、80℃で１時間、 100℃で１時間、 120℃で１時間、 150℃で３時間の条件で加熱処理し、半田パッド部分（バイアホールとそのランド部分を含む）に開口７１を有するソルダーレジスト層７０（厚み20μｍ）を形成する（図９（Ｂ））。ＩＣチップ接続の半田バンプを形成させる半田パッドは、開口径１００〜１７０μｍで開口させるのがよい。また外部端子接続のためＢＧＡ／ＰＧＡを配設させる半田パッドは開口径３００〜６５０μｍで開口させるのがよい。 (25) The solder resist composition is applied to both sides of the package substrate obtained in the above (24) with a thickness of 20 μm. Next, after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a photomask film having a thickness of 5 mm on which a circular pattern (mask pattern) was drawn was placed in close contact, and 1000 mJ / cm 2 was placed. Expose with UV and develop DMTG. Further, heat treatment is performed at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours, and an opening 71 is formed in the solder pad portion (including the via hole and its land portion). The solder resist layer 70 (thickness 20 μm) is formed (FIG. 9B). A solder pad for forming a solder bump for IC chip connection is preferably opened with an opening diameter of 100 to 170 μm. In addition, it is preferable that the solder pad on which the BGA / PGA is disposed for connecting the external terminal is opened with an opening diameter of 300 to 650 μm.

（２６）その後、塩化ニッケル2.3 ×10-1ｍｏｌ／ｌ、次亜リン酸ナトリウム2.8 ×10-1ｍｏｌ／ｌ、クエン酸ナトリウム1.6 ×10-1ｍｏｌ／ｌ、からなるｐＨ＝４．５の無電解ニッケルめっき液に、20分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。その後、表層には、シアン化金カリウム7.6 ×10-3ｍｏｌ／ｌ、塩化アンモニウム1.9 ×10-1ｍｏｌ／ｌ、クエン酸ナトリウム1.2 ×10-1ｍｏｌ／ｌ、次亜リン酸ナトリウム1.7 ×10-1ｍｏｌ／ｌからなる無電解金めっき液に80℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ0.03μｍの金めっき層７４を形成する（図１０（Ａ））。 (26) Then, pH = 4.5 consisting of nickel chloride 2.3 × 10 −1 mol / l, sodium hypophosphite 2.8 × 10 −1 mol / l, sodium citrate 1.6 × 10 −1 mol / l The nickel plating layer 72 having a thickness of 5 μm is formed in the opening 71 by being immersed in an electroless nickel plating solution for 20 minutes. Thereafter, on the surface layer, potassium gold cyanide 7.6 × 10 −3 mol / l, ammonium chloride 1.9 × 10 −1 mol / l, sodium citrate 1.2 × 10 −1 mol / l, sodium hypophosphite 1.7 × 10 -1 mol / l is immersed in an electroless gold plating solution for 7.5 minutes at 80 ° C. to form a 0.03 μm thick gold plating layer 74 on the nickel plating layer 72 (FIG. 10A). ).

（２７）そして、ソルダーレジスト層７０の開口部７１へＳｎ／Ａｇ（Ｓｎ／Ａｇ／ＣｕまたはＳｎ／Ｓｂ）からなる低融点金属のペーストを充填する。この低融点金属は、Ｐｂを含まない合金を用いているため、環境に悪影響を与えることがない。低融点金属のペーストをリフローして、半田バンプ７６Ｕ、ＢＧＡ７６Ｄを形成する（図１０（Ｂ））。 (27) Then, a low melting point metal paste made of Sn / Ag (Sn / Ag / Cu or Sn / Sb) is filled into the opening 71 of the solder resist layer 70. Since this low melting point metal uses an alloy that does not contain Pb, it does not adversely affect the environment. The solder bumps 76U and BGA 76D are formed by reflowing the low melting point metal paste (FIG. 10B).

完成したパッケージ基板１０の半田バンプ７６Ｕに、ＩＣチップ９０のパッド９２が対応するように載置し、リフローを行いＩＣチップ９０を搭載する。このＩＣチップ９０を搭載したパッケージ基板１０を、ドータボード９５側のパッド９６に対応するように載置してリフローを行い、ドータボード９５へ取り付ける（図１１参照）。ここでは、ドータボードとの接続側にＢＧＡ７６Ｄを形成したが、この代わりに半田バンプを配設することも可能である。   The IC chip 90 is mounted by placing it on the solder bumps 76U of the completed package substrate 10 so that the pads 92 of the IC chip 90 correspond to the solder bumps 76U. The package substrate 10 on which the IC chip 90 is mounted is placed so as to correspond to the pads 96 on the daughter board 95 side, reflowed, and attached to the daughter board 95 (see FIG. 11). Here, the BGA 76D is formed on the connection side with the daughter board, but it is also possible to arrange solder bumps instead.

引き続き、本発明の第１実施形態の改変例に係るプリント配線板について、図１４を参照して説明する。改変例のプリント配線板は、上述した第１実施形態とほぼ同様である。但し、この第２改変例のプリント配線板では、導電性ピン９７が配設され、該導電性ピン９７を介してドータボードとの接続を取るように形成されている。   Next, a printed wiring board according to a modification of the first embodiment of the present invention will be described with reference to FIG. The modified printed wiring board is substantially the same as that of the first embodiment described above. However, in the printed wiring board of the second modified example, the conductive pin 97 is provided and is formed so as to be connected to the daughter board via the conductive pin 97.

また、上述した第１実施形態では、積層コア基板３０に収容されるチップコンデンサ２０のみを備えていたが、改変例では、表面及び裏面に大容量のチップコンデンサ８６が実装されている。   In the first embodiment described above, only the chip capacitor 20 accommodated in the multilayer core substrate 30 is provided. However, in the modified example, large-capacity chip capacitors 86 are mounted on the front surface and the back surface.

ＩＣチップは、瞬時的に大電力を消費して複雑な演算処理を行う。ここで、ＩＣチップ側に大電力を供給するために、本実施形態では、プリント配線板に電源用のチップコンデンサ２０及びチップコンデンサ８６を備えてある。このチップコンデンサによる効果について、図１５を参照して説明する。   An IC chip consumes a large amount of power instantaneously and performs complicated arithmetic processing. Here, in order to supply large power to the IC chip side, in this embodiment, the printed circuit board is provided with a chip capacitor 20 for power supply and a chip capacitor 86. The effect of this chip capacitor will be described with reference to FIG.

図１５は、縦軸にＩＣチップへ供給される電圧を、横軸に時間を取ってある。ここで、二点鎖線Ｃは、電源用コンデンサを備えないプリント配線板の電圧変動を示している。電源用コンデンサを備えない場合には、大きく電圧が減衰する。破線Ａは、表面にチップコンデンサを実装したプリント配線板の電圧変動を示している。上記二点鎖線Ｃと比較して電圧は大きく落ち込まないが、ループ長さが長くなるので、律速の電源供給が十分に行えていない。即ち、電力の供給開始時に電圧が降下している。また、二点鎖線Ｂは、図１１を参照して上述したチップコンデンサを内蔵するプリント配線板の電圧降下を示している。ループ長さは短縮できているが、積層コア基板３０に容量の大きなチップコンデンサを収容することができないため、電圧が変動している。ここで、実線Ｅは、図１４を参照して上述したコア基板内のチップコンデンサ２０を、また表面に大容量のチップコンデンサ８６を実装する改変例のプリント配線板の電圧変動を示している。ＩＣチップの近傍にチップコンデンサ２０を、また、大容量（及び相対的に大きなインダクタンス）のチップコンデンサ８６を備えることで、電圧変動を最小に押さえている。   In FIG. 15, the vertical axis indicates the voltage supplied to the IC chip, and the horizontal axis indicates time. Here, an alternate long and two short dashes line C indicates a voltage fluctuation of a printed wiring board that does not include a power supply capacitor. When the power supply capacitor is not provided, the voltage is greatly attenuated. A broken line A indicates voltage fluctuation of a printed wiring board having a chip capacitor mounted on the surface. The voltage does not drop much as compared with the two-dot chain line C, but the loop length becomes long, so the rate-determining power supply cannot be sufficiently performed. That is, the voltage drops at the start of power supply. A two-dot chain line B indicates a voltage drop of the printed wiring board incorporating the chip capacitor described above with reference to FIG. Although the loop length can be shortened, the voltage fluctuates because a large-capacity chip capacitor cannot be accommodated in the laminated core substrate 30. Here, the solid line E indicates the voltage fluctuation of the printed wiring board of the modified example in which the chip capacitor 20 in the core substrate described above with reference to FIG. 14 and the large-capacity chip capacitor 86 are mounted on the surface. By providing the chip capacitor 20 in the vicinity of the IC chip and the chip capacitor 86 having a large capacity (and relatively large inductance), voltage fluctuation is minimized.

引き続き、本発明の第２実施形態に係るプリント配線板の構成について図１６及び図１７を参照して説明する。
この第２実施形態のプリント配線板の構成は、上述した第１実施形態とほぼ同様である。但し、積層コア基板３０への収容されるチップコンデンサが異なる。図１７（Ａ）はチップコンデンサ１２０の平面を、図１７（Ｂ）は図１７（Ａ）のＢ−Ｂ断面を示している。上述した第１実施形態では、複数個の小容量のチップコンデンサをコア基板に収容したが、第２実施形態では、大容量の大判のチップコンデンサ１２０をコア基板に収容してある。ここで、チップコンデンサ１２０は、マトリクス状に多数配設された第１電極１２１と第２電極１２２と、誘電体２３と、第１電極１２１へ接続された第１導電膜２４と、第２電極１２２側に接続された第２導電膜２５と、第１導電膜２４及び第２導電膜２５へ接続されていないチップコンデンサの上下面の接続用の電極１２７とから成る。この電極１２７を介してＩＣチップ側とドータボード側とが接続されている。電極１２１，１２２、１２７の表面には、第１実施形態と同様に導電性ペースト２６が塗布され表面の平滑化がはかられている。 Subsequently, the configuration of the printed wiring board according to the second embodiment of the present invention will be described with reference to FIGS. 16 and 17.
The configuration of the printed wiring board of the second embodiment is substantially the same as that of the first embodiment described above. However, the chip capacitors accommodated in the laminated core substrate 30 are different. 17A shows a plan view of the chip capacitor 120, and FIG. 17B shows a BB cross section of FIG. 17A. In the first embodiment described above, a plurality of small-capacity chip capacitors are accommodated in the core substrate. In the second embodiment, a large-capacity large-sized chip capacitor 120 is accommodated in the core substrate. Here, the chip capacitor 120 includes a plurality of first electrodes 121 and second electrodes 122, a dielectric 23, a first conductive film 24 connected to the first electrode 121, and a second electrode. The second conductive film 25 connected to the 122 side and the connection electrodes 127 on the upper and lower surfaces of the chip capacitor not connected to the first conductive film 24 and the second conductive film 25. The IC chip side and the daughter board side are connected via the electrode 127. As in the first embodiment, the conductive paste 26 is applied to the surfaces of the electrodes 121, 122, and 127 to smooth the surfaces.

この改変例のプリント配線板では、大判のチップコンデンサ２０を用いるため、容量の大きなチップコンデンサを用いることができる。また、大判のチップコンデンサ２０を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。更に、複数の電極から配線を取り回すことが可能であるため、電源ライン、アースラインの数を増やすことで、電源ライン、アースラインのインダクタンス分を減らすことができ、高周波数性能を高めることが可能になる。更に、コンデンサの電極１２７をスルーホールとして用いることが可能になる。なお、第２実施形態でも、第１実施形態の改変例と同様に表面に大容量のコンデンサを実装することが好適である。   In the modified printed wiring board, since the large chip capacitor 20 is used, a chip capacitor having a large capacity can be used. Further, since the large chip capacitor 20 is used, the printed wiring board is not warped even when the heat cycle is repeated. Furthermore, since it is possible to route wiring from multiple electrodes, increasing the number of power lines and ground lines can reduce the inductance of the power lines and ground lines, thereby improving high frequency performance. It becomes possible. Further, the capacitor electrode 127 can be used as a through hole. In the second embodiment as well, it is preferable to mount a large-capacity capacitor on the surface as in the modification of the first embodiment.

また、第１、第２実施形態のプリント配線板では、チップコンデンサ２０を図１８（Ａ）に示すように第１、第２電極２１，２２の被覆層（図示せず）を完全に剥離した後、銅めっき膜２９により被覆することもできる。そして、銅めっき膜２９で被覆した第１、第２電極２１，２２に銅めっきよりなるバイアホール６０で電気的接続を取ってある。ここで、チップコンデンサの電極２１，２２は、メタライズからなり表面に凹凸がある。このため、金属層を剥き出した状態で用いると、第２コア基板１２Ｕ、第３コア基板１２Ｄにレーザで開口３４を穿設する工程において、該凹凸に樹脂が残ることがある。この際には、当該樹脂残さにより第１、第２電極２１，２２とバイアホール６０との接続不良が発生する。これに対して、銅めっき膜２９によって被覆することで、第１、第２電極２１，２２の表面が平滑になり、第２コア基板１２Ｕ、第３コア基板１２Ｄにレーザで開口３４を穿設した際に、樹脂残さが残らず、バイアホール６０を形成した際の電極２１，２２との接続信頼性を高めることができる。   In the printed wiring boards of the first and second embodiments, the chip capacitor 20 is completely stripped of the coating layers (not shown) of the first and second electrodes 21 and 22 as shown in FIG. Thereafter, it can be covered with a copper plating film 29. The first and second electrodes 21 and 22 covered with the copper plating film 29 are electrically connected by via holes 60 made of copper plating. Here, the electrodes 21 and 22 of the chip capacitor are made of metallization and have irregularities on the surface. For this reason, if the metal layer is used in a state where the metal layer is exposed, the resin may remain on the unevenness in the step of forming the opening 34 with a laser in the second core substrate 12U and the third core substrate 12D. At this time, a poor connection between the first and second electrodes 21 and 22 and the via hole 60 occurs due to the resin residue. On the other hand, by covering with the copper plating film 29, the surfaces of the first and second electrodes 21 and 22 become smooth, and the openings 34 are formed in the second core substrate 12U and the third core substrate 12D with a laser. In this case, no resin residue remains and the connection reliability with the electrodes 21 and 22 when the via hole 60 is formed can be improved.

更に、銅めっき膜２９の形成された電極２１、２２に、めっきによりバイアホール６０を形成するため、電極２１、２２とバイアホール６０との接続性が高く、ヒートサイクル試験を実施しても、電極２１、２２とバイアホール６０との間で断線が生じることがない。マイグレーションの発生もなく、コンデンサのバイアホールの接続部での不都合を引き起こさなかった。   Furthermore, since the via hole 60 is formed by plating on the electrodes 21 and 22 on which the copper plating film 29 is formed, the connectivity between the electrodes 21 and 22 and the via hole 60 is high, and even if a heat cycle test is performed, No disconnection occurs between the electrodes 21 and 22 and the via hole 60. There was no migration and no inconvenience at the capacitor via-hole connection.

なお、上記銅めっき膜２９は、チップコンデンサの製造段階で金属層２６の表面に被覆されたニッケル／スズ層（被覆層）を、プリント配線板への搭載の段階で剥離してから設ける。この代わりに、チップコンデンサ２０の製造段階で、金属層２６の上に直接銅めっき膜２９を被覆することも可能である。即ち、第２実施形態では、第１実施形態と同様に、レーザにて電極の銅めっき膜２９へ至る開口を設けた後、デスミヤ処理等を行い、バイアホールを銅めっきにより形成する。従って、銅めっき膜２９の表面に酸化膜が形成されていても、上記レーザ及びデスミヤ処理で酸化膜を除去できるため、適正に接続を取ることができる。   The copper plating film 29 is provided after the nickel / tin layer (coating layer) coated on the surface of the metal layer 26 at the manufacturing stage of the chip capacitor is peeled off at the stage of mounting on the printed wiring board. Alternatively, the copper plating film 29 can be directly coated on the metal layer 26 at the manufacturing stage of the chip capacitor 20. That is, in the second embodiment, as in the first embodiment, after providing an opening to the copper plating film 29 of the electrode with a laser, a desmear process or the like is performed, and the via hole is formed by copper plating. Therefore, even if an oxide film is formed on the surface of the copper plating film 29, the oxide film can be removed by the laser and desmear treatment, so that a proper connection can be established.

また、図１８（Ｂ）に示すようにチップコンデンサ２０のメタライズからなる第１電極２１、第２電極２２を露出させてプリント配線板に収容し、露出した第１電極２１、第２電極２２に電気的接続を取ることもできる。このとき、第１電極２１、第２電極２２は、主成分がＣｕであることが望ましい。接続抵抗を低減することができるからである。   Further, as shown in FIG. 18B, the first electrode 21 and the second electrode 22 made of metallization of the chip capacitor 20 are exposed and accommodated in the printed wiring board, and the exposed first electrode 21 and second electrode 22 are exposed. An electrical connection can also be made. At this time, it is desirable that the first electrode 21 and the second electrode 22 are mainly composed of Cu. This is because the connection resistance can be reduced.

ここで、第１実施形態のプリント配線板について、コア基板内に埋め込んだチップコンデンサ２０のインダクタンスと、プリント配線板の裏面（ドータボード側の面）に実装したチップコンデンサのインダクタンスとを測定した値を示す。
コンデンサ単体の場合
埋め込み形 １３７pH
裏面実装形 ２８７pH
コンデンサを８個並列に接続した場合
埋め込み形 ６０pH
裏面実装形 ７２pH
以上のように、コンデンサを単体で用いても、容量を増大させるため並列に接続した場合にも、チップコンデンサを内蔵することでインダクタンスを低減できる。 Here, with respect to the printed wiring board of the first embodiment, values obtained by measuring the inductance of the chip capacitor 20 embedded in the core substrate and the inductance of the chip capacitor mounted on the back surface (surface on the daughter board side) of the printed wiring board are as follows. Show.
In the case of a single capacitor, embedded type 137pH
Back mounting type 287pH
Embedded type 60pH when 8 capacitors are connected in parallel
Back mounting type 72pH
As described above, even when the capacitor is used alone, the inductance can be reduced by incorporating the chip capacitor even when they are connected in parallel to increase the capacitance.

次に、信頼性試験を行った結果について説明する。ここでは、第１実施形態のプリント配線板において、１個のチップコンデンサの静電容量の変化率を測定した。
静電容量変化率
（測定周波数100Hz） （測定周波数1kHz）
Steam 168時間: 0.3% 0.4%
HAST 100時間: -0.9% -0.9%
TS 1000cycles: 1.1% 1.3% Next, the results of the reliability test will be described. Here, in the printed wiring board of the first embodiment, the change rate of the capacitance of one chip capacitor was measured.
Capacitance change rate
(Measurement frequency 100Hz) (Measurement frequency 1kHz)
Steam 168 hours: 0.3% 0.4%
HAST 100 hours: -0.9% -0.9%
TS 1000cycles: 1.1% 1.3%

Steam試験は、蒸気に当て湿度１００％に保った。また、ＨＡＳＴ試験では、相対湿度１００％、印加電圧１．３Ｖ、温度１２１℃で１００時間放置した。ＴＳ試験では、−１２５℃で３０分、５５℃で３０分放置する試験を１０００回線り返した。   The steam test was kept at 100% humidity by exposure to steam. In the HAST test, the sample was left for 100 hours at a relative humidity of 100%, an applied voltage of 1.3 V, and a temperature of 121 ° C. In the TS test, a test that was allowed to stand at -125 ° C for 30 minutes and at 55 ° C for 30 minutes was repeated 1000 lines.

上記信頼性試験において、チップコンデンサを内蔵するプリント配線板においても、既存のコンデンサ表面実装形と同等の信頼性が達成できていることが分かった。また、上述したように、ＴＳ試験において、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、内部応力が発生しても、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生せず、長期に渡り高い信頼性を達成できることが判明した。   In the above reliability test, it was found that a printed wiring board with a built-in chip capacitor can achieve the same reliability as the existing capacitor surface mount type. Further, as described above, in the TS test, even if internal stress occurs due to the difference in thermal expansion coefficient between the ceramic capacitor and the resin core substrate and the interlayer resin insulation layer, the chip capacitor terminals and via holes It was proved that high reliability can be achieved over a long period of time without disconnection, peeling between the chip capacitor and the interlayer resin insulation layer, and no crack in the interlayer resin insulation layer.

本願発明では、上述したようにプリント配線板内にコンデンサを配置するため、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。また、コア基板は、コンデンサを収容する第１のコア基板の上下に第２、第３のコア基板を積層してなるため、堅牢であり、セラミックからなり熱膨張率の小さいコンデンサを収容しても、コンデンサとコア基板との熱膨張率差による応力を層間樹脂絶縁層に与え導体回路にクラックが発生することがなく、高い信頼性を備えるプリント配線板を実現できる。また、コア基板は、表面を研磨して平坦化できるため、コア基板上層の層間樹脂絶縁層にうねりが生じず、層間樹脂絶縁層上に適正にバイアホール、導体回路を形成することができる。   In the present invention, since the capacitor is disposed in the printed wiring board as described above, the distance between the IC chip and the capacitor is shortened, and the loop inductance can be reduced. In addition, the core substrate is formed by laminating the second and third core substrates on the top and bottom of the first core substrate that accommodates the capacitor. Therefore, the core substrate is robust and accommodates a capacitor made of ceramic and having a low coefficient of thermal expansion. However, stress due to the difference in thermal expansion coefficient between the capacitor and the core substrate is applied to the interlayer resin insulation layer, and the conductor circuit is not cracked, and a printed wiring board having high reliability can be realized. Moreover, since the surface of the core substrate can be polished and flattened, no undulation occurs in the interlayer resin insulation layer on the core substrate, and a via hole and a conductor circuit can be appropriately formed on the interlayer resin insulation layer.

コンデンサの下部からも接続することが可能となるので、ループインダクタンスの距離を短くし、配設する自由度を増す構造であるといえる。
また、コア基板とコンデンサの間に樹脂が充填されているので、コンデンサなどが起因する応力が発生しても緩和されるし、マイグレーションの発生がない。そのために、コンデンサの電極とバイアホールの接続部への剥離や溶解などの影響がない。
そのために、信頼性試験を実施しても所望の性能を保つことができるのである。また、コンデンサを銅によって被覆されている場合にも、マイグレーションの発生を防止することができる。 Since it is possible to connect from the lower part of the capacitor, it can be said that the distance of the loop inductance is shortened and the degree of freedom of arrangement is increased.
In addition, since the resin is filled between the core substrate and the capacitor, even if a stress caused by the capacitor or the like is generated, the stress is alleviated and no migration occurs. Therefore, there is no influence of peeling or dissolution on the connection portion between the capacitor electrode and the via hole.
Therefore, the desired performance can be maintained even if the reliability test is performed. Also, migration can be prevented when the capacitor is covered with copper.

１０ プリント配線板
１１ 第１コア基板
１１Ａ 通孔
１２Ａ 通孔
１２Ｕ 第２コア基板
１２Ｄ 第３コア基板
１３Ｕ プリプレグ
１３Ｄ プリプレグ
１４ 樹脂充填剤
１５ 接着剤
２０ チップコンデンサ
２１ 第１電極
２２ 第２電極
２６ 導電性ペースト
３０ 積層コア基板
３１ 導体回路（コンフォマルマスク）
３１ａ 開口
３６ スルーホール
３７ 樹脂充填剤
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト
７６Ｕ 半田バンプ
７６Ｄ ＢＧＡ
８６ コンデンサ
９０ ＩＣチップ
９４ ドータボード
９７ 導電性接続ピン
１４４ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール
２５８ 導体回路
２６０ バイアホール DESCRIPTION OF SYMBOLS 10 Printed wiring board 11 1st core board | substrate 11A Through-hole 12A Through-hole 12U 2nd core board | substrate 12D 3rd core board | substrate 13U Prepreg 13D Prepreg 14 Resin filler 15 Adhesive 20 Chip capacitor 21 1st electrode 22 2nd electrode 26 Conductivity Paste 30 Multilayer core substrate 31 Conductor circuit (Conformal mask)
31a Opening 36 Through hole 37 Resin filler 58 Conductor circuit 60 Via hole 70 Solder resist 76U Solder bump 76D BGA
86 Capacitor 90 IC chip 94 Daughter board 97 Conductive connection pin 144 Interlayer resin insulation layer 158 Conductor circuit 160 Via hole 258 Conductor circuit 260 Via hole

Claims (10)

コンデンサを収容するコア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、
前記コア基板は、前記コンデンサを収容する通孔の形成された第１のコア基板の上下に第２、第３のコア基板を積層してなり、
前記第１、第２、第３のコア基板は、芯材に樹脂を含浸してなり、
前記樹脂絶縁層は、芯材を有しない樹脂材料からなり、
前記第２および第３のコア基板の少なくとも一方に、前記コンデンサの電極に接続するバイアホールを形成し、該バイアホールと前記コンデンサの電極との間に電気的接続を取ったことを特徴とするプリント配線板。 A printed wiring board formed by laminating a resin insulating layer and a conductor circuit on a core substrate that houses a capacitor,
The core substrate is formed by laminating second and third core substrates on the top and bottom of the first core substrate in which a through hole for accommodating the capacitor is formed,
The first, second, and third core substrates are formed by impregnating a core with resin,
The resin insulation layer is made of a resin material having no core material,
A via hole connected to the capacitor electrode is formed in at least one of the second and third core substrates, and an electrical connection is established between the via hole and the capacitor electrode. Printed wiring board. 前記コンデンサの電極に、導電性ペーストを塗布したことを特徴とする請求項１に記載のプリント配線板。   The printed wiring board according to claim 1, wherein a conductive paste is applied to the electrode of the capacitor. 前記プリント配線板の表面にコンデンサを実装したことを特徴とする請求項１または２に記載のプリント配線板。   The printed wiring board according to claim 1, wherein a capacitor is mounted on a surface of the printed wiring board. 前記表面のチップコンデンサの静電容量は、内層のチップコンデンサの静電容量以上であることを特徴とする請求項３に記載のプリント配線板。   4. The printed wiring board according to claim 3, wherein a capacitance of the chip capacitor on the surface is equal to or greater than a capacitance of an inner layer chip capacitor. 5. 前記コンデンサとして、マトリクス状に電極が形成されたチップコンデンサを用いたことを特徴とする請求項１〜請求項４の内１に記載のプリント配線板。   5. The printed wiring board according to claim 1, wherein a chip capacitor having electrodes formed in a matrix is used as the capacitor. 前記コンデンサの電極に金属膜を形成し、前記金属膜を形成させた電極へめっきにより電気的接続を取ったことを特徴とする請求項１〜請求項５の内１に記載のプリント配線板。   The printed wiring board according to claim 1, wherein a metal film is formed on the electrode of the capacitor, and electrical connection is made to the electrode on which the metal film is formed by plating. 前記コンデンサの電極に形成した金属膜は、銅を主とするめっき膜であることを特徴とする請求項６に記載のプリント配線板。   The printed wiring board according to claim 6, wherein the metal film formed on the electrode of the capacitor is a plating film mainly made of copper. 前記コンデンサの電極の被覆層を少なくとも一部を露出させて、前記被覆層から露出した電極にめっきにより電気的接続を取ったことを特徴とする請求項１〜請求項５の内１に記載のプリント配線板。   6. The capacitor according to claim 1, wherein at least a part of the coating layer of the electrode of the capacitor is exposed, and the electrode exposed from the coating layer is electrically connected by plating. Printed wiring board. 前記導体回路は、前記コア基板の両面にそれぞれ形成され、
前記コア基板には、該コア基板の両面にそれぞれ形成された前記導体回路同士を電気的に接続するスルーホールが形成されていることを特徴とする請求項１〜請求項８の内１に記載のプリント配線板。 The conductor circuits are respectively formed on both surfaces of the core substrate,
9. The through hole for electrically connecting the conductor circuits respectively formed on both surfaces of the core substrate is formed in the core substrate. 9. Printed wiring board. 前記コア基板の両面にそれぞれ形成された前記導体回路は、銅箔と、該銅箔に積層された無電解銅めっき膜と、該無電解銅めっき膜に積層された電解めっき膜と、からなり、
前記樹脂絶縁層上に形成される導体回路は、無電解銅めっき膜、および該無電解銅めっき膜に積層された電解めっき膜からなることを特徴とする請求項９に記載のプリント配線板。 The conductor circuits formed on both surfaces of the core substrate each include a copper foil, an electroless copper plating film laminated on the copper foil, and an electrolytic plating film laminated on the electroless copper plating film. ,
The printed circuit board according to claim 9, wherein the conductor circuit formed on the resin insulating layer includes an electroless copper plating film and an electroplating film laminated on the electroless copper plating film.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014207322A (en) * 2013-04-12 2014-10-30 日本メクトロン株式会社 Manufacturing method of component built-in printed wiring board, and component built-in printed wiring board
JP2015226013A (en) * 2014-05-29 2015-12-14 イビデン株式会社 Printed wiring board and method of manufacturing the same
WO2021084750A1 (en) * 2019-11-01 2021-05-06 株式会社メイコー Interposer mounted substrate
WO2022196262A1 (en) * 2021-03-19 2022-09-22 Tdk株式会社 Electronic-component-embedded substrate and method for manufacturing same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101442423B1 (en) * 2013-08-14 2014-09-17 삼성전기주식회사 Method for manufacturing electronic component embedding substrate and electronic component embedding substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283987A (en) * 1991-03-13 1992-10-08 Matsushita Electric Ind Co Ltd Electronic circuit device and manufacture thereof
JPH10149945A (en) * 1996-11-20 1998-06-02 Tokin Corp Multilayered ceramic chip parts and its manufacture
JPH11126978A (en) * 1997-10-24 1999-05-11 Kyocera Corp Multilayered wiring board
JP2000091742A (en) * 1998-09-16 2000-03-31 Ibiden Co Ltd Method for manufacturing printed-wiring board
JP2001244368A (en) * 2000-02-29 2001-09-07 Kyocera Corp Wiring board with built-in electric element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283987A (en) * 1991-03-13 1992-10-08 Matsushita Electric Ind Co Ltd Electronic circuit device and manufacture thereof
JPH10149945A (en) * 1996-11-20 1998-06-02 Tokin Corp Multilayered ceramic chip parts and its manufacture
JPH11126978A (en) * 1997-10-24 1999-05-11 Kyocera Corp Multilayered wiring board
JP2000091742A (en) * 1998-09-16 2000-03-31 Ibiden Co Ltd Method for manufacturing printed-wiring board
JP2001244368A (en) * 2000-02-29 2001-09-07 Kyocera Corp Wiring board with built-in electric element

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014207322A (en) * 2013-04-12 2014-10-30 日本メクトロン株式会社 Manufacturing method of component built-in printed wiring board, and component built-in printed wiring board
JP2015226013A (en) * 2014-05-29 2015-12-14 イビデン株式会社 Printed wiring board and method of manufacturing the same
WO2021084750A1 (en) * 2019-11-01 2021-05-06 株式会社メイコー Interposer mounted substrate
WO2022196262A1 (en) * 2021-03-19 2022-09-22 Tdk株式会社 Electronic-component-embedded substrate and method for manufacturing same

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