JP4953499B2 - Printed wiring board - Google Patents

Printed wiring board Download PDF

Info

Publication number
JP4953499B2
JP4953499B2 JP2000266287A JP2000266287A JP4953499B2 JP 4953499 B2 JP4953499 B2 JP 4953499B2 JP 2000266287 A JP2000266287 A JP 2000266287A JP 2000266287 A JP2000266287 A JP 2000266287A JP 4953499 B2 JP4953499 B2 JP 4953499B2
Authority
JP
Japan
Prior art keywords
resin
wiring board
printed wiring
capacitor
chip capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000266287A
Other languages
Japanese (ja)
Other versions
JP2002100875A (en
Inventor
元雄 浅井
靖 稲垣
東冬 王
英郎 矢橋
誠二 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2000266287A priority Critical patent/JP4953499B2/en
Publication of JP2002100875A publication Critical patent/JP2002100875A/en
Application granted granted Critical
Publication of JP4953499B2 publication Critical patent/JP4953499B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

【０００１】
【発明の属する技術分野】
ＩＣチップなどの電子部品を載置するプリント配線板に関し、特にコンデンサを内蔵するプリント配線板に関するのもである。
【０００２】
【従来の技術】
現在、パッケージ基板用のプリント配線板では、電源からＩＣチップの電源／アースまでのループインダクタンスを低減するため、チップコンデンサを表面実装することがある。しかし、ループインダクタンスのリアクタンス分は周波数に依存する。このため、ＩＣチップの駆動周波数の増加に伴い、チップコンデンサを実装させても、ループインダクタンスのリアクタンス分を性能的に要求されるだけ低減することができなくなった。
【０００３】
このため、本発明者は、プリント配線板内にチップコンデンサを収容するとの着想を持った。コンデンサを基板に埋め込む技術としては、特開平６−３２６４７２号、特開平７−２６３６１９号、特開平１０−２５６４２９号、特開平１１−４５９５５号、特開平１１−１２６９７８号、特開平１１−３１２８６８号等がある。
【０００４】
特開平６−３２６４７２号には、ガラスエポキシからなる樹脂基板に、コンデンサを埋め込む技術が開示されている。この構成により、電源ノイズを低減し、かつ、チップコンデンサを実装するスペースが不要になり、絶縁性基板を小型化できる。また、特開平７−２６３６１９号には、セラミック、アルミナなどの基板にコンデンサを埋め込む技術が開示されている。この構成により、電源層及び接地層の間に接続することで、配線長を短くし、配線のインダクタンスを低減している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した技術は、ＩＣチップからコンデンサの距離をあまり短くできず、ＩＣチップの更なる高周波数領域においては、現在必要とされるようにインダクタンスを低減することができなかった。特に、樹脂製の多層ビルドアップ配線板においては、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生し、長期に渡り高い信頼性を達成することができなかった。
【０００６】
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、ループインダクタンスを低減できるプリント配線板を提供することにある。
【０００７】
また、本発明の目的は、コンデンサを内蔵すると共に高い信頼性を達成できるプリント配線板、及び、コンデンサを提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するため、請求項１は、
心材に樹脂を含浸させて成る収容層と樹脂フィルムから成る接続層とを備えるコア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、
前記収容層のＩＣチップ実装領域の直下に通孔が形成され、
チップコンデンサの電極に銅を主とするめっき膜から成る金属膜を形成させて前記収容層の通孔に収容し、前記金属膜を形成させた電極へ銅を主とするめっきから成るバイアホールにより前記チップコンデンサの上側及び下側から電気的接続を取ったことを特徴とするプリント配線板。
【０００９】
コア基板上に層間樹脂絶縁層を設けて、該層間樹脂絶縁層にバイアホールもしくはスルーホールを施して、導電層である導体回路を形成するビルドアップ法によって形成する回路を意味している。それらには、セミアディティブ法、フルアディティブ法のいずれかを用いることができる。
【００１０】
請求項１では、プリント配線板内にコンデンサを配置するため、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。また、厚みの厚いコア基板内にコンデンサを収容するため、コア基板上に層間樹脂絶縁層と導体回路とを積層してもプリント配線板を厚くすることがない。
【００１１】
空隙には、樹脂を充填させることが望ましい。コンデンサ、コア基板間の空隙をなくすことによって、内蔵されたコンデンサが、挙動することが小さくなるし、コンデンサを起点とする応力が発生したとしても、該充填された樹脂により緩和することができる。また、該樹脂には、コンデンサとコア基板との接着やマイグレーションの低下させるという効果も有する。
【００１５】
請求項１では、金属膜を形成したチップコンデンサの電極へめっきによりなるバイアホールで電気的接続を取ってある。ここで、チップコンデンサの電極は、メタライズからなり表面に凹凸があるが、金属膜により表面が平滑になり、バイアホールを形成するため、電極上に被覆された樹脂に通孔を形成した際に、樹脂残さが残らず、バイアホールと電極との接続信頼性を高めることができる。更に、めっきの形成された電極に、めっきによりバイアホールを形成するため、電極とバイアホールとの接続性が高く、ヒートサイクル試験を実施しても、電極とバイアホール間の断線が生じることがない。
【００１６】
コンデンサの電極の金属膜には、銅、ニッケル、貴金属のいずれかの金属が配設されているものが望ましい。内蔵したコンデンサにスズや亜鉛などの層は、バイアホールとの接続部におけるマイグレーションを誘発しやすいからである。故に、マイグレーションの発生を防止することもできる。
【００１７】
請求項２では、外縁の内側に電極の形成されたチップコンデンサを用いるため、バイアホールを経て導通を取っても外部電極が大きく取れ、アライメントの許容範囲が広がるために、接続不良がなくなる。
【００１８】
請求項３では、マトリクス状に電極が形成されたチップコンデンサを用いるので、大判のチップコンデンサをコア基板に収容することが容易になる。さらに、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。
【００１９】
請求項４では、コンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いる、即ち、大判のチップコンデンサを用いるため、容量の大きなチップコンデンサを用いることができる。さらに、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。
【００２１】
請求項５では、基板内に収容したコンデンサに加えて表面にコンデンサを配設してある。プリント配線板内にコンデンサが収容してあるために、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減し、瞬時に電源を供給することができ、一方、プリント配線板の表面にもコンデンサが配設してあるので、大容量のコンデンサを取り付けることができ、ＩＣチップに大電力を容易に供給することが可能となる。
【００２２】
請求項６では、表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であるため、高周波領域における電源供給の不足がなく、所望のＩＣチップの動作が確保される。
【００２３】
請求項７では、表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であるため、高周波領域における電源供給の不足がなく、所望のＩＣチップの動作が確保される。
【００２４】
また、チップコンデンサの表面に粗化処理を施すこともできる。これにより、セラミックから成るチップコンデンサと樹脂からなる接着層、層間樹脂絶縁層との密着性が高く、ヒートサイクル試験を実施しても界面での接着層、層間樹脂絶縁層の剥離が発生することがない。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係るプリント配線板の構成について図６、図７を参照して説明する。図６は、プリント配線板１０の断面を示し、図７は、図６に示すプリント配線板１０にＩＣチップ９０を搭載し、ドータボード９４側へ取り付けた状態を示している。
【００２８】
図６に示すようにプリント配線板１０は、チップコンデンサ２０と、チップコンデンサ２０を収容するコア基板３０と、ビルドアップ層８０Ａ、８０Ｂを構成する層間樹脂絶縁層６０とからなる。コア基板３０は、コンデンサ２０を収容する収容層３１と接続層４０とからなる。接続層４０には、バイアホール４６及び導体回路４８が形成され、層間樹脂絶縁層６０には、バイアホール６６及び導体回路６８が形成されている。本実施形態では、ビルドアップ層が１層の層間樹脂絶縁層６０からなるが、ビルドアップ層は、複数の層間樹脂絶縁層からなることができる。
【００２９】
チップコンデンサ２０は、図９（Ａ）に示すように第１電極２１と第２電極２２と、該第１、第２電極に挟まれた誘電体２３とから成り、該誘電体２３には、第１電極２１側に接続された第１導電膜２４と、第２電極２２側に接続された第２導電膜２５とが複数枚対向配置されている。第１電極２１及び第２電極２２は、銅メタライズからなる金属層２６に、半田等の被覆層２８が被されている。本実施形態では、第１電極２１及び第２電極２２にめっきからなるバイアホール４６で接続を取る。第１実施形態のプリント配線板では、図９（Ｂ）に示すように、チップコンデンサ２０の第１電極２１および第２電極２２の上面の被覆層２８から金属層２６を露出させている。このため、図６に示すように、第１、第２電極２１，２２とめっきからなるバイアホール４６との接続性が高くなり、また、接続抵抗を低減することができる。
【００３０】
更に、チップコンデンサ２０のセラミックから成る誘電体２３の表面には粗化層２３ａが設けられている。このため、セラミックから成るチップコンデンサ２０と樹脂からなる接着層４０との密着性が高く、ヒートサイクル試験を実施しても界面での接着層４０の剥離が発生することがない。この粗化層２３ａは、焼成後に、チップコンデンサ２０の表面を研磨することにより、また、焼成前に、粗化処理を施すことにより形成できる。
【００３１】
図７に示すように上側のビルドアップ層８０Ａのバイアホール６６には、ＩＣチップ９０のパッド９２Ｓ１、９２Ｓ２、９２Ｐ１，９２Ｐ２へ接続するためのバンプ７６が形成されている。一方、下側のビルドアップ層８０Ｂのバイアホール６６には、ドータボード９４のパッド９６Ｓ１、９６Ｓ２、９６Ｐ１、９６Ｐ２へ接続するためのバンプ７６が配設されている。コア基板３０にはスルーホール３６が形成されている。
【００３２】
ＩＣチップ９０の信号用のパッド９２Ｓ２は、バンプ７６−導体回路６８−バイアホール６６−スルーホール３６−バイアホール６６−バンプ７６を介して、ドータボード９４の信号用のパッド９６Ｓ２に接続されている。一方、ＩＣチップ９０の信号用のパッド９２Ｓ１は、バンプ７６−バイアホール６６−スルーホール３６−バイアホール６６−バンプ７６を介して、ドータボード９４の信号用のパッド９６Ｓ１に接続されている。
【００３３】
ＩＣチップ９０の電源用パッド９２Ｐ１は、バンプ７６−バイアホール６６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第１電極２１へ接続されている。一方、ドータボード９４の電源用パッド９６Ｐ１は、バンプ７６−バイアホール６６−スルーホール３６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第１電極２１へ接続されている。
【００３４】
ＩＣチップ９０の電源用パッド９２Ｐ２は、バンプ７６−バイアホール６６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第２電極２２へ接続されている。一方、ドータボード９４の電源用パッド９６Ｐ２は、バンプ７６−バイアホール６６−スルーホール３６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第２電極２２へ接続されている。
【００３５】
本実施形態のプリント配線板１０では、ＩＣチップ９０の直下にチップコンデンサ２０を配置するため、ＩＣチップとコンデンサとの距離が短くなり、電力を瞬時的にＩＣチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。
【００３６】
更に、チップコンデンサ２０とチップコンデンサ２０との間にスルーホール３６を設け、チップコンデンサ２０を信号線が通過しない。このため、コンデンサを通過させた際に発生する高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延を防ぐことができる。
【００３７】
また、プリント配線板の裏面側に接続される外部基板（ドータボード）９４とコンデンサ２０の第１端子２１，第２端子２２とは、ＩＣチップ側の接続層４０に設けられたバイアホール４６及びコア基板に形成されたスルーホール３６を介して接続される。即ち、心材を備え加工が困難な収容層３１に通孔を形成してコンデンサの端子と外部基板とを直接接続しないため、接続信頼性を高めることができる。
【００３８】
また、本実施形態では、図６に示すようにコア基板３０の通孔３７の下面とチップコンデンサ２０との間に接着剤３２を介在させ、通孔３７の側面とチップコンデンサ２０との間に樹脂充填剤３２ａを充填してある。ここで、接着剤３２及び樹脂充填剤３２ａの熱膨張率を、コア基板３０及び接着層４０よりも小さく、即ち、セラミックからなるチップコンデンサ２０に近いように設定してある。このため、ヒートサイクル試験において、コア基板及び接着層４０とチップコンデンサ２０との間に熱膨張率差から内応力が発生しても、コア基板及び接着層４０にクラック、剥離等が生じ難く、高い信頼性を達成できる。また、マイグレーションの発生を防止することもできる。
【００３９】
第１実施形態のプリント配線板の製造工程について、図１〜図６を参照して説明する。
先ず、心材にエポキシ樹脂を含浸させたプリプレグ３５を４枚積層してなる積層板３１αにチップコンデンサ収容用の通孔３７を形成し、一方、プリプレグ３５を２枚積層してなる積層板３１βを用意する（図１（Ａ））。ここで、プリプレグとして、エポキシ以外でも、ＢＴ、フェノール樹脂あるいはガラスクロスなどの強化材を含有したものを用い得る。しかし、コア基板をセラミックやＡＩＮなどの基板を用いることはできなかった。該基板は外形加工性が悪く、コンデンサを収容することができないことがあり、樹脂で充填させても空隙が生じてしまうためである。次に、積層板３１αと積層板３１βとを重ね収容層３１を形成した後、通孔３７内に図９（Ｂ）を参照して上述したように第１、第２電極２１，２２の上面の被覆２８を剥いだチップコンデンサ２０を収容させる（図１（Ｂ））。ここで、該通孔３７とチップコンデンサ２０との間に接着剤３２を介在させることが好適である。なお、本願に用いられる樹脂及び層間樹脂絶縁層は、融点が３００℃以下であり、３５０℃以上の温度を加えると、溶解、軟化もくしは炭化してしまう。
【００４０】
次に、上記チップコンデンサ２０を収容する積層板３１α及び積層板３１βからなる収容層の両面に、樹脂フィルム（接続層）４０αを積層させる（図１（Ｃ））。そして、両面からプレスして表面を平坦にする。その後、加熱して硬化させることで、チップコンデンサ２０を収容する収容層３１と接続層４０とからなるコア基板３０を形成する（図１（Ｄ））。本実施形態では、コンデンサ２０を収容した収容層３１と接続層４０とを、両面に圧力を加えて張り合わせコア基板３０を形成するため、表面が平坦化される。これにより、後述する工程で、高い信頼性を備えるように層間樹脂絶縁層６０及び導体回路６８を積層することができる。
【００４１】
なお、コア基板の通孔３７の側面に樹脂充填剤３２ａを充填して、気密性を高めることが好適である。また、ここでは、樹脂フィルム４０αには、金属層のないものを用いて積層させているが、片面に金属層を配設した樹脂フィルム（ＲＣＣ）を用いてもよい。即ち、両面板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。
【００４２】
次に、層間樹脂絶縁層４０，コア基板及び層間樹脂絶縁層４０に対して、ドリルでスルーホール用の３００〜５００μｍの通孔３３を穿設する（図２（Ａ））。そして、ＣＯ2レーザ、ＹＡＧレーザ、エキシマレーザ又はＵＶレーザにより上面側の層間樹脂絶縁層４０にチップコンデンサ２０の第１電極２１及び第２電極２２へ至る非貫通孔４３を穿設する（図２（Ｂ））。場合によっては、非貫通孔の位置に対応させて通孔の穿設されたエリアマスクを載置してレーザでエリア加工を行ってもよい。更に、バイアホールの大きさや径が異なる物を形成する場合には、混合のレーザによって形成させてもよい。
【００４３】
その後、デスミヤ処理を施す。引き続き、表面のパラジウム触媒を付与した後、無電解めっき液にコア基板３０を浸漬し、均一に無電解銅めっき膜４４を析出させる（図２（Ｃ））。無電解銅めっき膜４４の表面に粗化層を形成することもできる。粗化層はＲａ（平均粗度高さ）＝０．０１〜５μｍである。特に望ましいのは、０．５〜３μｍの範囲である。
【００４４】
そして、無電解めっき膜４４の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、所定パターンのレジスト５１を形成する（図３（Ａ））。ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。そして、電解めっき液にコア基板３０を浸漬し、無電解めっき膜４４を介して電流を流し電解銅めっき膜４５を析出させる（図３（Ｂ））。そして、レジスト５１を５％のKOH で剥離した後、レジスト５１下の無電解めっき膜４４を硫酸と過酸化水素混合液でエッチングして除去し、層間樹脂絶縁層４０の非貫通孔４３にバイアホール４６、接続層４０の表面に導体回路４８を、コア基板３０の通孔３３にスルーホール３６を形成する（図３（Ｃ））。
【００４５】
導体回路４８、バイアホール４６及びスルーホール３６の導体層の表面に粗化層を設ける。酸化（黒化）−還元処理、Ｃｕ−Ｎｉ−Ｐからなる合金などの無電解めっき膜、あるいは、第二銅錯体と有機酸塩からなるエッチング液などのエッチング処理によって粗化層を施す。粗化層はＲａ（平均粗度高さ）＝０．０１〜５μｍである。特に望ましいのは、０．５〜３μｍの範囲である。なお、ここでは粗化層を形成しているが、粗化層を形成せず後述するように直接樹脂を充填、樹脂フィルムを貼り付けることも可能である。
【００４６】
引き続き、スルーホール３６内に樹脂層３８を充填させる。樹脂層としては、エポキシ樹脂等の樹脂を主成分として導電性のない樹脂、銅などの金属ペーストを含有させた導電性樹脂のどちらでもよい。この場合は、熱硬化性エポキシ樹脂に、シリカなどの熱膨張率を整合させるために含有させたものを樹脂充填材として充填させる。スルーホール３６への樹脂３８の充填後、樹脂フィルム６０αを貼り付ける（図４（Ａ））。なお、樹脂フィルムを貼り付ける代わりに、樹脂を塗布することも可能である。樹脂フィルム６０αを貼り付けた後、フォト、レーザにより、絶縁層６０αに開口径２０〜２５０μｍであるバイアホール６３を形成してから熱硬化させる（図４（Ｂ））。その後、コア基板に触媒付与し、無電解めっきへ浸積して、層間樹脂絶縁層６０の表面に均一に厚さ０．９μｍの無電解めっき膜６４を析出させ、その後、所定のパターンをレジスト７０で形成させる（図４（Ｃ））。
【００４７】
電解めっき液に浸漬し、無電解めっき膜６４を介して電流を流してレジスト７０の非形成部に電解銅めっき膜６５を形成する（図５（Ａ））。レジスト７０を剥離除去した後、めっきレジスト下の無電解めっき膜６４を溶解除去し、無電解めっき膜６４及び電解銅めっき膜６５からなるの導体回路６８及びバイアホール６６を得る（図５（Ｂ））。
【００４８】
第２銅錯体と有機酸とを含有するエッチング液により、導体回路６８及びバイアホール６６の表面に粗化面（図示せず）を形成し、さらにその表面にSn置換を行ってもよい。
【００４９】
上述したプリント配線板にはんだバンプを形成する。基板の両面に、ソルダーレジスト組成物を塗布し、乾燥処理を行った後、円パターン（マスクパターン）が描画されたフォトマスクフィルム（図示せず）を密着させて載置し、紫外線で露光し、現像処理する。そしてさらに、加熱処理し、はんだパッド部分（バイアホールとそのランド部分を含む）の開口部７２ａを有するソルダーレジスト層（厚み20μｍ）７２を形成する（図５（Ｃ））。
【００５０】
そして、ソルダーレジスト層７２の開口部７２ａに、半田ペーストを充填する（図示せず）。その後、開口部７２ａに充填された半田を 200℃でリフローすることにより、半田バンプ（半田体）７６を形成する（図６参照）。なお、耐食性を向上させるため、開口部７２ａにＮｉ、Ａｕ、Ａｇ、Ｐｄなどの金属層をめっき、スパッタにより形成することも可能である。
【００５１】
次に、該プリント配線板へのＩＣチップの載置及び、ドータボードへの取り付けについて、図７を参照して説明する。完成したプリント配線板１０の半田バンプ７６にＩＣチップ９０の半田パッド９２Ｓ１、９２Ｓ２、９２Ｐ１、９２Ｐ２が対応するように、ＩＣチップ９０を載置し、リフローを行うことで、ＩＣチップ９０の取り付けを行う。同様に、プリント配線板１０の半田バンプ７６にドータボード９４のパッド９６Ｓ１、９６Ｓ２、９６Ｐ１、９６Ｐ２をリフローすることで、ドータボード９４へプリント配線板１０を取り付ける。
【００５２】
上述した樹脂フィルムには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００５３】
本発明の製造方法において使用する樹脂フィルムは、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００５４】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００５５】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００５６】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００５７】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００５８】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００５９】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００６０】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００６１】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００６２】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００６３】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００６４】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００６５】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００６６】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００６７】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００６８】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００６９】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００７０】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図りプリント配線板の性能を向上させることができる。
【００７１】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。
【００７２】
引き続き、本発明の第１実施形態の第１改変例に係るプリント配線板について、図８を参照して説明する。第１改変例のプリント配線板１０は、導電性ピン８４が配設され、該導電性ピン８４を介してドータボードとの接続を取るように形成されている。また、コア基板３０が、通孔３７を有する収容層３１と、該収容層３１の両面に配設された接続層４０とからなる。そして、収容層３１の両面に配設された接続層４０に、チップコンデンサ２０の電極２１，２２と接続するバイアホール４６が配設され、ＩＣチップ９０、及び、導電性ピン８４へ接続されている。この第１改変例では、図９（Ｃ）に示すように、チップコンデンサ２０の電極２１，２２の被覆は完全に除去されている。
【００７３】
上述した第１実施形態では、コア基板３０に収容されるチップコンデンサ２０のみを備えていたが、第１改変例では、表面及び裏面に大容量のチップコンデンサ８６が実装されている。
【００７４】
ＩＣチップは、瞬時的に大電力を消費して複雑な演算処理を行う。ここで、ＩＣチップ側に大電力を供給するために、第１改変例では、プリント配線板に電源用のチップコンデンサ２０及びチップコンデンサ８６を備えてある。このチップコンデンサによる効果について、図１８を参照して説明する。
【００７５】
図１８は、縦軸にＩＣチップへ供給される電圧を、横軸に時間を取ってある。ここで、二点鎖線Ｃは、電源用コンデンサを備えないプリント配線板の電圧変動を示している。電源用コンデンサを備えない場合には、大きく電圧が減衰する。破線Ａは、表面にチップコンデンサを実装したプリント配線板の電圧変動を示している。上記二点鎖線Ｃと比較して電圧は大きく落ち込まないが、ループ長さが長くなるので、律速の電源供給が十分に行えていない。即ち、電力の供給開始時に電圧が降下している。また、二点鎖線Ｂは、図６を参照して上述したチップコンデンサを内蔵するプリント配線板の電圧降下を示している。ループ長さは短縮できているが、コア基板３０に容量の大きなチップコンデンサを収容することができないため、電圧が変動している。ここで、実線Ｅは、図８を参照して上述したコア基板内のチップコンデンサ２０を、また表面に大容量のチップコンデンサ８６を実装する第１改変例のプリント配線板の電圧変動を示している。ＩＣチップの近傍にチップコンデンサ２０を、また、大容量（及び相対的に大きなインダクタンス）のチップコンデンサ８６を備えることで、電圧変動を最小に押さえている。
【００７６】
次に、第２改変例に係るプリント配線板について、図１０及び図１１を参照して説明する。
この第２改変例の構成は、上述した第１実施形態とほぼ同様である。但し、上述した第１実施形態では、チップコンデンサ２０の電極２１，２２の被覆を一部剥いで金属層２６の表面を露出させた。これに対して、第２改変例では、チップコンデンサ２０は、図１１（Ａ）に示すように金属層２６の被覆を完全に剥いだ後、図１１（Ｂ）に示すように、金属層２６の表面に銅めっき膜２９を被覆してある。めっき膜の被覆は、電解めっき、無電解めっきなどのめっきで形成されている。そして、図１０に示すように銅めっき膜２９を被覆した第１、第２電極２１，２２に銅めっきよりなるバイアホール４６で電気的接続を取ってある。ここで、チップコンデンサの電極２１，２２は、メタライズからなり表面に凹凸がある。このため、第１実施形態の図２（Ｂ）に示す接続層４０に非貫通孔４３を穿設する工程において、該凹凸に樹脂が残ることがある。この際には、当該樹脂残さにより第１、第２電極２１，２２とバイアホール４６との接続不良が発生することがある。一方、第２改変例では、銅めっき膜２９によって第１、第２電極２１，２２の表面が平滑になり、電極上に被覆された接続層４０に非貫通孔４３を穿設した際に、樹脂残さが残らず、バイアホール４６を形成した際の電極２１，２２との接続信頼性を高めることができる。
【００７７】
更に、銅めっき膜２９の形成された電極２１、２２に、めっきによりバイアホール４６を形成するため、電極２１、２２とバイアホール４６との接続性が高く、ヒートサイクル試験を実施しても、電極２１、２２とバイアホール４６との間で断線が生じることがない。
【００７８】
なお、ここでは、プリント配線板への収容の段階で、被覆層２８を取って、銅めっき膜２９を設けたが、チップコンデンサ２０の製造段階で、金属層２６の上に直接銅めっき膜２９を被覆することも可能である。即ち、第２改変例では、レーザにて電極の銅めっき膜２９へ至る開口を設けた後、デスミヤ処理等を行い、バイアホールを銅めっきにより形成する。従って、銅めっき膜２９の表面に酸化膜が形成されていても、上記レーザ及びデスミヤ処理で酸化膜を除去できるため、適正に接続を取ることができる。
【００７９】
更に、チップコンデンサ２０のセラミックから成る誘電体２３の表面には粗化層２３ａが設けられている。このため、セラミックから成るチップコンデンサ２０と樹脂からなる接着層４０との密着性が高く、ヒートサイクル試験を実施しても界面での接着層４０の剥離が発生することがない。
【００８０】
引き続き、第３改変例に係るプリント配線板の構成について図１２及び図１３を参照して説明する。
この第３改変例のプリント配線板１０の構成は、上述した第１実施形態とほぼ同様である。但し、コア基板３０への収容されるチップコンデンサ１２０が異なる。図１３は、チップコンデンサの平面図を示している。図１３（Ａ）は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。上述した第３実施形態のプリント配線板では、図１３（Ｂ）に平面図を示すようにチップコンデンサの側縁に第１電極２１及び第２電極２２を配設してある。図１３（Ｃ）は、第３改変例の多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。第３改変例のプリント配線板では、図１３（Ｄ）に平面図を示すようにチップコンデンサの側縁の内側に第１電極２１及び第２電極２２を配設してある。
【００８１】
この第３改変例のプリント配線板では、外縁の内側に電極の形成されたチップコンデンサ１２０を用いるため、容量の大きなチップコンデンサを用いることができる。なお、第３改変例でも、チップコンデンサの表面は粗化処理が施されている。
【００８２】
引き続き、本発明の第４改変例に係るプリント配線板の構成について図１４及び図１５を参照して説明する。
図１４は、第４改変例のプリント配線板１０の断面を示し、図１５は、該プリント配線板１０のコア基板３０に収容されるチップコンデンサ２２０の平面図を示している。上述した第１実施形態では、複数個の小容量のチップコンデンサをコア基板に収容したが、第４改変例では、マトリクス状に電極を形成した大容量の大判のチップコンデンサ２２０をコア基板３０に収容してある。ここで、チップコンデンサ２２０は、第１電極２１と第２電極２２と、誘電体２３と、第１電極２１へ接続された第１導電膜２４と、第２電極２２側に接続された第２導電膜２５と、第１導電膜２４及び第２導電膜２５へ接続されていないチップコンデンサの上下面の接続用の電極２７とから成る。この電極２７を介してＩＣチップ側とドータボード側とが接続されている。
【００８３】
この第４改変例のプリント配線板では、大判のチップコンデンサ２２０を用いるため、容量の大きなチップコンデンサを用いることができる。また、大判のチップコンデンサ２２０を用いるため、ヒートサイクルを繰り返してもプリント配線板１０に反りが発生することがない。なお、第４改変例でも、チップコンデンサの表面は粗化処理が施されている。
【００８４】
図１６及び図１７を参照して第５改変例に係るプリント配線板について説明する。図１６は、該プリント配線板の断面を示している。図１７（Ａ）は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、通常の裁断線を示し、図１７（Ｂ）は、チップコンデンサの平面図を示している。図１７（Ｂ）に示すように、この改変例では、多数個取り用のチップコンデンサを複数個（図中の例では３枚）連結させて大判で用いている。
【００８５】
この第５改変例では、大判のチップコンデンサ２０を用いるため、容量の大きなチップコンデンサを用いることができる。また、大判のチップコンデンサ２０を用いるため、ヒートサイクルを繰り返してもプリント配線板１０に反りが発生することがない。なお、第５改変例でも、チップコンデンサの表面は粗化処理が施されている。
【００８６】
図１９を参照して第６改変例に係るプリント配線板について説明する。図１９は、該プリント配線板の断面を示している。図６を参照して上述した第１実施形態では、コア基板３０の凹部３２にチップコンデンサ２０が１個収容された。これに対して、第６改変例では、凹部３２に複数個のチップコンデンサ２０が収容されている。この第６改変例では、チップコンデンサの高密度で内蔵させることができる。なお、第６改変例でも、チップコンデンサの表面は粗化処理が施されている。
【００８７】
上述した実施形態では、チップコンデンサをプリント配線板に内蔵させたが、チップコンデンサの代わりに、セラミック板に導電体膜を設けてなる板状のコンデンサを用いることも可能である。また、上述した実施形態では、コンデンサの表面に粗化処理を施し、樹脂との密着性を高めたが、この代わりに、コンデンサの表面にシランカップリング処理を施すことも可能である。
【００８８】
ここで、第２改変例のプリント配線板について、コア基板内に埋め込んだチップコンデンサ２０のインダクタンスと、プリント配線板の裏面（ドータボード側の面）に実装したチップコンデンサのインダクタンスとを測定した値を示す。
コンデンサ単体の場合
埋め込み形 １３７pH
裏面実装形 ２８７pH
コンデンサを８個並列に接続した場合
埋め込み形 ６０pH
裏面実装形 ７２pH
以上のように、コンデンサを単体で用いても、容量を増大させるため並列に接続した場合にも、チップコンデンサを内蔵することでインダクタンスを低減できる。
【００８９】
次に、信頼性試験を行った結果について説明する。ここでは、第２改変例のプリント配線板において、１個のチップコンデンサの静電容量の変化率を測定した。

Figure 0004953499
【００９０】
Steam試験は、蒸気に当て湿度１００％に保った。また、ＨＡＳＴ試験では、相対湿度１００％、印加電圧１．３Ｖ、温度１２１℃で１００時間放置した。ＴＳ試験では、−１２５℃で３０分、５５℃で３０分放置する試験を１０００回線り返した。
【００９１】
上記信頼性試験において、チップコンデンサを内蔵するプリント配線板においても、既存のコンデンサ表面実装形と同等の信頼性が達成できていることが分かった。また、上述したように、ＴＳ試験において、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、内部応力が発生しても、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生せず、長期に渡り高い信頼性を達成できることが判明した。
【００９２】
【発明の効果】
本願発明の構造により、インダクタンスを起因とする電気特性の低下することはない。
また、信頼性条件下においても、電気特性やプリント配線板に剥離やクラックなどを引き起こさない。そのため、コンデンサとバイアホール間での不具合が生じないからである。
また、コア基板とコンデンサの間に樹脂が充填されているので、コンデンサなどが起因する応力が発生しても緩和されるし、マイグレーションの発生がない。そのために、コンデンサの電極とバイアホールの接続部への剥離や溶解などの影響がない。そのために、信頼性試験を実施しても所望の性能を保つことができるのである。
また、コンデンサを銅によって被覆されている場合にも、マイグレーションの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図２】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図３】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図４】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図５】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図６】第１実施形態に係るプリント配線板の断面図である。
【図７】第１実施形態に係るプリント配線板の断面図である。
【図８】第１実施形態の第１改変例に係るプリント配線板の断面図である。
【図９】（Ａ）、（Ｂ）、第１実施形態のチップコンデンサの断面図であり、（Ｃ）は、第１改変例のチップコンデンサの断面図である。
【図１０】第１実施形態の第２改変例に係るプリント配線板の断面図である。
【図１１】（Ａ）、（Ｂ）は、第２改変例のチップコンデンサの断面図である。
【図１２】第１実施形態の第３改変例に係るプリント配線板の断面図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、チップコンデンサの平面図である。
【図１４】本発明の第４改変例に係るプリント配線板の断面図である。
【図１５】第４改変例に係るプリント配線板のチップコンデンサの平面図である。
【図１６】第５改変例の改変例に係るプリント配線板の断面図である。
【図１７】第５改変例に係るプリント配線板のチップコンデンサの平面図である。
【図１８】ＩＣチップへの供給電圧と時間との変化を示すグラフである。
【図１９】第６改変例に係るプリント配線板の断面図である。
【符号の説明】
１０ プリント配線板
２０ チップコンデンサ
２１ 第１電極
２２ 第２電極
２６ 金属層
２８ 被覆層
２９ 銅めっき膜
３０ コア基板
３１ 収容層
３６ スルーホール
３７ 通孔
４０ 接続層
４３ 非貫通孔
４６ バイアホール
４８ 導体回路
６０ 層間樹脂絶縁層
６６ バイアホール
６８ 導体回路
８４ 導電性ピン
９０ ＩＣチップ
９４ ドータボード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a printed wiring board on which an electronic component such as an IC chip is placed, and more particularly to a printed wiring board having a capacitor built therein.
[0002]
[Prior art]
Currently, in a printed wiring board for a package substrate, a chip capacitor is sometimes surface-mounted in order to reduce loop inductance from a power source to a power source / ground of an IC chip. However, the reactance component of the loop inductance depends on the frequency. For this reason, as the driving frequency of the IC chip increases, even if a chip capacitor is mounted, the reactance of the loop inductance cannot be reduced as much as required in terms of performance.
[0003]
For this reason, this inventor had the idea of accommodating a chip capacitor in a printed wiring board. As a technique for embedding a capacitor in a substrate, JP-A-6-326472, JP-A-7-263619, JP-A-10-256429, JP-A-11-45955, JP-A-11-126978, and JP-A-11-31868 are disclosed. Etc.
[0004]
Japanese Patent Application Laid-Open No. 6-326472 discloses a technique of embedding a capacitor in a resin substrate made of glass epoxy. With this configuration, it is possible to reduce power supply noise, eliminate the need for a space for mounting a chip capacitor, and reduce the size of the insulating substrate. Japanese Patent Application Laid-Open No. 7-263619 discloses a technique for embedding a capacitor in a substrate such as ceramic or alumina. With this configuration, by connecting between the power supply layer and the ground layer, the wiring length is shortened and the wiring inductance is reduced.
[0005]
[Problems to be solved by the invention]
However, the above-described technology cannot reduce the distance from the IC chip to the capacitor so much, and in the further high frequency region of the IC chip, the inductance cannot be reduced as currently required. In particular, in the resin-made multilayer build-up wiring board, due to the difference in thermal expansion coefficient between the ceramic capacitor and the resin core substrate and the interlayer resin insulation layer, the disconnection between the terminal of the chip capacitor and the via hole, Peeling occurred between the chip capacitor and the interlayer resin insulation layer, and cracks occurred in the interlayer resin insulation layer, and high reliability could not be achieved over a long period of time.
[0006]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a printed wiring board capable of reducing loop inductance.
[0007]
Moreover, the objective of this invention is providing the printed wiring board which can achieve high reliability while incorporating a capacitor | condenser, and a capacitor | condenser.
[0008]
[Means for Solving the Problems]
  In order to solve the problems described above, claim 1
A housing layer formed by impregnating a core material with resin and a connection layer formed of a resin filmA printed wiring board formed by laminating a resin insulating layer and a conductor circuit on a core substrate,
  A through hole is formed immediately below the IC chip mounting region of the containing layer,
  A metal film made of a plating film mainly composed of copper is formed on the electrode of the chip capacitor,Containment layer through-holeAnd vias made of plating mainly composed of copper on the electrode on which the metal film is formed.From above and below the chip capacitorA printed wiring board characterized by electrical connection.
[0009]
It means a circuit formed by a build-up method in which an interlayer resin insulation layer is provided on a core substrate, and via holes or through holes are provided in the interlayer resin insulation layer to form a conductor circuit as a conductive layer. For them, either a semi-additive method or a full additive method can be used.
[0010]
According to the first aspect, since the capacitor is arranged in the printed wiring board, the distance between the IC chip and the capacitor is shortened, and the loop inductance can be reduced. Further, since the capacitor is accommodated in the thick core substrate, the printed wiring board is not thickened even if the interlayer resin insulating layer and the conductor circuit are laminated on the core substrate.
[0011]
It is desirable to fill the voids with resin. By eliminating the gap between the capacitor and the core substrate, the built-in capacitor is less likely to behave, and even if stress originating from the capacitor is generated, it can be relaxed by the filled resin. The resin also has an effect of reducing adhesion and migration between the capacitor and the core substrate.
[0015]
  Claim1Then, electrical connection is made to the electrode of the chip capacitor formed with the metal film by a via hole formed by plating. Here, the electrode of the chip capacitor is made of metallization and has an uneven surface, but the surface is smoothed by the metal film, and a via hole is formed, so when a through hole is formed in the resin coated on the electrode The resin residue does not remain, and the connection reliability between the via hole and the electrode can be improved. Furthermore, since via holes are formed by plating on the plated electrodes, the connectivity between the electrodes and via holes is high, and disconnection between the electrodes and via holes may occur even when a heat cycle test is performed. Absent.
[0016]
The metal film of the capacitor electrode is preferably provided with any one of copper, nickel, and a noble metal. This is because a layer of tin, zinc or the like in the built-in capacitor tends to induce migration at the connection portion with the via hole. Therefore, the occurrence of migration can be prevented.
[0017]
  Claim2Then, since a chip capacitor having an electrode formed inside the outer edge is used, even if conduction is made through a via hole, the external electrode can be made large, and the allowable range of alignment is widened.
[0018]
  Claim3Then, since a chip capacitor in which electrodes are formed in a matrix is used, a large chip capacitor can be easily accommodated in the core substrate. Further, even after various thermal histories, the printed wiring board is hardly warped.
[0019]
  Claim4Then, as a capacitor, a plurality of chip capacitors are used in a connected manner, that is, a large chip capacitor is used, so that a chip capacitor having a large capacity can be used. Further, even after various thermal histories, the printed wiring board is hardly warped.
[0021]
  Claim5Then, in addition to the capacitor accommodated in the substrate, a capacitor is provided on the surface. Since the capacitor is accommodated in the printed wiring board, the distance between the IC chip and the capacitor is shortened, the loop inductance can be reduced, and the power can be supplied instantaneously. Since the capacitor is disposed, a large-capacity capacitor can be attached, and a large amount of power can be easily supplied to the IC chip.
[0022]
  Claim6Then, since the capacitance of the capacitor on the surface is equal to or greater than the capacitance of the capacitor on the inner layer, there is no shortage of power supply in the high frequency region, and the desired operation of the IC chip is ensured.
[0023]
  Claim7Then, since the inductance of the capacitor on the surface is equal to or higher than the inductance of the capacitor on the inner layer, there is no shortage of power supply in the high frequency region, and the desired operation of the IC chip is ensured.
[0024]
In addition, the surface of the chip capacitor can be roughened. As a result, the adhesion between the ceramic chip capacitor and the adhesive layer made of resin and the interlayer resin insulation layer is high, and even if the heat cycle test is performed, the adhesion layer and the interlayer resin insulation layer peel off at the interface. There is no.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First, the configuration of the printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. 6 shows a cross section of the printed wiring board 10, and FIG. 7 shows a state in which the IC chip 90 is mounted on the printed wiring board 10 shown in FIG. 6 and attached to the daughter board 94 side.
[0028]
As shown in FIG. 6, the printed wiring board 10 includes a chip capacitor 20, a core substrate 30 that houses the chip capacitor 20, and an interlayer resin insulating layer 60 that constitutes the buildup layers 80 </ b> A and 80 </ b> B. The core substrate 30 includes an accommodation layer 31 that accommodates the capacitor 20 and a connection layer 40. A via hole 46 and a conductor circuit 48 are formed in the connection layer 40, and a via hole 66 and a conductor circuit 68 are formed in the interlayer resin insulation layer 60. In the present embodiment, the buildup layer is composed of one interlayer resin insulation layer 60, but the buildup layer can be composed of a plurality of interlayer resin insulation layers.
[0029]
As shown in FIG. 9A, the chip capacitor 20 includes a first electrode 21, a second electrode 22, and a dielectric 23 sandwiched between the first and second electrodes. A plurality of first conductive films 24 connected to the first electrode 21 side and a plurality of second conductive films 25 connected to the second electrode 22 side are arranged to face each other. In the first electrode 21 and the second electrode 22, a metal layer 26 made of copper metallization is covered with a coating layer 28 such as solder. In the present embodiment, the first electrode 21 and the second electrode 22 are connected by a via hole 46 made of plating. In the printed wiring board of the first embodiment, as shown in FIG. 9B, the metal layer 26 is exposed from the covering layer 28 on the top surfaces of the first electrode 21 and the second electrode 22 of the chip capacitor 20. For this reason, as shown in FIG. 6, the connectivity between the first and second electrodes 21 and 22 and the via hole 46 made of plating is improved, and the connection resistance can be reduced.
[0030]
Further, a roughened layer 23 a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. For this reason, the adhesiveness between the ceramic chip capacitor 20 and the adhesive layer 40 made of resin is high, and even if a heat cycle test is performed, the adhesive layer 40 does not peel off at the interface. The roughened layer 23a can be formed by polishing the surface of the chip capacitor 20 after firing, or by performing a roughening treatment before firing.
[0031]
As shown in FIG. 7, bumps 76 for connecting to pads 92S1, 92S2, 92P1, and 92P2 of the IC chip 90 are formed in the via holes 66 of the upper buildup layer 80A. On the other hand, in the via hole 66 of the lower buildup layer 80B, bumps 76 for connecting to the pads 96S1, 96S2, 96P1, and 96P2 of the daughter board 94 are disposed. A through hole 36 is formed in the core substrate 30.
[0032]
The signal pad 92S2 of the IC chip 90 is connected to the signal pad 96S2 of the daughter board 94 via the bump 76-conductor circuit 68-via hole 66-through hole 36-via hole 66-bump 76. On the other hand, the signal pad 92S1 of the IC chip 90 is connected to the signal pad 96S1 of the daughter board 94 via the bump 76-via hole 66-through hole 36-via hole 66-bump 76.
[0033]
The power supply pad 92P1 of the IC chip 90 is connected to the first electrode 21 of the chip capacitor 20 via the bump 76-via hole 66-conductor circuit 48-via hole 46. On the other hand, the power supply pad 96P1 of the daughter board 94 is connected to the first electrode 21 of the chip capacitor 20 via the bump 76-via hole 66-through hole 36-conductor circuit 48-via hole 46.
[0034]
The power supply pad 92P2 of the IC chip 90 is connected to the second electrode 22 of the chip capacitor 20 via the bump 76, the via hole 66, the conductor circuit 48, and the via hole 46. On the other hand, the power supply pad 96P2 of the daughter board 94 is connected to the second electrode 22 of the chip capacitor 20 via the bump 76-via hole 66-through hole 36-conductor circuit 48-via hole 46.
[0035]
In the printed wiring board 10 of the present embodiment, the chip capacitor 20 is disposed immediately below the IC chip 90, so the distance between the IC chip and the capacitor is shortened, and power can be instantaneously supplied to the IC chip side. Become. That is, the loop length that determines the loop inductance can be shortened.
[0036]
Further, a through hole 36 is provided between the chip capacitor 20 and the chip capacitor 20 so that the signal line does not pass through the chip capacitor 20. For this reason, it is possible to prevent reflection due to impedance discontinuity due to the high dielectric material generated when the capacitor is passed and propagation delay due to passage through the high dielectric material.
[0037]
Further, an external board (daughter board) 94 connected to the back side of the printed wiring board and the first terminal 21 and the second terminal 22 of the capacitor 20 include a via hole 46 and a core provided in the connection layer 40 on the IC chip side. The connection is made through a through hole 36 formed in the substrate. That is, since the through hole is formed in the containing layer 31 that is provided with the core material and is difficult to process and the capacitor terminal and the external substrate are not directly connected, the connection reliability can be improved.
[0038]
Further, in the present embodiment, as shown in FIG. 6, an adhesive 32 is interposed between the lower surface of the through hole 37 of the core substrate 30 and the chip capacitor 20, and between the side surface of the through hole 37 and the chip capacitor 20. The resin filler 32a is filled. Here, the thermal expansion coefficients of the adhesive 32 and the resin filler 32a are set to be smaller than that of the core substrate 30 and the adhesive layer 40, that is, close to the chip capacitor 20 made of ceramic. For this reason, in the heat cycle test, even if an internal stress occurs due to a difference in thermal expansion coefficient between the core substrate and the adhesive layer 40 and the chip capacitor 20, cracks, peeling, etc. are unlikely to occur in the core substrate and the adhesive layer 40. High reliability can be achieved. In addition, the occurrence of migration can be prevented.
[0039]
The manufacturing process of the printed wiring board of 1st Embodiment is demonstrated with reference to FIGS.
First, a through hole 37 for accommodating a chip capacitor is formed in a laminated plate 31α formed by laminating four prepregs 35 impregnated with epoxy resin in a core material, while a laminated plate 31β formed by laminating two prepregs 35 is formed. Prepare (FIG. 1A). Here, as the prepreg, a material containing a reinforcing material such as BT, a phenol resin, or glass cloth other than epoxy can be used. However, a substrate such as ceramic or AIN cannot be used as the core substrate. This is because the substrate has poor external formability and cannot accommodate a capacitor, and even if it is filled with resin, voids are generated. Next, after stacking the laminated plate 31α and the laminated plate 31β to form the accommodating layer 31, the upper surfaces of the first and second electrodes 21 and 22 in the through hole 37 as described above with reference to FIG. The chip capacitor 20 having the coating 28 peeled off is accommodated (FIG. 1B). Here, an adhesive 32 is preferably interposed between the through hole 37 and the chip capacitor 20. The resin and the interlayer resin insulating layer used in the present application have a melting point of 300 ° C. or lower, and when a temperature of 350 ° C. or higher is applied, dissolution, softening or carbonization occurs.
[0040]
Next, the resin film (connection layer) 40α is laminated on both surfaces of the accommodation layer composed of the laminate 31α and the laminate 31β that accommodate the chip capacitor 20 (FIG. 1C). Then, the surface is flattened by pressing from both sides. Thereafter, by heating and curing, the core substrate 30 including the accommodation layer 31 that accommodates the chip capacitor 20 and the connection layer 40 is formed (FIG. 1D). In the present embodiment, the housing layer 31 housing the capacitor 20 and the connection layer 40 are bonded together to form the core substrate 30 by applying pressure to both surfaces, so that the surface is flattened. Thereby, the interlayer resin insulation layer 60 and the conductor circuit 68 can be laminated so as to have high reliability in a process described later.
[0041]
In addition, it is preferable to fill the side surface of the through hole 37 of the core substrate with the resin filler 32a to improve the airtightness. Further, here, the resin film 40α is laminated using a film having no metal layer, but a resin film (RCC) having a metal layer disposed on one side may be used. That is, a double-sided plate, a single-sided plate, a resin plate without a metal film, or a resin film can be used.
[0042]
Next, through holes 33 of 300 to 500 μm for through holes are drilled in the interlayer resin insulating layer 40, the core substrate, and the interlayer resin insulating layer 40 (FIG. 2A). Then, non-through holes 43 reaching the first electrode 21 and the second electrode 22 of the chip capacitor 20 are formed in the interlayer resin insulating layer 40 on the upper surface side by CO2 laser, YAG laser, excimer laser or UV laser (FIG. 2 ( B)). Depending on the case, an area mask with through holes formed corresponding to the positions of the non-through holes may be placed and area processing may be performed with a laser. Furthermore, when forming the thing from which the magnitude | size and diameter of a via hole differ, you may form by the laser of mixing.
[0043]
Thereafter, desmear processing is performed. Subsequently, after the surface palladium catalyst is applied, the core substrate 30 is immersed in the electroless plating solution to deposit the electroless copper plating film 44 uniformly (FIG. 2C). A roughened layer can also be formed on the surface of the electroless copper plating film 44. The roughened layer has Ra (average roughness height) = 0.01 to 5 μm. Particularly desirable is a range of 0.5 to 3 μm.
[0044]
Then, a photosensitive dry film is attached to the surface of the electroless plating film 44, a mask is placed, and exposure / development processing is performed to form a resist 51 having a predetermined pattern (FIG. 3A). Here, electroless plating is used, but a metal film such as copper or nickel can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has an advantage of improving adhesion with the resin. Then, the core substrate 30 is immersed in the electrolytic plating solution, and an electric current is passed through the electroless plating film 44 to deposit the electrolytic copper plating film 45 (FIG. 3B). Then, after removing the resist 51 with 5% KOH, the electroless plating film 44 under the resist 51 is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and a via is formed in the non-through hole 43 of the interlayer resin insulating layer 40. The conductor circuit 48 is formed on the surface of the hole 46 and the connection layer 40, and the through hole 36 is formed in the through hole 33 of the core substrate 30 (FIG. 3C).
[0045]
A roughening layer is provided on the surface of the conductor layer of the conductor circuit 48, the via hole 46 and the through hole 36. The roughening layer is applied by an oxidation (blackening) -reduction treatment, an electroless plating film such as an alloy made of Cu-Ni-P, or an etching treatment such as an etching solution made of a cupric complex and an organic acid salt. The roughened layer has Ra (average roughness height) = 0.01 to 5 μm. Particularly desirable is a range of 0.5 to 3 μm. Although the roughened layer is formed here, it is also possible to directly fill the resin and attach the resin film as described later without forming the roughened layer.
[0046]
Subsequently, the resin layer 38 is filled into the through hole 36. The resin layer may be either a non-conductive resin containing a resin such as an epoxy resin as a main component or a conductive resin containing a metal paste such as copper. In this case, what is contained in the thermosetting epoxy resin to match the coefficient of thermal expansion such as silica is filled as a resin filler. After filling the through hole 36 with the resin 38, the resin film 60α is attached (FIG. 4A). In addition, it is also possible to apply | coat resin instead of sticking a resin film. After the resin film 60α is attached, a via hole 63 having an opening diameter of 20 to 250 μm is formed in the insulating layer 60α by photo or laser and then thermally cured (FIG. 4B). Thereafter, a catalyst is applied to the core substrate and immersed in electroless plating to deposit a 0.9 μm-thick electroless plating film 64 uniformly on the surface of the interlayer resin insulation layer 60, and then a predetermined pattern is resisted 70 (FIG. 4C).
[0047]
It is immersed in an electrolytic plating solution, and an electric current is passed through the electroless plating film 64 to form an electrolytic copper plating film 65 in a portion where the resist 70 is not formed (FIG. 5A). After the resist 70 is peeled and removed, the electroless plating film 64 under the plating resist is dissolved and removed to obtain a conductor circuit 68 and a via hole 66 composed of the electroless plating film 64 and the electrolytic copper plating film 65 (FIG. 5B )).
[0048]
A roughened surface (not shown) may be formed on the surfaces of the conductor circuit 68 and the via hole 66 by an etching solution containing a second copper complex and an organic acid, and Sn substitution may be performed on the surface.
[0049]
Solder bumps are formed on the printed wiring board described above. After applying a solder resist composition on both sides of the substrate and performing a drying process, a photomask film (not shown) on which a circular pattern (mask pattern) is drawn is placed in close contact, and exposed to ultraviolet rays. , Develop. Further, heat treatment is performed to form a solder resist layer (thickness 20 μm) 72 having an opening 72a of a solder pad portion (including a via hole and its land portion) (FIG. 5C).
[0050]
Then, a solder paste is filled in the opening 72a of the solder resist layer 72 (not shown). Thereafter, the solder filled in the opening 72a is reflowed at 200 ° C. to form solder bumps (solder bodies) 76 (see FIG. 6). In order to improve the corrosion resistance, a metal layer such as Ni, Au, Ag, or Pd can be formed on the opening 72a by plating or sputtering.
[0051]
Next, placement of the IC chip on the printed wiring board and attachment to the daughter board will be described with reference to FIG. The IC chip 90 is mounted so that the solder pads 92S1, 92S2, 92P1, and 92P2 of the IC chip 90 correspond to the solder bumps 76 of the completed printed wiring board 10, and the IC chip 90 is attached by performing reflow. Do. Similarly, the printed wiring board 10 is attached to the daughter board 94 by reflowing the pads 96S1, 96S2, 96P1, and 96P2 of the daughter board 94 to the solder bumps 76 of the printed wiring board 10.
[0052]
The resin film described above contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0053]
The resin film used in the production method of the present invention is a resin film in which particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are dispersed in a resin that is hardly soluble in an acid or oxidizing agent (hereinafter referred to as a poorly soluble resin). It is.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively fast dissolution rate as “soluble” for convenience when immersed in a solution of the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.
[0054]
Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0055]
The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0056]
The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0057]
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, and the like, and may be composed of one of these resins. And it may consist of a mixture of two or more resins.
[0058]
Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified various modified polybutadiene rubber, carboxyl group-containing (meth) acrylonitrile-butadiene rubber, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0059]
Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0060]
Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0061]
Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0062]
When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0063]
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
[0064]
Specific examples of the hardly soluble resin include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, and a fluorine resin. These resins may be used alone or in combination of two or more. Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0065]
Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0066]
In the resin film used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface with unevenness of uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin film, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin film containing a soluble particle only in the surface layer part which forms a roughening surface. As a result, since the portion other than the surface layer portion of the resin film is not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulation layer is reliably maintained.
[0067]
In the resin film, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin film. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin film is melted to the deep part of the resin film, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin film cannot be maintained, which may cause a short circuit.
[0068]
The resin film preferably contains a curing agent, other components and the like in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0069]
The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin film. If it is less than 0.05% by weight, since the resin film is not sufficiently cured, the degree of penetration of the acid and the oxidant into the resin film increases, and the insulating properties of the resin film may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0070]
Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By containing these fillers, it is possible to improve the performance of the printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0071]
Moreover, the said resin film may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more.
[0072]
Next, a printed wiring board according to a first modification of the first embodiment of the present invention will be described with reference to FIG. The printed wiring board 10 of the first modified example is provided with conductive pins 84 and is formed so as to be connected to the daughter board via the conductive pins 84. The core substrate 30 includes a housing layer 31 having through holes 37 and connection layers 40 disposed on both surfaces of the housing layer 31. Via holes 46 connected to the electrodes 21 and 22 of the chip capacitor 20 are provided in the connection layers 40 provided on both surfaces of the housing layer 31, and connected to the IC chip 90 and the conductive pins 84. Yes. In the first modified example, as shown in FIG. 9C, the coating of the electrodes 21 and 22 of the chip capacitor 20 is completely removed.
[0073]
In the first embodiment described above, only the chip capacitor 20 accommodated in the core substrate 30 is provided. However, in the first modified example, large-capacity chip capacitors 86 are mounted on the front surface and the back surface.
[0074]
An IC chip consumes a large amount of power instantaneously and performs complicated arithmetic processing. Here, in order to supply large power to the IC chip side, in the first modified example, the printed circuit board is provided with the chip capacitor 20 and the chip capacitor 86 for power supply. The effect of this chip capacitor will be described with reference to FIG.
[0075]
In FIG. 18, the vertical axis indicates the voltage supplied to the IC chip, and the horizontal axis indicates time. Here, an alternate long and two short dashes line C indicates a voltage fluctuation of a printed wiring board that does not include a power supply capacitor. When the power supply capacitor is not provided, the voltage is greatly attenuated. A broken line A indicates voltage fluctuation of a printed wiring board having a chip capacitor mounted on the surface. The voltage does not drop much as compared with the two-dot chain line C, but the loop length becomes long, so the rate-determining power supply cannot be sufficiently performed. That is, the voltage drops at the start of power supply. A two-dot chain line B indicates a voltage drop of the printed wiring board containing the chip capacitor described above with reference to FIG. Although the loop length can be shortened, the voltage fluctuates because a large-capacity chip capacitor cannot be accommodated in the core substrate 30. Here, the solid line E shows the voltage variation of the printed wiring board of the first modified example in which the chip capacitor 20 in the core substrate described above with reference to FIG. 8 and the large-capacity chip capacitor 86 are mounted on the surface. Yes. By providing the chip capacitor 20 in the vicinity of the IC chip and the chip capacitor 86 having a large capacity (and relatively large inductance), voltage fluctuation is minimized.
[0076]
Next, a printed wiring board according to a second modification will be described with reference to FIGS.
The configuration of the second modified example is substantially the same as that of the first embodiment described above. However, in the first embodiment described above, the coating of the electrodes 21 and 22 of the chip capacitor 20 is partially peeled to expose the surface of the metal layer 26. On the other hand, in the second modified example, after the chip capacitor 20 completely peels off the coating of the metal layer 26 as shown in FIG. 11 (A), the metal layer 26 as shown in FIG. 11 (B). A copper plating film 29 is coated on the surface. The coating of the plating film is formed by plating such as electrolytic plating or electroless plating. Then, as shown in FIG. 10, the first and second electrodes 21 and 22 coated with the copper plating film 29 are electrically connected by via holes 46 made of copper plating. Here, the electrodes 21 and 22 of the chip capacitor are made of metallization and have irregularities on the surface. For this reason, in the step of forming the non-through hole 43 in the connection layer 40 shown in FIG. 2B of the first embodiment, the resin may remain on the unevenness. At this time, the resin residue may cause a connection failure between the first and second electrodes 21 and 22 and the via hole 46. On the other hand, in the second modified example, the surfaces of the first and second electrodes 21 and 22 are smoothed by the copper plating film 29, and when the non-through holes 43 are formed in the connection layer 40 covered on the electrodes, Residue of the resin does not remain, and connection reliability with the electrodes 21 and 22 when the via hole 46 is formed can be improved.
[0077]
Furthermore, since the via hole 46 is formed by plating on the electrodes 21 and 22 on which the copper plating film 29 is formed, the connectivity between the electrodes 21 and 22 and the via hole 46 is high, and even if a heat cycle test is performed, No disconnection occurs between the electrodes 21 and 22 and the via hole 46.
[0078]
Here, the coating layer 28 is removed and the copper plating film 29 is provided at the stage of accommodation in the printed wiring board, but the copper plating film 29 is directly formed on the metal layer 26 at the stage of manufacturing the chip capacitor 20. It is also possible to coat. That is, in the second modified example, an opening reaching the copper plating film 29 of the electrode is provided by a laser, and then desmear processing or the like is performed to form a via hole by copper plating. Therefore, even if an oxide film is formed on the surface of the copper plating film 29, the oxide film can be removed by the laser and desmear treatment, so that a proper connection can be established.
[0079]
Further, a roughened layer 23 a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. For this reason, the adhesiveness between the ceramic chip capacitor 20 and the adhesive layer 40 made of resin is high, and even if a heat cycle test is performed, the adhesive layer 40 does not peel off at the interface.
[0080]
Subsequently, the configuration of the printed wiring board according to the third modification will be described with reference to FIGS. 12 and 13.
The configuration of the printed wiring board 10 of the third modification is almost the same as that of the first embodiment described above. However, the chip capacitor 120 accommodated in the core substrate 30 is different. FIG. 13 shows a plan view of the chip capacitor. FIG. 13A shows a chip capacitor before cutting for multi-piece taking, and a one-dot chain line in the drawing indicates a cutting line. In the printed wiring board of the third embodiment described above, the first electrode 21 and the second electrode 22 are disposed on the side edge of the chip capacitor as shown in the plan view of FIG. FIG. 13C shows a chip capacitor before cutting for multi-piece production according to the third modified example, and an alternate long and short dash line in the drawing indicates a cutting line. In the printed wiring board of the third modified example, the first electrode 21 and the second electrode 22 are disposed inside the side edge of the chip capacitor as shown in the plan view of FIG.
[0081]
In the printed wiring board of the third modified example, since the chip capacitor 120 in which the electrode is formed inside the outer edge is used, a chip capacitor having a large capacity can be used. In the third modified example, the surface of the chip capacitor is roughened.
[0082]
Subsequently, the configuration of the printed wiring board according to the fourth modification of the present invention will be described with reference to FIGS.
FIG. 14 shows a cross section of the printed wiring board 10 of the fourth modified example, and FIG. 15 shows a plan view of the chip capacitor 220 accommodated in the core substrate 30 of the printed wiring board 10. In the first embodiment described above, a plurality of small-capacity chip capacitors are accommodated in the core substrate. However, in the fourth modified example, a large-capacity large-sized chip capacitor 220 in which electrodes are formed in a matrix is provided on the core substrate 30. It is housed. Here, the chip capacitor 220 includes a first electrode 21, a second electrode 22, a dielectric 23, a first conductive film 24 connected to the first electrode 21, and a second electrode connected to the second electrode 22 side. The conductive film 25 and the connection electrodes 27 on the upper and lower surfaces of the chip capacitor not connected to the first conductive film 24 and the second conductive film 25 are formed. The IC chip side and the daughter board side are connected via this electrode 27.
[0083]
Since the large-sized chip capacitor 220 is used in the printed wiring board of the fourth modified example, a chip capacitor having a large capacity can be used. Further, since the large chip capacitor 220 is used, the printed wiring board 10 is not warped even when the heat cycle is repeated. In the fourth modified example, the surface of the chip capacitor is roughened.
[0084]
A printed wiring board according to a fifth modification will be described with reference to FIGS. 16 and 17. FIG. 16 shows a cross section of the printed wiring board. FIG. 17A shows a chip capacitor before cutting for multi-piece cutting. In the drawing, a one-dot chain line shows a normal cutting line, and FIG. 17B shows a plan view of the chip capacitor. . As shown in FIG. 17B, in this modified example, a plurality of chip capacitors (three in the example in the figure) are connected and used in a large format.
[0085]
In the fifth modified example, since a large chip capacitor 20 is used, a chip capacitor having a large capacity can be used. Further, since the large-sized chip capacitor 20 is used, the printed wiring board 10 is not warped even when the heat cycle is repeated. In the fifth modified example, the surface of the chip capacitor is roughened.
[0086]
A printed wiring board according to a sixth modification will be described with reference to FIG. FIG. 19 shows a cross section of the printed wiring board. In the first embodiment described above with reference to FIG. 6, one chip capacitor 20 is accommodated in the recess 32 of the core substrate 30. On the other hand, in the sixth modified example, a plurality of chip capacitors 20 are accommodated in the recess 32. In the sixth modified example, the chip capacitors can be built in with high density. In the sixth modification, the surface of the chip capacitor is roughened.
[0087]
In the embodiment described above, the chip capacitor is built in the printed wiring board. However, instead of the chip capacitor, a plate-like capacitor in which a conductive film is provided on a ceramic plate can be used. In the above-described embodiment, the surface of the capacitor is roughened to improve the adhesion with the resin. Alternatively, a silane coupling process can be applied to the surface of the capacitor.
[0088]
Here, with respect to the printed wiring board of the second modified example, values obtained by measuring the inductance of the chip capacitor 20 embedded in the core substrate and the inductance of the chip capacitor mounted on the back surface (surface on the daughter board side) of the printed wiring board are as follows. Show.
In the case of a single capacitor
Embedded type 137pH
Back mounting type 287pH
When 8 capacitors are connected in parallel
Embedded type 60pH
Back mounting type 72pH
As described above, even when the capacitor is used alone, the inductance can be reduced by incorporating the chip capacitor even when they are connected in parallel to increase the capacitance.
[0089]
Next, the results of the reliability test will be described. Here, in the printed wiring board of the second modified example, the rate of change in capacitance of one chip capacitor was measured.
Figure 0004953499
[0090]
The steam test was kept at 100% humidity by exposure to steam. In the HAST test, the sample was left for 100 hours at a relative humidity of 100%, an applied voltage of 1.3 V, and a temperature of 121 ° C. In the TS test, a test that was allowed to stand at -125 ° C for 30 minutes and at 55 ° C for 30 minutes was repeated 1000 lines.
[0091]
In the above reliability test, it was found that a printed wiring board with a built-in chip capacitor can achieve the same reliability as the existing capacitor surface mount type. Further, as described above, in the TS test, even if internal stress occurs due to the difference in thermal expansion coefficient between the ceramic capacitor and the resin core substrate and the interlayer resin insulation layer, the chip capacitor terminals and via holes It was proved that high reliability can be achieved over a long period of time without disconnection, peeling between the chip capacitor and the interlayer resin insulation layer, and no crack in the interlayer resin insulation layer.
[0092]
【The invention's effect】
With the structure of the present invention, the electrical characteristics due to inductance are not deteriorated.
Further, even under reliability conditions, it does not cause peeling or cracking in the electrical characteristics or the printed wiring board. This is because no trouble occurs between the capacitor and the via hole.
In addition, since the resin is filled between the core substrate and the capacitor, even if a stress caused by the capacitor or the like is generated, the stress is alleviated and no migration occurs. Therefore, there is no influence of peeling or dissolution on the connection portion between the capacitor electrode and the via hole. Therefore, the desired performance can be maintained even if the reliability test is performed.
Also, migration can be prevented when the capacitor is covered with copper.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a printed wiring board according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 4 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 5 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view of the printed wiring board according to the first embodiment.
FIG. 7 is a cross-sectional view of the printed wiring board according to the first embodiment.
FIG. 8 is a cross-sectional view of a printed wiring board according to a first modification of the first embodiment.
9A and 9B are cross-sectional views of the chip capacitor of the first embodiment, and FIG. 9C is a cross-sectional view of the chip capacitor of the first modified example.
FIG. 10 is a cross-sectional view of a printed wiring board according to a second modification of the first embodiment.
11A and 11B are cross-sectional views of a chip capacitor of a second modified example.
FIG. 12 is a cross-sectional view of a printed wiring board according to a third modification of the first embodiment.
FIGS. 13A, 13B, and 13D are plan views of chip capacitors. FIGS.
FIG. 14 is a cross-sectional view of a printed wiring board according to a fourth modification of the present invention.
FIG. 15 is a plan view of a chip capacitor of a printed wiring board according to a fourth modification.
FIG. 16 is a cross-sectional view of a printed wiring board according to a modification of the fifth modification.
FIG. 17 is a plan view of a chip capacitor of a printed wiring board according to a fifth modification.
FIG. 18 is a graph showing changes in voltage supplied to an IC chip and time.
FIG. 19 is a cross-sectional view of a printed wiring board according to a sixth modification.
[Explanation of symbols]
10 Printed wiring board
20 chip capacitors
21 First electrode
22 Second electrode
26 Metal layer
28 Coating layer
29 Copper plating film
30 core substrate
31 Containment layer
36 Through hole
37 through holes
40 connection layer
43 Non-through hole
46 Bahia Hall
48 conductor circuit
60 Interlayer resin insulation layer
66 Bahia Hall
68 Conductor circuit
84 Conductive pin
90 IC chip
94 Daughter Board

Claims (7)

心材に樹脂を含浸させて成る収容層と樹脂フィルムから成る接続層とを備えるコア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、
前記収容層のＩＣチップ実装領域の直下に通孔が形成され、
チップコンデンサの電極に銅を主とするめっき膜から成る金属膜を形成させて前記収容層の通孔に収容し、前記金属膜を形成させた電極へ銅を主とするめっきから成るバイアホールにより前記チップコンデンサの上側及び下側から電気的接続を取ったことを特徴とするプリント配線板。 A printed wiring board formed by laminating a resin insulating layer and a conductor circuit on a core substrate provided with a containing layer formed by impregnating a resin into a core material and a connection layer made of a resin film ,
A through hole is formed immediately below the IC chip mounting region of the containing layer,
A metal film made of a plating film mainly composed of copper is formed on the electrode of the chip capacitor and is accommodated in the through hole of the accommodating layer, and a via hole composed mainly of copper is formed on the electrode on which the metal film is formed. A printed wiring board, wherein electrical connection is made from above and below the chip capacitor . 前記チップコンデンサとして、外縁の内側に電極が形成されたチップコンデンサを用いたことを特徴とする請求項１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein a chip capacitor having an electrode formed inside an outer edge is used as the chip capacitor. 前記チップコンデンサとして、マトリクス状に電極を形成されたチップコンデンサを用いたことを特徴とする請求項１に記載のプリント配線板  2. The printed wiring board according to claim 1, wherein a chip capacitor in which electrodes are formed in a matrix is used as the chip capacitor. 前記チップコンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いたことを特徴とする請求項１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein a plurality of chip capacitors are connected as the chip capacitor. 前記プリント配線板の表面にコンデンサを実装したことを特徴とする請求項１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein a capacitor is mounted on a surface of the printed wiring board. 前記表面のコンデンサの静電容量は、コア基板内のチップコンデンサの静電容量以上であることを特徴とする請求項５に記載のプリント配線板。  6. The printed wiring board according to claim 5, wherein the capacitance of the capacitor on the surface is equal to or greater than the capacitance of the chip capacitor in the core substrate. 前記表面のコンデンサのインダクタンスは、内層のチップコンデンサのインダクタンス以上であることを特徴とする請求項５に記載のプリント配線板。  6. The printed wiring board according to claim 5, wherein the inductance of the capacitor on the surface is equal to or greater than the inductance of the chip capacitor on the inner layer.
JP2000266287A 1999-09-02 2000-09-01 Printed wiring board Expired - Lifetime JP4953499B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000266287A JP4953499B2 (en) 1999-09-02 2000-09-01 Printed wiring board

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP24831199 1999-09-02
JP1999248311 1999-09-02
JP11-248311 1999-09-02
JP2000103733 2000-04-05
JP2000-103733 2000-04-05
JP2000103733 2000-04-05
JP2000221354 2000-07-21
JP2000-221354 2000-07-21
JP2000221354 2000-07-21
JP2000266287A JP4953499B2 (en) 1999-09-02 2000-09-01 Printed wiring board

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2012023713A Division JP2012099861A (en) 1999-09-02 2012-02-07 Printed wiring board
JP2012023714A Division JP5505433B2 (en) 1999-09-02 2012-02-07 Printed wiring board

Publications (2)

Publication Number Publication Date
JP2002100875A JP2002100875A (en) 2002-04-05
JP4953499B2 true JP4953499B2 (en) 2012-06-13

Family

ID=27478117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000266287A Expired - Lifetime JP4953499B2 (en) 1999-09-02 2000-09-01 Printed wiring board

Country Status (1)

Country Link
JP (1) JP4953499B2 (en)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4610067B2 (en) * 2000-09-27 2011-01-12 京セラ株式会社 Manufacturing method of wiring board with built-in electric element
JP2005286112A (en) * 2004-03-30 2005-10-13 Airex Inc Printed circuit board and its manufacturing method
KR100674842B1 (en) 2005-03-07 2007-01-26 삼성전기주식회사 Print Circuit Board Having the Embedded Multilayer Chip Capacitor
US7696442B2 (en) 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
JP2007027683A (en) 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd Wiring board and method for manufacturing the same
JP5007746B2 (en) * 2007-06-15 2012-08-22 株式会社村田製作所 Component built-in board
JP2010003800A (en) * 2008-06-19 2010-01-07 Murata Mfg Co Ltd Chip component, method for manufacturing thereof, module with built-in component, and method for manufacturing thereof
KR101109287B1 (en) * 2008-08-18 2012-01-31 삼성전기주식회사 Printed circuit board with electronic components embedded therein and method for fabricating the same
US8525041B2 (en) 2009-02-20 2013-09-03 Ibiden Co., Ltd. Multilayer wiring board and method for manufacturing the same
US20100212946A1 (en) * 2009-02-20 2010-08-26 Ibiden Co., Ltd Wiring board and method for manufacturing the same
US20100224397A1 (en) * 2009-03-06 2010-09-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN102415224A (en) * 2009-05-04 2012-04-11 R&D电路股份有限公司 Method and apparatus for improving power and loss for interconect configurations
MY165331A (en) * 2009-09-15 2018-03-21 R&D Circuits Inc Embedded components in interposer board for improving power gain (distribution) and power loss (dissipation) in interconnect configuration
JP5272999B2 (en) * 2009-09-30 2013-08-28 凸版印刷株式会社 Optical substrate manufacturing method
JP5589891B2 (en) 2010-05-27 2014-09-17 株式会社村田製作所 Ceramic electronic component and method for manufacturing the same
TWI483352B (en) * 2012-03-12 2015-05-01 Ind Tech Res Inst Solid electrolytic capacitor substrate module and circuit board therewith
JP2014038890A (en) 2012-08-10 2014-02-27 Ibiden Co Ltd Wiring board and manufacturing method of wiring board
KR101497192B1 (en) 2012-12-27 2015-02-27 삼성전기주식회사 A printed circuit board comprising embeded electronic component within and a method for manufacturing
JP6112027B2 (en) 2013-03-26 2017-04-12 株式会社村田製作所 Ceramic electronic component and ceramic electronic component built-in wiring board
JP2014207254A (en) * 2013-04-10 2014-10-30 株式会社村田製作所 Ceramic electronic part
KR101452126B1 (en) 2013-08-08 2014-10-16 삼성전기주식회사 Embedded multilayer ceramic electronic part and print circuit board having embedded multilayer ceramic electronic part
KR101630034B1 (en) * 2014-04-21 2016-06-13 삼성전기주식회사 Multi layer ceramic capacitor and circuit board for mounting the same
DE102014112678A1 (en) 2014-09-03 2016-03-03 Epcos Ag Electrical component, component arrangement and method for producing an electrical component and a component arrangement
CN113273317B (en) * 2019-01-07 2024-09-17 特斯拉公司 Packaging device with embedded component array

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6164187A (en) * 1984-09-06 1986-04-02 松下電器産業株式会社 Method of producing electronic circuit device
JPS63300507A (en) * 1987-05-30 1988-12-07 Murata Mfg Co Ltd Formation of electrode of laminated ceramic electronic component
JP3094481B2 (en) * 1991-03-13 2000-10-03 松下電器産業株式会社 Electronic circuit device and manufacturing method thereof
JP2970334B2 (en) * 1993-03-02 1999-11-02 住友金属工業株式会社 Chip type three-terminal capacitor
JPH06283380A (en) * 1993-03-30 1994-10-07 Hitachi Ltd Manufacture of ceramic multilayer circuit board incorporating capacitor
JPH07235632A (en) * 1994-02-21 1995-09-05 Hitachi Ltd Capacitor unit and capacitor unit built-in electronic circuit device
JPH11144904A (en) * 1997-11-05 1999-05-28 Hokuriku Electric Ind Co Ltd Chip electronic component

Also Published As

Publication number Publication date
JP2002100875A (en) 2002-04-05

Similar Documents

Publication Publication Date Title
JP4953499B2 (en) Printed wiring board
JP5505433B2 (en) Printed wiring board
WO2001019149A1 (en) Printed wiring board and method of producing the same and capacitor to be contained in printed wiring board
JP4945842B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4863562B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4863563B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4968404B2 (en) Printed wiring board
JP4601158B2 (en) Multilayer printed wiring board and manufacturing method thereof
JP4646371B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4243922B2 (en) Multilayer printed wiring board
JP4863559B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4863546B2 (en) Capacitor-embedded printed wiring board and manufacturing method of capacitor-embedded printed wiring board
JP4726285B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4934900B2 (en) Manufacturing method of multilayer printed wiring board
JP4863564B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4315580B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4863561B2 (en) Method for manufacturing printed wiring board
JP2002118367A (en) Printed wiring board and manufacturing method thereof
JP4554790B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4863560B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4554789B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4646370B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4697828B2 (en) Printed wiring board and printed wiring board manufacturing method
JP2002246506A (en) Multilayer printed wiring board
JP4869486B2 (en) Printed wiring board and printed wiring board manufacturing method

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050901

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100611

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101005

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120313

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4953499

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150323

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term