JP2002100875A - Printed wiring board and capacitor - Google Patents

Printed wiring board and capacitor

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Abstract

PROBLEM TO BE SOLVED: To provide a printed wiring board which incorporates capacitors with which appropriate connection is provided. SOLUTION: Chip capacitors 20 are housed in a core substrate 30. The chip capacitors 20 is electrically connected to first the second electrodes 21 and 22 coated with a copper plating film 29 through via holes 46 plated with copper. Thanks to the copper plating film 29, the surfaces of the first and second electrodes 21 and 22 are smooth and no resin residue is left out when a non- through hole 43 is opened at a connection layer 40, for raised connection reliability between the via holes 46 and the chip capacitors 20.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】ICチップなどの電子部品を載置するプリント配線板に関し、特にコンデンサを内蔵するプリント配線板に関するのもである。 It relates printed wiring board for mounting electronic components such as IC chips BACKGROUND OF THE INVENTION It is also especially relates to a printed wiring board with a built-in capacitor.

【0002】 [0002]

【従来の技術】現在、パッケージ基板用のプリント配線板では、電源からICチップの電源/アースまでのループインダクタンスを低減するため、チップコンデンサを表面実装することがある。 Presently, in the printed wiring board for a package substrate, in order to reduce the loop inductance from the power supply to the power / ground of the IC chip, which may be surface mounted chip capacitors. しかし、ループインダクタンスのリアクタンス分は周波数に依存する。 However, reactance of the loop inductance is dependent on the frequency. このため、I For this reason, I
Cチップの駆動周波数の増加に伴い、チップコンデンサを実装させても、ループインダクタンスのリアクタンス分を性能的に要求されるだけ低減することができなくなった。 C chip with increasing driving frequency of, even by mounting a chip capacitor, can no longer be reduced only required the reactance of the loop inductance performance manner.

【0003】このため、本発明者は、プリント配線板内にチップコンデンサを収容するとの着想を持った。 [0003] Therefore, the present inventors have got idea of ​​accommodating the chip capacitors on the printed wiring board. コンデンサを基板に埋め込む技術としては、特開平6−32 As a technique for embedding a capacitor in the substrate, JP-A-6-32
6472号、特開平7−263619号、特開平10− No. 6472, JP-A-7-263619, JP-A-10-
256429号、特開平11−45955号、特開平1 No. 256429, JP-A-11-45955, JP-1
1−126978号、特開平11−312868号等がある。 No. 1-126978, there is JP-A 11-312868 Patent like.

【0004】特開平6−326472号には、ガラスエポキシからなる樹脂基板に、コンデンサを埋め込む技術が開示されている。 [0004] JP 6-326472, a resin substrate made of glass epoxy, technique for embedding a capacitor is disclosed. この構成により、電源ノイズを低減し、かつ、チップコンデンサを実装するスペースが不要になり、絶縁性基板を小型化できる。 This configuration reduces power supply noise, and space for mounting the chip capacitor is not required, it can be made compact insulating substrate. また、特開平7− In addition, JP-A-7-
263619号には、セラミック、アルミナなどの基板にコンデンサを埋め込む技術が開示されている。 The No. 263 619, ceramic, technique for embedding a capacitor in a substrate, such as alumina is disclosed. この構成により、電源層及び接地層の間に接続することで、配線長を短くし、配線のインダクタンスを低減している。 With this configuration, by connecting between the power supply layer and a ground layer, the wiring length as short, thereby reducing the inductance of the wiring.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、上述した技術は、ICチップからコンデンサの距離をあまり短くできず、ICチップの更なる高周波数領域においては、現在必要とされるようにインダクタンスを低減することができなかった。 [SUMMARY OF THE INVENTION However, the techniques described above, can not be much shorter length of the condenser from the IC chip, in a further higher frequency region of the IC chip, to reduce the inductance as currently required it could not be. 特に、樹脂製の多層ビルドアップ配線板においては、セラミックから成るコンデンサと、 In particular, in the resin multilayer build-up wiring board, a capacitor made of ceramic,
樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生し、長期に渡り高い信頼性を達成することができなかった。 From difference in thermal expansion coefficients of the core substrate and the interlayer resin insulating layer made of resin, disconnection between the terminal and the via holes of the chip capacitor, delamination between the chip capacitor and the interlayer resin insulating layer, a crack in the interlayer resin insulating layer There occurred, it was not possible to achieve high reliability over a long period of time.

【0006】本発明は上述した課題を解決するためなされたものであり、その目的とするところは、ループインダクタンスを低減できるプリント配線板を提供することにある。 [0006] The present invention has been made to solve the above problems, and an object is to provide a printed wiring board which can reduce loop inductance.

【0007】また、本発明の目的は、コンデンサを内蔵すると共に高い信頼性を達成できるプリント配線板、及び、コンデンサを提供することにある。 Another object of the present invention, a printed wiring board capable of achieving high reliability with a built-in capacitor, and to provide a capacitor.

【0008】 [0008]

【課題を解決するための手段】上述した課題を解決するため、請求項1は、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、前記コア基板内にコンデンサを収容させたことを技術的特徴とする。 To solve the problems described above SUMMARY OF THE INVENTION, Claim 1 is a printed circuit board formed by laminating a resin insulating layer and a conductor circuit on the core board, a capacitor in said core substrate and technical features that were accommodate.

【0009】コア基板上に層間樹脂絶縁層を設けて、該層間樹脂絶縁層にバイアホールもしくはスルーホールを施して、導電層である導体回路を形成するビルドアップ法によって形成する回路を意味している。 [0009] provided interlayer resin insulating layer on the core substrate is subjected to a via hole or a through hole in the interlayer resin insulating layer, and means a circuit formed by buildup method for forming a conductor circuit as a conductive layer there. それらには、 They include,
セミアディティブ法、フルアディティブ法のいずれかを用いることができる。 Semi-additive method, it is possible to use any of the full-additive method.

【0010】請求項1では、プリント配線板内にコンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。 [0010] According to claim 1, for placing the capacitor on a printed wiring board, the distance between the IC chip and the capacitor is shortened, it is possible to reduce loop inductance. また、厚みの厚いコア基板内にコンデンサを収容するため、コア基板上に層間樹脂絶縁層と導体回路とを積層してもプリント配線板を厚くすることがない。 Further, in order to accommodate the capacitor in the thick thickness core substrate, it never is laminated interlayer resin insulating layers and conductor circuits on the core substrate to increase the printed wiring board.

【0011】空隙には、樹脂を充填させることが望ましい。 [0011] void, it is desirable to fill the resin. コンデンサ、コア基板間の空隙をなくすことによって、内蔵されたコンデンサが、挙動することが小さくなるし、コンデンサを起点とする応力が発生したとしても、該充填された樹脂により緩和することができる。 Capacitors by eliminating the gap between the core board, a built-in capacitor, to be behavior decreases, it is possible stresses originating from the capacitor even occurred, and relaxed by the filled resin. また、該樹脂には、コンデンサとコア基板との接着やマイグレーションの低下させるという効果も有する。 In addition, the said resin, has an effect of reducing adhesion and migration between the capacitors and the core substrate.

【0012】請求項2は、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、チップコンデンサの電極の被覆層を少なくとも一部を露出させて、前記プリント配線板に収容し、前記被覆層から露出した電極にめっきにより電気的接続を取ったことを技術的特徴とする。 [0012] Claim 2 is a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on the core board, and a coating layer of the chip capacitor electrode to expose at least a portion, the printed wiring board housed, and technical features that took the electrical connection by plating the electrode exposed from the coating layer.

【0013】請求項2、3では、チップコンデンサの電極の被覆層から、少なくとも一部を露出させてプリント配線板に収容し、被覆層から露出した電極にめっきにより電気的接続を取ってある。 [0013] In claim 2, the coating layer of the chip capacitor electrode, to expose at least a portion housed in a printed wiring board, are taking electrical connection by plating the electrode exposed from the coating layer. このとき、被覆層から露出した金属は、主成分がCuであるものであることが望ましい。 The metal exposed from the coating layer, it is desirable that the main component are those wherein Cu. その理由としては露出した金属に、めっきを形成した際の接続性が高くなり、電気特性の差がなく、接続抵抗を低減することができる。 A metal exposed as reason, plating increases the connectivity at the time of forming the difference in electrical properties without, it is possible to reduce the connection resistance.

【0014】請求項4は、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、チップコンデンサの電極に金属膜を形成させて、前記プリント配線板に収容し、前記金属膜を形成させた電極へめっきにより電気的接続を取ったことを技術的特徴とする。 [0014] Claim 4 relates to a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on the core board, by forming a metal film on the electrodes of the chip capacitor, and accommodated in the printed circuit board, and technical features that took the electrical connection by plating to the metal film was formed electrode.

【0015】請求項4、5では、金属膜を形成したチップコンデンサの電極へめっきによりなるバイアホールで電気的接続を取ってある。 [0015] According to claim 4 and 5, are taking electrical connection via holes made by plating into the electrodes of the chip capacitor forming a metal film. ここで、チップコンデンサの電極は、メタライズからなり表面に凹凸があるが、金属膜により表面が平滑になり、バイアホールを形成するため、電極上に被覆された樹脂に通孔を形成した際に、樹脂残さが残らず、バイアホールと電極との接続信頼性を高めることができる。 Here, the electrode of the chip capacitor, it is uneven in the surface made of metallized, becomes a smooth surface by the metal film, for forming the via hole, upon forming the through hole in the resin coated on the electrode , it does not remain resin residue, it is possible to improve the connection reliability of the via hole and the electrode. 更に、めっきの形成された電極に、めっきによりバイアホールを形成するため、電極とバイアホールとの接続性が高く、ヒートサイクル試験を実施しても、電極とバイアホール間の断線が生じることがない。 Furthermore, the electrode formed of plating, for forming a via hole by plating, high connectivity between the electrode and the via hole even if a heat cycle test, that disconnection between the electrode and the via hole occurs Absent.

【0016】コンデンサの電極の金属膜には、銅、ニッケル、貴金属のいずれかの金属が配設されているものが望ましい。 [0016] The metal film of the capacitor electrode, copper, nickel, those any metal of the noble metal is arranged desirable. 内蔵したコンデンサにスズや亜鉛などの層は、バイアホールとの接続部におけるマイグレーションを誘発しやすいからである。 Layers such as tin and zinc built-in capacitor is because easy to induce the migration of connection between the via hole. 故に、マイグレーションの発生を防止することもできる。 Thus, it is possible to prevent the occurrence of migration.

【0017】請求項6では、外縁の内側に電極の形成されたチップコンデンサを用いるため、バイアホールを経て導通を取っても外部電極が大きく取れ、アライメントの許容範囲が広がるために、接続不良がなくなる。 [0017] According to claim 6, for use a chip capacitor which is formed inside the electrode of the outer edge, the outer electrode is taken larger taking conduction through a via hole, to the allowable range of alignment is widened, the connection is poor no.

【0018】請求項7では、マトリクス状に電極が形成されたチップコンデンサを用いるので、大判のチップコンデンサをコア基板に収容することが容易になる。 [0018] In claim 7, since using a chip capacitor having electrodes formed in a matrix, it becomes easy to accommodate a large-sized chip capacitor in a core substrate. さらに、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。 Furthermore, warpage is hardly generated in the printed circuit board even after such various thermal history.

【0019】請求項8では、コンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いる、 [0019] According to claim 8, as a capacitor, used by a plurality connecting chip capacitors for multi-piece,
即ち、大判のチップコンデンサを用いるため、容量の大きなチップコンデンサを用いることができる。 That is, since the use of large-sized chip capacitor, it is possible to use a large chip capacitor capacitance. さらに、 further,
種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。 Even after such various thermal histories warpage hardly occurs on the printed wiring board.

【0020】請求項9は、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、前記コア基板内にコンデンサを収容させて、かつ、前記プリント配線板の表面にコンデンサを実装したことを技術的特徴とする。 [0020] Claim 9, a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on the core board, by accommodating the capacitor in the core substrate, and the surface of the printed circuit board and technical features that implement capacitors.

【0021】請求項9では、基板内に収容したコンデンサに加えて表面にコンデンサを配設してある。 [0021] According to claim 9, it is disposed a capacitor on the surface in addition to the capacitors accommodated in the substrate. プリント配線板内にコンデンサが収容してあるために、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減し、瞬時に電源を供給することができ、一方、プリント配線板の表面にもコンデンサが配設してあるので、大容量のコンデンサを取り付けることができ、 For capacitors are accommodated in the printed wiring board, the distance between the IC chip and the capacitor is shortened, and reduced loop inductance can supply power instantaneously, whereas, on the surface of the printed wiring board since capacitors are disposed, it is possible to attach the large-capacity capacitor,
ICチップに大電力を容易に供給することが可能となる。 It is possible to easily supply a large electric power to the IC chip.

【0022】請求項10では、表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であるため、 [0022] Since the claim 10, the capacitance of the capacitor on the surface is more than the capacitance of the inner layer of the capacitor,
高周波領域における電源供給の不足がなく、所望のIC No shortage of power supply in a high frequency region, a desired IC
チップの動作が確保される。 Operation of the chip is ensured.

【0023】請求項11では、表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であるため、高周波領域における電源供給の不足がなく、所望のICチップの動作が確保される。 [0023] In claim 11, the inductance of the capacitor on the surface, since it is the inductance over the inner layer of the capacitor, there is no shortage of power supply in a high frequency region, the operation of the desired IC chip is secured.

【0024】また、チップコンデンサの表面に粗化処理を施すこともできる。 Further, it may be subjected to roughening treatment on the surface of the chip capacitor. これにより、セラミックから成るチップコンデンサと樹脂からなる接着層、層間樹脂絶縁層との密着性が高く、ヒートサイクル試験を実施しても界面での接着層、層間樹脂絶縁層の剥離が発生することがない。 Thereby, the adhesive layer consisting of a chip capacitor and a resin made of ceramic, high adhesion between the interlayer resin insulating layer, the adhesive layer at the interface even when a heat cycle test, the peeling of the interlayer resin insulating layer occurs there is no.

【0025】請求項12のプリント配線板の内蔵用のコンデンサは、チップコンデンサのメタライズ電極の表面に銅めっき膜を被覆したことを技術的特徴とする。 The capacitor for internal printed circuit board according to claim 12, and technical features that it has covered the copper plating film on the surface of the metallized electrode of the chip capacitor.

【0026】請求項12では、チップコンデンサの電極に金属膜と形成し表面を平滑にしてあるため、プリント配線板内に収容され、電極上に被覆された樹脂に通孔を形成した際に、樹脂残さが残らないため、バイアホールと電極との接続信頼性を高めることができる。 [0026] According to claim 12, since you have a smooth surface to form a metal film on the electrodes of the chip capacitors are accommodated in the printed wiring board, when forming a through hole in the coated resin on the electrode, the resin residue does not remain, it is possible to improve the connection reliability between the via hole and the electrode.

【0027】 [0027]

【発明の実施の形態】以下、本発明の実施形態について図を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained with reference to the drawings an embodiment of the present invention. 先ず、本発明の第1実施形態に係るプリント配線板の構成について図6、図7を参照して説明する。 First, the configuration of the printed wiring board according to the first embodiment of the present invention FIG. 6, will be described with reference to FIG. 図6は、プリント配線板10の断面を示し、図7は、図6に示すプリント配線板10にICチップ90を搭載し、ドータボード94側へ取り付けた状態を示している。 6 shows a cross section of the printed wiring board 10, FIG. 7, an IC chip 90 on the printed wiring board 10 shown in FIG. 6 shows a state attached to the daughter board 94 side.

【0028】図6に示すようにプリント配線板10は、 The printed circuit board 10 as shown in Figure 6,
チップコンデンサ20と、チップコンデンサ20を収容するコア基板30と、ビルドアップ層80A、80Bを構成する層間樹脂絶縁層60とからなる。 A chip capacitor 20, a core substrate 30 accommodating the chip capacitors 20 consists of interlayer resin insulating layer 60 for constituting the build-up layer 80A, the 80B. コア基板30 The core substrate 30
は、コンデンサ20を収容する収容層31と接続層40 The connection layer 40 and the accommodating layer 31 for accommodating the capacitor 20
とからなる。 Consisting of. 接続層40には、バイアホール46及び導体回路48が形成され、層間樹脂絶縁層60には、バイアホール66及び導体回路68が形成されている。 The connection layer 40, via holes 46 and conductor circuits 48 are formed, the interlayer resin insulating layer 60, via holes 66 and conductor circuits 68 are formed. 本実施形態では、ビルドアップ層が1層の層間樹脂絶縁層6 In this embodiment, layers of the build-up layer is one layer resin insulating layer 6
0からなるが、ビルドアップ層は、複数の層間樹脂絶縁層からなることができる。 0 consisting but the build-up layer may be composed of a plurality of interlayer resin insulating layer.

【0029】チップコンデンサ20は、図9(A)に示すように第1電極21と第2電極22と、該第1、第2 The chip capacitor 20 includes a first electrode 21 as shown in FIG. 9 (A) and the second electrode 22, first, second
電極に挟まれた誘電体23とから成り、該誘電体23には、第1電極21側に接続された第1導電膜24と、第2電極22側に接続された第2導電膜25とが複数枚対向配置されている。 Consists sandwiched electrode dielectric 23, the dielectric 23, the first conductive film 24 connected to the first electrode 21 side, and the second conductive film 25 connected to the second electrode 22 side There are plural opposed. 第1電極21及び第2電極22は、 The first electrode 21 and the second electrode 22,
銅メタライズからなる金属層26に、半田等の被覆層2 The metal layer 26 made of copper metallization, such as solder covering layer 2
8が被されている。 8 is Kabusare. 本実施形態では、第1電極21及び第2電極22にめっきからなるバイアホール46で接続を取る。 In the present embodiment, taking the connection via hole 46 made of plating on the first electrode 21 and the second electrode 22. 第1実施形態のプリント配線板では、図9 In the printed wiring board of the first embodiment, FIG. 9
(B)に示すように、チップコンデンサ20の第1電極21および第2電極22の上面の被覆層28から金属層26を露出させている。 (B), the has a first electrode 21 and the upper surface of the coating layer 28 of the second electrode 22 of the chip capacitor 20 to expose the metal layer 26. このため、図6に示すように、 Therefore, as shown in FIG. 6,
第1、第2電極21,22とめっきからなるバイアホール46との接続性が高くなり、また、接続抵抗を低減することができる。 First, connecting with the via hole 46 becomes higher consisting plating the second electrodes 21 and 22, also, it is possible to reduce the connection resistance.

【0030】更に、チップコンデンサ20のセラミックから成る誘電体23の表面には粗化層23aが設けられている。 Furthermore, roughened layer 23a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. このため、セラミックから成るチップコンデンサ20と樹脂からなる接着層40との密着性が高く、ヒートサイクル試験を実施しても界面での接着層40の剥離が発生することがない。 Thus, high adhesion between the adhesive layer 40 consisting of a chip capacitor 20 and the resin made of ceramic, the peeling of the adhesive layer 40 at the interface even when a heat cycle test is not generated. この粗化層23aは、焼成後に、チップコンデンサ20の表面を研磨することにより、また、焼成前に、粗化処理を施すことにより形成できる。 The roughened layer 23a, after firing, by polishing the surface of the chip capacitor 20, also before firing can be formed by roughening treatment.

【0031】図7に示すように上側のビルドアップ層8 The upper buildup layer 8 as shown in FIG. 7
0Aのバイアホール66には、ICチップ90のパッド92S1、92S2、92P1,92P2へ接続するためのバンプ76が形成されている。 The via holes 66 of 0A is bumps 76 for connecting to the pad 92S1,92S2,92P1,92P2 the IC chip 90 is formed. 一方、下側のビルドアップ層80Bのバイアホール66には、ドータボード94のパッド96S1、96S2、96P1、96P2 On the other hand, the via holes 66 of the lower buildup layer 80B, the pad of the daughter board 94 96S1,96S2,96P1,96P2
へ接続するためのバンプ76が配設されている。 Bumps 76 for connection is disposed to. コア基板30にはスルーホール36が形成されている。 Through holes 36 are formed in the core substrate 30.

【0032】ICチップ90の信号用のパッド92S2 The pad for the signal of the IC chip 90 92S2
は、バンプ76−導体回路68−バイアホール66−スルーホール36−バイアホール66−バンプ76を介して、ドータボード94の信号用のパッド96S2に接続されている。 Via the bumps 76-conductor circuit 68- via hole 66- through hole 36- via hole 66- bumps 76 is connected to the pad 96S2 for signal daughterboard 94. 一方、ICチップ90の信号用のパッド9 On the other hand, the pad 9 for signal of the IC chip 90
2S1は、バンプ76−バイアホール66−スルーホール36−バイアホール66−バンプ76を介して、ドータボード94の信号用のパッド96S1に接続されている。 2S1 via the bumps 76-via hole 66- through hole 36- via hole 66- bumps 76 is connected to the pad 96S1 for signal daughterboard 94.

【0033】ICチップ90の電源用パッド92P1 The pad for the power supply of the IC chip 90 92P1
は、バンプ76−バイアホール66−導体回路48−バイアホール46を介してチップコンデンサ20の第1電極21へ接続されている。 It is connected to the first electrode 21 of the chip capacitor 20 through the bump 76-via hole 66- conductor circuit 48- via hole 46. 一方、ドータボード94の電源用パッド96P1は、バンプ76−バイアホール66 On the other hand, the power supply pad 96P1 of the daughter board 94, the bump 76-via-hole 66
−スルーホール36−導体回路48−バイアホール46 - Through Hole 36- conductor circuit 48- via hole 46
を介してチップコンデンサ20の第1電極21へ接続されている。 It is connected to the first electrode 21 of the chip capacitor 20 through the.

【0034】ICチップ90の電源用パッド92P2 The pad for the power supply of the IC chip 90 92P2
は、バンプ76−バイアホール66−導体回路48−バイアホール46を介してチップコンデンサ20の第2電極22へ接続されている。 It is connected to the second electrode 22 of the chip capacitor 20 through the bump 76-via hole 66- conductor circuit 48- via hole 46. 一方、ドータボード94の電源用パッド96P2は、バンプ76−バイアホール66 On the other hand, the power supply pad 96P2 of the daughter board 94, the bump 76-via-hole 66
−スルーホール36−導体回路48−バイアホール46 - Through Hole 36- conductor circuit 48- via hole 46
を介してチップコンデンサ20の第2電極22へ接続されている。 It is connected to the second electrode 22 of the chip capacitor 20 through the.

【0035】本実施形態のプリント配線板10では、I [0035] In the printed wiring board 10 of this embodiment, I
Cチップ90の直下にチップコンデンサ20を配置するため、ICチップとコンデンサとの距離が短くなり、電力を瞬時的にICチップ側へ供給することが可能になる。 To place the chip capacitor 20 immediately below the C chips 90, the distance between the IC chip and the capacitor is shortened, it becomes possible to supply to momentarily IC chip side power. 即ち、ループインダクタンスを決定するループ長さを短縮することができる。 That is, it is possible to reduce the loop length which determines the loop inductance.

【0036】更に、チップコンデンサ20とチップコンデンサ20との間にスルーホール36を設け、チップコンデンサ20を信号線が通過しない。 Furthermore, through holes 36 provided between the chip capacitors 20 and chip capacitors 20, the chip capacitor 20 is a signal line does not pass. このため、コンデンサを通過させた際に発生する高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延を防ぐことができる。 Thus, reflection by impedance discontinuities due to the high dielectric generated when passed through a condenser, and can prevent the propagation delays due to the high dielectric pass.

【0037】また、プリント配線板の裏面側に接続される外部基板(ドータボード)94とコンデンサ20の第1端子21,第2端子22とは、ICチップ側の接続層40に設けられたバイアホール46及びコア基板に形成されたスルーホール36を介して接続される。 Further, the first terminal 21 of the external substrate (daughterboard) 94 and a capacitor 20 connected to the rear surface side of the printed wiring board, and the second terminal 22, via holes provided on the IC chip side of the connecting layer 40 It is connected via the 46 and the through holes 36 formed in the core substrate. 即ち、心材を備え加工が困難な収容層31に通孔を形成してコンデンサの端子と外部基板とを直接接続しないため、接続信頼性を高めることができる。 That is, since the process includes a core material to form a hole in the hard encasing layer 31 not connected to the terminal and the external substrate of the capacitor can be directly enhanced connection reliability.

【0038】また、本実施形態では、図6に示すようにコア基板30の通孔37の下面とチップコンデンサ20 Further, in the present embodiment, the lower surface and the chip capacitor 20 of the hole 37 of the core substrate 30 as shown in FIG. 6
との間に接着剤32を介在させ、通孔37の側面とチップコンデンサ20との間に樹脂充填剤32aを充填してある。 The adhesive 32 is interposed between the, are filled with a resin filler 32a between the side surface and the chip capacitor 20 of the hole 37. ここで、接着剤32及び樹脂充填剤32aの熱膨張率を、コア基板30及び接着層40よりも小さく、即ち、セラミックからなるチップコンデンサ20に近いように設定してある。 Here, the thermal expansion of the adhesive 32 and the resin filler 32a, less than the core substrate 30 and the adhesive layer 40, i.e., is set as close to the chip capacitor 20 made of ceramic. このため、ヒートサイクル試験において、コア基板及び接着層40とチップコンデンサ20 Therefore, in the heat cycle test, the core substrate and the adhesive layer 40 and the chip capacitor 20
との間に熱膨張率差から内応力が発生しても、コア基板及び接着層40にクラック、剥離等が生じ難く、高い信頼性を達成できる。 Inner stress from thermal expansion difference also occurs, cracks in the core substrate and the adhesive layer 40, hardly peeling or the like occurs, can achieve high reliability between. また、マイグレーションの発生を防止することもできる。 It is also possible to prevent the occurrence of migration.

【0039】第1実施形態のプリント配線板の製造工程について、図1〜図6を参照して説明する。 The process for manufacturing the printed wiring board of the first embodiment will be described with reference to FIGS. 先ず、心材にエポキシ樹脂を含浸させたプリプレグ35を4枚積層してなる積層板31αにチップコンデンサ収容用の通孔37を形成し、一方、プリプレグ35を2枚積層してなる積層板31βを用意する(図1(A))。 First, a hole 37 for accommodating the chip capacitors laminate 31α formed by laminating four prepreg 35 impregnated with epoxy resin in the core, while the laminate 31β comprising the prepreg 35 are laminated two sheets prepared (FIG. 1 (A)). ここで、プリプレグとして、エポキシ以外でも、BT、フェノール樹脂あるいはガラスクロスなどの強化材を含有したものを用い得る。 Here, as a prepreg, in addition epoxy, it may be used those containing BT, a reinforcing material such as a phenolic resin or glass cloth. しかし、コア基板をセラミックやAINなどの基板を用いることはできなかった。 However, it was not possible to use a substrate of the core substrate such as a ceramic or AIN. 該基板は外形加工性が悪く、コンデンサを収容することができないことがあり、樹脂で充填させても空隙が生じてしまうためである。 The substrate has poor outline workability, it may be impossible to accommodate the capacitor, because the gap be filled with resin occurs. 次に、積層板31αと積層板31βとを重ね収容層31を形成した後、通孔37内に図9(B)を参照して上述したように第1、第2電極21,22の上面の被覆28を剥いだチップコンデンサ20を収容させる(図1(B))。 Then, after forming the laminate encasing layer 31 overlaid and 31α the laminate 31Beta, first as described above with reference to FIG. 9 (B) into the through hole 37, the upper surface of the second electrodes 21 and 22 to accommodate the chip capacitor 20 which stripped the coating 28 (FIG. 1 (B)). ここで、該通孔37とチップコンデンサ2 Here, vent hole 37 and the chip capacitor 2
0との間に接着剤32を介在させることが好適である。 0 it is preferable to interpose an adhesive 32 between.
なお、本願に用いられる樹脂及び層間樹脂絶縁層は、融点が300℃以下であり、350℃以上の温度を加えると、溶解、軟化もくしは炭化してしまう。 The resin and interlayer resin insulating layer used in the present application, melting point of 300 ° C. or less, the addition of a temperature above 350 ° C., dissolving, softening also comb would carbonized.

【0040】次に、上記チップコンデンサ20を収容する積層板31α及び積層板31βからなる収容層の両面に、樹脂フィルム(接続層)40αを積層させる(図1 Next, on both surfaces of the laminate 31α and encasing layer made of laminate 31β housing the chip capacitor 20, the resin film (connection layer) is laminated to 40Arufa (Figure 1
(C))。 (C)). そして、両面からプレスして表面を平坦にする。 Then, to flatten the surface by pressing from both sides. その後、加熱して硬化させることで、チップコンデンサ20を収容する収容層31と接続層40とからなるコア基板30を形成する(図1(D))。 Thereafter, by curing heated to form a core substrate 30 made of an encasing layer 31 for accommodating the chip capacitors 20 connected layer 40. (FIG. 1 (D)). 本実施形態では、コンデンサ20を収容した収容層31と接続層40 In the present embodiment, the connection layer 40 and the accommodating layer 31 holding capacitor 20
とを、両面に圧力を加えて張り合わせコア基板30を形成するため、表面が平坦化される。 Preparative, to form the core substrate 30 bonded by applying pressure on both sides, the surface is flattened. これにより、後述する工程で、高い信頼性を備えるように層間樹脂絶縁層6 Thus, in the process described below, high reliability comprises as an interlayer resin insulating layer 6
0及び導体回路68を積層することができる。 0 and the conductor circuit 68 can be laminated.

【0041】なお、コア基板の通孔37の側面に樹脂充填剤32aを充填して、気密性を高めることが好適である。 It should be noted, by filling the resin filler 32a on the side surface of the through hole 37 of the core substrate, it is preferable to increase the air tightness. また、ここでは、樹脂フィルム40αには、金属層のないものを用いて積層させているが、片面に金属層を配設した樹脂フィルム(RCC)を用いてもよい。 Further, here, the resin film 40Arufa, but by stacking with having no metal layer may be a resin film (RCC) which is disposed a metal layer on one side. 即ち、両面板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。 That is, double-sided board, single-sided plate, a metal film having no resin plate, a resin film.

【0042】次に、層間樹脂絶縁層40,コア基板及び層間樹脂絶縁層40に対して、ドリルでスルーホール用の300〜500μmの通孔33を穿設する(図2 Next, interlayer resin insulation layer 40, the core substrate and the interlayer resin insulating layer 40, is bored a hole 33 of 300~500μm for through-hole with a drill (Fig. 2
(A))。 (A)). そして、CO2レーザ、YAGレーザ、エキシマレーザ又はUVレーザにより上面側の層間樹脂絶縁層40にチップコンデンサ20の第1電極21及び第2 Then, CO2 laser, YAG laser, the first electrode 21 and the second chip capacitor 20 in the interlayer resin insulating layer 40 on the upper surface side by an excimer laser or UV laser
電極22へ至る非貫通孔43を穿設する(図2 Drilling a blind hole 43 extending to the electrode 22 (FIG. 2
(B))。 (B)). 場合によっては、非貫通孔の位置に対応させて通孔の穿設されたエリアマスクを載置してレーザでエリア加工を行ってもよい。 In some cases, it may be subjected to area machining with a laser the drilled area mask corresponding to allowed in through holes in the position of non-through holes are placed. 更に、バイアホールの大きさや径が異なる物を形成する場合には、混合のレーザによって形成させてもよい。 Further, if the size or diameter of the via hole to form different ones, it may be formed by a laser mixing.

【0043】その後、デスミヤ処理を施す。 [0043] After that, subjected to a desmearing processing. 引き続き、 Continue,
表面のパラジウム触媒を付与した後、無電解めっき液にコア基板30を浸漬し、均一に無電解銅めっき膜44を析出させる(図2(C))。 After applying a palladium catalyst surface, the core substrate 30 was immersed in an electroless plating solution, to uniformly precipitate an electroless copper plated film 44 (FIG. 2 (C)). 無電解銅めっき膜44の表面に粗化層を形成することもできる。 It is also possible to form the roughened layer on the surface of the electroless copper plated film 44. 粗化層はRa(平均粗度高さ)=0.01〜5μmである。 Arakaso is Ra (average roughness height) = 0.01 to 5 [mu] m. 特に望ましいのは、0.5〜3μmの範囲である。 Particularly preferred is in the range of 0.5 to 3 [mu] m.

【0044】そして、無電解めっき膜44の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、所定パターンのレジスト51を形成する(図3(A))。 [0044] Then, the surface of the electroless plated film 44 affixed a photosensitive dry film, is placed a mask exposure and developing treatment to form a resist 51 having a predetermined pattern (Figure 3 (A)). ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。 Here, although using an electroless plating, it is also possible to form copper, a metal film of nickel or the like by sputtering. スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。 Although sputtering is disadvantageous in cost, it can be advantageously improved adhesion to the resin. そして、 And,
電解めっき液にコア基板30を浸漬し、無電解めっき膜44を介して電流を流し電解銅めっき膜45を析出させる(図3(B))。 The core substrate 30 is immersed in the electrolytic plating solution to precipitate an electrolytic copper plated film 45 passing a current through the electroless plated film 44 (FIG. 3 (B)). そして、レジスト51を5%のKOH Then, the resist 51 5% KOH
で剥離した後、レジスト51下の無電解めっき膜44を硫酸と過酸化水素混合液でエッチングして除去し、層間樹脂絶縁層40の非貫通孔43にバイアホール46、接続層40の表面に導体回路48を、コア基板30の通孔33にスルーホール36を形成する(図3(C))。 In after peeling, the electroless plated film 44 under the resist 51 is removed by etching with sulfuric acid and hydrogen peroxide mixture, via holes 46 in the non-through hole 43 of the interlayer resin insulating layer 40, the surface of the connection layer 40 a conductor circuit 48, to form through holes 36 in the hole 33 of the core substrate 30 (FIG. 3 (C)).

【0045】導体回路48、バイアホール46及びスルーホール36の導体層の表面に粗化層を設ける。 The conductor circuit 48 is provided with a roughened layer on the surface of the conductor layer of the via hole 46 and the through holes 36. 酸化(黒化)−還元処理、Cu−Ni−Pからなる合金などの無電解めっき膜、あるいは、第二銅錯体と有機酸塩からなるエッチング液などのエッチング処理によって粗化層を施す。 Oxide (blackening) - reduction treatment, electroless plating film of an alloy consisting of Cu-Ni-P, or subjected to a roughened layer by etching, such as etching solution composed of cupric complex and organic acid salts. 粗化層はRa(平均粗度高さ)=0.01〜 Arakaso is Ra (average roughness height) = 0.01
5μmである。 It is 5μm. 特に望ましいのは、0.5〜3μmの範囲である。 Particularly preferred is in the range of 0.5 to 3 [mu] m. なお、ここでは粗化層を形成しているが、粗化層を形成せず後述するように直接樹脂を充填、樹脂フィルムを貼り付けることも可能である。 Here, although forming the roughened layer, filling the resin directly as described below without forming the roughened layer, it is also possible to paste a resin film.

【0046】引き続き、スルーホール36内に樹脂層3 [0046] Subsequently, the resin layer 3 in the through-hole 36
8を充填させる。 8 is filled. 樹脂層としては、エポキシ樹脂等の樹脂を主成分として導電性のない樹脂、銅などの金属ペーストを含有させた導電性樹脂のどちらでもよい。 The resin layer may be either a resin nonconductive resin as a main component, a conductive resin containing a metal paste such as copper, such as an epoxy resin. この場合は、熱硬化性エポキシ樹脂に、シリカなどの熱膨張率を整合させるために含有させたものを樹脂充填材として充填させる。 In this case, the thermosetting epoxy resin, those are contained in order to match the thermal expansion coefficient, such as silica is filled as a resin filler. スルーホール36への樹脂38の充填後、 After filling the resin 38 into the through hole 36,
樹脂フィルム60αを貼り付ける(図4(A))。 Paste resin film 60Arufa (FIG 4 (A)). なお、樹脂フィルムを貼り付ける代わりに、樹脂を塗布することも可能である。 Instead of pasting a resin film, it is also possible to apply the resin. 樹脂フィルム60αを貼り付けた後、フォト、レーザにより、絶縁層60αに開口径20 After sticking a resin film 60Arufa, photo, by laser, the opening diameter in the insulating layer 60Arufa 20
〜250μmであるバイアホール63を形成してから熱硬化させる(図4(B))。 Forming a via hole 63 is ~250μm thermally cured after (FIG. 4 (B)). その後、コア基板に触媒付与し、無電解めっきへ浸積して、層間樹脂絶縁層60の表面に均一に厚さ0.9μmの無電解めっき膜64を析出させ、その後、所定のパターンをレジスト70で形成させる(図4(C))。 Thereafter, the catalyst applied to the core substrate, and immersed into the electroless plating, uniformly precipitate an electroless plated film 64 having a thickness of 0.9μm on the surface of the interlayer resin insulating layer 60, then, resist a predetermined pattern 70 is formed (Fig. 4 (C)).

【0047】電解めっき液に浸漬し、無電解めっき膜6 [0047] was immersed in the electrolytic plating solution, electroless plating film 6
4を介して電流を流してレジスト70の非形成部に電解銅めっき膜65を形成する(図5(A))。 4 through to form an electrolytic copper plated film 65 in the non-formation portion of the resist 70 by applying a current (FIG. 5 (A)). レジスト7 Resist 7
0を剥離除去した後、めっきレジスト下の無電解めっき膜64を溶解除去し、無電解めっき膜64及び電解銅めっき膜65からなるの導体回路68及びバイアホール6 After 0 was peeled off and removed, the plating resist an electroless plated film 64 below the dissolution was removed, the electroless plating film 64 and the electrolytic copper plating film consisting of 65 conductor circuits 68 and via holes 6
6を得る(図5(B))。 6 is obtained (FIG. 5 (B)).

【0048】第2銅錯体と有機酸とを含有するエッチング液により、導体回路68及びバイアホール66の表面に粗化面(図示せず)を形成し、さらにその表面にSn置換を行ってもよい。 [0048] The etching solution containing a cupric complex and an organic acid, the roughened surface on the surface of the conductor circuits 68 and via holes 66 (not shown) is formed, even when the Sn substitution further on its surface good.

【0049】上述したプリント配線板にはんだバンプを形成する。 The solder bumps are formed on the printed wiring board described above. 基板の両面に、ソルダーレジスト組成物を塗布し、乾燥処理を行った後、円パターン(マスクパターン)が描画されたフォトマスクフィルム(図示せず)を密着させて載置し、紫外線で露光し、現像処理する。 On both sides of the substrate is coated with a solder resist composition, after drying, is brought into close contact with a circle pattern photomask film (mask pattern) is drawn (not shown) is placed, and exposed to ultraviolet rays , to a developing treatment. そしてさらに、加熱処理し、はんだパッド部分(バイアホールとそのランド部分を含む)の開口部72aを有するソルダーレジスト層(厚み20μm)72を形成する(図5(C))。 And further heat treated to form a solder resist layer (thickness 20 [mu] m) 72 having openings 72a in the solder pad portion (including the via-hole and land portion thereof) (FIG. 5 (C)).

【0050】そして、ソルダーレジスト層72の開口部72aに、半田ペーストを充填する(図示せず)。 [0050] Then, the opening 72a of the solder resist layer 72, to fill the solder paste (not shown). その後、開口部72aに充填された半田を 200℃でリフローすることにより、半田バンプ(半田体)76を形成する(図6参照)。 Then, by reflowing the solder filled in the opening portion 72a at 200 ° C., to form solder bumps (solder body) 76 (see FIG. 6). なお、耐食性を向上させるため、開口部72aにNi、Au、Ag、Pdなどの金属層をめっき、スパッタにより形成することも可能である。 In order to improve the corrosion resistance, Ni in the opening 72a, Au, Ag, plating a metal layer such as Pd, it can also be formed by sputtering.

【0051】次に、該プリント配線板へのICチップの載置及び、ドータボードへの取り付けについて、図7を参照して説明する。 Next, placement and the IC chip to the printed wiring board, for attachment to the daughter board will be described with reference to FIG. 完成したプリント配線板10の半田バンプ76にICチップ90の半田パッド92S1、9 Solder pads of the IC chip 90 to the solder bumps 76 of the finished printed wiring board 10 92S1,9
2S2、92P1、92P2が対応するように、ICチップ90を載置し、リフローを行うことで、ICチップ90の取り付けを行う。 2S2,92P1,92P2 as supports, mounting the IC chip 90, by performing the reflow perform mounting of IC chip 90. 同様に、プリント配線板10の半田バンプ76にドータボード94のパッド96S1、 Similarly, the pad of the daughter board 94 to the solder bumps 76 of the printed wiring board 10 96S1,
96S2、96P1、96P2をリフローすることで、 By reflowing the 96S2,96P1,96P2,
ドータボード94へプリント配線板10を取り付ける。 Mounting the printed circuit board 10 to the daughter board 94.

【0052】上述した樹脂フィルムには、難溶性樹脂、 [0052] The resin film described above, sparingly soluble resin,
可溶性粒子、硬化剤、その他の成分が含有されている。 Soluble particles, a curing agent, and other components are contained.
それぞれについて以下に説明する。 It will be described below, respectively.

【0053】本発明の製造方法において使用する樹脂フィルムは、酸または酸化剤に可溶性の粒子(以下、可溶性粒子という)が酸または酸化剤に難溶性の樹脂(以下、難溶性樹脂という)中に分散したものである。 Resin film used in the manufacturing method of the [0053] present invention, soluble particles (hereinafter, referred to as soluble particles) in an acid or oxidizing agent is poorly soluble in acid or oxidizing agent resin (hereinafter, sparingly soluble that the resin) in it is obtained by dispersion. なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。 Incidentally, the term "sparingly soluble", "soluble" as used in the present invention, when immersed same time to a solution of the same acid or oxidizing agent, those early relatively dissolution rate convenience called a "soluble" , those slow relatively dissolution rate for convenience referred to as "sparingly soluble".

【0054】上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒子)、酸または酸化剤に可溶性の無機粒子(以下、可溶性無機粒子)、酸または酸化剤に可溶性の金属粒子(以下、可溶性金属粒子)等が挙げられる。 [0054] Examples of the soluble particles, for example, acid or soluble resin particles to the oxidizing agent (hereinafter soluble resin particles), acid or soluble inorganic particles to the oxidizing agent (hereinafter, soluble inorganic particles), the acid or oxidizing agent soluble metal particles (hereinafter, soluble metal particles), and the like. これらの可溶性粒子は、単独で用いても良いし、2種以上併用してもよい。 These soluble particles may be used alone or in combination of two or more.

【0055】上記可溶性粒子の形状は特に限定されず、 [0055] The shape of the soluble particle is not particularly limited,
球状、破砕状等が挙げられる。 Spherical, pulverized, or the like. また、上記可溶性粒子の形状は、一様な形状であることが望ましい。 The shape of the soluble particles is desirably uniform shape. 均一な粗さの凹凸を有する粗化面を形成することができるからである。 This is because it is possible to form a roughened surface having irregularities of uniform roughness.

【0056】上記可溶性粒子の平均粒径としては、0. [0056] The average particle size of the soluble particles, 0.
1〜10μmが望ましい。 1~10μm is desirable. この粒径の範囲であれば、2 If the range of the particle size, 2
種類以上の異なる粒径のものを含有してもよい。 It may contain one kind or more different particle sizes. すなわち、平均粒径が0.1〜0.5μmの可溶性粒子と平均粒径が1〜3μmの可溶性粒子とを含有する等である。 That is, the average particle size of equal to average particle size of the soluble particles 0.1~0.5μm contains soluble particles of 1 to 3 [mu] m.
これにより、より複雑な粗化面を形成することができ、 Thus, it is possible to form more complex roughened surface,
導体回路との密着性にも優れる。 Excellent adhesion to the conductor circuit. なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。 In the present invention, the particle size of the soluble particles is the length of the longest portion of the soluble particles.

【0057】上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。 [0057] Examples of the soluble resin particles, thermosetting resins, those can be mentioned which comprises a thermoplastic resin or the like, when immersed in solution composed of acid or an oxidizing agent, those dissolution rate is faster than the flame-soluble resin It not particularly limited as long as it is. 上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。 Specific examples of the soluble resin particles, for example, epoxy resin, phenol resin, polyimide resin, polyphenylene resin, include those made of polyolefin resin, fluorine resin, etc., it may be made of one kind of these resins and it may be made of a mixture of two or more resins.

【0058】また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。 [0058] Further, as the soluble resin particles may be used resin particles made of rubber. 上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、(メタ)アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した(メタ)アクリロニトリル・ブタジエンゴム等が挙げられる。 As the rubber, such as polybutadiene rubber, epoxy-modified, urethane-modified, (meth) Various modified polybutadiene rubber such as acrylonitrile-modified, containing a carboxyl group (meth) acrylonitrile-butadiene rubber. これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。 By using these rubbers, soluble resin particles are easily dissolved in acid or oxidizing agent. つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。 That is, when dissolving the soluble resin particles using an acid can be dissolved in acid other than a strong acid, when dissolved soluble resin particles with an oxidizing agent, a relatively weak oxidizing power permanganic it can be dissolved in acid salt. また、クロム酸を用いた場合でも、低濃度で溶解することができる。 Furthermore, even in the case of using a chromic acid, it can be dissolved at low concentrations. そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。 Therefore, without an acid or oxidizing agent remaining on the resin surface, as described later, after the roughened surface formed, when applying the catalyst palladium chloride, or wanted catalyst Na granted, the catalyst is oxidized It is not able to or.

【0059】上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 [0059] As the soluble inorganic particles, for example, aluminum compounds, calcium compounds, potassium compounds, at least one consisting of particles, and the like are selected from the group consisting of a magnesium compound and a silicon compound.

【0060】上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、 [0060] As the aluminum compound, for example, alumina, aluminum hydroxide and the like. Examples of the calcium compound, e.g., calcium carbonate,
水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。 Calcium hydroxide and the like. Examples of the potassium compound, potassium carbonate and the like. Examples of the magnesium compound, magnesia, dolomite, basic magnesium carbonate and the like. Examples of the silicon compound, silica, zeolite and the like. これらは単独で用いても良いし、2種以上併用してもよい。 These may be used alone or in combination of two or more.

【0061】上記可溶性金属粒子としては、例えば、 [0061] As the soluble metal particles, for example,
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、 Copper, nickel, iron, zinc, lead, gold, silver, aluminum,
マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 Magnesium, particles and the like consisting of at least one selected from the group consisting of calcium and silicon. また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。 Further, these soluble metal particles, in order to secure insulation surface layer may be coated with a resin or the like.

【0062】上記可溶性粒子を、2種以上混合して用いる場合、混合する2種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。 [0062] The above-soluble particles, when used as a mixture of two or more, as a combination of mixing 2 kinds of soluble particles, the combination of the resin particles and inorganic particles is desirable. 両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。 It is possible to both cases conductivity ensuring insulation resin film fried low, easily achieving the adjustment of thermal expansion between the sparingly soluble resins, no cracks occur in the interlayer resin insulating layer made of a resin film, This is because the peeling does not occur between the interlayer resin insulating layer and a conductor circuit.

【0063】上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。 [0063] Examples of the hardly soluble resin, when forming the roughened surface with an acid or an oxidizing agent in the interlayer resin insulating layer is not particularly limited as long as it can maintain the shape of the roughened surface, for example, thermosetting resins, thermoplastic resins, these complexes, and the like. また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。 Further, it may be a photosensitive resin obtained by imparting photosensitivity to these resins. 感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。 By using a photosensitive resin, exposure to the interlayer resin insulating layer can be formed with openings for via holes by using a developing process. これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。 Among these, those containing a thermosetting resin is desirable. それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。 Thereby, since it is possible to maintain the shape of the roughened surface by plating solution or various heating processes.

【0064】上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、 [0064] Specific examples of the hardly soluble resin is, for example, epoxy resin, phenol resin, polyimide resin,
ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。 Polyphenylene resin, polyolefin resin, fluororesin and the like. これらの樹脂は単独で用いてもよいし、2種以上を併用してもよい。 It may be used those resins alone or in combination of two or more. さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。 Further, in a molecule, an epoxy resin having two or more epoxy groups is more desirable. 前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。 It is possible not only to form a roughened surface mentioned above and excellent in heat resistance and the like, even in a heat cycle conditions, does not occur stress concentration to the metal layer, it does not occur easily peeling of the metal layer it is from.

【0065】上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、 [0065] As the epoxy resin, for example, cresol novolak type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resins, phenol novolak type epoxy resin, alkylphenol novolac epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resins, dicyclopentadiene type epoxy resins, epoxidized condensation product of a phenol and an aromatic aldehyde having a phenolic hydroxyl group,
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。 Triglycidyl isocyanurate, alicyclic epoxy resins. これらは、単独で用いてもよく、2種以上を併用してもよい。 These may be used alone or in combination of two or more. それにより、耐熱性等に優れるものとなる。 Thereby, it is excellent in heat resistance and the like.

【0066】本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。 [0066] In the resin film used in the present invention, the soluble particles is preferably are substantially uniformly dispersed in the hardly soluble resin. 均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。 Can form a roughened surface having irregularities of uniform roughness, even when forming a via hole or a through hole in a resin film, to ensure the adhesion of the metal layer of the conductor circuit formed thereon This is because possible. また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。 It is also possible to use a resin film containing soluble particles only in a surface layer portion to form a roughened surface. それによって、 Thereby,
樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。 Because never than the surface layer portion of the resin film is subjected to acid or oxidizing agent, insulation between conductor circuits through the interlayer resin insulating layer is reliably maintained.

【0067】上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、3〜40重量%が望ましい。 [0067] In the resin film, the amount of soluble particles dispersed in the hardly soluble resin, the resin film is preferably 3 to 40 wt%. 可溶性粒子の配合量が3重量%未満では、所望の凹凸を有する粗化面を形成することができない場合があり、40重量%を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。 When the amount of the soluble particles is less than 3 wt%, may not be able to form a roughened surface having a desired uneven, exceeds 40 wt%, when dissolved the soluble particles using an acid or an oxidizing agent to, will be dissolved to a deep portion of the resin film, it can not maintain the insulation between conductor circuits through the interlayer resin insulating layer made of a resin film, which may cause a short circuit.

【0068】上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。 [0068] The above resin film, the soluble particles, besides the flame-soluble resin, it is desirable to contain a curing agent, other components or the like. 上記硬化剤としては、例えば、 The curing agent, for example,
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。 Imidazole curing agent, an amine curing agent, a guanidine curing agent, which the epoxy adduct and these curing agents of these curing agents microencapsulated, triphenylphosphine, such as tetraphenyl phosphonium-tetraphenyl borate organic phosphine compounds and the like.

【0069】上記硬化剤の含有量は、樹脂フィルムに対して0.05〜10重量%であることが望ましい。 [0069] The content of the curing agent is preferably 0.05 to 10% by weight relative to the resin film. 0. 0.
05重量%未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。 Is less than 05% by weight, the curing of the resin film is insufficient, the degree of acid or oxidizing agent from entering the resin film is increased, there is an insulating resin film is impaired. 一方、10重量%を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。 On the other hand, when it exceeds 10 wt%, the excess hardener component denatures the composition of the resin, which may result in or cause a decrease in reliability.

【0070】上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。 [0070] As the other components, for example, fillers inorganic compounds or resins that do not affect the formation of the roughened surface. 上記無機化合物としては、例えば、 Examples of the inorganic compounds, for example,
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。 Silica, alumina, dolomite and the like. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図りプリント配線板の性能を向上させることができる。 By incorporating these fillers, integrity and heat resistance of the thermal expansion coefficient, it is possible to improve the performance of the printed wiring board achieving such improvement in chemical resistance.

【0071】また、上記樹脂フィルムは、溶剤を含有していてもよい。 [0071] Further, the resin film may contain solvent. 上記溶剤としては、例えば、アセトン、 Examples of the solvent include acetone,
メチルエチルケトン、シクロヘキサノン等のケトン類、 Methyl ethyl ketone, ketones such as cyclohexanone,
酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。 Ethyl acetate, butyl acetate, cellosolve acetate, toluene, aromatic hydrocarbons such as xylene and the like. これらは単独で用いてもよいし、2種類以上併用してもよい。 These may be used alone or in combination of two or more.

【0072】引き続き、本発明の第1実施形態の第1改変例に係るプリント配線板について、図8を参照して説明する。 [0072] Subsequently, the printed wiring board according to a first modified example of the first embodiment of the present invention will be described with reference to FIG. 第1改変例のプリント配線板10は、導電性ピン84が配設され、該導電性ピン84を介してドータボードとの接続を取るように形成されている。 The printed wiring board 10 of the first modification, conductive pins 84 are disposed, are formed so as to take the connection to the daughter board through the conductive pin 84. また、コア基板30が、通孔37を有する収容層31と、該収容層31の両面に配設された接続層40とからなる。 The core substrate 30, the encasing layer 31 having a hole 37, made of the connection layer 40 that is disposed on both sides of the accommodating layer 31. そして、収容層31の両面に配設された接続層40に、チップコンデンサ20の電極21,22と接続するバイアホール46が配設され、ICチップ90、及び、導電性ピン84へ接続されている。 Then, the connection layer 40 disposed on both sides of the accommodating layer 31, a via hole 46 to be connected to the electrodes 21 and 22 of the chip capacitor 20 is arranged, IC chip 90, and is connected to the conductive pins 84 there. この第1改変例では、図9 In this first modification example, FIG. 9
(C)に示すように、チップコンデンサ20の電極2 (C), the chip capacitor 20 electrodes 2
1,22の被覆は完全に除去されている。 Coating of 1, 22 has been completely removed.

【0073】上述した第1実施形態では、コア基板30 [0073] In the first embodiment described above, the core substrate 30
に収容されるチップコンデンサ20のみを備えていたが、第1改変例では、表面及び裏面に大容量のチップコンデンサ86が実装されている。 Had provided only chip capacitor 20 to be accommodated, in the first modification, chip capacitors 86 having a large capacity are mounted on the front and back surfaces.

【0074】ICチップは、瞬時的に大電力を消費して複雑な演算処理を行う。 [0074] IC chip is, instantaneously consumes a large amount of electric power perform complex arithmetic processing. ここで、ICチップ側に大電力を供給するために、第1改変例では、プリント配線板に電源用のチップコンデンサ20及びチップコンデンサ8 Here, in order to supply a large electric power to the IC chip side, in the first modification, chip capacitors 20 and chip capacitors 8 for supply to the printed circuit board
6を備えてある。 It is equipped with a 6. このチップコンデンサによる効果について、図18を参照して説明する。 Effects of this chip capacitors will be described with reference to FIG. 18.

【0075】図18は、縦軸にICチップへ供給される電圧を、横軸に時間を取ってある。 [0075] Figure 18, the voltage supplied to the IC chip on the vertical axis, are taking the time on the horizontal axis. ここで、二点鎖線C Here, the two-dot chain line C
は、電源用コンデンサを備えないプリント配線板の電圧変動を示している。 Shows the voltage variation of a printed wiring board having no power supply capacitor. 電源用コンデンサを備えない場合には、大きく電圧が減衰する。 If without a power supply capacitor is larger voltage is attenuated. 破線Aは、表面にチップコンデンサを実装したプリント配線板の電圧変動を示している。 Dashed line A shows the voltage variation of a printed wiring board mounted with the chip capacitors on the surface. 上記二点鎖線Cと比較して電圧は大きく落ち込まないが、ループ長さが長くなるので、律速の電源供給が十分に行えていない。 Voltage does not depress large compared with the two-dot chain line C, but since the loop length is long, the power supply of the rate-limiting is not sufficiently performed. 即ち、電力の供給開始時に電圧が降下している。 In other words, the voltage is falling at the start supplying power. また、二点鎖線Bは、図6を参照して上述したチップコンデンサを内蔵するプリント配線板の電圧降下を示している。 Further, the two-dot chain line B shows the voltage drop of a printed wiring board with a built-in chip capacitors described above with reference to FIG. ループ長さは短縮できているが、 Loop length is can be abbreviated,
コア基板30に容量の大きなチップコンデンサを収容することができないため、電圧が変動している。 Since the core substrate 30 can not accommodate the large chip capacitor capacity, the voltage fluctuates. ここで、 here,
実線Eは、図8を参照して上述したコア基板内のチップコンデンサ20を、また表面に大容量のチップコンデンサ86を実装する第1改変例のプリント配線板の電圧変動を示している。 The solid line E indicates the voltage variation of the printed wiring board of the first modification example of mounting the large chip capacitor 86 the chip capacitor 20, also on the surface of the core substrate described above with reference to FIG. ICチップの近傍にチップコンデンサ20を、また、大容量(及び相対的に大きなインダクタンス)のチップコンデンサ86を備えることで、電圧変動を最小に押さえている。 The chip capacitor 20 in the vicinity of the IC chip, also by providing the chip capacitors 86 having a large capacity (and a relatively large inductance), and hold the voltage variation to a minimum.

【0076】次に、第2改変例に係るプリント配線板について、図10及び図11を参照して説明する。 [0076] Next, the printed wiring board according to the second modification will be described with reference to FIGS. この第2改変例の構成は、上述した第1実施形態とほぼ同様である。 The configuration of the second modification is almost the same as the first embodiment described above. 但し、上述した第1実施形態では、チップコンデンサ20の電極21,22の被覆を一部剥いで金属層2 However, in the first embodiment described above, the metal layer 2 is peeled partially covering the electrodes 21 and 22 of the chip capacitor 20
6の表面を露出させた。 6 to expose the surface of. これに対して、第2改変例では、チップコンデンサ20は、図11(A)に示すように金属層26の被覆を完全に剥いだ後、図11(B)に示すように、金属層26の表面に銅めっき膜29を被覆してある。 In contrast, in the second modification, the chip capacitor 20, After completely stripped coating of the metal layer 26 as shown in FIG. 11 (A), as shown in FIG. 11 (B), the metal layer 26 It is coated with a copper plating film 29 on the surface of the. めっき膜の被覆は、電解めっき、無電解めっきなどのめっきで形成されている。 Coating of the plating film, the electroless plating is formed by plating such as electroless plating. そして、図10に示すように銅めっき膜29を被覆した第1、第2電極2 The first coated with copper plated film 29 as shown in FIG. 10, the second electrode 2
1,22に銅めっきよりなるバイアホール46で電気的接続を取ってある。 1, 22 are taking electrical connection via hole 46 made of copper plating. ここで、チップコンデンサの電極2 Here, the chip capacitor electrode 2
1,22は、メタライズからなり表面に凹凸がある。 1, 22 is, there is unevenness on the surface consists of a metallized. このため、第1実施形態の図2(B)に示す接続層40に非貫通孔43を穿設する工程において、該凹凸に樹脂が残ることがある。 Therefore, in the process of drilling a blind hole 43 in the connection layer 40 shown in FIG. 2 (B) of the first embodiment, it may be resin remains uneven. この際には、当該樹脂残さにより第1、第2電極21,22とバイアホール46との接続不良が発生することがある。 At this time, first by leaving the resin, poor connection between the second electrode 21 and the via hole 46 may occur. 一方、第2改変例では、銅めっき膜29によって第1、第2電極21,22の表面が平滑になり、電極上に被覆された接続層40に非貫通孔43を穿設した際に、樹脂残さが残らず、バイアホール46を形成した際の電極21,22との接続信頼性を高めることができる。 On the other hand, in the second modification, first with a copper plating film 29, the surface becomes smooth second electrodes 21 and 22, the blind holes 43 in the connection layer 40 coated on the electrode when bored, It does not remain resin residue, it is possible to improve the connection reliability between electrodes 21 and 22 when forming the via holes 46.

【0077】更に、銅めっき膜29の形成された電極2 [0077] Furthermore, the electrode 2 formed of a copper plating film 29
1、22に、めっきによりバイアホール46を形成するため、電極21、22とバイアホール46との接続性が高く、ヒートサイクル試験を実施しても、電極21、2 In 1, 22, for forming the via hole 46 by plating, high connectivity with electrodes 21, 22 and the via hole 46, even if a heat cycle test, the electrode 21,2
2とバイアホール46との間で断線が生じることがない。 It does not occur disconnection between 2 and via holes 46.

【0078】なお、ここでは、プリント配線板への収容の段階で、被覆層28を取って、銅めっき膜29を設けたが、チップコンデンサ20の製造段階で、金属層26 [0078] Here, at the stage of receiving the printed wiring board, taking the covering layer 28, it is provided with the copper plating film 29, in the manufacturing stage of the chip capacitor 20, the metal layer 26
の上に直接銅めっき膜29を被覆することも可能である。 It is also possible to coat directly copper-plated film 29 on the. 即ち、第2改変例では、レーザにて電極の銅めっき膜29へ至る開口を設けた後、デスミヤ処理等を行い、 That is, in the second modification, after an opening reaching at the laser to the copper plated film 29 of the electrodes, subjected to desmear treatment, etc.,
バイアホールを銅めっきにより形成する。 A via hole is formed by copper plating. 従って、銅めっき膜29の表面に酸化膜が形成されていても、上記レーザ及びデスミヤ処理で酸化膜を除去できるため、適正に接続を取ることができる。 Therefore, even if the oxide film on the surface of the copper plating film 29 is formed, it is possible to remove the oxide film by the laser and desmear treatment can take a proper connection.

【0079】更に、チップコンデンサ20のセラミックから成る誘電体23の表面には粗化層23aが設けられている。 [0079] Further, rough layer 23a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. このため、セラミックから成るチップコンデンサ20と樹脂からなる接着層40との密着性が高く、ヒートサイクル試験を実施しても界面での接着層40の剥離が発生することがない。 Thus, high adhesion between the adhesive layer 40 consisting of a chip capacitor 20 and the resin made of ceramic, the peeling of the adhesive layer 40 at the interface even when a heat cycle test is not generated.

【0080】引き続き、第3改変例に係るプリント配線板の構成について図12及び図13を参照して説明する。 [0080] Continuing with reference to FIGS. 12 and 13 to describe the configuration of the printed wiring board according to the third modification. この第3改変例のプリント配線板10の構成は、上述した第1実施形態とほぼ同様である。 Structure of the printed wiring board 10 of the third modification is substantially the same as the first embodiment described above. 但し、コア基板30への収容されるチップコンデンサ120が異なる。 However, the chip capacitors 120 are accommodated in the core substrate 30 are different.
図13は、チップコンデンサの平面図を示している。 Figure 13 shows a plan view of the chip capacitor. 図13(A)は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。 FIG. 13 (A) shows a chip capacitor before cutting for multi-piece, one-dot chain line in the figure shows the cutting line. 上述した第3実施形態のプリント配線板では、図13 The printed wiring board of the third embodiment described above, FIG. 13
(B)に平面図を示すようにチップコンデンサの側縁に第1電極21及び第2電極22を配設してある。 It is disposed a first electrode 21 and the second electrode 22 to the side edges of the chip capacitors as shown in the plan view of (B). 図13 Figure 13
(C)は、第3改変例の多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。 (C) shows a chip capacitor before cutting for multi-piece of the third modified example, one-dot chain line in the figure shows the cutting line. 第3改変例のプリント配線板では、図13(D) The printed wiring board of the third modified example, FIG. 13 (D)
に平面図を示すようにチップコンデンサの側縁の内側に第1電極21及び第2電極22を配設してある。 It is disposed a first electrode 21 and the second electrode 22 on the inner side of the side edges of the chip capacitor as shown in the plan view of.

【0081】この第3改変例のプリント配線板では、外縁の内側に電極の形成されたチップコンデンサ120を用いるため、容量の大きなチップコンデンサを用いることができる。 [0081] In the printed wiring board of the third modified example, for using the chip capacitor 120 formed of electrode inside the outer edge, it can be used a large chip capacitor capacity. なお、第3改変例でも、チップコンデンサの表面は粗化処理が施されている。 Also in the third modification, the surface of the chip capacitor is roughened is applied.

【0082】引き続き、本発明の第4改変例に係るプリント配線板の構成について図14及び図15を参照して説明する。 [0082] Continuing with reference to FIGS. 14 and 15 to describe the configuration of the fourth according to the modification printed wiring board of the present invention. 図14は、第4改変例のプリント配線板10 Figure 14 is a printed wiring board 10 of the fourth modification
の断面を示し、図15は、該プリント配線板10のコア基板30に収容されるチップコンデンサ220の平面図を示している。 It shows a cross-section, FIG. 15 shows a plan view of a chip capacitor 220 to be accommodated in the core substrate 30 of the printed wiring board 10. 上述した第1実施形態では、複数個の小容量のチップコンデンサをコア基板に収容したが、第4 In the first embodiment described above, containing a chip capacitor of a plurality of small capacity in the core substrate, the fourth
改変例では、マトリクス状に電極を形成した大容量の大判のチップコンデンサ220をコア基板30に収容してある。 The modification, are housed a large-sized chip capacitor 220 of a large capacity having electrodes formed in a matrix on the core substrate 30. ここで、チップコンデンサ220は、第1電極2 Here, the chip capacitor 220, a first electrode 2
1と第2電極22と、誘電体23と、第1電極21へ接続された第1導電膜24と、第2電極22側に接続された第2導電膜25と、第1導電膜24及び第2導電膜2 1 and the second electrode 22, a dielectric 23, a first conductive film 24 connected to the first electrode 21, and the second conductive film 25 connected to the second electrode 22 side, the first conductive film 24 and the second conductive film 2
5へ接続されていないチップコンデンサの上下面の接続用の電極27とから成る。 Of the upper and lower surfaces of the chip capacitor which is not connected to the 5 consisting electrode 27. for connection. この電極27を介してICチップ側とドータボード側とが接続されている。 The IC chip side and the daughter board are connected through the electrode 27.

【0083】この第4改変例のプリント配線板では、大判のチップコンデンサ220を用いるため、容量の大きなチップコンデンサを用いることができる。 [0083] In the printed wiring board of the fourth modification, since the use of large-sized chip capacitor 220 can be used a large chip capacitor capacity. また、大判のチップコンデンサ220を用いるため、ヒートサイクルを繰り返してもプリント配線板10に反りが発生することがない。 Moreover, since the use of large-sized chip capacitor 220, it is not generated warp the printed wiring board 10 even after repeated heat cycle. なお、第4改変例でも、チップコンデンサの表面は粗化処理が施されている。 Also in the fourth modification, the surface of the chip capacitor is roughened is applied.

【0084】図16及び図17を参照して第5改変例に係るプリント配線板について説明する。 [0084] The printed wiring board will be described according to a fifth modified example with reference to FIGS. 16 and 17. 図16は、該プリント配線板の断面を示している。 Figure 16 shows a cross section of the printed wiring board. 図17(A)は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、通常の裁断線を示し、図17(B)は、チップコンデンサの平面図を示している。 FIG. 17 (A) shows a chip capacitor before cutting for multi-piece, one-dot chain line in the figure shows a typical cutting line, FIG. 17 (B) is a plan view of the chip capacitor . 図17(B)に示すように、この改変例では、多数個取り用のチップコンデンサを複数個(図中の例では3枚)連結させて大判で用いている。 As shown in FIG. 17 (B), in this modified example, (in the example in FIG. 3 sheets) a plurality of chip capacitors for multi-cavity as used linked allowed to large format.

【0085】この第5改変例では、大判のチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 [0085] In the fifth modification, since the use of large-sized chip capacitor 20, it is possible to use a large chip capacitor capacitance. また、大判のチップコンデンサ20を用いるため、ヒートサイクルを繰り返してもプリント配線板10に反りが発生することがない。 Moreover, since the use of large-sized chip capacitor 20, it does not occur warp the printed wiring board 10 even after repeated heat cycle. なお、第5改変例でも、チップコンデンサの表面は粗化処理が施されている。 Also in the fifth modification, the surface of the chip capacitor is roughened is applied.

【0086】図19を参照して第6改変例に係るプリント配線板について説明する。 [0086] The printed wiring board will be described according to a sixth modified example with reference to Figure 19. 図19は、該プリント配線板の断面を示している。 Figure 19 shows a cross section of the printed wiring board. 図6を参照して上述した第1実施形態では、コア基板30の凹部32にチップコンデンサ20が1個収容された。 In the first embodiment described above with reference to FIG. 6, the chip capacitors 20 in the recess 32 of the core substrate 30 is one accommodated. これに対して、第6改変例では、凹部32に複数個のチップコンデンサ20が収容されている。 In contrast, in the sixth modification, a plurality of chip capacitors 20 are accommodated in the recess 32. この第6改変例では、チップコンデンサの高密度で内蔵させることができる。 In the sixth modification, it can be incorporated at a high density of the chip capacitor. なお、第6改変例でも、チップコンデンサの表面は粗化処理が施されている。 Also in the sixth modification, the surface of the chip capacitor is roughened is applied.

【0087】上述した実施形態では、チップコンデンサをプリント配線板に内蔵させたが、チップコンデンサの代わりに、セラミック板に導電体膜を設けてなる板状のコンデンサを用いることも可能である。 [0087] In the embodiment described above, it was built chip capacitors on the printed circuit board, instead of the chip capacitors, it is also possible to use a plate-shaped capacitor formed by providing a conductive film on a ceramic plate. また、上述した実施形態では、コンデンサの表面に粗化処理を施し、樹脂との密着性を高めたが、この代わりに、コンデンサの表面にシランカップリング処理を施すことも可能である。 Further, in the embodiment described above, roughening treatment on the surface of the capacitor, although improving the adhesion with the resin, alternatively, it is also possible to apply the silane coupling treatment on the surface of the capacitor.

【0088】ここで、第2改変例のプリント配線板について、コア基板内に埋め込んだチップコンデンサ20のインダクタンスと、プリント配線板の裏面(ドータボード側の面)に実装したチップコンデンサのインダクタンスとを測定した値を示す。 [0088] Here, the printed wiring board of the second modification, measurement and inductance of the chip capacitor 20 embedded in the core substrate, the chip capacitor mounted on the back surface (the surface of the daughter board) of the printed circuit board and the inductance It shows the value. コンデンサ単体の場合 埋め込み形 137pH 裏面実装形 287pH コンデンサを8個並列に接続した場合 埋め込み形 60pH 裏面実装形 72pH 以上のように、コンデンサを単体で用いても、容量を増大させるため並列に接続した場合にも、チップコンデンサを内蔵することでインダクタンスを低減できる。 As described above embedding type 60pH back surface mount type 72pH when connected to eight parallel embedded type 137pH back surface mount type 287pH capacitors If a single capacitor, also with a capacitor alone, when connected in parallel to increase the capacity also, the inductance can be reduced by incorporating the chip capacitor.

【0089】次に、信頼性試験を行った結果について説明する。 [0089] Next, a description will be given of a result of the reliability test. ここでは、第2改変例のプリント配線板において、1個のチップコンデンサの静電容量の変化率を測定した。 Here, in the printed wiring board of the second modification was measured rate of change of the electrostatic capacity of a single chip capacitor. 静電容量変化率 (測定周波数100Hz) (測定周波数1kHz) Steam 168時間: 0.3% 0.4% HAST 100時間: -0.9% -0.9% TS 1000cycles: 1.1% 1.3% Capacitance change rate (measurement frequency 100 Hz) (measurement frequency 1 kHz) Steam 168 hours: 0.3% 0.4% HAST 100 hours: -0.9% -0.9% TS 1000cycles: 1.1% 1.3%

【0090】Steam試験は、蒸気に当て湿度100%に保った。 [0090] Steam test was kept at 100% humidity steamed. また、HAST試験では、相対湿度100%、 Further, in the HAST test, at 100% relative humidity,
印加電圧1.3V、温度121℃で100時間放置した。 Applied voltage 1.3V, and allowed to stand for 100 hours at a temperature 121 ° C.. TS試験では、−125℃で30分、55℃で30 In the TS test, 30 minutes at -125 ℃, 30 at 55 ℃
分放置する試験を1000回線り返した。 A minute left to test returns Ri 1000 line.

【0091】上記信頼性試験において、チップコンデンサを内蔵するプリント配線板においても、既存のコンデンサ表面実装形と同等の信頼性が達成できていることが分かった。 [0091] In the reliability test, even in the printed wiring board with a built-in chip capacitors, it was found that the same reliability and the existing capacitor surface mount shape is achieved. また、上述したように、TS試験において、 As described above, in the TS test,
セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、内部応力が発生しても、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生せず、長期に渡り高い信頼性を達成できることが判明した。 A capacitor composed of ceramic, the thermal expansion coefficient of the core substrate and the interlayer resin insulating layer made of resin difference, even if internal stress is generated, a disconnection between the terminal and the via holes of the chip capacitor, a chip capacitor and the interlayer resin peeling between the insulating layer, no cracks occur in the interlayer resin insulating layer, the high reliability over a long period of time can be achieved was found.

【0092】 [0092]

【発明の効果】本願発明の構造により、インダクタンスを起因とする電気特性の低下することはない。 The structure of the present invention according to the present invention, does not decrease the electrical characteristics and resulting inductance. また、信頼性条件下においても、電気特性やプリント配線板に剥離やクラックなどを引き起こさない。 Also in reliability conditions, it does not cause peeling or cracking in the electrical characteristics and the printed wiring board. そのため、コンデンサとバイアホール間での不具合が生じないからである。 Therefore, because failure does not occur between the capacitor and the via hole. また、コア基板とコンデンサの間に樹脂が充填されているので、コンデンサなどが起因する応力が発生しても緩和されるし、マイグレーションの発生がない。 Further, since the resin between the core substrate and the capacitor are filled, to stress such as a capacitor is caused by is relaxed even if it occurs, there is no occurrence of migration. そのために、コンデンサの電極とバイアホールの接続部への剥離や溶解などの影響がない。 Therefore, there should be no influence of the peeling and dissolution of the connecting portion of the electrode and the via holes of the capacitor. そのために、信頼性試験を実施しても所望の性能を保つことができるのである。 Therefore, it may be tested for reliability as it can maintain the desired performance.
また、コンデンサを銅によって被覆されている場合にも、マイグレーションの発生を防止することができる。 Further, if it is covering the capacitor with copper also, it is possible to prevent the occurrence of migration.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施形態に係るプリント配線板の製造工程図である。 1 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.

【図2】本発明の第1実施形態に係るプリント配線板の製造工程図である。 2 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.

【図3】本発明の第1実施形態に係るプリント配線板の製造工程図である。 3 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.

【図4】本発明の第1実施形態に係るプリント配線板の製造工程図である。 4 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.

【図5】本発明の第1実施形態に係るプリント配線板の製造工程図である。 5 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.

【図6】第1実施形態に係るプリント配線板の断面図である。 6 is a cross-sectional view of a printed wiring board according to the first embodiment.

【図7】第1実施形態に係るプリント配線板の断面図である。 7 is a cross-sectional view of a printed wiring board according to the first embodiment.

【図8】第1実施形態の第1改変例に係るプリント配線板の断面図である。 8 is a cross-sectional view of a printed wiring board according to a first modification of the first embodiment.

【図9】(A)、(B)、第1実施形態のチップコンデンサの断面図であり、(C)は、第1改変例のチップコンデンサの断面図である。 9 (A), (B), a cross-sectional view of a chip capacitor of the first embodiment, (C) is a cross-sectional view of a chip capacitor of the first modification.

【図10】第1実施形態の第2改変例に係るプリント配線板の断面図である。 10 is a cross-sectional view of a printed wiring board according to a second modification of the first embodiment.

【図11】(A)、(B)は、第2改変例のチップコンデンサの断面図である。 11 (A), (B) is a cross-sectional view of the chip capacitor of the second modification.

【図12】第1実施形態の第3改変例に係るプリント配線板の断面図である。 12 is a cross-sectional view of a printed wiring board according to a third modified example of the first embodiment.

【図13】(A)、(B)、(C)、(D)は、チップコンデンサの平面図である。 13 (A), (B), (C), (D) is a plan view of the chip capacitor.

【図14】本発明の第4改変例に係るプリント配線板の断面図である。 14 is a cross-sectional view of a printed wiring board according to a fourth modification of the present invention.

【図15】第4改変例に係るプリント配線板のチップコンデンサの平面図である。 15 is a plan view of a chip capacitor of a printed wiring board according to the fourth modification.

【図16】第5改変例の改変例に係るプリント配線板の断面図である。 16 is a cross-sectional view of a printed wiring board according to a modified example of the fifth modification.

【図17】第5改変例に係るプリント配線板のチップコンデンサの平面図である。 17 is a plan view of a chip capacitor of a printed wiring board according to a fifth modification.

【図18】ICチップへの供給電圧と時間との変化を示すグラフである。 18 is a graph showing changes in the supply voltage and the time to the IC chip.

【図19】第6改変例に係るプリント配線板の断面図である。 19 is a cross-sectional view of a printed wiring board according to a sixth modification.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 プリント配線板 20 チップコンデンサ 21 第1電極 22 第2電極 26 金属層 28 被覆層 29 銅めっき膜 30 コア基板 31 収容層 36 スルーホール 37 通孔 40 接続層 43 非貫通孔 46 バイアホール 48 導体回路 60 層間樹脂絶縁層 66 バイアホール 68 導体回路 84 導電性ピン 90 ICチップ 94 ドータボード 10 printed wiring board 20 chip capacitor 21 first electrode 22 second electrode 26 metal layer 28 covering layer 29 a copper plating film 30 core substrate 31 accommodating layer 36 through-hole 37 through holes 40 connecting layer 43 blind holes 46 via holes 48 conductor circuits 60 interlayer resin insulation layer 66 via holes 68 conductor circuits 84 electrically conductive pins 90 IC chip 94 daughterboard

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01G 4/38 H05K 3/32 Z H05K 1/18 H01G 1/035 C 3/32 E 4/38 A (72)発明者 王 東冬 岐阜県揖斐郡揖斐川町北方1−1 イビデ ン株式会社大垣北工場内 (72)発明者 矢橋 英郎 岐阜県揖斐郡揖斐川町北方1−1 イビデ ン株式会社大垣北工場内 (72)発明者 白井 誠二 岐阜県揖斐郡揖斐川町北方1−1 イビデ ン株式会社大垣北工場内 Fターム(参考) 5E082 AA01 AB03 BC39 CC07 EE04 EE11 EE23 EE35 FF05 FG06 FG26 GG10 GG28 HH02 HH08 HH25 HH28 HH47 HH48 JJ08 JJ09 JJ11 JJ15 JJ23 KK07 LL13 MM28 5E319 AA03 AA10 AB06 AC02 AC16 BB20 CC70 CD04 CD15 CD26 GG20 5E336 AA08 AA13 AA16 BB03 BB15 BC15 BC26 BC31 CC32 CC37 CC53 DD23 DD3 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01G 4/38 H05K 3/32 Z H05K 1/18 H01G 1/035 C 3/32 E 4/38 a ( 72) inventor Wang Higashifuyu Gifu Prefecture Ibi District ibigawa northern 1-1 Ibide emissions Co., Ltd. Ogaki Kita in the factory (72) inventor Hideo Yahashi Gifu Prefecture Ibi District ibigawa northern 1-1 Ibide emissions Co., Ltd. Ogaki Kita in the factory (72) inventor Seiji Shirai Gifu Prefecture Ibi District ibigawa northern 1-1 Ibide emissions Co., Ltd. Ogaki North factory in the F-term (reference) 5E082 AA01 AB03 BC39 CC07 EE04 EE11 EE23 EE35 FF05 FG06 FG26 GG10 GG28 HH02 HH08 HH25 HH28 HH47 HH48 JJ08 JJ09 JJ11 JJ15 JJ23 KK07 LL13 MM28 5E319 AA03 AA10 AB06 AC02 AC16 BB20 CC70 CD04 CD15 CD26 GG20 5E336 AA08 AA13 AA16 BB03 BB15 BC15 BC26 BC31 CC32 CC37 CC53 DD23 DD3 9 EE15 GG01 GG11 5E346 AA04 AA12 AA15 AA25 AA32 AA43 AA51 BB03 BB04 BB07 BB11 BB16 BB20 CC02 CC08 CC32 DD22 DD33 DD44 DD47 EE06 EE07 EE09 EE13 EE31 FF04 FF07 FF12 FF45 GG15 GG17 GG18 GG22 GG25 GG28 HH06 HH08 HH11 9 EE15 GG01 GG11 5E346 AA04 AA12 AA15 AA25 AA32 AA43 AA51 BB03 BB04 BB07 BB11 BB16 BB20 CC02 CC08 CC32 DD22 DD33 DD44 DD47 EE06 EE07 EE09 EE13 EE31 FF04 FF07 FF12 FF45 GG15 GG17 GG18 GG22 GG25 GG28 HH06 HH08 HH11

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 前記コア基板内にコンデンサを収容させたことを特徴とするプリント配線板。 1. A printed wiring board in the core substrate formed by laminating a resin insulating layer and a conductor circuit, a printed wiring board, characterized in that to accommodate the capacitor to the core substrate.
  2. 【請求項2】 コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 チップコンデンサの電極の被覆層を少なくとも一部を露出させて、前記プリント配線板に収容し、前記被覆層から露出した電極にめっきにより電気的接続を取ったことを特徴とするプリント配線板。 2. A printed wiring board in the core substrate formed by laminating a resin insulating layer and a conductor circuit, and a coating layer of the chip capacitor electrode to expose at least a portion, accommodated in the printed circuit board the printed wiring board, characterized in that took electrical connection by plating on the exposed electrodes from the coating layer.
  3. 【請求項3】 前記チップコンデンサから露出した電極は、銅を主とする金属であることを特徴とする請求項2 3. A electrode exposed from the chip capacitor according to claim 2, characterized in that copper is a metal mainly containing
    に記載のプリント配線板。 Printed wiring board according to.
  4. 【請求項4】 コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 チップコンデンサの電極に金属膜を形成させて前記プリント配線板に収容し、前記金属膜を形成させた電極へめっきにより電気的接続を取ったことを特徴とするプリント配線板。 4. A printed wiring board in the core substrate formed by laminating a resin insulating layer and a conductor circuit, by forming a metal film on the electrodes of the chip capacitor is accommodated in the printed circuit board, the metal film printed circuit board, characterized in that took electrically connected by plating to that to form electrodes.
  5. 【請求項5】 前記チップコンデンサの電極に形成した金属膜は、銅を主とするめっき膜であることを特徴とする請求項4に記載のプリント配線板。 5. A metal film formed on electrodes of the chip capacitor, a printed wiring board according to claim 4, characterized in that a plating film composed mainly of copper.
  6. 【請求項6】 前記コンデンサとして、外縁の内側に電極が形成されたチップコンデンサを用いたことを特徴とする請求項1〜4の内1に記載のプリント配線板。 6. As the capacitor, printed wiring board according to one of claims 1 to 4, characterized by using a chip capacitor having electrodes formed inside of the outer edge.
  7. 【請求項7】 前記チップコンデンサとして、マトリクス状に電極を形成されたチップコンデンサを用いたことを特徴とする請求項1〜6の内1に記載のプリント配線板 As claimed in claim 7, wherein said chip capacitor, a printed wiring board according to one of claims 1 to 6, characterized by using a chip capacitor formed of the electrode in a matrix
  8. 【請求項8】 前記コンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いたことを特徴とする請求項1〜7の内1に記載のプリント配線板。 As claimed in claim 8, wherein said capacitor printed circuit board according to one of claims 1 to 7, characterized by using by multiple connecting chip capacitors for multi-piece.
  9. 【請求項9】 コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 前記コア基板内にチップコンデンサを収容させて、かつ、前記プリント配線板の表面にコンデンサを実装したことを特徴とするプリント配線板。 9. A printed wiring board in the core substrate formed by laminating a resin insulating layer and a conductor circuit, thereby accommodating the chip capacitors into the core board, and the capacitor on the surface of the printed circuit board printed circuit board, characterized in that the implemented.
  10. 【請求項10】 前記表面のチップコンデンサの静電容量は、コア基板内のチップコンデンサの静電容量以上であることを特徴とする請求項9に記載のプリント配線板。 The capacitance of the chip capacitor according to claim 10 wherein said surface is a printed wiring board according to claim 9, characterized in that at least the capacitance of the chip capacitor in a core substrate.
  11. 【請求項11】 前記表面のチップコンデンサのインダクタンスは、内層のチップコンデンサのインダクタンス以上であることを特徴とする請求項9に記載のプリント配線板。 Inductance of the chip capacitor wherein said surface is a printed wiring board according to claim 9, characterized in that the inductance or more inner layers of the chip capacitor.
  12. 【請求項12】 チップコンデンサのメタライズ電極の表面に銅めっき膜を被覆したことを特徴とするプリント配線板の内蔵用のコンデンサ。 12. A capacitor for internal printed circuit board, characterized in that coated with the copper plated film on the surface of the metallized electrode of the chip capacitor.
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