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JP4554790B2 - Method for manufacturing a printed wiring board and printed wiring board - Google Patents

Method for manufacturing a printed wiring board and printed wiring board

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JP4554790B2
JP4554790B2 JP2000266285A JP2000266285A JP4554790B2 JP 4554790 B2 JP4554790 B2 JP 4554790B2 JP 2000266285 A JP2000266285 A JP 2000266285A JP 2000266285 A JP2000266285 A JP 2000266285A JP 4554790 B2 JP4554790 B2 JP 4554790B2
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
ICチップなどの電子部品を載置するプリント配線板に関し、特にコンデンサを内蔵するプリント配線板に関するのもである。 Relates printed wiring board for mounting electronic components such as IC chips, it is also especially relates to a printed wiring board with a built-in capacitor.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
通常、コンピュータ内部においては、電源とICチップ間の配線距離が長く、この配線部分のループインダクタンスは非常に大きいものとなっている。 Usually, inside the computer, the wiring distance between the power supply and the IC chip is long, the loop inductance of the wiring portion has become very large. このため、高速動作時のIC駆動電圧の変動も大きくなり、ICの誤動作の原因となり得る。 Therefore, variations in the IC driving voltage during high-speed operation becomes large, it may cause malfunction of the IC. また、電源電圧を安定化させることも困難である。 It is also difficult to stabilize the supply voltage. このため、電源供給の補助として、コンデンサをプリント配線板の表面に実装している。 Therefore, as an auxiliary power supply, which implements the capacitor on the surface of the printed wiring board.
【0003】 [0003]
即ち、電圧変動となるループインダクタンスは、図21(A)に示す電源からプリント配線板300内の電源線を介してICチップ270の電源端子272Pまでの配線長、及び、ICチップ270のアース端子272Eから電源からプリント配線板300内のアース線を介して電源までの配線長に依存する。 That is, the loop inductance becomes the voltage variation, the wiring length from the power supply shown in FIG. 21 (A) to the power supply terminal 272P of the IC chip 270 via the power line of the printed wiring board 300, and, the ground terminal of the IC chip 270 from the power supply from 272E via the ground wire of the printed wiring board 300 depends on the wire length to the power supply. また、逆方向の電流が流れる配線同志、例えば、電源線とアース線との間隔を狭くすることでループインダクタンスを低減できる。 The wiring comrade a reverse current flows, for example, can reduce loop inductance by narrowing the gap between the power supply line and the earth line.
このため、図21(B)に示すように、プリント配線板300にチップコンデンサ298を表面実装することで、ICチップ270と電源供給源となるチップコンデンサ292とを結んでいるプリント配線板300内の電源線とアース線との配線長を短くするとともに、配線間隔を狭くすることで、ループインダクタンスを低減することが行われていた。 Therefore, as shown in FIG. 21 (B), by surface mounting a chip capacitor 298 to the printed wiring board 300, IC chip 270 and the power supply source to become chip printed wiring board 300 that connects a capacitor 292 thereby shortening the wiring length between the power supply line and the ground wire, by narrowing the wiring interval, it has been made to reduce the loop inductance.
【0004】 [0004]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、IC駆動電圧変動の原因となる電圧降下の大きさは周波数に依存する。 However, the magnitude of the voltage drop which causes the IC driving voltage variation is dependent on the frequency. このため、ICチップの駆動周波数の増加に伴い、図21(B)を参照して上述したようにチップコンデンサを表面に実装させてもなおループインダクタンスを低減できず、IC駆動電圧の変動を十分に抑えることが難しくなった。 Therefore, with an increase in the driving frequency of the IC chip, can not be reduced to still loop inductance by mounting a chip capacitor on the surface as described above with reference to FIG. 21 (B), the sufficient variation of the IC driving voltage it has become difficult to keep to.
【0005】 [0005]
このため、本発明者は、プリント配線板内にチップコンデンサを収容するとの着想を持った。 Therefore, the present inventors have got idea of ​​accommodating the chip capacitors on the printed wiring board. コンデンサを基板に埋め込む技術としては、特開平6−326472号、特開平7−263619号、特開平10−256429号、特開平11−45955号、特開平11−126978号、特開平11−312868号等がある。 As a technique for embedding a capacitor in the substrate, JP-A-6-326472, JP-A-7-263619, JP-A-10-256429, JP-A-11-45955, JP-A-11-126978, JP-A-11-312868 and the like.
【0006】 [0006]
特開平6−326472号には、ガラスエポキシからなる樹脂基板に、コンデンサを埋め込む技術が開示されている。 The JP-6-326472, a resin substrate made of glass epoxy, technique for embedding a capacitor is disclosed. この構成により、電源ノイズを低減し、かつ、チップコンデンサを実装するスペースが不要になり、絶縁性基板を小型化できる。 This configuration reduces power supply noise, and space for mounting the chip capacitor is not required, it can be made compact insulating substrate. また、特開平7−263619号には、セラミック、アルミナなどの基板にコンデンサを埋め込む技術が開示されている。 Further, Japanese Unexamined Patent Publication No. 7-263619, ceramics, technique for embedding a capacitor in a substrate, such as alumina is disclosed. この構成により、電源層及び接地層の間に接続することで、配線長を短くし、配線のインダクタンスを低減している。 With this configuration, by connecting between the power supply layer and a ground layer, the wiring length as short, thereby reducing the inductance of the wiring.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、上述した技術は、ICチップからコンデンサの距離をあまり短くできず、ICチップの更なる高周波数領域においては、現在必要とされるようにインダクタンスを低減することができなかった。 However, the techniques described above, can not be much shorter length of the condenser from the IC chip, in a further higher frequency region of the IC chip, it is impossible to reduce the inductance as currently required. 特に、樹脂製の多層ビルドアップ配線板においては、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生し、長期に渡り高い信頼性を達成することができなかった。 In particular, in the resin multilayer build-up wiring board, disconnection between the capacitor made of ceramic, the core substrate and the interlayer resin insulating layer coefficient of thermal expansion comprising a resin difference between the terminal and the via holes of the chip capacitor, peeling between the chip capacitor and the interlayer resin insulating layer, cracks are generated in the interlayer resin insulating layer, it was not possible to achieve high reliability over a long period of time.
【0008】 [0008]
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、ループインダクタンスを低減できると共に高い信頼性を有するプリント配線板、及びその製造方法を提供することにある。 The present invention has been made to solve the above problems, and an object is to provide a printed wiring board having high reliability can be reduced loop inductance, and its manufacturing method.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
上述した課題を解決するため、請求項1では、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 To solve the problems described above, in claim 1, a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on the core board,
前記コア基板は、少なくとも1層以上である絶縁樹脂層で形成された接続層と、コンデンサ収納し2層以上の樹脂層からなる収容層と、から構成され The core substrate is constituted by a formed of an insulating resin layer is at least one layer or connecting layer, and the receiving layer comprising a housing and two or more layers of the resin layer capacitor,
前記接続層は、前記収容層および前記コンデンサ上に配置され、 The connecting layer is disposed in the housing layer and on said capacitor,
前記接続層には、前記コンデンサの電極へ至るバイアホールが形成され、 Wherein the connecting layer, the via hole reaching the electrode of the capacitor is formed,
前記接続層及び前記収容層を貫通するスルーホールが形成されていることを技術的特徴とする。 The connecting layer and the technical features that you have been through holes formed through said encasing layer.
【0010】 [0010]
コア基板上に層間樹脂絶縁層を設けて、該層間樹脂絶縁層にバイアホールもしくはスルーホールを施して、導電層である導体回路を形成するビルドアップ法によって形成する回路を意味している。 Provided interlayer resin insulating layer on the core substrate, which means a circuit formed by subjected to a via hole or a through hole in the interlayer resin insulating layer, a build-up method of forming the conductor circuit as a conductive layer. それらには、セミアディティブ法、フルアディティブ法のいずれかを用いることができる。 They include a semi-additive method, it is possible to use either a full-additive method.
【0011】 [0011]
請求項1では、プリント配線板内にコンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。 According to claim 1, for placing the capacitor on a printed wiring board, the distance between the IC chip and the capacitor is shortened, it is possible to reduce loop inductance. また、コア基板は、少なくとも1層以上の接続層と、コンデンサを収容する収容層からなり、厚みの厚い収容層内にコンデンサを収容するため、コア基板が厚くならず、コア基板上に層間樹脂絶縁層と導体回路とを積層してもプリント配線板を厚くすることがない。 The core substrate includes at least one layer of the connecting layer consists accommodation layer accommodating a capacitor, for accommodating the capacitor in the thick thickness encasing layer, not thicker core board, an interlayer resin on the core substrate no thickening the printed wiring board be stacked insulating layer and the conductor circuit.
【0012】 [0012]
空隙には、樹脂を充填させることが望ましい。 In the gap, it is desirable to fill the resin. コンデンサ、コア基板間の空隙をなくすことによって、内蔵されたコンデンサが、挙動することが小さくなるし、コンデンサを起点とする応力が発生したとしても、該充填された樹脂により緩和することができる。 Capacitors by eliminating the gap between the core board, a built-in capacitor, to be behavior decreases, it is possible stresses originating from the capacitor even occurred, and relaxed by the filled resin. また、該樹脂には、コンデンサとコア基板との接着やマイグレーションの低下させるという効果も有する。 In addition, the said resin, has an effect of reducing adhesion and migration between the capacitors and the core substrate.
【0013】 [0013]
請求項2では、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 According to claim 2, a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on the core board,
前記コア基板は、少なくとも1層以上である絶縁樹脂層で形成された接続層と、コンデンサ収納し2層以上の樹脂層からなる収容層でから構成され、両面にコンデンサと接続させるバイアホールが形成され The core substrate, and made of an insulating resin layer is at least one layer or connecting layer is composed of at encasing layer made of accommodating two or more resin layers of the capacitor, the via hole to connect the capacitor to both sides is formed,
前記接続層は、前記収容層および前記コンデンサ上に配置され、 The connecting layer is disposed in the housing layer and on said capacitor,
前記接続層及び前記収容層を貫通するスルーホールが形成されていることを技術的特徴とする。 The connecting layer and the technical features that you have been through holes formed through said encasing layer.
【0014】 [0014]
請求項2では、プリント配線板内にコンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。 According to claim 2, for placing a capacitor on the printed wiring board, the distance between the IC chip and the capacitor is shortened, it is possible to reduce loop inductance. また、コア基板は、少なくとも1層以上の接続層と、コンデンサを収容する収容層からなり、厚みの厚い収容層内にコンデンサを収容するため、コア基板が厚くならず、コア基板上に層間樹脂絶縁層と導体回路とを積層してもプリント配線板を厚くすることがない。 The core substrate includes at least one layer of the connecting layer consists accommodation layer accommodating a capacitor, for accommodating the capacitor in the thick thickness encasing layer, not thicker core board, an interlayer resin on the core substrate no thickening the printed wiring board be stacked insulating layer and the conductor circuit. 更に、両面にコンデンサと接続させるビアが形成されているため、コンデンサとICチップ及び外部基板への配線長が短くなる。 Furthermore, the via to connect the capacitor to both surfaces is formed, the wiring length of the capacitor and the IC chip and the external substrate is shortened.
【0015】 [0015]
請求項5では、コンデンサ間にICチップと外部基板との接続用配線を配設し、コンデンサを信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。 According to claim 5, arranged for connection wiring between the IC chip and the external substrate between the capacitor, the signal line capacitor does not pass, reflected by impedance discontinuities due to the high dielectric, and propagation by high dielectric pass delay does not occur. 電源用のコンデンサを備えることで、ICチップに大電力を容易に供給することが可能となる。 By providing capacitor for power supply, it is possible to easily supply a large electric power to the IC chip.
グランド用コンデンサを備えることで、プリント配線板の信号伝搬のノイズを低減することができる。 By providing a ground capacitor, it is possible to reduce the noise of the signal propagation of a printed wiring board.
【0016】 [0016]
また、接続用配線を配設することにより、コンデンサの下部にも、配線を施すことが可能となる。 Further, by disposing the connection wiring, also the lower portion of the capacitor, it becomes possible to perform wiring. そのために配線の自由度が増して、高密度化、小型化をすることが出来る。 Its freedom of wiring due to increased densification can be miniaturized.
【0017】 [0017]
請求項6では、基板内に収容したコンデンサに加えて表面にコンデンサを配設してある。 According to claim 6, it is disposed a capacitor on the surface in addition to the capacitors accommodated in the substrate. プリント配線板内にコンデンサが収容してあるために、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減し、瞬時に電源を供給することができ、一方、プリント配線板の表面にもコンデンサが配設してあるので、大容量のコンデンサを取り付けることができ、ICチップに大電力を容易に供給することが可能となる。 For capacitors are accommodated in the printed wiring board, the distance between the IC chip and the capacitor is shortened, and reduced loop inductance can supply power instantaneously, whereas, on the surface of the printed wiring board since capacitors are disposed, it is possible to attach the large-capacity capacitor, it is possible to easily supply a large electric power to the IC chip.
【0018】 [0018]
請求項7では、表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であるため、高周波領域における電源供給の不足がなく、所望のICチップの動作が確保される。 According to claim 7, the capacitance of the capacitor of the surface, because it is more capacitance of the inner layer of the capacitor, there is no shortage of power supply in a high frequency region, the operation of the desired IC chip is secured.
【0019】 [0019]
請求項8では、表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であるため、高周波領域における電源供給の不足がなく、所望のICチップの動作が確保される。 According to claim 8, the inductance of the capacitor on the surface, since it is the inductance over the inner layer of the capacitor, there is no shortage of power supply in a high frequency region, the operation of the desired IC chip is secured.
【0020】 [0020]
請求項9、10では、金属膜を形成したチップコンデンサの電極へめっきによりなるバイアホールで電気的接続を取ってある。 According to claim 9 and 10, it is taking the electrical connection via holes made by plating into the electrodes of the chip capacitor forming a metal film. ここで、チップコンデンサの電極は、メタライズからなり表面に凹凸があるが、金属膜により表面が平滑になり、バイアホールを形成するため、電極上に被覆された樹脂に通孔を形成した際に、樹脂残さが残らず、バイアホールと電極との接続信頼性を高めることができる。 Here, the electrode of the chip capacitor, it is uneven in the surface made of metallized, becomes a smooth surface by the metal film, for forming the via hole, upon forming the through hole in the resin coated on the electrode , it does not remain resin residue, it is possible to improve the connection reliability of the via hole and the electrode. 更に、めっきの形成された電極に、めっきによりバイアホールを形成するため、電極とバイアホールとの接続性が高く、ヒートサイクル試験を実施しても、電極とバイアホール間の断線が生じることがない。 Furthermore, the electrode formed of plating, for forming a via hole by plating, high connectivity between the electrode and the via hole even if a heat cycle test, that disconnection between the electrode and the via hole occurs Absent.
【0021】 [0021]
コンデンサの電極の金属膜には、銅、ニッケル、貴金属のいずれかの金属が配設されているものが望ましい。 The metal film of the capacitor electrode, copper, nickel, those any metal of the noble metal is arranged desirable. 内蔵したコンデンサにスズや亜鉛などの層は、バイアホールとの接続部におけるマイグレーションを誘発しやすいからである。 Layers such as tin and zinc built-in capacitor is because easy to induce the migration of connection between the via hole. 故に、マイグレーションの発生を防止することも出来る。 Thus, it is possible to prevent the occurrence of migration.
【0022】 [0022]
また、チップコンデンサの表面に粗化処理を施してもよい。 It may also be subjected to a roughening treatment on the surface of the chip capacitor. これにより、セラミックから成るチップコンデンサと樹脂からなる接着層、層間樹脂絶縁層との密着性が高く、ヒートサイクル試験を実施しても界面での接着層、層間樹脂絶縁層の剥離が発生することがない。 Thereby, the adhesive layer consisting of a chip capacitor and a resin made of ceramic, high adhesion between the interlayer resin insulating layer, the adhesive layer at the interface even when a heat cycle test, the peeling of the interlayer resin insulating layer occurs there is no.
【0023】 [0023]
請求項11では、チップコンデンサの電極の被覆層から、少なくとも一部が露出してプリント配線板に収容し、被覆層から露出した電極に電気的接続を取ってある。 According to claim 11, the coating layer of the chip capacitor electrode, accommodated in the printed circuit board is exposed at least partially, are taking electrical connection to the electrode exposed from the coating layer. このとき、被覆層から露出した金属は、主成分がCuであることが望ましい。 The metal exposed from the coating layer is desirably composed mainly is Cu. 接続抵抗を低減することができるからである。 This is because it is possible to reduce the connection resistance.
【0024】 [0024]
請求項12では、外縁の内側に電極の形成されたチップコンデンサを用いるため、バイアホールを経て導通を取っても外部電極が大きく取れ、アライメントの許容範囲が広がるために、接続不良がなくなる。 According to claim 12, for use a chip capacitor which is formed inside the electrode of the outer edge, the outer electrode is taken larger taking conduction through a via hole, to the allowable range of alignment is widened, connection failure is eliminated.
【0025】 [0025]
請求項13では、マトリクス状に電極が形成されたコンデンサを用いるので、大判のチップコンデンサをコア基板に収容することが容易になる。 According to claim 13, since using a capacitor having electrodes formed in a matrix, it becomes easy to accommodate a large-sized chip capacitor in a core substrate. そのため、静電容量を大きくできるので、電気的な問題を解決することができる。 Therefore, since the electrostatic capacitance can be increased, it is possible to solve the electrical problems. さらに、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。 Furthermore, warpage is hardly generated in the printed circuit board even after such various thermal history.
【0026】 [0026]
請求項14では、コンデンサに多数個取り用のチップコンデンサを複数連結させてもよい。 According to claim 14, it may be connected to each other via not chip capacitors for multi-piece in the capacitor. それによって、静電容量を適宜調整することができ、適切にICチップを動作させることができる。 Thereby, it is possible to properly adjust the electrostatic capacitance can be operated properly IC chip.
【0027】 [0027]
請求項15では、絶縁性接着剤の熱膨張率を、収容層よりも小さく、即ち、セラミックからなるコンデンサに近いように設定してある。 According to claim 15, the thermal expansion coefficient of the insulating adhesive, less than accommodating layer, that is, is set to be close to the capacitor made of ceramic. このため、ヒートサイクル試験において、コア基板を構成する収容層とコンデンサとの間に熱膨張率差から内応力が発生しても、コア基板にクラック、剥離等が生じ難く、高い信頼性を達成できる。 Therefore, achieved in a heat cycle test, even if the inner stress generated from thermal expansion difference between the receiving layer and the capacitor constituting the core substrate, cracks in the core substrate, peeling hardly occurs, a high reliability it can.
【0028】 [0028]
請求項16のプリント配線板の製造方法は、少なくとも以下(a)〜( )の工程を備えることを技術的特徴とする: Method for manufacturing a printed wiring board according to claim 16 technically characterized in that it comprises a step of at least the following (a) ~ (f):
(a)心材に樹脂を含有させてなる第1の樹脂材料にコンデンサ収容用の通孔を形成する工程; (A) forming a first resin material in the through hole of the capacitor housing comprising a resin is contained in the core material;
(b)前記通孔を形成した第1の樹脂材料に、第2の樹脂材料を貼り付けて、コンデンサ収容部を有する収容層を形成する工程; (B) in the first resin material formed with the through hole, paste the second resin material to form a housing layer having a capacitor housing portion;
(c)前記収容層にコンデンサを収納する工程; (C) a step of accommodating the capacitor in the accommodation layer;
(d)前記(c)工程の収容層に第3の絶縁樹脂層を張り付けてコア基板を形成する工程; (D) forming a step (c) the core substrate affixed a third insulating resin layer to the accommodation layer;
(e)前記第3の絶縁樹脂層に前記コンデンサの電極へ至る開口を設けてバイアホールを形成する工程 (E) forming the third via hole and an opening leading to the capacitor electrode to the insulating resin layer;
(f)前記第3の絶縁樹脂層及び前記収容層を貫通する貫通孔を設けてスルーホールを形成する工程 (F) forming a through hole is provided the third insulating resin layer and the through hole passing through the encasing layer.
【0029】 [0029]
請求項17のプリント配線板の製造方法は、少なくとも以下(a)〜( )の工程を備えることを技術的特徴とする: Method for manufacturing a printed wiring board according to claim 17, and technical features in that it comprises a step of at least the following (a) ~ (f):
(a)心材に樹脂を含有させてなる第1の樹脂材料にコンデンサ収容用の通孔を形成する工程; (A) forming a first resin material in the through hole of the capacitor housing comprising a resin is contained in the core material;
(b)第2の樹脂材料に、前記第1の樹脂材料のコンデンサ収容部に該当する位置へコンデンサを配設させる工程; (B) a second resin material, the step of disposing the capacitor to a position corresponding to the capacitor housing portion of the first resin material;
(c)前記(a)工程を経た第1の樹脂材料と前記(b)工程を経た第2の樹脂材料を貼り付けてコンデンサを収納した収容層を形成する工程; (C) forming the (a) the first resin material subjected to step (b) encasing layer accommodating the capacitor Paste second resin material through the steps;
(d)前記収容層に第3の絶縁樹脂層を張り付けコア基板を形成する工程; (D) forming a core substrate affixed a third insulating resin layer to the accommodation layer;
(e)前記第3の絶縁樹脂層に前記コンデンサの電極へ至る開口を設けてバイアホールを形成する工程 (E) forming the third via hole and an opening leading to the capacitor electrode to the insulating resin layer;
(f)前記第3の絶縁樹脂層及び前記収容層を貫通する貫通孔を設けてスルーホールを形成する工程 (F) forming a through hole is provided the third insulating resin layer and the through hole passing through the encasing layer.
【0030】 [0030]
請求項18のプリント配線板の製造方法は、少なくとも以下(a)〜( )の工程を備えることを技術的特徴とする: Method for manufacturing a printed wiring board according to claim 18 technically characterized in that it comprises a step of at least the following (a) ~ (g):
(a)心材に樹脂を含有させてなる第1の樹脂材料にコンデンサ収容用の通孔を形成する工程; (A) forming a first resin material in the through hole of the capacitor housing comprising a resin is contained in the core material;
(b)第2の樹脂材料にバイアホールとなる貫通孔を設けて、前記第1の樹脂材料のコンデンサ収容部に該当する位置へコンデンサを配設させる工程; (B) provided with a through hole serving as a via hole in the second resin material, the step of disposing the capacitor to a position corresponding to the capacitor housing portion of the first resin material;
(c)前記(a)工程を経た第1の樹脂材料と前記(b)工程を経た第2の樹脂材料を貼り付けてコンデンサを収納した収容層を形成する工程; (C) forming the (a) the first resin material subjected to step (b) encasing layer accommodating the capacitor Paste second resin material through the steps;
(d)前記収容層に第3の絶縁樹脂層を張り付けコア基板を形成させる工程; Step (d) to form a core substrate affixed a third insulating resin layer to the accommodation layer;
(e)前記第3の絶縁樹脂層に前記コンデンサの電極へ至る開口を設ける工程;(f)前記第1の樹脂材料の貫通孔及び第3の樹脂材料の開口に導体膜を形成してバイアホールとする工程 (E) said third insulating resin layer is provided an opening that leads to the electrodes of the capacitor step; (f) the through hole and the third opening by forming a conductive film in the via of the resin material of the first resin material step of the hole;
(g)前記第3の絶縁樹脂層及び前記収容層を貫通する貫通孔を設けてスルーホールを形成する工程 (G) forming a through hole is provided the third insulating resin layer and the through hole passing through the encasing layer.
【0031】 [0031]
請求項16、14のプリント配線板の製造方法では、コア基板内にチップコンデンサを収容することが可能となり、ループインダクタンスを低減させたプリント配線板を提供できる。 In the manufacturing method of the printed wiring board according to claim 16 and 14, it is possible to accommodate chip capacitors in a core substrate, it is possible to provide a printed wiring board with reduced loop inductance.
【0032】 [0032]
請求項18のプリント配線板の製造方法では、コア基板内にチップコンデンサを収容することが可能となり、ループインダクタンスを低減させたプリント配線板を提供できる。 In the manufacturing method of the printed wiring board according to claim 18, it becomes possible to accommodate chip capacitors in a core substrate, it is possible to provide a printed wiring board with reduced loop inductance. また、コア基板の両面にバイアホールを形成するため、コンデンサとICチップ及び外部基板への配線長が短くなる。 Further, for forming the via hole on both sides of the core substrate, the wiring length of the capacitor and the IC chip and the external substrate is shortened.
【0033】 [0033]
請求項19のプリント配線板の製造方法では、コンデンサを収容した収容層と第3の樹脂材料とを、両面に圧力を加えて張り合わせコア基板を形成するため、表面が平坦化され、高い信頼性を備える層間樹脂絶縁層及び導体回路を積層することができる。 In the manufacturing method of the printed wiring board according to claim 19, the encasing layer and the third resin material containing a capacitor, to form the core substrate laminated by applying pressure on both sides, the surface is planarized, high reliability it can be laminated interlayer resin insulating layer and a conductor circuit comprising.
【0034】 [0034]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施形態について図を参照して説明する。 Hereinafter, will be described with reference to the drawings an embodiment of the present invention.
先ず、本発明の第1実施形態に係るプリント配線板の構成について図6、図7を参照して説明する。 First, the configuration of the printed wiring board according to the first embodiment of the present invention FIG. 6, will be described with reference to FIG. 図6は、プリント配線板10の断面を示し、図7は、図6に示すプリント配線板10にICチップ90を搭載し、ドータボード94側へ取り付けた状態を示している。 6 shows a cross section of the printed wiring board 10, FIG. 7, an IC chip 90 on the printed wiring board 10 shown in FIG. 6 shows a state attached to the daughter board 94 side.
【0035】 [0035]
図6に示すようにプリント配線板10は、チップコンデンサ20と、チップコンデンサ20を収容するコア基板30と、ビルドアップ層80A、80Bを構成する層間樹脂絶縁層60とからなる。 The printed wiring board 10 as shown in Figure 6, the chip capacitor 20, a core substrate 30 accommodating the chip capacitors 20 consists of interlayer resin insulating layer 60 for constituting the build-up layer 80A, the 80B. コア基板30は、コンデンサ20を収容する収容層31と接続層40とからなる。 The core substrate 30 is composed of an accommodating layer 31 for accommodating the capacitor 20 connection layer 40. 接続層40には、バイアホール46及び導体回路48が形成され、層間樹脂絶縁層60には、バイアホール66及び導体回路68が形成されている。 The connection layer 40, via holes 46 and conductor circuits 48 are formed, the interlayer resin insulating layer 60, via holes 66 and conductor circuits 68 are formed. 本実施形態では、ビルドアップ層が1層の層間樹脂絶縁層60からなるが、ビルドアップ層は、複数の層間樹脂絶縁層からなることができる。 In this embodiment, the buildup layer is formed of interlayer resin insulating layer 60 of the first layer, the build-up layer may be composed of a plurality of interlayer resin insulating layer.
【0036】 [0036]
チップコンデンサ20は、図14に示すように第1電極21と第2電極22と、該第1、第2電極に挟まれた誘電体23とから成り、該誘電体23には、第1電極21側に接続された第1導電膜24と、第2電極22側に接続された第2導電膜25とが複数枚対向配置されている。 Chip capacitor 20, the first electrode 21 as shown in FIG. 14 and the second electrode 22, first, consists sandwiched dielectric 23 to the second electrode, the dielectric 23, the first electrode a first conductive film 24 connected to the 21 side, and the second conductive film 25 connected to the second electrode 22 side are plural opposed. 本実施形態では、第1電極21及び第2電極22にめっきからなるバイアホール46を介して接続を取る。 In the present embodiment, taking the connection through a via hole 46 made of plating on the first electrode 21 and the second electrode 22. ここで、図14に示すように、第1電極21および第2電極22の上面の被覆層28から金属(銅)層26を露出させている。 Here, as shown in FIG. 14, and to expose the metal (copper) layer 26 from the first electrode 21 and the upper surface of the coating layer 28 of the second electrode 22. このため、図6に示すように、銅めっきからなるバイアホール46との接続性が高くなり、また、接続抵抗を低減することができる。 Therefore, as shown in FIG. 6, the higher the connectivity with the via hole 46 made of copper plating, also it is possible to reduce the connection resistance.
【0037】 [0037]
図7に示すように上側のビルドアップ層80Aのバイアホール66には、ICチップ90のパッド92S1、92S2、92P1,92P2へ接続するためのバンプ76が形成されている。 The via holes 66 of the upper buildup layer 80A as shown in FIG. 7, the bumps 76 for connecting to the pad 92S1,92S2,92P1,92P2 the IC chip 90 is formed. 一方、下側のビルドアップ層80Bのバイアホール66には、ドータボード94のパッド96S1、96S2、96P1、96P2へ接続するためのバンプ76が配設されている。 On the other hand, the via holes 66 of the lower buildup layer 80B, bumps 76 for connecting to the pad 96S1,96S2,96P1,96P2 daughter boards 94 are arranged. コア基板30にはスルーホール36が形成されている。 Through holes 36 are formed in the core substrate 30.
【0038】 [0038]
ICチップ90の信号用のパッド92S2は、バンプ76−導体回路68−バイアホール66−スルーホール36−バイアホール66−バンプ76を介して、ドータボード94の信号用のパッド96S2に接続されている。 Pad 92S2 for signal of the IC chip 90 via the bumps 76-conductor circuit 68- via hole 66- through hole 36- via hole 66- bumps 76 is connected to the pad 96S2 for signal daughterboard 94. 一方、ICチップ90の信号用のパッド92S1は、バンプ76−バイアホール66−スルーホール36−バイアホール66−バンプ76を介して、ドータボード94の信号用のパッド96S1に接続されている。 On the other hand, the pad 92S1 for signal of the IC chip 90 via the bumps 76-via hole 66- through hole 36- via hole 66- bumps 76 is connected to the pad 96S1 for signal daughterboard 94.
【0039】 [0039]
ICチップ90の電源用パッド92P1は、バンプ76−バイアホール66−導体回路48−バイアホール46を介してチップコンデンサ20の第1電極21へ接続されている。 Power supply pad 92P1 of the IC chip 90 is connected to the first electrode 21 of the chip capacitor 20 through the bump 76-via hole 66- conductor circuit 48- via hole 46. 一方、ドータボード94の電源用パッド96P1は、バンプ76−バイアホール66−スルーホール36−導体回路48−バイアホール46を介してチップコンデンサ20の第1電極21へ接続されている。 On the other hand, the power supply pad 96P1 of the daughter board 94 is connected to the first electrode 21 of the chip capacitor 20 through the bump 76-via hole 66- through hole 36- conductor circuit 48- via hole 46.
【0040】 [0040]
ICチップ90の電源用パッド92P2は、バンプ76−バイアホール66−導体回路48−バイアホール46を介してチップコンデンサ20の第2電極22へ接続されている。 Power supply pad 92P2 of the IC chip 90 is connected to the second electrode 22 of the chip capacitor 20 through the bump 76-via hole 66- conductor circuit 48- via hole 46. 一方、ドータボード94の電源用パッド96P2は、バンプ76−バイアホール66−スルーホール36−導体回路48−バイアホール46を介してチップコンデンサ20の第2電極22へ接続されている。 On the other hand, the power supply pad 96P2 of the daughter board 94 is connected to the second electrode 22 of the chip capacitor 20 through the bump 76-via hole 66- through hole 36- conductor circuit 48- via hole 46.
【0041】 [0041]
本実施形態のプリント配線板10では、ICチップ90の直下にチップコンデンサ20を配置するため、ICチップとコンデンサとの距離が短くなり、電力を瞬時的にICチップ側へ供給することが可能になる。 In the printed wiring board 10 of this embodiment, in order to place the chip capacitor 20 immediately below the IC chip 90, the distance between the IC chip and the capacitor is shortened, the power can be supplied to the momentarily IC chip side Become. 即ち、ループインダクタンスを決定するループ長さを短縮することができる。 That is, it is possible to reduce the loop length which determines the loop inductance.
【0042】 [0042]
更に、チップコンデンサ20とチップコンデンサ20との間にスルーホール36を設け、チップコンデンサ20を信号線が通過しない。 Further, through holes 36 provided between the chip capacitors 20 and chip capacitors 20, the chip capacitor 20 is a signal line does not pass. このため、コンデンサを通過させた際に発生する高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延を防ぐことができる。 Thus, reflection by impedance discontinuities due to the high dielectric generated when passed through a condenser, and can prevent the propagation delays due to the high dielectric pass.
【0043】 [0043]
また、プリント配線板の裏面側に接続される外部基板(ドータボード)94とコンデンサ20の第1端子21,第2端子22とは、ICチップ側の接続層40に設けられたバイアホール46及びコア基板に形成されたスルーホール36を介して接続される。 The first terminal 21 of the external substrate (daughterboard) 94 and a capacitor 20 connected to the rear surface side of the printed wiring board, and the second terminal 22, via holes 46 and the core provided in the IC chip side of the connecting layer 40 It is connected via a through hole 36 formed in the substrate. 即ち、心材を備え加工が困難な収容層31に通孔を形成してコンデンサの端子と外部基板とを直接接続しないため、接続信頼性を高めることができる。 That is, since the process includes a core material to form a hole in the hard encasing layer 31 not connected to the terminal and the external substrate of the capacitor can be directly enhanced connection reliability.
【0044】 [0044]
更に、本実施形態では、図6に示すようにコア基板30の通孔37の下面とチップコンデンサ20との間に接着剤32を介在させ、通孔37の側面とチップコンデンサ20との間に樹脂充填剤32aを充填してある。 Further, in the present embodiment, the adhesive 32 is interposed between the lower surface and the chip capacitor 20 of the hole 37 of the core substrate 30 as shown in FIG. 6, between the side surface and the chip capacitor 20 of the hole 37 the resin filler 32a are filled. ここで、接着剤32及び樹脂充填剤32aの熱膨張率を、コア基板30及び接着層40よりも小さく、即ち、セラミックからなるチップコンデンサ20に近いように設定してある。 Here, the thermal expansion of the adhesive 32 and the resin filler 32a, less than the core substrate 30 and the adhesive layer 40, i.e., is set as close to the chip capacitor 20 made of ceramic. このため、ヒートサイクル試験において、コア基板及び接着層40とチップコンデンサ20との間に熱膨張率差から内応力が発生しても、コア基板及び接着層40にクラック、剥離等が生じ難く、高い信頼性を達成できる。 Therefore, in the heat cycle test, even if the inner stress generated from the difference in coefficient of thermal expansion between the core substrate and the adhesive layer 40 and the chip capacitor 20, the core substrate and the adhesive layer 40 cracks, separation, and the like hardly occurs, It can achieve high reliability. また、マイグレーションの発生を防止することも出来る。 In addition, it is also possible to prevent the occurrence of migration.
【0045】 [0045]
第1実施形態のプリント配線板の製造工程について、図1〜図6を参照して説明する。 A process for manufacturing a printed wiring board of the first embodiment will be described with reference to FIGS.
先ず、心材にエポキシ樹脂を含浸させたプリプレグ35を4枚積層してなる積層板31αにチップコンデンサ収容用の通孔37を形成し、一方、プリプレグ35を2枚積層してなる積層板31βを用意する(図1(A))。 First, a hole 37 for accommodating the chip capacitors laminate 31α formed by laminating four prepreg 35 impregnated with epoxy resin in the core, while the laminate 31β comprising the prepreg 35 are laminated two sheets prepared (FIG. 1 (A)). ここで、プリプレグとして、エポキシ以外でも、BT、フェノール樹脂あるいはガラスクロスなどの強化材を含有したものを用い得る。 Here, as a prepreg, in addition epoxy, it may be used those containing BT, a reinforcing material such as a phenolic resin or glass cloth. 次に、積層板31αと積層板31βとを重ね収容層31を形成した後、通孔37内に図15を参照して上述したように第1、第2電極21,22の上面の被覆28を剥いだチップコンデンサ20を収容させる(図1(B))。 Next, laminate 31α and after forming the laminate encasing layer 31 overlaid and 31Beta, first as described above with reference to FIG. 15 in the through hole 37, covering the upper surface of the second electrode 21, 22 28 to accommodate the chip capacitor 20 that stripped (FIG. 1 (B)). ここで、該通孔37とチップコンデンサ20との間に接着剤32を介在させることが好適である。 Here, it is preferable to interpose an adhesive 32 between the vent hole 37 and the chip capacitor 20. なお、本願で用いられる樹脂や層間樹脂絶縁層は融点が300℃以下であるため、350℃を越える温度を加えると溶解、軟化もしくは炭化してしまう。 The resin and interlayer resin insulating layer used in the present application since a melting point of 300 ° C. or less, dissolved and added temperature exceeding 350 ° C., softened or becomes carbonized. 接着剤32は、熱膨張率がコア基板よりも小さいものが望ましい。 The adhesive 32 is, as thermal expansion coefficient is smaller than the core substrate is desirable.
【0046】 [0046]
なお、コア基板としてセラミックやAINなどの基板を用いることはできなかった。 Incidentally, it was not possible to use a substrate such as a ceramic or AIN as the core substrate. 該基板は外形加工性が悪く、コンデンサを収容することができないことがあり、樹脂で充填させても空隙が生じてしまうためである。 The substrate has poor outline workability, it may be impossible to accommodate the capacitor, because the gap be filled with resin occurs.
【0047】 [0047]
次に、上記チップコンデンサ20を収容する積層板31α及び積層板31βからなる収容層の両面に、樹脂フィルム(接続層)40αを積層させる(図1(C))。 Next, on both surfaces of the laminate 31α and encasing layer made of laminate 31β housing the chip capacitor 20, the resin film (connection layer) is laminated to 40Arufa (Figure 1 (C)). そして、両面からプレスして表面を平坦にする。 Then, to flatten the surface by pressing from both sides. その後、加熱して硬化させることで、チップコンデンサ20を収容する収容層31と接続層40とからなるコア基板30を形成する(図1(D))。 Thereafter, by curing heated to form a core substrate 30 made of an encasing layer 31 for accommodating the chip capacitors 20 connected layer 40. (FIG. 1 (D)). 本実施形態では、コンデンサ20を収容した収容層31と接続層40とを、両面に圧力を加えて張り合わせコア基板30を形成するため、表面が平坦化される。 In the present embodiment, the connection layer 40 and the accommodating layer 31 holding capacitor 20, to form the core substrate 30 bonded by applying pressure on both sides, the surface is flattened. これにより、後述する工程で、高い信頼性を備えるように層間樹脂絶縁層60及び導体回路68を積層することができる。 Thus, in the process described below, can be laminated interlayer resin insulating layers 60 and conductor circuits 68 to comprise a high reliability.
【0048】 [0048]
なお、コア基板の通孔37の側面に樹脂充填剤32aを充填して、気密性を高めることが好適である。 Incidentally, by filling the resin filler 32a on the side surface of the through hole 37 of the core substrate, it is preferable to increase the air tightness. 樹脂充填剤32aは、熱膨張率がコア基板よりも小さいものが望ましい。 Resin filler 32a is intended coefficient of thermal expansion is smaller than the core substrate is desirable. また、ここでは、樹脂フィルム40αには、金属層のないものを用いて積層させているが、片面に金属層を配設した樹脂フィルム(RCC)を用いてもよい。 Further, here, the resin film 40Arufa, but by stacking with having no metal layer may be a resin film (RCC) which is disposed a metal layer on one side. 即ち、両面板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。 That is, double-sided board, single-sided plate, a metal film having no resin plate, a resin film.
【0049】 [0049]
次に、層間樹脂絶縁層40,コア基板及び層間樹脂絶縁層40に対して、ドリルでスルーホール用の300〜500μmの通孔33を穿設する(図2(A))。 Then, interlayer resin insulation layer 40, the core substrate and the interlayer resin insulating layer 40, is bored a hole 33 of 300~500μm for through-hole with a drill (Fig. 2 (A)). そして、CO2レーザ、YAGレーザ、エキシマレーザ又はUVレーザにより上面側の層間樹脂絶縁層40にチップコンデンサ20の第1電極21及び第2電極22へ至る非貫通孔43を穿設する(図2(B))。 Then, CO2 laser, YAG laser, a non-through-hole 43 bored extending to the first electrode 21 and the second electrode 22 of the chip capacitor 20 in the interlayer resin insulating layer 40 on the upper surface side by an excimer laser, or UV laser (Fig. 2 ( B)). 場合によっては、非貫通孔の位置に対応させて通孔の穿設されたエリアマスクを載置してレーザでエリア加工を行ってもよい。 In some cases, it may be subjected to area machining with a laser the drilled area mask corresponding to allowed in through holes in the position of non-through holes are placed. 更に、バイアホールの大きさや径が異なる物を形成する場合には、混合のレーザによって形成させてもよい。 Further, if the size or diameter of the via hole to form different ones, it may be formed by a laser mixing.
【0050】 [0050]
その後、デスミヤ処理を施す。 Then, subjected to a desmearing processing. 引き続き、表面のパラジウム触媒を付与した後、無電解めっき液にコア基板30を浸漬し、均一に無電解銅めっき膜44を析出させる(図2(C))。 Subsequently, after applying a palladium catalyst surface, the core substrate 30 was immersed in an electroless plating solution, to uniformly precipitate an electroless copper plated film 44 (FIG. 2 (C)). 無電解銅めっき膜44の表面に粗化層を形成することができる。 It is possible to form the roughened layer on the surface of the electroless copper plated film 44. 粗化層はRa(平均粗度高さ)=0.01〜5μmである。 Arakaso is Ra (average roughness height) = 0.01 to 5 [mu] m. 特に望ましいのは、0.5〜3μmの範囲である。 Particularly preferred is in the range of 0.5 to 3 [mu] m.
【0051】 [0051]
そして、無電解めっき膜44の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、所定パターンのレジスト51を形成する(図3(A))。 Then, the surface of the electroless plated film 44 affixed a photosensitive dry film, is placed a mask exposure and developing treatment to form a resist 51 having a predetermined pattern (Figure 3 (A)). ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。 Here, although using an electroless plating, it is also possible to form copper, a metal film of nickel or the like by sputtering. スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。 Although sputtering is disadvantageous in cost, it can be advantageously improved adhesion to the resin. そして、電解めっき液にコア基板30を浸漬し、無電解めっき膜44を介して電流を流し電解銅めっき膜45を析出させる(図3(B))。 Then, the core substrate 30 was immersed in the electrolytic plating solution, through the electroless plating film 44 to precipitate an electrolytic copper plated film 45 passing a current (FIG. 3 (B)). そして、レジスト51を5%のKOH で剥離した後、レジスト51下の無電解めっき膜44を硫酸と過酸化水素混合液でエッチングして除去し、層間樹脂絶縁層40の非貫通孔43にバイアホール46、接続層40の表面に導体回路48を、コア基板30の通孔33にスルーホール36を形成する(図3(C))。 Then, after removing the resist 51 with 5% KOH, the electroless plated film 44 under the resist 51 is removed by etching with sulfuric acid and hydrogen peroxide mixture, via the non-through hole 43 of the interlayer resin insulating layer 40 Hall 46, a conductor circuit 48 on the surface of the connection layer 40, to form the through-holes 36 in the hole 33 of the core substrate 30 (FIG. 3 (C)).
【0052】 [0052]
導体回路48、バイアホール46及びスルーホール36の導体層の表面に粗化層を設ける。 Conductor circuit 48 is provided with a roughened layer on the surface of the conductor layer of the via hole 46 and the through holes 36. 酸化(黒化)−還元処理、Cu−Ni−Pからなる合金などの無電解めっき膜、あるいは、第二銅錯体と有機酸塩からなるエッチング液などのエッチング処理によって粗化層を施す。 Oxide (blackening) - reduction treatment, electroless plating film of an alloy consisting of Cu-Ni-P, or subjected to a roughened layer by etching, such as etching solution composed of cupric complex and organic acid salts. 粗化層はRa(平均粗度高さ)=0.01〜5μmである。 Arakaso is Ra (average roughness height) = 0.01 to 5 [mu] m. 特に望ましいのは、0.5〜3μmの範囲である。 Particularly preferred is in the range of 0.5 to 3 [mu] m. なお、ここでは粗化層を形成しているが、粗化層を形成せず後述するように直接樹脂を充填、樹脂フィルムを貼り付けることも可能である。 Here, although forming the roughened layer, filling the resin directly as described below without forming the roughened layer, it is also possible to paste a resin film.
【0053】 [0053]
引き続き、スルーホール36内に樹脂層38を充填させる。 Subsequently, it is filled with the resin layer 38 in the through holes 36. 樹脂層としては、エポキシ樹脂等の樹脂を主成分として導電性のない樹脂、銅などの金属ペーストを含有させた導電性樹脂のどちらでもよい。 The resin layer may be either a resin nonconductive resin as a main component, a conductive resin containing a metal paste such as copper, such as an epoxy resin. この場合は、熱硬化性エポキシ樹脂に、シリカなどの熱膨張率を整合させるために含有させたものを樹脂充填材として充填させる。 In this case, the thermosetting epoxy resin, those are contained in order to match the thermal expansion coefficient, such as silica is filled as a resin filler. スルーホール36への樹脂38の充填後、樹脂フィルム60αを貼り付ける(図4(A))。 After filling the resin 38 into the through hole 36, paste resin film 60Arufa (FIG 4 (A)). なお、樹脂フィルムを貼り付ける代わりに、樹脂を塗布することも可能である。 Instead of pasting a resin film, it is also possible to apply the resin. 樹脂フィルム60αを貼り付けた後、フォト、レーザにより、絶縁層60αに開口径20〜250μmであるバイアホール63を形成してから熱硬化させる(図4(B))。 After sticking a resin film 60Arufa, photo, by laser, thermal curing after forming the via hole 63 is the opening diameter 20~250μm the insulating layer 60Arufa (FIG 4 (B)). その後、コア基板に触媒付与し、無電解めっきへ浸積して、層間樹脂絶縁層60の表面に均一に厚さ0.9μmの無電解めっき膜64を析出させ、その後、所定のパターンをレジスト70で形成させる(図4(C))。 Thereafter, the catalyst applied to the core substrate, and immersed into the electroless plating, uniformly precipitate an electroless plated film 64 having a thickness of 0.9μm on the surface of the interlayer resin insulating layer 60, then, resist a predetermined pattern 70 is formed (Fig. 4 (C)).
【0054】 [0054]
電解めっき液に浸漬し、無電解めっき膜64を介して電流を流してレジスト70の非形成部に電解銅めっき膜65を形成する(図5(A))。 It was immersed in electroless plating solution, through the electroless plating film 64 to form the electrolytic copper plating film 65 in the non-formation portion of the resist 70 by applying a current (FIG. 5 (A)). レジスト70を剥離除去した後、めっきレジスト下の無電解めっき膜64を溶解除去し、無電解めっき膜64及び電解銅めっき膜65からなるの導体回路68及びバイアホール66を得る(図5(B))。 After the resist 70 was separated and removed, the electroless plated film 64 under the plating resist dissolution is removed to obtain a conductor circuit 68 and via holes 66 consisting of an electroless plated film 64 and electrolytic copper plated film 65 (FIG. 5 (B )).
【0055】 [0055]
第2銅錯体と有機酸とを含有するエッチング液により、導体回路68及びバイアホール66の表面に粗化面(図示せず)を形成した。 The etching solution containing a cupric complex and an organic acid to form a roughened surface (not shown) on the surface of the conductor circuits 68 and via holes 66. さらにその表面にSn置換を行ってもよい。 It may be further subjected to Sn substitution on the surface thereof.
【0056】 [0056]
上述したプリント配線板にはんだバンプを形成する。 Forming a solder bump on a printed wiring board described above. 基板の両面に、ソルダーレジスト組成物を塗布し、乾燥処理を行った後、円パターン(マスクパターン)が描画されたフォトマスクフィルム(図示せず)を密着させて載置し、紫外線で露光し、現像処理する。 On both sides of the substrate is coated with a solder resist composition, after drying, is brought into close contact with a circle pattern photomask film (mask pattern) is drawn (not shown) is placed, and exposed to ultraviolet rays , to a developing treatment. そしてさらに、加熱処理し、はんだパッド部分(バイアホールとそのランド部分を含む)の開口部72aを有するソルダーレジスト層(厚み20μm)72を形成する(図5(C))。 And further heat treated to form a solder resist layer (thickness 20 [mu] m) 72 having openings 72a in the solder pad portion (including the via-hole and land portion thereof) (FIG. 5 (C)).
【0057】 [0057]
そして、ソルダーレジスト層72の開口部72aに、半田ペーストを充填する(図示せず)。 Then, the opening 72a of the solder resist layer 72, to fill the solder paste (not shown). その後、開口部72aに充填された半田を 200℃でリフローすることにより、半田バンプ(半田体)76を形成する(図6参照)。 Then, by reflowing the solder filled in the opening portion 72a at 200 ° C., to form solder bumps (solder body) 76 (see FIG. 6). なお、耐食性を向上させるため、開口部72aにNi、Au、Ag、Pdなどの金属層をめっき、スパッタにより形成することも可能である。 In order to improve the corrosion resistance, Ni in the opening 72a, Au, Ag, plating a metal layer such as Pd, it can also be formed by sputtering.
【0058】 [0058]
次に、該プリント配線板へのICチップの載置及び、ドータボードへの取り付けについて、図7を参照して説明する。 Next, placement and the IC chip to the printed wiring board, for attachment to the daughter board will be described with reference to FIG. 完成したプリント配線板10の半田バンプ76にICチップ90の半田パッド92S1、92S2、92P1、92P2が対応するように、ICチップ90を載置し、リフローを行うことで、ICチップ90の取り付けを行う。 As solder pad 92S1,92S2,92P1,92P2 corresponding IC chip 90 to the solder bumps 76 of the finished printed circuit board 10, placing the IC chip 90, by performing the reflow mounting of an IC chip 90 do. 同様に、プリント配線板10の半田バンプ76にドータボード94のパッド96S1、96S2、96P1、96P2をリフローすることで、ドータボード94へプリント配線板10を取り付ける。 Similarly, by reflowing the pad 96S1,96S2,96P1,96P2 daughterboard 94 to the solder bumps 76 of the printed wiring board 10, attaching the printed circuit board 10 to the daughter board 94.
【0059】 [0059]
上述した樹脂フィルムには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。 The resin film mentioned above, insoluble resin, soluble particles, a curing agent, and other components are contained. それぞれについて以下に説明する。 It will be described below, respectively.
【0060】 [0060]
本発明の製造方法において使用する樹脂フィルムは、酸または酸化剤に可溶性の粒子(以下、可溶性粒子という)が酸または酸化剤に難溶性の樹脂(以下、難溶性樹脂という)中に分散したものである。 Resin film used in the manufacturing method of the present invention, soluble particles (hereinafter, referred to as soluble particles) in an acid or oxidizing agent in the acid or oxidizing agent hardly soluble resin (hereinafter, poorly soluble that resin) which is dispersed in it is.
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。 Incidentally, the term "sparingly soluble", "soluble" as used in the present invention, when immersed same time to a solution of the same acid or oxidizing agent, those early relatively dissolution rate convenience called a "soluble" , those slow relatively dissolution rate for convenience referred to as "sparingly soluble".
【0061】 [0061]
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒子)、酸または酸化剤に可溶性の無機粒子(以下、可溶性無機粒子)、酸または酸化剤に可溶性の金属粒子(以下、可溶性金属粒子)等が挙げられる。 As the soluble particles, for example, acid or soluble in an oxidizing agent of the resin particles (hereinafter, soluble resin particles), acid, or soluble in an oxidizing agent of the inorganic particles (hereinafter, soluble inorganic particles), soluble metal acid or oxidizing agent particles (hereinafter, soluble metal particles), and the like. これらの可溶性粒子は、単独で用いても良いし、2種以上併用してもよい。 These soluble particles may be used alone or in combination of two or more.
【0062】 [0062]
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。 The shape of the soluble particle is not particularly limited, but spheres, pulverized, and the like. また、上記可溶性粒子の形状は、一様な形状であることが望ましい。 The shape of the soluble particles is desirably uniform shape. 均一な粗さの凹凸を有する粗化面を形成することができるからである。 This is because it is possible to form a roughened surface having irregularities of uniform roughness.
【0063】 [0063]
上記可溶性粒子の平均粒径としては、0.1〜10μmが望ましい。 The average particle size of the soluble particles, 0.1 to 10 [mu] m is desirable. この粒径の範囲であれば、2種類以上の異なる粒径のものを含有してもよい。 If the range of this particle size may contain a two or more different particle sizes. すなわち、平均粒径が0.1〜0.5μmの可溶性粒子と平均粒径が1〜3μmの可溶性粒子とを含有する等である。 That is, the average particle size of equal to average particle size of the soluble particles 0.1~0.5μm contains soluble particles of 1 to 3 [mu] m. これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。 Thus, it is possible to form more complex roughened surface, excellent adhesion to the conductor circuit. なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。 In the present invention, the particle size of the soluble particles is the length of the longest portion of the soluble particles.
【0064】 [0064]
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。 As the soluble resin particles, thermosetting resins include those made of a thermoplastic resin or the like, when immersed in solution composed of acid or an oxidizing agent, as long as the dissolution rate is faster than the flame-soluble resin It is not particularly limited.
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。 Specific examples of the soluble resin particles, for example, epoxy resin, phenol resin, polyimide resin, polyphenylene resin, include those made of polyolefin resin, fluorine resin, etc., it may be made of one kind of these resins and it may be made of a mixture of two or more resins.
【0065】 [0065]
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。 Further, as the soluble resin particles may be used resin particles made of rubber. 上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、(メタ)アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した(メタ)アクリロニトリル・ブタジエンゴム等が挙げられる。 As the rubber, such as polybutadiene rubber, epoxy-modified, urethane-modified, (meth) Various modified polybutadiene rubber such as acrylonitrile-modified, containing a carboxyl group (meth) acrylonitrile-butadiene rubber. これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。 By using these rubbers, soluble resin particles are easily dissolved in acid or oxidizing agent. つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。 That is, when dissolving the soluble resin particles using an acid can be dissolved in acid other than a strong acid, when dissolved soluble resin particles with an oxidizing agent, a relatively weak oxidizing power permanganic it can be dissolved in acid salt. また、クロム酸を用いた場合でも、低濃度で溶解することができる。 Furthermore, even in the case of using a chromic acid, it can be dissolved at low concentrations. そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。 Therefore, without an acid or oxidizing agent remaining on the resin surface, as described later, after the roughened surface formed, when applying the catalyst palladium chloride, or wanted catalyst Na granted, the catalyst is oxidized It is not able to or.
【0066】 [0066]
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 As the soluble inorganic particles, for example, aluminum compounds, calcium compounds, potassium compounds, particles and the like consisting of at least one selected from the group consisting of a magnesium compound and a silicon compound.
【0067】 [0067]
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。 As the aluminum compound, for example, alumina, aluminum hydroxide and the like. Examples of the calcium compound, e.g., calcium carbonate, calcium hydroxide and the like. Examples of the potassium compound, potassium carbonate and the like, Examples of the magnesium compound, magnesia, dolomite, basic magnesium carbonate and the like. Examples of the silicon compound, silica, and zeolite. これらは単独で用いても良いし、2種以上併用してもよい。 These may be used alone or in combination of two or more.
【0068】 [0068]
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 As the soluble metal particles, for example, copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, at least one consisting of particles, and the like are selected from the group consisting of calcium and silicon. また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。 Further, these soluble metal particles, in order to secure insulation surface layer may be coated with a resin or the like.
【0069】 [0069]
上記可溶性粒子を、2種以上混合して用いる場合、混合する2種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。 The soluble particles, when used as a mixture of two or more, as a combination of mixing 2 kinds of soluble particles, the combination of the resin particles and inorganic particles is desirable. 両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。 It is possible to both cases conductivity ensuring insulation resin film fried low, easily achieving the adjustment of thermal expansion between the sparingly soluble resins, no cracks occur in the interlayer resin insulating layer made of a resin film, This is because the peeling does not occur between the interlayer resin insulating layer and a conductor circuit.
【0070】 [0070]
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。 As the hardly soluble resin, when forming the roughened surface with an acid or an oxidizing agent in the interlayer resin insulating layer is not particularly limited as long as it can maintain the shape of the roughened surface, for example, a thermosetting resins, thermoplastic resins, these complexes, and the like. また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。 Further, it may be a photosensitive resin obtained by imparting photosensitivity to these resins. 感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。 By using a photosensitive resin, exposure to the interlayer resin insulating layer can be formed with openings for via holes by using a developing process.
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。 Among these, those containing a thermosetting resin is desirable. それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。 Thereby, since it is possible to maintain the shape of the roughened surface by plating solution or various heating processes.
【0071】 [0071]
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。 Specific examples of the hardly soluble resin, e.g., epoxy resin, phenol resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin and the like. これらの樹脂は単独で用いてもよいし、2種以上を併用してもよい。 It may be used those resins alone or in combination of two or more.
さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。 Further, in a molecule, an epoxy resin having two or more epoxy groups is more desirable. 前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。 It is possible not only to form a roughened surface mentioned above and excellent in heat resistance and the like, even in a heat cycle conditions, does not occur stress concentration to the metal layer, it does not occur easily peeling of the metal layer it is from.
【0072】 [0072]
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。 As the epoxy resin, for example, cresol novolak type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resins, phenol novolak type epoxy resin, alkylphenol novolac epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resins, di cyclopentadiene type epoxy resins, epoxidized condensation product of a phenol and an aromatic aldehyde having a phenolic hydroxyl group, triglycidyl isocyanurate, alicyclic epoxy resins. これらは、単独で用いてもよく、2種以上を併用してもよい。 These may be used alone or in combination of two or more. それにより、耐熱性等に優れるものとなる。 Thereby, it is excellent in heat resistance and the like.
【0073】 [0073]
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。 In the resin film used in the present invention, the soluble particles is preferably are substantially uniformly dispersed in the hardly soluble resin. 均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。 Can form a roughened surface having irregularities of uniform roughness, even when forming a via hole or a through hole in a resin film, to ensure the adhesion of the metal layer of the conductor circuit formed thereon This is because possible. また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。 It is also possible to use a resin film containing soluble particles only in a surface layer portion to form a roughened surface. それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。 Thereby, except the surface layer portion of the resin film since it is not exposed to acid or oxidizing agent, insulation between conductor circuits through the interlayer resin insulating layer is reliably maintained.
【0074】 [0074]
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、3〜40重量%が望ましい。 In the resin film, the amount of soluble particles dispersed in the hardly soluble resin, the resin film is preferably 3 to 40 wt%. 可溶性粒子の配合量が3重量%未満では、所望の凹凸を有する粗化面を形成することができない場合があり、40重量%を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。 When the amount of the soluble particles is less than 3 wt%, may not be able to form a roughened surface having a desired uneven, exceeds 40 wt%, when dissolved the soluble particles using an acid or an oxidizing agent to, will be dissolved to a deep portion of the resin film, it can not maintain the insulation between conductor circuits through the interlayer resin insulating layer made of a resin film, which may cause a short circuit.
【0075】 [0075]
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。 The resin film, the soluble particles, besides the flame-soluble resin, a curing agent, it is desirable to contain the other components, and the like.
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。 The curing agent, for example, an imidazole type curing agent, amine curing agent, a guanidine curing agent, which the epoxy adduct and these curing agents of these curing agents microencapsulated, triphenylphosphine, tetraphenyl phosphonium bromide · tetraphenyl borate organic phosphine compounds such like.
【0076】 [0076]
上記硬化剤の含有量は、樹脂フィルムに対して0.05〜10重量%であることが望ましい。 The content of the curing agent is preferably 0.05 to 10% by weight relative to the resin film. 0.05重量%未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。 Is less than 0.05 wt%, since curing of the resin film is insufficient, the degree of acid or oxidizing agent from entering the resin film is increased, there is an insulating resin film is impaired. 一方、10重量%を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。 On the other hand, when it exceeds 10 wt%, the excess hardener component denatures the composition of the resin, which may result in or cause a decrease in reliability.
【0077】 [0077]
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。 Examples of the other components, for example, fillers inorganic compounds or resins that do not affect the formation of the roughened surface. 上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。 Examples of the inorganic compounds, for example, silica, alumina, dolomite and the like. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図りプリント配線板の性能を向上させることができる。 By incorporating these fillers, integrity and heat resistance of the thermal expansion coefficient, it is possible to improve the performance of the printed wiring board achieving such improvement in chemical resistance.
【0078】 [0078]
また、上記樹脂フィルムは、溶剤を含有していてもよい。 Further, the resin film may contain solvent. 上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。 Examples of the solvent include acetone, methyl ethyl ketone, ketones such as cyclohexanone, ethyl acetate, butyl acetate, cellosolve acetate, toluene, aromatic hydrocarbons such as xylene and the like. これらは単独で用いてもよいし、2種類以上併用してもよい。 These may be used alone or in combination of two or more.
【0079】 [0079]
引き続き、本発明の第1実施形態の改変例に係るプリント配線板について、図8を参照して説明する。 Subsequently, the printed wiring board according to a modified example of the first embodiment of the present invention will be described with reference to FIG. 改変例のプリント配線板は、上述した第1実施形態とほぼ同様である。 Printed circuit board modification example is substantially the same as the first embodiment described above. 但し、この改変例のプリント配線板では、導電性ピン84が配設され、該導電性ピン84を介してドータボードとの接続を取るように形成されている。 However, in the printed wiring board of this modification, conductive pins 84 are disposed, are formed so as to take the connection to the daughter board through the conductive pin 84.
【0080】 [0080]
また、上述した第1実施形態では、コア基板30に収容されるチップコンデンサ20のみを備えていたが、第1改変例では、表面及び裏面に大容量のチップコンデンサ86が実装されている。 In the first embodiment described above, were equipped with only the chip capacitors 20 accommodated in the core substrate 30, in the first modification, chip capacitors 86 having a large capacity are mounted on the front and back surfaces.
【0081】 [0081]
ICチップは、瞬時的に大電力を消費して複雑な演算処理を行う。 IC chip performs complex arithmetic processing consumes momentarily high power. ここで、ICチップ側に大電力を供給するために、第1改変例では、プリント配線板に電源用のチップコンデンサ20及びチップコンデンサ86を備えてある。 Here, in order to supply a large electric power to the IC chip side, in the first modification, it is provided with a chip capacitor 20 and chip capacitors 86 for power supply to the printed wiring board. このチップコンデンサによる効果について、図15を参照して説明する。 Effects of this chip capacitors will be described with reference to FIG. 15.
【0082】 [0082]
図15は、縦軸にICチップへ供給される電圧を、横軸に時間を取ってある。 15, the voltage supplied to the IC chip on the vertical axis, are taking the time on the horizontal axis.
ここで、二点鎖線Cは、電源用コンデンサを備えないプリント配線板の電圧変動を示している。 Here, two-dot chain line C shows the voltage variation of a printed wiring board having no power supply capacitor. 電源用コンデンサを備えない場合には、大きく電圧が減衰する。 If without a power supply capacitor is larger voltage is attenuated.
破線Aは、表面にチップコンデンサを実装したプリント配線板の電圧変動を示している。 Dashed line A shows the voltage variation of a printed wiring board mounted with the chip capacitors on the surface. 上記二点鎖線Cと比較して電圧は大きく落ち込まないが、ループ長さが長くなるので、律速の電源供給が十分に行えていない。 Voltage does not depress large compared with the two-dot chain line C, but since the loop length is long, the power supply of the rate-limiting is not sufficiently performed. 即ち、電力の供給開始時に電圧が降下している。 In other words, the voltage is falling at the start supplying power. また、二点鎖線Bは、図6を参照して上述したチップコンデンサを内蔵するプリント配線板の電圧降下を示している。 Further, the two-dot chain line B shows the voltage drop of a printed wiring board with a built-in chip capacitors described above with reference to FIG. ループ長さは短縮できているが、コア基板30に容量の大きなチップコンデンサを収容することができないため、電圧が変動している。 Loop length is made shorter, but it is not possible to accommodate a large chip capacitor sized core substrate 30, the voltage fluctuates. ここで、実線Eは、図8を参照して上述したコア基板内のチップコンデンサ20を、また表面に大容量のチップコンデンサ86を実装する第1改変例のプリント配線板の電圧変動を示している。 Here, a solid line E is a chip capacitor 20 in the core substrate described above with reference to FIG. 8, also shows the voltage variation of the first modification of the printed wiring board to implement a large capacity of the chip capacitor 86 on the surface there. ICチップの近傍にチップコンデンサ20を、また、大容量(及び相対的に大きなインダクタンス)のチップコンデンサ86を備えることで、電圧変動を最小に押さえている。 The chip capacitor 20 in the vicinity of the IC chip, also by providing the chip capacitors 86 having a large capacity (and a relatively large inductance), and hold the voltage variation to a minimum.
【0083】 [0083]
引き続き、本発明の第1実施形態の第2改変例に係るプリント配線板について、図11を参照して説明する。 Subsequently, the printed wiring board according to a second modified example of the first embodiment of the present invention will be described with reference to FIG. 11. 第2改変例のプリント配線板は、上述した第1実施形態とほぼ同様である。 Printed circuit board of the second modification is almost the same as the first embodiment described above. 但し、第1実施形態では、コア基板30が収容層31の両面に接続層40が配設されたが、第2実施形態では、収容層31の上面にのみ接続層40が配設されている。 However, in the first embodiment, the connection layer 40 on both surfaces of the core substrate 30 is accommodated layer 31 is disposed, in the second embodiment, only the connection layer 40 on the upper surface of the encasing layer 31 is disposed .
【0084】 [0084]
第1実施形態の第2改変例に係るプリント配線板の製造工程について、図9及び図10を参照して説明する。 The process of manufacturing the printed wiring board according to a second modification of the first embodiment will be described with reference to FIGS.
先ず、エポキシ樹脂を含浸させたプリプレグ35を4枚積層してなる積層板31αにチップコンデンサ収容用の通孔37を形成し、一方、プリプレグ35を2枚積層してなる積層板31βを用意する(図9(A))。 First, a hole 37 for accommodating the chip capacitors laminate 31α formed by laminating four prepreg 35 impregnated with epoxy resin, whereas, to prepare a laminate 31β comprising the prepreg 35 are laminated two sheets (Fig. 9 (A)). 次に、積層板31βの、積層板31αの通孔形成位置に対応させて接着材32を介してチップコンデンサ20を載置する(図9(B))。 Then, the laminate 31Beta, to correspond to the through hole formation positions of the laminate 31α mounting the chip capacitor 20 through the bonding material 32 (FIG. 9 (B)). そして、積層板31αと積層板31βとを重ねチップコンデンサ20の収容層31を形成する(図9(C))。 Then, a receiving layer 31 of the laminate 31α the laminate 31β and lap chip capacitor 20 (FIG. 9 (C)).
【0085】 [0085]
次に、上記チップコンデンサ20を収容する積層板31α及び積層板31βからなる収容層31の上面に、樹脂フィルム(接続層)40αを積層させる(図9(D))。 Next, the upper surface of the encasing layer 31 composed of a laminated plate 31α and laminates 31β housing the chip capacitor 20, the resin film (connection layer) is laminated to 40Arufa (FIG 9 (D)). そして、両面からプレスして表面を平坦にする。 Then, to flatten the surface by pressing from both sides. その後、加熱して硬化させることで、チップコンデンサ20を収容する収容層31と接続層40とからなるコア基板30を形成する(図10(A))。 Thereafter, by curing heated to form a core substrate 30 made of an encasing layer 31 for accommodating the chip capacitors 20 connected layer 40. (FIG. 10 (A)). 本実施形態では、コンデンサ20を収容した収容層31と接続層40とを、両面に圧力を加えて張り合わせコア基板30を形成するため、表面が平坦化される。 In the present embodiment, the connection layer 40 and the accommodating layer 31 holding capacitor 20, to form the core substrate 30 bonded by applying pressure on both sides, the surface is flattened. これにより、高い信頼性を備えるように層間樹脂絶縁層60及び導体回路68を積層することができる。 Thus, it is possible to laminate the interlayer resin insulating layer 60 and conductive circuits 68 to comprise a high reliability.
【0086】 [0086]
次に、層間樹脂絶縁層40,コア基板及び層間樹脂絶縁層40に対して、ドリルでスルーホール用の300〜500μmの通孔33を穿設する(図10(B))。 Then, interlayer resin insulation layer 40, the core substrate and the interlayer resin insulating layer 40, is bored a hole 33 of 300~500μm for through-hole with a drill (Fig. 10 (B)). そして、CO2レーザ、YAGレーザ、エキシマレーザ又はUVレーザにより上面側の層間樹脂絶縁層40にチップコンデンサ20の第1電極21及び第2電極22へ至る非貫通孔43を穿設する(図10(C))。 Then, CO2 laser, YAG laser, a non-through-hole 43 bored extending to the first electrode 21 and the second electrode 22 of the chip capacitor 20 in the interlayer resin insulating layer 40 on the upper surface side by an excimer laser, or UV laser (Fig. 10 ( C)). 以降の工程は、図2〜図6を参照して上述した第1実施形態と同様であるため、説明を省略する。 Subsequent steps, since with reference to FIGS. 2-6 is the same as the first embodiment described above, the description thereof is omitted.
【0087】 [0087]
引き続き、本発明の第1実施形態の第3改変例に係るプリント配線板について、図13を参照して説明する。 Subsequently, the printed wiring board according to a third modified example of the first embodiment of the present invention will be described with reference to FIG. 13. 第2改変例のプリント配線板は、上述した第1実施形態の第2改変例とほぼ同様である。 Printed circuit board of the second modification is substantially the same as the second modification of the first embodiment described above. 但し、第2改変例では、コア基板30のICチップ側にみにバイアホール46が配設されたが、第3改変例では、ICチップ側のみならず、ドータボード側にもバイアホール46が配設されている。 However, in the second modified example, a via hole 46 to see the IC chip side of the core substrate 30 are arranged, in the third modification, not IC chip side only, via holes 46 in daughter board is distribution It has been set.
【0088】 [0088]
この第3改変例においては、裏面側にもバイアホール46が配設されているため、チップコンデンサ20とドータボードとの配線長を短くすることができる。 In the third modification, since the via hole 46 on the back surface side is arranged, it is possible to shorten the wiring length between the chip capacitor 20 and the daughter board.
【0089】 [0089]
第3改変例に係るプリント配線板の製造工程について、図12を参照して説明する。 The process of manufacturing the printed wiring board according to the third modified example will be explained with reference to FIG. 12.
先ず、エポキシ樹脂を含浸させたプリプレグ35を4枚積層してなる積層板31αにチップコンデンサ収容用の通孔37を形成する。 First, a through hole 37 for accommodating the chip capacitors laminate 31α formed by laminating four prepreg 35 impregnated with epoxy resin. 一方、プリプレグ35を2枚積層してなる積層板31βのチップコンデンサ搭載位置に電極へ至る通孔39を穿設する(図12(A))。 On the other hand, bored a hole 39 in the chip capacitor mounting position of the laminate 31β comprising the prepreg 35 are laminated two leading to the electrodes (FIG. 12 (A)). 次に、積層板31βの、積層板31αの通孔形成位置に対応させて接着材32を介してチップコンデンサ20を載置する(図12(B))。 Then, the laminate 31Beta, mounting the chip capacitor 20 through the adhesive 32 so as to correspond to the through hole formation positions of the laminate 31Arufa (FIG 12 (B)). そして、積層板31αと積層板31βとを重ね収容層31を形成する(図12(C))。 The laminate 31α and forming the accommodation layer 31 overlapping the laminate 31Beta (FIG 12 (C)).
【0090】 [0090]
次に、収容層31の上面に、樹脂フィルム(接続層)40αを積層させる(図12(D))。 Next, the upper surface of the encasing layer 31, the resin film (connection layer) is laminated to 40Arufa (Fig 12 (D)). そして、両面からプレスして表面を平坦にする。 Then, to flatten the surface by pressing from both sides. その後、加熱して硬化させることで、チップコンデンサ20を収容する収容層31と接続層40とからなるコア基板30を形成する(図13参照)。 Thereafter, by curing heated to form a core substrate 30 made of an encasing layer 31 for accommodating the chip capacitors 20 connected layer 40. (see FIG. 13). 以降の工程は、図2〜図6を参照して上述した第1実施形態と同様であるため、説明を省略する。 Subsequent steps, since with reference to FIGS. 2-6 is the same as the first embodiment described above, the description thereof is omitted.
【0091】 [0091]
引き続き、第1実施形態の第4改変例に係るプリント配線板について、図16、図17を参照して説明する。 Subsequently, the printed wiring board according to a fourth modification of the first embodiment will be described with reference to FIGS. 16, 17.
第4改変例の構成は、図6を参照して上述した第1実施形態と同様である。 Configuration of the fourth modification is the same as the first embodiment described above with reference to FIG. 但し、第4改変例のプリント配線板では、チップコンデンサ20が、図17に示すように第1、第2電極21,22の被覆層28(図14参照)を完全に剥離した後、銅めっき膜29により被覆してある。 However, in the printed wiring board of the fourth modification, after the chip capacitor 20, first, as shown in FIG. 17, the coating layer 28 of the second electrodes 21 and 22 (see FIG. 14) is completely peeled, the copper plating It is covered by a membrane 29. そして、銅めっき膜29で被覆した第1、第2電極21,22に銅めっきよりなるバイアホール46で電気的接続を取ってある。 The first coated with copper plating film 29, it is taking the electrical connection via hole 46 made of copper plating on the second electrode 21, 22. ここで、チップコンデンサの電極21,22は、メタライズからなり表面に凹凸がある。 Here, electrodes 21 and 22 of the chip capacitor is uneven surface made of metallized. このため、金属層を剥き出した状態で用いると、接続層40に非貫通孔43を穿設する工程において、該凹凸に樹脂が残ることがある。 Therefore, when used in a state in which Expose the metal layer, in the step of drilling a blind hole 43 in the connection layer 40, it may be resin remains uneven. この際には、当該樹脂残さにより第1、第2電極21,22とバイアホール46との接続不良が発生することがある。 At this time, first by leaving the resin, poor connection between the second electrode 21 and the via hole 46 may occur. これに対して、第4改変例では、銅めっき膜29によって第1、第2電極21,22の表面が平滑になり、電極上に被覆された接続層40に非貫通孔43を穿設した際に、樹脂残さが残らず、バイアホール46を形成した際の電極21,22との接続信頼性を高めることができる。 In contrast, in the fourth modified example, first with a copper plating film 29, the surface of the second electrodes 21 and 22 is smooth, non-penetrating hole 43 bored in the connecting layer 40 coated on the electrode when, does not remain resin residue, it is possible to improve the connection reliability between electrodes 21 and 22 when forming the via holes 46.
【0092】 [0092]
更に、銅めっき膜29の形成された電極21、22に、めっきによりバイアホール46を形成するため、電極21、22とバイアホール46との接続性が高く、ヒートサイクル試験を実施しても、電極21、22とバイアホール46との間で断線が生じることがない。 Furthermore, the electrodes 21 and 22 formed of copper plating film 29, for forming the via hole 46 by plating, high connectivity with electrodes 21, 22 and the via hole 46, even if a heat cycle test, never break occurs between the electrodes 21 and 22 and the via hole 46. マイグレーションの発生もなく、コンデンサのバイアホールの接続部での不都合を引き起こさなかった。 Without occurrence of migration caused no inconvenience in the connection of the via holes of the capacitor.
【0093】 [0093]
なお、上記銅めっき膜29は、チップコンデンサの製造段階で金属層26の表面に被覆されたニッケル/スズ層(被覆層)を、プリント配線板への搭載の段階で剥離してから設ける。 Note that the copper plating film 29 is provided a nickel / tin layer coated on the surface of the metal layer 26 in the manufacturing stage of the chip capacitor (coating layer), after peeling at the stage of mounting on a printed wiring board. この代わりに、チップコンデンサ20の製造段階で、金属層26の上に直接銅めっき膜29を被覆することも可能である。 Alternatively, in the manufacturing stage of the chip capacitor 20, it is also possible to coat the direct copper plating film 29 on the metal layer 26. 即ち、第4改変例では、第1実施形態と同様に、レーザにて電極の銅めっき膜29へ至る開口を設けた後、デスミヤ処理等を行い、バイアホールを銅めっきにより形成する。 That is, in the fourth modified example, like the first embodiment, after an opening reaching at the laser to the copper plated film 29 of the electrodes, subjected to desmear process or the like, the via hole is formed by copper plating.
従って、銅めっき膜29の表面に酸化膜が形成されていても、上記レーザ及びデスミヤ処理で酸化膜を除去できるため、適正に接続を取ることができる。 Therefore, even if the oxide film on the surface of the copper plating film 29 is formed, it is possible to remove the oxide film by the laser and desmear treatment can take a proper connection.
【0094】 [0094]
更に、チップコンデンサ20のセラミックから成る誘電体23の表面には粗化層23aが設けられている。 Furthermore, roughened layer 23a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. このため、セラミックから成るチップコンデンサ20と樹脂からなる接着層40との密着性が高く、ヒートサイクル試験を実施しても界面での接着層40の剥離が発生することがない。 Thus, high adhesion between the adhesive layer 40 consisting of a chip capacitor 20 and the resin made of ceramic, the peeling of the adhesive layer 40 at the interface even when a heat cycle test is not generated. この粗化層23aは、焼成後に、チップコンデンサ20の表面を研磨することにより、また、焼成前に、粗化処理を施すことにより形成できる。 The roughened layer 23a, after firing, by polishing the surface of the chip capacitor 20, also before firing can be formed by roughening treatment. なお、第4改変例では、コンデンサの表面に粗化処理を施し、樹脂との密着性を高めたが、この代わりに、コンデンサの表面にシランカップリング処理を施すことも可能である。 In the fourth modification, roughening treatment on the surface of the capacitor, although improving the adhesion with the resin, alternatively, it is also possible to apply the silane coupling treatment on the surface of the capacitor.
【0095】 [0095]
引き続き、本発明の第2実施形態に係るプリント配線板の構成について図18を参照して説明する。 Subsequently, with reference to FIG. 18 illustrating the configuration of a printed wiring board according to the second embodiment of the present invention.
この第2実施形態のプリント配線板の構成は、上述した第1実施形態とほぼ同様である。 Configuration of a printed wiring board of the second embodiment is substantially the same as the first embodiment described above. 但し、コア基板30への収容されるチップコンデンサ20が異なる。 However, the chip capacitor 20 to be accommodated in the core substrate 30 are different.
図18は、チップコンデンサの平面図を示している。 Figure 18 shows a plan view of the chip capacitor. 図18(A)は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。 FIG. 18 (A) shows a chip capacitor before cutting for multi-piece, one-dot chain line in the figure shows the cutting line. 上述した第1実施形態のプリント配線板では、図18(B)に平面図を示すようにチップコンデンサの側縁に第1電極21及び第2電極22を配設してある。 In the printed wiring board of the first embodiment described above, it is disposed a first electrode 21 and the second electrode 22 to the side edges of the chip capacitors as shown in the plan view of FIG. 18 (B). 図18(C)は、第2実施形態の多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。 Figure 18 (C) shows a chip capacitor before cutting for multi-piece of the second embodiment, one-dot chain line in the figure shows the cutting line. 第2実施形態のプリント配線板では、図18(D)に平面図を示すようにチップコンデンサの側縁の内側に第1電極21及び第2電極22を配設してある。 The printed wiring board of the second embodiment, are disposed a first electrode 21 and the second electrode 22 on the inner side of the side edges of the chip capacitor as shown in the plan view of FIG. 18 (D).
この第2実施形態のプリント配線板では、外縁の内側に電極の形成されたチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 In the printed wiring board of the second embodiment, since the use of chip capacitors 20 formed in the electrode on the inside of the outer edge, it can be used a large chip capacitor capacity.
【0096】 [0096]
引き続き、第2実施形態の第1改変例に係るプリント配線板について図19を参照して説明する。 Subsequently, with reference to FIG. 19 will be described printed wiring board according to a first modification of the second embodiment.
図19は、第1改変例に係るプリント配線板のコア基板に収容されるチップコンデンサ20の平面図を示している。 Figure 19 shows a plan view of the chip capacitor 20 to be accommodated in the core substrate of the printed wiring board according to a first modification. 上述した第1実施形態では、複数個の小容量のチップコンデンサをコア基板に収容したが、第1改変例では、大容量の大判のチップコンデンサ20をコア基板に収容してある。 In the first embodiment described above, containing a chip capacitor of a plurality of small capacity in the core substrate, in the first modification, it is housed a large-sized chip capacitor 20 of a large capacity in the core substrate. ここで、チップコンデンサ20は、第1電極21と第2電極22と、誘電体23と、第1電極21へ接続された第1導電膜24と、第2電極22側に接続された第2導電膜25と、第1導電膜24及び第2導電膜25へ接続されていないチップコンデンサの上下面の接続用の電極27とから成る。 Here, the chip capacitor 20 includes a first electrode 21 and the second electrode 22, a dielectric 23, a first conductive film 24 connected to the first electrode 21, second connected to the second electrode 22 side the conductive film 25, composed of the first conductive film 24 and the upper and lower surfaces of the connection electrodes 27. of the chip capacitor which is not connected to the second conductive film 25. この電極27を介してICチップ側とドータボード側とが接続されている。 The IC chip side and the daughter board are connected through the electrode 27.
【0097】 [0097]
この第1改変例のプリント配線板では、大判のチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 In the printed wiring board of the first modification, since the use of large-sized chip capacitor 20, it is possible to use a large chip capacitor capacitance. また、大判のチップコンデンサ20を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。 Moreover, since the use of large-sized chip capacitor 20, it does not occur warp the printed wiring board even after repeated heat cycle.
【0098】 [0098]
図20を参照して第2改変例に係るプリント配線板について説明する。 It will be described printed wiring board according to the second modification with reference to FIG. 20. 図20(A)は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、通常の裁断線を示し、図20(B)は、チップコンデンサの平面図を示している。 FIG. 20 (A) shows a chip capacitor before cutting for multi-piece, one-dot chain line in the figure shows a typical cutting line, FIG. 20 (B) shows a plan view of the chip capacitor . 図20(B)に示すように、この第2改変例では、多数個取り用のチップコンデンサを複数個(図中の例では3枚)連結させて大判で用いている。 As shown in FIG. 20 (B), this second modification, (in the example in FIG. 3 sheets) a plurality of chip capacitors for multi-cavity as used linked allowed to large format.
【0099】 [0099]
この第2改変例では、大判のチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 In this second modification, since the use of large-sized chip capacitor 20, it is possible to use a large chip capacitor capacitance. また、大判のチップコンデンサ20を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。 Moreover, since the use of large-sized chip capacitor 20, it does not occur warp the printed wiring board even after repeated heat cycle.
【0100】 [0100]
上述した実施形態では、チップコンデンサをプリント配線板に内蔵させたが、チップコンデンサの代わりに、セラミック板に導電体膜を設けてなる板状のコンデンサを用いることも可能である。 In the embodiment described above, but is incorporated a chip capacitor on the printed circuit board, instead of the chip capacitors, it is also possible to use a plate-shaped capacitor formed by providing a conductive film on a ceramic plate. 第4改変例の銅めっきを被覆する構成及びチップコンデンサの表面を粗化する構成は、第1実施形態、第1、第2、第3改変例、第2実施形態に適用可能であることは言うまでもない。 Structure roughening configuration and the surface of the chip capacitor covering the copper plating of the fourth modified example, the first embodiment, first, second, third modification, it is applicable to the second embodiment needless to say.
【0101】 [0101]
ここで、第1実施形態の第4改変例のプリント配線板について、コア基板内に埋め込んだチップコンデンサ20のインダクタンスと、プリント配線板の裏面(ドータボード側の面)に実装したチップコンデンサのインダクタンスとを測定した値を示す。 Here, the printed wiring board of the fourth modification of the first embodiment, the inductance of the chip capacitor 20 embedded in the core substrate, and the inductance of the chip capacitor mounted on the rear surface of the printed wiring board (a surface of the daughter board) We are shown the measured value.
コンデンサ単体の場合埋め込み形 137pH In the case of a single capacitor embedded form 137pH
裏面実装形 287pH Back mount type 287pH
コンデンサを8個並列に接続した場合埋め込み形 60pH Type buried case of connecting a capacitor to eight parallel 60pH
裏面実装形 72pH Back mount type 72pH
以上のように、コンデンサを単体で用いても、容量を増大させるため並列に接続した場合にも、チップコンデンサを内蔵することでインダクタンスを低減できる。 As described above, be used a capacitor alone, even when connected in parallel to increase the capacity, the inductance can be reduced by incorporating the chip capacitor.
【0102】 [0102]
次に、信頼性試験を行った結果について説明する。 It will now be described results of reliability test. ここでは、第4改変例のプリント配線板において、1個のチップコンデンサの静電容量の変化率を測定した。 Here, in the printed wiring board of the fourth modification, it was measured rate of change of the electrostatic capacity of a single chip capacitor.
【0103】 [0103]
Steam試験は、蒸気に当て湿度100%に保った。 Steam test was kept at 100% humidity steamed. また、HAST試験では、相対湿度100%、印加電圧1.3V、温度121℃で100時間放置した。 Further, in the HAST test, 100% relative humidity, the applied voltage 1.3V, and allowed to stand at a temperature 121 ° C. 100 hours. TS試験では、−125℃で30分、55℃で30分放置する試験を1000回線り返した。 In the TS test, 30 minutes at -125 ℃, returns Ri 1000 line test to stand for 30 minutes at 55 ℃.
【0104】 [0104]
上記信頼性試験において、チップコンデンサを内蔵するプリント配線板においても、既存のコンデンサ表面実装形と同等の信頼性が達成できていることが分かった。 In the reliability test, even in the printed wiring board with a built-in chip capacitors, it was found that the same reliability and the existing capacitor surface mount shape is achieved. また、上述したように、TS試験において、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、内部応力が発生しても、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生せず、長期に渡り高い信頼性を達成できることが判明した。 As described above, in the TS test, the capacitor made of ceramic, the thermal expansion coefficient of the core substrate and the interlayer resin insulating layer made of resin difference, even if internal stress is generated, the chip capacitor terminals and the via-hole disconnection between the peeling between the chip capacitor and the interlayer resin insulating layer, no crack occurs in the interlayer resin insulating layer, the high reliability over a long period of time can be achieved was found.
【0105】 [0105]
【発明の効果】 【Effect of the invention】
本願発明の構造により、インダクタンスを起因とする電気特性の低下することはない。 The structure of the present invention, does not decrease the electrical characteristics and resulting inductance.
また、コア基板とコンデンサの間に樹脂が充填されているので、コンデンサなどが起因する応力が発生しても緩和されるし、マイグレーションの発生がない。 Further, since the resin between the core substrate and the capacitor are filled, to stress such as a capacitor is caused by is relaxed even if it occurs, there is no occurrence of migration.
そのために、コンデンサの電極とバイアホールの接続部への剥離や溶解などの影響がない。 Therefore, there should be no influence of the peeling and dissolution of the connecting portion of the electrode and the via holes of the capacitor. そのために、信頼性試験を実施しても所望の性能を保つことができるのである。 Therefore, it may be tested for reliability as it can maintain the desired performance.
また、コンデンサの電極を銅によって被覆している場合にも、マイグレーションの発生を防止することができる。 Further, when covering the electrodes of the capacitor by the copper also, it is possible to prevent the occurrence of migration.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1実施形態に係るプリント配線板の製造工程図である。 1 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.
【図2】本発明の第1実施形態に係るプリント配線板の製造工程図である。 2 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.
【図3】本発明の第1実施形態に係るプリント配線板の製造工程図である。 3 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.
【図4】本発明の第1実施形態に係るプリント配線板の製造工程図である。 4 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.
【図5】本発明の第1実施形態に係るプリント配線板の製造工程図である。 5 is a manufacturing process view of the printed wiring board according to a first embodiment of the present invention.
【図6】第1実施形態に係るプリント配線板の断面図である。 6 is a cross-sectional view of a printed wiring board according to the first embodiment.
【図7】第1実施形態に係るプリント配線板の断面図である。 7 is a cross-sectional view of a printed wiring board according to the first embodiment.
【図8】第1実施形態の第1改変例に係るプリント配線板の断面図である。 8 is a cross-sectional view of a printed wiring board according to a first modification of the first embodiment.
【図9】第1実施形態の第2改変例に係るプリント配線板の製造工程図である。 9 is a manufacturing process view of the printed wiring board according to a second modification of the first embodiment.
【図10】第1実施形態の第2改変例に係るプリント配線板の製造工程図である。 10 is a manufacturing process view of the printed wiring board according to a second modification of the first embodiment.
【図11】第1実施形態の第2改変例に係るプリント配線板の断面図である。 11 is a cross-sectional view of a printed wiring board according to a second modification of the first embodiment.
【図12】第1実施形態の第3改変例に係るプリント配線板の製造工程図である。 12 is a manufacturing process view of the printed wiring board according to a third modified example of the first embodiment.
【図13】第1実施形態の第3改変例に係るプリント配線板の断面図である。 13 is a cross-sectional view of a printed wiring board according to a third modified example of the first embodiment.
【図14】チップコンデンサの断面図である。 14 is a cross-sectional view of the chip capacitor.
【図15】ICチップへの供給電圧と時間との変化を示すグラフである。 15 is a graph showing changes in the supply voltage and the time to the IC chip.
【図16】第1実施形態の第4改変例に係るプリント配線板の断面図である。 16 is a cross-sectional view of a printed wiring board according to a fourth modified example of the first embodiment.
【図17】第4改変例のチップコンデンサの断面図である。 17 is a cross-sectional view of a chip capacitor of a fourth modification.
【図18】(A)、(B)、(C)、(D)は、第2実施形態のプリント配線板のチップコンデンサの平面図である。 [18] (A), (B), (C), (D) is a plan view of a chip capacitor of a printed wiring board of the second embodiment.
【図19】第2実施形態の第1改変例に係るプリント配線板のチップコンデンサの平面図である。 19 is a plan view of a chip capacitor of a printed wiring board according to a first modification of the second embodiment.
【図20】第2実施形態の第2改変例に係るプリント配線板のチップコンデンサの平面図である。 20 is a plan view of a printed wiring board of a chip capacitor according to a second modification of the second embodiment.
【図21】(A)及び(B)は、従来技術に係るプリント配線板のループインダクタンスの説明図である。 [21] (A) and (B) are explanatory views of a loop inductance of the printed wiring board according to the prior art.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 プリント配線板20 チップコンデンサ21 第1電極22 第2電極30 コア基板31 収容層36 スルーホール37 通孔39 通孔40 接続層43 非貫通孔46 バイアホール48 導体回路60 層間樹脂絶縁層66 バイアホール68 導体回路84 導電性ピン90 ICチップ94 ドータボード 10 printed wiring board 20 chip capacitor 21 first electrode 22 second electrode 30 core substrate 31 accommodating layer 36 through hole 37 hole 39 hole 40 connecting layer 43 blind holes 46 via holes 48 conductor circuits 60 interlayer resin insulation layer 66 via hole 68 conductor circuits 84 electrically conductive pins 90 IC chip 94 daughterboard

Claims (19)

  1. コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 The core substrate a printed wiring board formed by laminating a resin insulating layer and a conductor circuit,
    前記コア基板は、少なくとも1層以上である絶縁樹脂層で形成された接続層と、コンデンサ収納し2層以上の樹脂層からなる収容層と、から構成され The core substrate is constituted by a formed of an insulating resin layer is at least one layer or connecting layer, and the receiving layer comprising a housing and two or more layers of the resin layer capacitor,
    前記接続層は、前記収容層および前記コンデンサ上に配置され、 The connecting layer is disposed in the housing layer and on said capacitor,
    前記接続層には、前記コンデンサの電極へ至るバイアホールが形成され、 Wherein the connecting layer, the via hole reaching the electrode of the capacitor is formed,
    前記接続層及び前記収容層を貫通するスルーホールが形成されていることを特徴とするプリント配線板。 The connecting layer and the printed wiring board characterized that you have through-holes are formed to penetrate the accommodating layer.
  2. コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 The core substrate a printed wiring board formed by laminating a resin insulating layer and a conductor circuit,
    前記コア基板は、少なくとも1層以上である絶縁樹脂層で形成された接続層と、コンデンサ収納し2層以上の樹脂層からなる収容層でから構成され、両面にコンデンサと接続させるバイアホールが形成され The core substrate, and made of an insulating resin layer is at least one layer or connecting layer is composed of at encasing layer made of accommodating two or more resin layers of the capacitor, the via hole to connect the capacitor to both sides is formed,
    前記接続層は、前記収容層および前記コンデンサ上に配置され、 The connecting layer is disposed in the housing layer and on said capacitor,
    前記接続層及び前記収容層を貫通するスルーホールが形成されていることを特徴とするプリント配線板。 The connecting layer and the printed wiring board characterized that you have through-holes are formed to penetrate the accommodating layer.
  3. 前記コア基板に形成されたバイアホールは、めっきあるいはスパッタ、蒸着から選ばれる金属膜からなることを特徴とする請求項2のプリント配線板。 It said core via holes formed in the substrate, plating or sputtering, a printed wiring board according to claim 2, characterized in that it consists of a metal film selected from the deposition.
  4. 前記収容層と前記コンデンサとは絶縁性接着剤で接合されていることを特徴とする請求項1〜3のいずれか1に記載のプリント配線板。 Printed circuit board according to any one of claims 1 to 3, said capacitor and said receiving layer is characterized by being joined with an insulating adhesive.
  5. 前記コンデンサを複数個収容し、コンデンサ間に前記スルーホールを配設したことを特徴とする請求項1〜4の内1に記載のプリント配線板。 Printed circuit board according to one of claims 1 to 4, characterized in that said capacitor plurality housed and disposing the through-hole between the capacitor.
  6. 前記プリント配線板の表面にチップコンデンサを実装したことを特徴とする請求項1〜5の内1に記載のプリント配線板。 Printed circuit board according to one of claims 1 to 5, characterized in that mounting the chip capacitors on the surface of the printed wiring board.
  7. 前記表面のチップコンデンサの静電容量は、内層のンデンサの静電容量以上であることを特徴とする請求項6に記載のプリント配線板。 The capacitance of the chip capacitor of the surface, the printed wiring board according to claim 6, characterized in that at least the capacitance of the inner layer of the capacitor.
  8. 前記表面のチップコンデンサのインダクタンスは、内層のンデンサのインダクタンス以上であることを特徴とする請求項6に記載のプリント配線板。 Inductance of the chip capacitor of the surface, the printed wiring board according to claim 6, characterized in that at least the inductance of the inner layer of the capacitor.
  9. 前記コンデンサの電極に金属膜を形成し、前記金属膜を形成させた電極へめっきにより電気的接続を取ったことを特徴とする請求項1〜8のいずれか1のプリント配線板。 Wherein a metal film is formed on the electrode of the capacitor, any one of the printed wiring board according to claim 8, characterized in that took electrical connection by plating to the metal film was formed electrode.
  10. 前記コンデンサの電極に形成した金属膜は、銅を主とするめっき膜であることを特徴とする請求項9に記載のプリント配線板。 Metal film formed on electrodes of the capacitor, a printed wiring board according to claim 9, characterized in that a plating film composed mainly of copper.
  11. 前記コンデンサの電極の被覆層を少なくとも一部を露出させて、前記被覆層から露出した電極にめっきにより電気的接続を取ったことを特徴とする請求項1〜請求項8の内1に記載のプリント配線板。 Wherein exposing the at least a portion of the coating layer of the capacitor electrodes, according to one of claims 1 to 8, characterized in that it took electrical connection by plating on the exposed electrodes from the covering layer the printed wiring board.
  12. 前記コンデンサとして、外縁の内側に電極が形成されたチップコンデンサを用いたことを特徴とする請求項1〜請求項11の内1に記載のプリント配線板。 As the capacitor, printed wiring board according to one of claims 1 to 11, characterized in that using a chip capacitor having electrodes formed inside of the outer edge.
  13. 前記コンデンサとして、マトリクス状に電極を形成されたチップコンデンサを用いたことを特徴とする請求項1〜請求項12の内1に記載のプリント配線板 As the capacitor, printed wiring board according to one of claims 1 to 12, characterized in that using a chip capacitor formed of the electrode in a matrix
  14. 前記コンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いたことを特徴とする請求項1〜請求項13の内1に記載のプリント配線板。 Printed circuit board according to one of claims 1 to 13, characterized in that as the capacitor, it is used by plural connecting chip capacitors for multi-piece.
  15. 前記絶縁性接着剤は、前記収容層よりも熱膨張率が小さいことを特徴とする請求項4に記載のプリント配線板。 The insulating adhesive, printed wiring board according to claim 4, wherein the thermal expansion coefficient is smaller than the receiving layer.
  16. 少なくとも以下(a)〜( )の工程を備えることを特徴とするプリント配線板の製造方法: At least the following (a) ~ method for manufacturing a printed wiring board, characterized in that it comprises the step of (f):
    (a)心材に樹脂を含有させてなる第1の樹脂材料にコンデンサ収容用の通孔を形成する工程; (A) forming a first resin material in the through hole of the capacitor housing comprising a resin is contained in the core material;
    (b)前記通孔を形成した第1の樹脂材料に、第2の樹脂材料を貼り付けて、コンデンサ収容部を有する収容層を形成する工程; (B) in the first resin material formed with the through hole, paste the second resin material to form a housing layer having a capacitor housing portion;
    (c)前記収容層にコンデンサを収納する工程; (C) a step of accommodating the capacitor in the accommodation layer;
    (d)前記(c)工程の収容層に第3の絶縁樹脂層を張り付けてコア基板を形成する工程; (D) forming a step (c) the core substrate affixed a third insulating resin layer to the accommodation layer;
    (e)前記第3の絶縁樹脂層に前記コンデンサの電極へ至る開口を設けてバイアホールを形成する工程 (E) forming the third via hole and an opening leading to the capacitor electrode to the insulating resin layer;
    (f)前記第3の絶縁樹脂層及び前記収容層を貫通する貫通孔を設けてスルーホールを形成する工程 (F) forming a through hole is provided the third insulating resin layer and the through hole passing through the encasing layer.
  17. 少なくとも以下(a)〜( )の工程を備えることを特徴とするプリント配線板の製造方法: At least the following (a) ~ method for manufacturing a printed wiring board, characterized in that it comprises the step of (f):
    (a)心材に樹脂を含有させてなる第1の樹脂材料にコンデンサ収容用の通孔を形成する工程; (A) forming a first resin material in the through hole of the capacitor housing comprising a resin is contained in the core material;
    (b)第2の樹脂材料に、前記第1の樹脂材料のコンデンサ収容部に該当する位置へコンデンサを配設させる工程; (B) a second resin material, the step of disposing the capacitor to a position corresponding to the capacitor housing portion of the first resin material;
    (c)前記(a)工程を経た第1の樹脂材料と前記(b)工程を経た第2の樹脂材料を貼り付けてコンデンサを収納した収容層を形成する工程; (C) forming the (a) the first resin material subjected to step (b) encasing layer accommodating the capacitor Paste second resin material through the steps;
    (d)前記収容層に第3の絶縁樹脂層を張り付けコア基板を形成する工程; (D) forming a core substrate affixed a third insulating resin layer to the accommodation layer;
    (e)前記第3の絶縁樹脂層に前記コンデンサの電極へ至る開口を設けてバイアホールを形成する工程 (E) forming the third via hole and an opening leading to the capacitor electrode to the insulating resin layer;
    (f)前記第3の絶縁樹脂層及び前記収容層を貫通する貫通孔を設けてスルーホールを形成する工程 (F) forming a through hole is provided the third insulating resin layer and the through hole passing through the encasing layer.
  18. 少なくとも以下(a)〜( )の工程を備えることを特徴とするプリント配線板の製造方法: At least the following (a) ~ (g) The method of a printed wiring board, characterized in that it comprises a manufacturing process:
    (a)心材に樹脂を含有させてなる第1の樹脂材料にコンデンサ収容用の通孔を形成する工程; (A) forming a first resin material in the through hole of the capacitor housing comprising a resin is contained in the core material;
    (b)第2の樹脂材料にバイアホールとなる貫通孔を設けて、前記第1の樹脂材料のコンデンサ収容部に該当する位置へコンデンサを配設させる工程; (B) provided with a through hole serving as a via hole in the second resin material, the step of disposing the capacitor to a position corresponding to the capacitor housing portion of the first resin material;
    (c)前記(a)工程を経た第1の樹脂材料と前記(b)工程を経た第2の樹脂材料を貼り付けてコンデンサを収納した収容層を形成する工程; (C) forming the (a) the first resin material subjected to step (b) encasing layer accommodating the capacitor Paste second resin material through the steps;
    (d)前記収容層に第3の絶縁樹脂層を張り付けコア基板を形成させる工程; Step (d) to form a core substrate affixed a third insulating resin layer to the accommodation layer;
    (e)前記第3の絶縁樹脂層に前記コンデンサの電極へ至る開口を設ける工程; (E) the third step of forming an opening reaching the electrode of the capacitor to the insulating resin layer;
    (f)前記第1の樹脂材料の貫通孔及び第3の樹脂材料の開口に導体膜を形成してバイアホールとする工程 (F) a step of said through hole and via hole to form a conductive film in the opening of the third resin material of the first resin material;
    (g)前記第3の絶縁樹脂層及び前記収容層を貫通する貫通孔を設けてスルーホールを形成する工程 (G) forming a through hole is provided the third insulating resin layer and the through hole passing through the encasing layer.
  19. 前記(d)工程の貼り付けの際、基板の両面から圧力をかけることを特徴とする請求項16〜請求項18の内1に記載のプリント配線板の製造方法。 Wherein (d) upon pasting process, a method for manufacturing a printed wiring board according to one of claims 16 to claim 18, wherein the application of pressure from both sides of the substrate.
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