JP4697828B2 - Method for manufacturing a printed wiring board and printed wiring board - Google Patents

Method for manufacturing a printed wiring board and printed wiring board Download PDF

Info

Publication number
JP4697828B2
JP4697828B2 JP2001070229A JP2001070229A JP4697828B2 JP 4697828 B2 JP4697828 B2 JP 4697828B2 JP 2001070229 A JP2001070229 A JP 2001070229A JP 2001070229 A JP2001070229 A JP 2001070229A JP 4697828 B2 JP4697828 B2 JP 4697828B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
wiring board
capacitor
printed wiring
resin
board according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2001070229A
Other languages
Japanese (ja)
Other versions
JP2002271025A (en )
Inventor
克敏 伊藤
誠二 白井
Original Assignee
イビデン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
ICチップなどの電子部品を載置するプリント基板に関し、特にコンデンサを内蔵するプリント配線板に関するものである。 Relates printed circuit board for mounting electronic components such as IC chips, and more particularly to a printed wiring board with a built-in capacitor.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
現在、パッケージ基板用のプリント配線板では、ICチップへの電力の供給を円滑にする等の目的のため、チップコンデンサを表面実装することがある。 Currently, the printed wiring board for a package substrate, for the purpose, such as to facilitate the supply of power to the IC chip, which may be surface mounted chip capacitors.
【0003】 [0003]
チップコンデンサからICチップまでの配線のリアクタンス分は周波数に依存するため、ICチップの駆動周波数の増加に伴い、チップコンデンサを表面実装させても十分な効果を得ることができなかった。 Because reactance of the wiring from the chip capacitor to the IC chip depends on frequency, with increasing driving frequency of the IC chip, it could not be allowed to surface mount chip capacitors obtain sufficient effects. このため、本出願人は、特願平11−248311号にて、コア基板に凹部を形成し、凹部にチップコンデンサを収容させる技術を提案した。 Therefore, the present applicant in Japanese Patent Application No. Hei 11-248311, a recess in the core substrate, proposed a technique for accommodating the chip capacitors in the recess. また、コンデンサを基板に埋め込む技術としては、特開平6−326472号、特開平7−263619号、特開平10−256429号、特開平11−45955号、特開平11−126978号、特開平11−312868号等がある。 Further, as a technique for embedding a capacitor in the substrate, JP-A-6-326472, JP-A-7-263619, JP-A-10-256429, JP-A-11-45955, JP-A-11-126978, JP-11- there are 312,868 No., and the like.
【0004】 [0004]
特開平6−326472号には、ガラスエポキシからなる樹脂基板に、コンデンサを埋め込む技術が開示されている。 The JP-6-326472, a resin substrate made of glass epoxy, technique for embedding a capacitor is disclosed. この構成により、電源ノイズを低減し、かつ、チップコンデンサを実装するスペースが不要になり、絶縁性基板を小型化できる。 This configuration reduces power supply noise, and space for mounting the chip capacitor is not required, it can be made compact insulating substrate. また、特開平7−263619号には、セラミック、アルミナなどの基板にコンデンサを埋め込む技術が開示されている。 Further, Japanese Unexamined Patent Publication No. 7-263619, ceramics, technique for embedding a capacitor in a substrate, such as alumina is disclosed. この構成により、電源層及び接地層の間に接続することで、配線長を短くし、配線のインダクタンスを低減している。 With this configuration, by connecting between the power supply layer and a ground layer, the wiring length as short, thereby reducing the inductance of the wiring.
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、上述した特開平6−326472号、特開平7−263619号は、ICチップからコンデンサの距離をあまり短くできず、ICチップの更なる高周波数領域においては、現在必要とされるようにインダクタンスを低減することができなかった。 However, JP-A-6-326472 described above, Japanese Patent Laid-Open No. 7-263619, can not be much shorter length of the condenser from the IC chip, in a further higher frequency region of the IC chip, the inductance as currently required It could not be reduced. 特に、樹脂製の多層ビルドアップ配線板においては、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、チップコンデンサの端子とビアとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生し、長期に渡り高い信頼性を達成することができなかった。 In particular, in the resin multilayer build-up wiring board, disconnection and a capacitor composed of ceramic, the core substrate and the interlayer resin insulating layer coefficient of thermal expansion comprising a resin difference between the terminal and via a chip capacitor, a chip peeling between the capacitor and the interlayer resin insulating layer, cracks are generated in the interlayer resin insulating layer, it was not possible to achieve high reliability over a long period of time.
【0006】 [0006]
一方、特願平11−248311号の発明では、コンデンサの配設位置ずれがあったとき、コンデンサの端子とビアとの接続が正確にできず、コンデンサからICチップへの電力供給ができなくなる恐れがあった。 Meanwhile, in the invention of Japanese Patent Application No. 11-248311, when a disposition position deviation of the capacitor, a risk that the connection between the terminals and the vias of the capacitor can not be accurate, can not be the power supply from the capacitor to the IC chip was there.
【0007】 [0007]
本発明は上述した課題を解決するためになされたものであり、その目的は、コンデンサを内蔵し、接続信頼性を高めたプリント配線板及びプリント配線板の製造方法を提供することにある。 The present invention has been made to solve the problems described above, its object is a built-in capacitor is to provide a method for manufacturing a printed wiring board and printed wiring board with improved connection reliability.
【0008】 [0008]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するため、請求項1の発明では、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 To achieve the above object, the invention of claim 1, a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on the core board,
前記コア基板にコンデンサを内蔵させ、前記コンデンサの端子と接続する相対的に大きな下層ビアを形成し、 Is incorporated capacitor to the core substrate, forming a relatively large lower-layer via connecting the terminals of said capacitor,
前記コア基板の上面の層間樹脂絶縁層に、1の前記下層ビアと接続された複数個の相対的に小さな上層ビアを配設し、 The interlayer resin insulating layer of the upper surface of the core substrate, disposed one of said lower-layer via the connected plurality of relatively small upper-layer via,
前記コンデンサのメタライズからなる電極の表面には、導電性ペーストが塗布されており、 The surface of the electrode made of metallized of the capacitor, the conductive paste has been applied,
前記複数個の上層ビアは、複数個の外部接続端子にそれぞれ接続されていることを技術的特徴とする。 The plurality of upper layer vias is that it is connected to a plurality of external connection terminals and technical features.
【0009】 [0009]
請求項1では、コア基板にコンデンサを内蔵させ、コンデンサ上にコンデンサの端子と接続する相対的に大きな下層ビアを形成し、コア基板の上面の層間樹脂絶縁層に、1の下層ビアと接続された複数個の相対的に小さな上層ビアを配設している。 According to claim 1, is built in the capacitor to the core substrate, forming a relatively large lower-layer via for connecting the terminals of the capacitor on the capacitor, the interlayer resin insulating layer on the upper surface of the core substrate, is connected to one of the lower-layer via They are arranged a plurality of relatively small upper-layer vias. これにより、コンデンサの配設位置ずれに対応して、コンデンサの端子と下層ビアとを接続することが可能となり、コンデンサからICチップへの電力供給を確実に行うことができる。 Thus, in response to the installation position displacement of the capacitor, it is possible to connect the terminal and the lower-layer via a capacitor, it is possible to reliably supply power from the capacitor to the IC chip. また、相対的に小さな上層ビアを複数個配設したことにより、インダクタンス分を並列接続したと同様な効果を得れるため、電源線及び接地線の高周波数特性が高まり、電力供給不足或いはアースレベルの変動によるICチップの誤動作を防止することが可能となる。 Also, relatively small upper layer vias by which a plurality arranged, because they are obtained the same effect as the inductance component connected in parallel, increases the high frequency characteristics of power supply lines and ground lines, power shortages or ground level it is possible to prevent malfunction of the IC chip due to the fluctuation. さらに、配線長を短縮することができるので、ループインダクタンスを低減することが可能となる。 Furthermore, it is possible to shorten the wiring length, it is possible to reduce loop inductance.
【0010】 [0010]
凹部内には、樹脂を充填させることが望ましい。 In the recess, it is desirable to fill the resin. コンデンサ、コア基板間の空隙をなくすことによって、内蔵されたコンデンサが、挙動することが小さくなるし、コンデンサを起点とする応力が発生したとしても、該充填された樹脂により緩和することができる。 Capacitors by eliminating the gap between the core board, a built-in capacitor, to be behavior decreases, it is possible stresses originating from the capacitor even occurred, and relaxed by the filled resin. また、該樹脂には、コンデンサとコア基板との接着やマイグレーションの低下させるという効果も有する。 In addition, the said resin, has an effect of reducing adhesion and migration between the capacitors and the core substrate.
【0011】 [0011]
また、コンデンサのメタライズからなる電極の表面に導電性ペーストが塗布されているため、表面が完全にフラットになる。 Further, since the conductive paste on the surface of the electrode made of metallized capacitor is applied, the surface becomes completely flat. このため、樹脂層にレーザで開口を穿設した際に、電極の表面に樹脂が残ることが無くなり、該電極とめっきによるビアとの接続信頼性を高めることができる。 Therefore, when bored openings in the resin layer with laser, eliminates that the surface of the electrode resin remains, it is possible to enhance the connection reliability between the via by plating with the electrode.
【0012】 [0012]
請求項2では、コンデンサの電極の導電性ペースト上に金属層を設けてあるため、電極でのマイグレーションの発生を防止することができ、また、接続抵抗を更に低減することができる。 According to claim 2, since is provided a metal layer on the conductive paste of the capacitor electrodes, it is possible to prevent the occurrence of migration at the electrode, also, it is possible to further reduce the connection resistance.
【0013】 [0013]
請求項13では、表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であるため、高周波領域における電源供給の不足がなく、所望のICチップの動作が確保される。 According to claim 13, the inductance of the capacitor on the surface, since it is the inductance over the inner layer of the capacitor, there is no shortage of power supply in a high frequency region, the operation of the desired IC chip is secured.
【0014】 [0014]
請求項4では、コンデンサの表面に、シランカップリング、樹脂被膜の塗布等の濡れ性改善処理を施す。 According to claim 4, the surface of the capacitor, a silane coupling, a wettability improvement treatment such as coating of the resin coating applied. これにより、セラミックからなるチップコンデンサと接続層、層間樹脂絶縁層との密着性が高くなり、ヒートサイクル試験を実施しても界面での接続層、層間樹脂絶縁層の剥離が発生することがない。 Thus, the connection layer and the chip capacitor made of ceramic, the higher the adhesion between the interlayer resin insulating layer, the connecting layer at the interface even when a heat cycle test, the peeling of the interlayer resin insulating layer is not generated .
【0015】 [0015]
請求項5、6では、下層ビアとして表面が平坦なフィルドビアが用いられている。 According to claim 5 and 6, the surface as a lower-layer via used flat filled vias. これにより、1の下層ビアに複数個の上層ビアを直接接続することが可能となる。 Thus, it is possible to connect a plurality of upper layer via the first lower-layer via direct. よって、下層ビアと上層ビアとの接続性を高めることができ、コンデンサからICチップへの電力供給を確実に行うことが可能となる。 Therefore, it is possible to improve connectivity between the lower-layer via the upper layer via, it is possible to reliably perform power supply from the capacitor to the IC chip.
【0016】 [0016]
請求項7では、コア基板に形成された凹部の中に1個のコンデンサを収容している。 According to claim 7, it houses a single capacitor in a recess formed in the core substrate. これにより、コア基板内にコンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することが可能となる。 Thus, to place the capacitors in the core substrate, the distance between the IC chip and the capacitor is shortened, it is possible to reduce loop inductance.
【0017】 [0017]
請求項8では、凹部に多数個のコンデンサを収容させれるため、コンデンサの高集積化が可能となる。 According to claim 8, since the by accommodating a plurality of capacitors in the recess, it is possible to highly integrated capacitor.
【0018】 [0018]
請求項9では、コア基板とコンデンサとの間に、樹脂を充填し、樹脂の熱膨張率を、コア基板よりも小さく、即ち、セラミックからなるコンデンサに近いように設定してある。 According to claim 9, between the core substrate and the capacitor, the resin was packed, the thermal expansion coefficient of the resin is smaller than the core substrate, i.e., is set to be close to the capacitor made of ceramic. このため、ヒートサイクル試験において、コア基板とコンデンサとの間に熱膨張率差から内応力が発生しても、コア基板にクラック、剥離等が生じ難く、高い信頼性を達成できる。 Therefore, in the heat cycle test, even if the inner stress generated from the difference in coefficient of thermal expansion between the core substrate and the capacitor, the core substrate cracking, peeling or the like hardly occurs, can achieve high reliability.
【0019】 [0019]
請求項11では、基板内に収容したコンデンサに加えて表面にコンデンサを配設してある。 According to claim 11, it is disposed a capacitor on the surface in addition to the capacitors accommodated in the substrate. プリント配線板内にコンデンサが収容してあるために、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減し、瞬時に電源を供給することができ、一方、プリント配線板の表面にもコンデンサが配設してあるので、大容量のコンデンサを取り付けることができ、ICチップに大電力を容易に供給することが可能となる。 For capacitors are accommodated in the printed wiring board, the distance between the IC chip and the capacitor is shortened, and reduced loop inductance can supply power instantaneously, whereas, on the surface of the printed wiring board since capacitors are disposed, it is possible to attach the large-capacity capacitor, it is possible to easily supply a large electric power to the IC chip.
【0020】 [0020]
請求項12では、表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であるため、高周波領域における電源供給の不足がなく、所望のICチップの動作が確保される。 According to claim 12, the capacitance of the capacitor of the surface, because it is more capacitance of the inner layer of the capacitor, there is no shortage of power supply in a high frequency region, the operation of the desired IC chip is secured.
【0021】 [0021]
請求項12では、表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であるため、高周波領域における電源供給の不足がなく、所望のICチップの動作が確保される。 In claim 12, the inductance of the capacitor on the surface, since it is the inductance over the inner layer of the capacitor, there is no shortage of power supply in a high frequency region, the operation of the desired IC chip is secured.
【0022】 [0022]
請求項14では、外縁の内側に電極の形成されたチップコンデンサを用いるため、ビアを経て導通を取っても外部電極が大きく取れ、アライメントの許容範囲が広がるために、接続不良がなくなる。 According to claim 14, for use a chip capacitor which is formed inside the electrode of the outer edge, the outer electrode is taken larger taking conduction through the vias, to tolerance of alignment is widened, connection failure is eliminated.
【0023】 [0023]
請求項15では、マトリクス状に電極が形成されたコンデンサを用いるので、大判のチップコンデンサをコア基板に収容することが容易になる。 According to claim 15, since using a capacitor having electrodes formed in a matrix, it becomes easy to accommodate a large-sized chip capacitor in a core substrate. そのため、静電容量を大きくできるので、電気的な問題を解決することができる。 Therefore, since the electrostatic capacitance can be increased, it is possible to solve the electrical problems. さらに、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。 Furthermore, warpage is hardly generated in the printed circuit board even after such various thermal history.
【0024】 [0024]
請求項16では、コンデンサに多数個取り用のチップコンデンサを複数連結させてもよい。 According to claim 16, it may be connected to each other via not chip capacitors for multi-piece in the capacitor. それによって、静電容量を適宜調整することができ、適切にICチップを動作させることができる。 Thereby, it is possible to properly adjust the electrostatic capacitance can be operated properly IC chip.
【0025】 [0025]
請求項17のプリント配線板の製造方法では、少なくとも以下(a)〜( )の工程を備えることを技術的特徴とする: In the manufacturing method of the printed wiring board according to claim 17, and technical features in that it comprises a step of at least the following (a) ~ (f):
(a)コア基板に、メタライズ電極の上に導電性ペーストを塗布したコンデンサを内臓する工程; (A) in the core substrate, the step of a capacitor by applying a conductive paste on the metallized electrodes visceral;
(b)前記コンデンサの上面に樹脂絶縁層を形成する工程; (B) forming a resin insulating layer on an upper surface of said capacitor;
(c)前記樹脂絶縁層に、前記コンデンサの端子と接続する相対的に大きな下層ビアを形成する工程; (C) step of the resin insulating layer, forming a relatively large lower-layer via connecting the terminal of the capacitor;
(d)前記コア基板の上面に、層間樹脂絶縁層を形成する工程; (D) on the upper surface of the core substrate, forming an interlayer resin insulating layer;
(e)前記層間樹脂絶縁層に、1の前記下層ビアと接続された複数個の相対的に小さな上層ビアを配設する工程 (E) the interlayer resin insulating layer, the step of disposing a plurality of relatively small upper-layer via connected to one of said lower-layer via;
(f)該複数個の上層ビアにそれぞれ接続された複数個の外部接続端子を設ける工程 (F) said plurality several plurality respectively connected to the upper layer via the steps of providing an external connection terminal.
【0026】 [0026]
請求項17では、コア基板にコンデンサを内蔵させ、コンデンサ上にコンデンサの端子と接続する相対的に大きな下層ビアを形成し、コア基板の上面の層間樹脂絶縁層に、1の下層ビアと接続された複数個の相対的に小さな上層ビアを配設している。 According to claim 17, is incorporated a capacitor in a core substrate, forming a relatively large lower-layer via for connecting the terminals of the capacitor on the capacitor, the interlayer resin insulating layer on the upper surface of the core substrate, is connected to one of the lower-layer via They are arranged a plurality of relatively small upper-layer vias. これにより、コンデンサの配設位置ずれに対応して、コンデンサの端子と下層ビアとを接続することが可能となり、コンデンサからICチップへの電力供給を確実に行うことができる。 Thus, in response to the installation position displacement of the capacitor, it is possible to connect the terminal and the lower-layer via a capacitor, it is possible to reliably supply power from the capacitor to the IC chip. また、相対的に小さな上層ビアを複数個配設したことにより、インダクタンス分を並列接続したと同様な効果を得れるため、電源線及び接地線の高周波数特性が高まり、電力供給不足或いはアースレベルの変動によるICチップの誤動作を防止することが可能となる。 Also, relatively small upper layer vias by which a plurality arranged, because they are obtained the same effect as the inductance component connected in parallel, increases the high frequency characteristics of power supply lines and ground lines, power shortages or ground level it is possible to prevent malfunction of the IC chip due to the fluctuation. さらに、配線長を短縮することができるので、ループインダクタンスを低減することが可能となる。 Furthermore, it is possible to shorten the wiring length, it is possible to reduce loop inductance.
【0027】 [0027]
また、コンデンサの電極の表面に導電性ペーストを塗布してあるため、表面が完全にフラットになる。 Also, since that is by applying a conductive paste on the surface of the capacitor electrode, the surface becomes completely flat. このため、樹脂層にレーザで開口を穿設した際に、電極の表面に樹脂が残ることが無くなり、該電極とめっきによるビアとの接続信頼性を高めることができる。 Therefore, when bored openings in the resin layer with laser, eliminates that the surface of the electrode resin remains, it is possible to enhance the connection reliability between the via by plating with the electrode.
【0028】 [0028]
請求項18では、コア基板に形成された凹部の中に1個のコンデンサを収容している。 According to claim 18, it houses a single capacitor in a recess formed in the core substrate. これにより、コア基板内にコンデンサを配置するため、ICチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することが可能となる。 Thus, to place the capacitors in the core substrate, the distance between the IC chip and the capacitor is shortened, it is possible to reduce loop inductance.
【0029】 [0029]
請求項19では、凹部に多数個のコンデンサを収容させれるため、コンデンサの高集積化が可能となる。 According to claim 19, since the by accommodating a plurality of capacitors in the recess, it is possible to highly integrated capacitor.
【0030】 [0030]
請求項20では、心材となる樹脂を含有させてなる樹脂材料に通孔を形成し、通孔を形成した樹脂材料に、樹脂材料を貼り付けて、凹部を有するコア基板を形成している。 According to claim 20, forming a through hole in the resin material formed by incorporating a resin as a core material, a resin material with a formed hole, paste the resin material to form a core substrate having a concave portion. これにより、底部が平坦な凹部を有するコア基板を形成することができる。 This allows the bottom to form a core substrate having a flat recess.
【0031】 [0031]
請求項21 、請求項22では、下層ビアとして表面が平坦なフィルドビアが用いられている。 21. In claim 22, the surface as a lower-layer via used flat filled vias. これにより、1の下層ビアに複数個の上層ビアを直接接続することが可能となる。 Thus, it is possible to connect a plurality of upper layer via the first lower-layer via direct. よって、下層ビアと上層ビアとの接続性を高めることができ、コンデンサからICチップへの電力供給を確実に行うことが可能となる。 Therefore, it is possible to improve connectivity between the lower-layer via the upper layer via, it is possible to reliably perform power supply from the capacitor to the IC chip.
【0032】 [0032]
請求項23の発明では、凹部内の複数個のコンデンサの上面に圧力を加え、もしくは叩くことによりコンデンサの上面の高さを揃えている。 In the invention of claim 23, which align the height of the upper surface of the capacitor by applying pressure to the upper surface of the plurality of capacitors in the recess, or hit. それにより、凹部内にコンデンサを配設した際に、複数個のコンデンサの大きさに、ばらつきがあっても高さを揃えることができ、コア基板を平滑にすることができる。 Thus, upon arranging the capacitor in the recess, the size of the plurality of capacitors, it is possible to align the height if there are variations, the core substrate can be made smooth. よって、コア基板の平滑性が損なわれず、上層の層間樹脂絶縁層および導体回路を適切に形成することができるので、プリント配線板の不良品発生率を低下させることができる。 Therefore, not impaired smoothness of the core substrate, because the upper layer of the interlayer resin insulating layer and conductor circuit can be properly formed, it is possible to reduce the defective product generation rate of the printed wiring board.
【0033】 [0033]
本発明の層間樹脂絶縁層、接続層において使用する熱硬化型樹脂フィルムは、酸または酸化剤に可溶性の粒子(以下、可溶性粒子という)が酸または酸化剤に難溶性の樹脂(以下、難溶性樹脂という)中に分散したものである。 Interlayer resin insulating layer of the present invention, thermosetting resin film used in the connection layer, the particles soluble in acid or oxidizing agent (hereinafter, referred to as the soluble particles) acid or oxidizing agent hardly soluble resin (hereinafter, sparingly soluble it is obtained by dispersing in that the resin).
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。 Incidentally, the term "sparingly soluble", "soluble" as used in the present invention, when immersed same time to a solution of the same acid or oxidizing agent, those early relatively dissolution rate convenience called a "soluble" , those slow relatively dissolution rate for convenience referred to as "sparingly soluble".
【0034】 [0034]
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒子)、酸または酸化剤に可溶性の無機粒子(以下、可溶性無機粒子)、酸または酸化剤に可溶性の金属粒子(以下、可溶性金属粒子)等が挙げられる。 As the soluble particles, for example, acid or soluble in an oxidizing agent of the resin particles (hereinafter, soluble resin particles), acid, or soluble in an oxidizing agent of the inorganic particles (hereinafter, soluble inorganic particles), soluble metal acid or oxidizing agent particles (hereinafter, soluble metal particles), and the like. これらの可溶性粒子は、単独で用いても良いし、2種以上併用してもよい。 These soluble particles may be used alone or in combination of two or more.
【0035】 [0035]
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。 The shape of the soluble particle is not particularly limited, but spheres, pulverized, and the like. また、上記可溶性粒子の形状は、一様な形状であることが望ましい。 The shape of the soluble particles is desirably uniform shape. 均一な粗さの凹凸を有する粗化面を形成することができるからである。 This is because it is possible to form a roughened surface having irregularities of uniform roughness.
【0036】 [0036]
上記可溶性粒子の平均粒径としては、0.1〜10μmが望ましい。 The average particle size of the soluble particles, 0.1 to 10 [mu] m is desirable. この粒径の範囲であれば、2種類以上の異なる粒径のものを含有してもよい。 If the range of this particle size may contain a two or more different particle sizes. すなわち、平均粒径が0.1〜0.5μmの可溶性粒子と平均粒径が1〜3μmの可溶性粒子とを含有する等である。 That is, the average particle size of equal to average particle size of the soluble particles 0.1~0.5μm contains soluble particles of 1 to 3 [mu] m. これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。 Thus, it is possible to form more complex roughened surface, excellent adhesion to the conductor circuit. なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。 In the present invention, the particle size of the soluble particles is the length of the longest portion of the soluble particles.
【0037】 [0037]
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。 As the soluble resin particles, thermosetting resins include those made of a thermoplastic resin or the like, when immersed in solution composed of acid or an oxidizing agent, as long as the dissolution rate is faster than the flame-soluble resin It is not particularly limited.
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。 Specific examples of the soluble resin particles, for example, epoxy resin, phenol resin, polyimide resin, polyphenylene resin, include those made of polyolefin resin, fluorine resin, etc., it may be made of one kind of these resins and it may be made of a mixture of two or more resins.
【0038】 [0038]
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。 Further, as the soluble resin particles may be used resin particles made of rubber. 上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、(メタ)アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した(メタ)アクリロニトリル・ブタジエンゴム等が挙げられる。 As the rubber, such as polybutadiene rubber, epoxy-modified, urethane-modified, (meth) Various modified polybutadiene rubber such as acrylonitrile-modified, containing a carboxyl group (meth) acrylonitrile-butadiene rubber. これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。 By using these rubbers, soluble resin particles are easily dissolved in acid or oxidizing agent. つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。 That is, when dissolving the soluble resin particles using an acid can be dissolved in acid other than a strong acid, when dissolved soluble resin particles with an oxidizing agent, a relatively weak oxidizing power permanganic it can be dissolved in acid salt. また、クロム酸を用いた場合でも、低濃度で溶解することができる。 Furthermore, even in the case of using a chromic acid, it can be dissolved at low concentrations. そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。 Therefore, without an acid or oxidizing agent remaining on the resin surface, as described later, after the roughened surface formed, when applying the catalyst palladium chloride, or wanted catalyst Na granted, the catalyst is oxidized It is not able to or.
【0039】 [0039]
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 As the soluble inorganic particles, for example, aluminum compounds, calcium compounds, potassium compounds, particles and the like consisting of at least one selected from the group consisting of a magnesium compound and a silicon compound.
【0040】 [0040]
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。 As the aluminum compound, for example, alumina, aluminum hydroxide and the like. Examples of the calcium compound, e.g., calcium carbonate, calcium hydroxide and the like. Examples of the potassium compound, potassium carbonate and the like, Examples of the magnesium compound, magnesia, dolomite, basic magnesium carbonate and the like. Examples of the silicon compound, silica, and zeolite. これらは単独で用いても良いし、2種以上併用してもよい。 These may be used alone or in combination of two or more.
【0041】 [0041]
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 As the soluble metal particles, for example, copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, at least one consisting of particles, and the like are selected from the group consisting of calcium and silicon. また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。 Further, these soluble metal particles, in order to secure insulation surface layer may be coated with a resin or the like.
【0042】 [0042]
上記可溶性粒子を、2種以上混合して用いる場合、混合する2種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。 The soluble particles, when used as a mixture of two or more, as a combination of mixing 2 kinds of soluble particles, the combination of the resin particles and inorganic particles is desirable. 両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。 It is possible to both cases conductivity ensuring insulation resin film fried low, easily achieving the adjustment of thermal expansion between the sparingly soluble resins, no cracks occur in the interlayer resin insulating layer made of a resin film, This is because the peeling does not occur between the interlayer resin insulating layer and a conductor circuit.
【0043】 [0043]
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。 As the hardly soluble resin, when forming the roughened surface with an acid or an oxidizing agent in the interlayer resin insulating layer is not particularly limited as long as it can maintain the shape of the roughened surface, for example, a thermosetting resins, thermoplastic resins, these complexes, and the like. また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。 Further, it may be a photosensitive resin obtained by imparting photosensitivity to these resins. 感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてビア用開口を形成することできる。 By using a photosensitive resin, exposure to the interlayer resin insulating layer can be formed with openings for via by using a developing process.
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。 Among these, those containing a thermosetting resin is desirable. それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。 Thereby, since it is possible to maintain the shape of the roughened surface by plating solution or various heating processes.
【0044】 [0044]
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。 Specific examples of the hardly soluble resin, e.g., epoxy resin, phenol resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin and the like. これらの樹脂は単独で用いてもよいし、2種以上を併用してもよい。 It may be used those resins alone or in combination of two or more.
さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。 Further, in a molecule, an epoxy resin having two or more epoxy groups is more desirable. 前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。 It is possible not only to form a roughened surface mentioned above and excellent in heat resistance and the like, even in a heat cycle conditions, does not occur stress concentration to the metal layer, it does not occur easily peeling of the metal layer it is from.
【0045】 [0045]
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。 As the epoxy resin, for example, cresol novolak type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resins, phenol novolak type epoxy resin, alkylphenol novolac epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resins, di cyclopentadiene type epoxy resins, epoxidized condensation product of a phenol and an aromatic aldehyde having a phenolic hydroxyl group, triglycidyl isocyanurate, alicyclic epoxy resins. これらは、単独で用いてもよく、2種以上を併用してもよい。 These may be used alone or in combination of two or more. それにより、耐熱性等に優れるものとなる。 Thereby, it is excellent in heat resistance and the like.
【0046】 [0046]
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。 In the resin film used in the present invention, the soluble particles is preferably are substantially uniformly dispersed in the hardly soluble resin. 均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにビアやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。 Can form a roughened surface having irregularities of uniform roughness, even when forming a via or through hole in a resin film, it is possible to ensure the adhesion of the metal layer of the conductor circuit formed thereon it is from. また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。 It is also possible to use a resin film containing soluble particles only in a surface layer portion to form a roughened surface. それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。 Thereby, except the surface layer portion of the resin film since it is not exposed to acid or oxidizing agent, insulation between conductor circuits through the interlayer resin insulating layer is reliably maintained.
【0047】 [0047]
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、3〜40重量%が望ましい。 In the resin film, the amount of soluble particles dispersed in the hardly soluble resin, the resin film is preferably 3 to 40 wt%. 可溶性粒子の配合量が3重量%未満では、所望の凹凸を有する粗化面を形成することができない場合があり、40重量%を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。 When the amount of the soluble particles is less than 3 wt%, may not be able to form a roughened surface having a desired uneven, exceeds 40 wt%, when dissolved the soluble particles using an acid or an oxidizing agent to, will be dissolved to a deep portion of the resin film, it can not maintain the insulation between conductor circuits through the interlayer resin insulating layer made of a resin film, which may cause a short circuit.
【0048】 [0048]
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。 The resin film, the soluble particles, besides the flame-soluble resin, a curing agent, it is desirable to contain the other components, and the like.
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。 The curing agent, for example, an imidazole type curing agent, amine curing agent, a guanidine curing agent, which the epoxy adduct and these curing agents of these curing agents microencapsulated, triphenylphosphine, tetraphenyl phosphonium bromide · tetraphenyl borate organic phosphine compounds such like.
【0049】 [0049]
上記硬化剤の含有量は、樹脂フィルムに対して0.05〜10重量%であることが望ましい。 The content of the curing agent is preferably 0.05 to 10% by weight relative to the resin film. 0.05重量%未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。 Is less than 0.05 wt%, since curing of the resin film is insufficient, the degree of acid or oxidizing agent from entering the resin film is increased, there is an insulating resin film is impaired. 一方、10重量%を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。 On the other hand, when it exceeds 10 wt%, the excess hardener component denatures the composition of the resin, which may result in or cause a decrease in reliability.
【0050】 [0050]
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。 Examples of the other components, for example, fillers inorganic compounds or resins that do not affect the formation of the roughened surface. 上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。 Examples of the inorganic compounds, for example, silica, alumina, dolomite and the like. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図りプリント配線板の性能を向上させることができる。 By incorporating these fillers, integrity and heat resistance of the thermal expansion coefficient, it is possible to improve the performance of the printed wiring board achieving such improvement in chemical resistance.
【0051】 [0051]
また、上記樹脂フィルムは、溶剤を含有していてもよい。 Further, the resin film may contain solvent. 上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。 Examples of the solvent include acetone, methyl ethyl ketone, ketones such as cyclohexanone, ethyl acetate, butyl acetate, cellosolve acetate, toluene, aromatic hydrocarbons such as xylene and the like. これらは単独で用いてもよいし、2種類以上併用してもよい。 These may be used alone or in combination of two or more.
【0052】 [0052]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施形態について図を参照して説明する。 Hereinafter, will be described with reference to the drawings an embodiment of the present invention.
先ず、本発明の第1実施形態に係るプリント配線板の構成について、図7〜図9を参照して説明する。 First, the configuration of the printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. 図7は、プリント配線板10の断面を示し、図8は、図7に示すプリント配線板10にICチップ90を搭載し、ドータボード94側へ取り付けた状態を示している。 7 shows a cross-section of the printed wiring board 10, FIG. 8, an IC chip 90 on the printed wiring board 10 shown in FIG. 7 shows a state attached to the daughter board 94 side. 図9(A)は、図7中のビア52の拡大図であり、図9(B)は、図9(A)中のビア52に複数個のビア69を配設した状態を矢印B側からた見た状態を示す模式図である。 9 (A) is an enlarged view of a via 52 in FIG. 7, FIG. 9 (B) is a state in which a plurality of vias 69 is disposed arrow B side via 52 in FIG. 9 (A) it is a schematic diagram showing the other saw state.
【0053】 [0053]
図7に示すようにプリント配線板10は、複数個のチップコンデンサ20を収容するコア基板30と、ビルドアップ配線層80A、80Bとからなる。 The printed wiring board 10 as shown in FIG. 7, consists of a core substrate 30 accommodating a plurality of chip capacitors 20, build-up wiring layers 80A, and 80B. コア基板30に収容された複数個のチップコンデンサ20の端子21、22には、相対的に大きなビア52が接続されている。 The terminals 21 and 22 of a plurality of chip capacitors 20 accommodated in the core substrate 30 is relatively large via 52 is connected. また、ビルドアップ配線層80A、80Bは、層間樹脂絶縁層60、160からなる。 Further, the build-up wiring layers 80A, 80B is composed of interlayer resin insulating layers 60 and 160. 層間樹脂絶縁層60には、導体回路68および相対的に小さなビア69が形成され、層間樹脂絶縁層160には、導体回路168および相対的に小さなビア169が形成されている。 The interlayer resin insulating layer 60, conductor circuit 68 and a relatively small via 69 is formed, the interlayer resin insulating layer 160, conductor circuits 168 and relatively small via 169 is formed. 層間樹脂絶縁層160の上には、ソルダーレジスト層70が配設されている。 On the interlayer resin insulating layer 160, a solder resist layer 70 is disposed.
【0054】 [0054]
チップコンデンサ20は、図10(A)に示すように第1電極21と第2電極22と、第1、第2電極に挟まれた誘電体23とから成り、誘電体23には、第1電極21側に接続された第1導電膜24と、第2電極22側に接続された第2導電膜25とが複数枚対向配置されている。 Chip capacitor 20 includes a first electrode 21 as shown in FIG. 10 (A) and the second electrode 22, first, consists sandwiched dielectric 23 to the second electrode, the dielectric 23, first a first conductive film 24 connected to the electrode 21 side, and the second conductive film 25 connected to the second electrode 22 side are plural opposed. 第1電極21と第2電極22の表面には、導電性ペースト26を被覆させてある。 A first electrode 21 on the surface of the second electrode 22, are then coated with a conductive paste 26.
【0055】 [0055]
ここで、第1電極21及び第2電極22は、Ni、Pb、又はAg金属のメタライズからなる。 Here, the first electrode 21 and the second electrode 22, Ni, Pb, or consist of metallized Ag metal. 導電性ペースト26は、Cu、Ni又はAg等の金属粒子を含むペーストからなる。 Conductive paste 26 is made of a paste containing Cu, metal particles such as Ni or Ag. ここで、金属粒子の粒径は、0.1〜10μmが望ましく、特に、1〜5μmが最適である。 The particle size of the metal particles, 0.1 to 10 [mu] m is desirable, in particular, 1 to 5 [mu] m is optimal. 導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。 As the conductive paste, the metal particles, a thermosetting resin such as epoxy resin, polyphenylene sulfide (PPS) organic conductive paste obtained by adding a resin is preferable. この導電性ペースト26の厚みは、1〜30μmが望ましい。 The thickness of the conductive paste 26, 1 to 30 [mu] m is preferable. 1μm未満では、電極表面の凹凸を無くすことができず、一方、30μmを越えても、特に効果が向上しないからである。 If it is less than 1 [mu] m, it is impossible to eliminate the unevenness of the electrode surface, whereas, even beyond 30 [mu] m, because no particular improving effect. ここで、5〜20μmの厚みが最も望ましい。 Here, the most desirable thickness of 5 to 20 [mu] m. なお、2種類以上の径の異なる粒子を配合したペーストを用いることもでき、更に、2種類以上の径の異なる金属ペーストを被覆することも可能である。 Incidentally, it is also possible to use two or more kinds of pastes formulated with different particle diameters, further, it is also possible to coat different metal paste diameters of two or more.
【0056】 [0056]
チップコンデンサの電極21,22は、メタライズからなり表面に凹凸がある。 Electrodes 21 and 22 of the chip capacitor is uneven surface made of metallized. このため、金属層を剥き出した状態で用いると、樹脂絶縁層40にレーザで開口42を穿設する工程において、該凹凸に樹脂が残ることがある。 Therefore, when used in a state in which Expose the metal layer, in the step of drilling the opening 42 in the resin insulating layer 40 with a laser, it may be resin remains uneven. この際には、当該樹脂残さにより第1、第2電極21,22とビア52との接続不良が発生する。 At this time, first, a connection failure between the second electrode 21 and the via 52 is generated by leaving the resin. 本実施形態においては、導電性ペースト26によって第1、第2電極21,22の表面が平滑になり、電極上に被覆された開口42を穿設した際に、樹脂残さが残らず、ビア52を形成した際の電極21,22との接続信頼性を高めることができる。 In the present embodiment, first the conductive paste 26, the surface becomes smooth second electrodes 21 and 22, an opening 42 which is coated on the electrode when bored, does not remain resin residue, via 52 it is possible to improve the connection reliability between electrodes 21 and 22 when forming the.
【0057】 [0057]
更に、チップコンデンサ20のセラミックから成る誘電体23の表面には粗化層23aが設けられている。 Furthermore, roughened layer 23a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. このため、セラミックから成るチップコンデンサ20と樹脂からなる接着材料34及び樹脂絶縁層40との密着性が高く、ヒートサイクル試験を実施しても界面での樹脂からなる接着材料34及び樹脂絶縁層40の剥離が発生することがない。 Thus, high adhesion between the adhesive material 34 and the resin insulating layer 40 made of a chip capacitor 20 and the resin made of ceramic, the adhesive material made of a resin at the interface even when a heat cycle test 34 and the resin insulating layer 40 never peeling of occurs. この粗化層23aは、焼成後に、チップコンデンサ20の表面を研磨することにより、また、焼成前に、粗化処理を施すことにより形成できる。 The roughened layer 23a, after firing, by polishing the surface of the chip capacitor 20, also before firing can be formed by roughening treatment.
【0058】 [0058]
図8に示すように上側のビルドアップ配線層80Aのビア169には、ICチップ90のパッド92へ接続するための半田バンプ76U (外部接続端子)が形成されている。 The via 169 of the upper buildup wiring layer 80A, as shown in FIG. 8, solder bumps 76U to be connected to the pads 92 of the IC chip 90 (external connection terminals) are formed. 一方、下側のビルドアップ配線層80Bのビア169には、ドータボード94のパッド95へ接続するための半田バンプ76Dが形成されている。 On the other hand, the vias 169 of the lower buildup wiring layer 80B, a solder bump 76D for connecting to the pad 95 of the daughter board 94 is formed.
【0059】 [0059]
コア基板としては、樹脂からなるものを用いた。 The core substrate, was used one made of a resin. 例えば、ガラスエポキシ樹脂含浸基材、フェノール樹脂含浸基材などの一般的なプリント配線板で用いられる樹脂材料を用いることができる。 For example, it is possible to use a glass epoxy resin impregnated base material, a resin material used in general printed circuit boards such as phenol resin-impregnated base material. しかし、コア基板をセラミックやAINなどの基板を用いることはできなかった。 However, it was not possible to use a substrate of the core substrate such as a ceramic or AIN. 該基板は外形加工性が悪く、コンデンサを収容することができないことがあり、樹脂で充填させても空隙が生じてしまうからである。 The substrate has poor outline workability, it may be impossible to accommodate the capacitor, because the gap be filled with resin occurs.
【0060】 [0060]
また、チップコンデンサ20を、コア基板30に形成された凹部32に複数個収容するため、チップコンデンサ20を高密度に配置することができる。 Further, the chip capacitor 20, to a plurality accommodated in a recess 32 formed in the core substrate 30 may be positioned chip capacitors 20 at a high density. さらに、凹部32に複数個のチップコンデンサ20を収容するため、チップコンデンサ20の高さを揃えることができる。 Furthermore, to accommodate a plurality of chip capacitors 20 in the recess 32, it is possible to align the height of the chip capacitor 20. このため、チップコンデンサ20上の樹脂層40を均一の厚さにできるため、ビア52を適切に形成することが可能となる。 Therefore, it is possible to a resin layer 40 on the chip capacitor 20 to a uniform thickness, it is possible to appropriately form the via 52. その上、ICチップ90とチップコンデンサ20との距離が短くなるため、ループインダクタンスを低減することができる。 Moreover, since the distance between the IC chip 90 and the chip capacitor 20 is shortened, it is possible to reduce loop inductance.
【0061】 [0061]
また、図7及び、図7のビア52の拡大図である図9(A)に示すように上側のビルドアップ配線層80Aのビア69は、1のビア52に複数個接続している。 Further, FIG. 7 and, via 69 of upper buildup wiring layer 80A, as shown in FIG. 9 (A) is an enlarged view of a via 52 in FIG. 7 is a plurality connected to a via 52. 図9(B)に示すよう大きなビア52は、内径125μm、ランド径165μmに、小さなビア69は、内径25μm、ランド径65μmに形成してある。 Large via 52 as shown in FIG. 9 (B), an inner diameter of 125 [mu] m, the land diameter 165 .mu.m, small via 69 is formed inside diameter 25 [mu] m, the land diameter 65 .mu.m. 一方、チップコンデンサ20は、矩形に形成されており、第1端子21及び第2端子21も一辺250μmの矩形に形成されている。 On the other hand, the chip capacitors 20 is formed in a rectangular, first and second terminals 21 and 21 are formed on one side of the rectangle 250 [mu] m. このため、チップコンデンサ20の配設位置が数十μmずれていても、チップコンデンサ20の第1端子21及び第2端子22とビア52との接続を取ることが可能となり、チップコンデンサ20からICチップ90への電力供給を確実に行うことができる。 Therefore, be offset arrangement positions of several tens μm of the chip capacitor 20, it is possible to take the connection between the first terminal 21 and second terminal 22 and the via 52 of the chip capacitor 20, IC from the chip capacitor 20 it is possible to reliably supply power to the chip 90. また、ビア69を複数個配設したことにより、インダクタンス分を並列接続したと同様な効果を得れるため、電源線及び接地線の高周波数特性が高まり、電力供給不足或いはアースレベルの変動によるICチップの誤動作を防止することが可能となる。 Moreover, IC vias 69 by which a plurality arranged, by order to be obtained the same effect as the inductance component connected in parallel, increases the high frequency characteristics of power supply lines and ground lines, fluctuations in the power supply shortages or ground level it is possible to prevent malfunction of the chip. さらに、ICチップからチップコンデンサ20までの配線長を短縮することができるので、ループインダクタンスを低減することが可能となる。 Furthermore, since it is possible to shorten the wiring length from the IC chip to chip capacitors 20, it is possible to reduce loop inductance.
【0062】 [0062]
図7に示すように、ビア52には、めっきを充填して表面が平坦なフィルドビアとして形成されている。 As shown in FIG. 7, the via 52, the surface is filled with a plating it is formed as a flat filled via. これにより、ビア52上に複数個のビア69を直接接続することが可能となる。 Thus, it is possible to connect a plurality of vias 69 on the via 52 directly. よって、ビア52とビア69との接続性を高めることができ、チップコンデンサ20からICチップ90への電力供給を確実に行うことが可能となる。 Therefore, it is possible to enhance the connection of the via 52 and the via 69, it is possible to perform the chip capacitor 20 to ensure power supply to the IC chip 90. なお、本実施形態では、めっき充填でフィルドビアを形成したが、この代わりに、ビア52としては、内部に樹脂を充填した後、表面に金属膜が配設されたフィルドビアを用いてもよい。 In the present embodiment has formed the filled via in plating filled, alternatively, the vias 52, after filling the resin therein, may be used filled via which a metal film is disposed on the surface.
【0063】 [0063]
なお、樹脂充填剤36及びチップコンデンサ20下部の接着材料34の熱膨張率を、コア基板30及び樹脂絶縁層40よりも小さく、即ち、セラミックからなるチップコンデンサ20に近いように設定してある。 Incidentally, the thermal expansion coefficient of the resin filler 36 and the chip capacitor 20 the lower portion of the adhesive material 34, smaller than the core substrate 30 and the resin insulating layer 40, i.e., is set as close to the chip capacitor 20 made of ceramic. このため、ヒートサイクル試験において、コア基板30及び樹脂絶縁層40とチップコンデンサ20との間に熱膨張率差から内応力が発生しても、コア基板30及び樹脂絶縁層40にクラック、剥離等が生じ難く、高い信頼性を達成できる。 Therefore, in the heat cycle test, even if the inner stress generated from the difference in coefficient of thermal expansion between the core substrate 30 and the resin insulating layer 40 and the chip capacitor 20, a crack in the core substrate 30 and the resin insulating layer 40, peeling hardly occurs, it can achieve high reliability.
【0064】 [0064]
また、チップコンデンサ20間の樹脂層36に、スルーホール54を形成してあるため、セラミックから成るチップコンデンサ20を信号線が通過しないので、高誘電体によるインピーダンス不連続による反射及び高誘電体通過による伝搬遅延が発生しない。 The resin layer 36 between the chip capacitor 20, because you have a through hole 54, does not pass through the chip capacitors 20 made of ceramic is a signal line, reflection and high dielectric pass by impedance discontinuities due to the high dielectric propagation delay due to does not occur.
【0065】 [0065]
引き続き、図7を参照して上述したプリント配線板の製造方法について、図1〜図7を参照して説明する。 Subsequently, with reference to FIG. 7 for producing a printed wiring board described above will be described with reference to FIGS.
【0066】 [0066]
(1)先ず、絶縁樹脂基板からなるコア基板30を出発材料とする(図1(A)参照)。 (1) First, a core substrate 30 made of an insulating resin substrate as a starting material (see FIG. 1 (A)). 次に、コア基板30の片面に、ザグリ加工、もしくは絶縁樹脂に通孔を設けてプレス、貼り合わせによって、コンデンサ配設用の凹部32を形成する(図1(B)参照)。 Next, on one surface of the core substrate 30, the press spot facing or by providing a through hole in the insulating resin, by bonding, to form a recess 32 of the capacitor arrangement 設用 (see FIG. 1 (B)). このとき、凹部32は複数個のコンデンサを配設できるエリアよりも、広く大きく形成する。 In this case, the recess 32 than area for arranging a plurality of capacitors, widely larger. これにより、複数個のコンデンサをコア基板30へ確実に配設することができる。 Thus, it is possible to reliably dispose the plurality of capacitors to the core substrate 30.
【0067】 [0067]
(2)その後、凹部32に、印刷機を用いて接着材料34を塗布する(図1(C)参照)。 (2) Then, the recess 32, the adhesive material 34 is applied by using a printing machine (see FIG. 1 (C)). あるいは、ポッティング、ダイボンディング、接着シートを貼り付けるなどの方法によって凹部に接着材料を塗ることができる。 Alternatively, it is possible to paint the adhesive material in the recess potting, a die bonding, by a method such as pasting the adhesive sheet. 接着材料34は、熱膨張率がコア基板よりも小さなものを用いる。 Adhesive material 34 has a thermal expansion coefficient which smaller than the core substrate. 次に、凹部32にセラミックから成る複数個のチップコンデンサ20を接着材料34を介して接着する(図1(D)参照)。 Then, it adhered via the adhesive material 34 a plurality of chip capacitors 20 made of ceramic in the recess 32 (see FIG. 1 (D)). ここで、底部が平滑な凹部32に複数個のチップコンデンサ20を配設することにより、複数個のチップコンデンサ20の高さが揃う。 Here, by the bottom portion is arranged a plurality of chip capacitors 20 in the flat recess 32, it is aligned heights of a plurality of chip capacitors 20. よって、後述する工程で、コア基板30の上に樹脂絶縁層40を均一の厚みに形成でき、ビア52を適切に形成することが可能となる。 Therefore, in the process described later, a resin insulating layer 40 can be formed in uniform thickness on the core substrate 30, it is possible to vias 52 formed properly.
【0068】 [0068]
そして、複数個のチップコンデンサ20の上面が同じ高さになるように、チップコンデンサ20の上面を押す、もしくは叩いて高さを揃える(図1(E)参照)。 As the upper surface of the plurality of chip capacitor 20 the same height, press the upper surface of the chip capacitor 20, or banging align the heights (see FIG. 1 (E)). この工程により、凹部32内に複数個のチップコンデンサ20を配設した際に、複数個のチップコンデンサ20の大きさにばらつきがあっても、高さを完全に揃えることができ、コア基板30を平滑にすることができる。 By this step, when a plurality of chip capacitors 20 is disposed in the recess 32, even if there are variations in the size of the plurality of chip capacitors 20, it can be aligned completely the height, the core substrate 30 it is possible to smooth.
【0069】 [0069]
(3)その後、凹部32内のチップコンデンサ20間に、熱硬化性樹脂を充填し、加熱硬化して樹脂層36を形成する(図2(A)参照)。 (3) Then, between the chip capacitors 20 in the recess 32, a thermosetting resin filled, heated and cured to form a resin layer 36 (see FIG. 2 (A)). このとき、熱硬化性樹脂としては、エポキシ、フェノール、ポリイミド、トリアジンが好ましい。 In this case, the thermosetting resin, epoxy, phenolic, polyimide, triazine are preferred. これにより、凹部32内のチップコンデンサ20を固定することができる。 Thus, it is possible to fix the chip capacitors 20 in the recess 32. 樹脂層36は、熱膨張率がコア基板よりも小さなものを用いる。 Resin layer 36 has a thermal expansion coefficient which smaller than the core substrate.
【0070】 [0070]
それ以外にも熱可塑性樹脂などの樹脂を用いてもよい。 It may be used resins such as other thermoplastic resins. また、樹脂中に熱膨脹率を整合させるために、フィラーを含浸させてもよい。 Further, in order to match the thermal expansion coefficient in the resin, it may be impregnated with a filler. そのフィラーの例としては、無機フィラー、セラミックフィラー、金属フィラーなどがある。 Examples of fillers include inorganic fillers, ceramic fillers, and the like metal filler.
【0071】 [0071]
(4)さらに、その上から前述したエポキシ系樹脂もしくはポリオレフィン系樹脂を印刷機を用いて塗布し樹脂絶縁層40を形成する(図2(B)参照)。 (4) In addition, it applied to form the resin insulating layer 40 by using a printing machine an epoxy resin or a polyolefin resin described above thereon (see FIG. 2 (B)). なお、樹脂を塗布する代わりに、樹脂フィルムを貼り付けてもよい。 Instead of applying a resin, it may be adhered to the resin film.
【0072】 [0072]
それ以外には、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂熱硬化性樹脂と熱可塑性樹脂の複合体、感光性樹脂と熱可塑性樹脂の複合体などの樹脂を1種以上用いることができる。 The other, a thermosetting resin, a thermoplastic resin, may be used photosensitive composite of the resin thermosetting resin and a thermoplastic resin, a photosensitive resin and a thermoplastic resin such as composite resin one or more . それらを2層構成にしてもよい。 They may be a two-layer structure.
【0073】 [0073]
(5)次に、レーザにより樹脂絶縁層40に相対的に大きなビア用開口42を形成する(図2(C)参照)。 (5) Next, a relatively large via opening 42 formed in the resin insulating layer 40 by a laser (see FIG. 2 (C)). この際に、導電性ペースト26によりチップコンデンサ20の電極21,22の表面が平滑であるため、樹脂が電極上に残ることがない。 At this time, since the conductive paste 26 is the surface of electrodes 21 and 22 of the chip capacitor 20 is smooth, there is no possibility that the resin remains on the electrode. その後、デスミヤ処理を行う。 Thereafter, the desmear processing. レーザの代わりに露光・現像処理を用いることもできる。 Exposed and developed instead of the laser can also be used. そして、樹脂層36にドリルまたはレーザにより、スルーホール用の通孔44を形成し、加熱硬化する(図2(D)参照)。 Then, a drill or a laser to the resin layer 36, to form a hole 44 for a through-hole, heat cured (see FIG. 2 (D)). 場合によっては、酸あるいは酸化剤もしくは薬液による粗化処理、プラズマ処理による粗化処理を施してもよい。 Optionally, roughening treatment with acid or oxidizing agent or drug solution may be subjected to a roughening treatment by plasma treatment. それによって、粗化層の密着性が確保される。 Thereby, the adhesion of the roughened layer is ensured.
【0074】 [0074]
(6)その後、無電解銅めっきにより銅めっき膜46を樹脂絶縁層40の表面に形成する(図3(A)参照)。 (6) Thereafter, the copper plating film 46 is formed on the surface of the resin insulating layer 40 by electroless copper plating (see Figure 3 (A)). 無電解めっきの代わりに、Ni及びCuをターゲットにしたスパッタリングを行い、Ni/Cu金属層を形成してもよい。 Instead of electroless plating, perform sputtering in which the Ni and Cu in the target may be formed of Ni / Cu metal layer. また、場合によってはスパッタで形成した後に、無電解めっき膜を形成させてもよい。 Further, after the formation by sputtering in some cases, it may be form an electroless plated film. この際に、チップコンデンサ20の電極21,22の表面に樹脂が残っていないため、電極21,22に適正に銅めっき膜46を形成することができる。 At this time, since there are no more resin on the surface of the electrodes 21 and 22 of the chip capacitor 20, it is possible to form a proper copper plating film 46 on the electrodes 21 and 22.
【0075】 [0075]
(7)次に、銅めっき膜46の表面に感光性ドライフィルムを貼り付け、マスクを載置して、露光・現像処理し、所定パターンのめっきレジスト48を形成する。 (7) Next, on the surface of the copper plated film 46 stuck a photosensitive dry film, is placed a mask exposure and developing treatment to form a plating resist 48 having a predetermined pattern. そして、電解めっき液にコア基板30を浸漬し、銅めっき膜46を介して電流を流し、めっきレジスト48非形成部に電解めっき50を充填する(図3(B)参照)。 Then, the core substrate 30 was immersed in the electrolytic plating solution, a current flows through the copper plated film 46, to fill the electrolytic plating 50 on the plating resist 48 is not formed section (see FIG. 3 (B)).
【0076】 [0076]
(8)ついで、めっきレジスト48を5%NaOHで剥離除去した後、そのめっきレジスト48下の銅めっき膜46を硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、銅めっき膜46と電解銅めっき50からなるフィルドビア構造である相対的に大きなビア52及びスルーホール54を形成する。 (8) Then, plating a resist 48 was separated and removed with 5% NaOH, the plating resist 48 under the copper plating film 46 is etched to dissolve and remove a mixture of sulfuric acid and hydrogen peroxide, the copper plating film 46 forming a relatively large vias 52 and through-holes 54 are filled via structure consisting of electroless copper plating 50 and. その大きなビア径は、100〜600μmの範囲であることが望ましい。 Large via diameter thereof is preferably in the range of 100~600Myuemu. 特に、125〜350μmであることが望ましい。 In particular, it is desirable that the 125~350Myuemu. この場合は、165μmで形成させた。 In this case, it was formed by 165 .mu.m. スルーホールは、250μmで形成させた。 The through-holes, was formed in 250μm. そして、基板30の両面にエッチング液をスプレイで吹きつけ、ビア52の表面及びスルーホール54のランド表面とをエッチングすることにより、ビア52及びスルーホール54の全表面に粗化面52αを形成する(図3(C)参照)。 Then, sprayed etchant on both surfaces of the substrate 30 in the spray, by etching the land surface of the surface and the through-hole 54 of the via 52 to form a roughened surface 52α on the entire surface of the via 52 and the through-holes 54 (see FIG. 3 (C)).
【0077】 [0077]
(9)その後、スルーホール54内にエポキシ系樹脂を主成分とする樹脂充填剤56を充填して、乾燥する(図3(D)参照)。 (9) Then, by filling the resin filler 56 for the epoxy resin as a main component in the through holes 54 and dried (see FIG. 3 (D)).
【0078】 [0078]
(10)上記工程を経た基板30の両面に、厚さ50μmの熱硬化型樹脂フィルムを温度50〜150℃まで昇温しながら圧力5kg/cm 2で真空圧着ラミネートし層間樹脂絶縁層60を設ける(図4(A)参照)。 (10) on both sides of the substrate 30 formed through the above step, the vacuum pressure bonding lamination at a pressure 5 kg / cm 2 while raising the temperature of the thermosetting resin film having a thickness of 50μm to a temperature 50 to 150 ° C. providing interlayer resin insulating layer 60 (see FIG. 4 (A)). 真空圧着時の真空度は、10mmHgである。 The degree of vacuum at the time of vacuum compression is 10mmHg. 樹脂フィルムとして、エポキシ系樹脂、オレフィン系樹脂を用いることができる。 As the resin film, it is possible to use an epoxy resin, an olefin resin.
【0079】 [0079]
(11)次に、CO 2ガスレーザにて、層間樹脂絶縁層60に65μmの相対的に小さなビア用開口61を設ける(図4(B)参照)。 (11) Next, in CO 2 gas laser, provided a relatively small via openings 61 of 65μm in the interlayer resin insulating layer 60 (see FIG. 4 (B)). 相対的に小さなビア径は、25〜100μmの範囲であることが望ましい。 Relatively small via diameter is preferably in the range of 25 to 100 m. この後、酸素プラズマを用いてデスミア処理を行う。 Thereafter, desmear treatment with oxygen plasma.
【0080】 [0080]
(12)次に、日本真空技術株式会社製のSV―4540を用いてプラズマ処理を行い、層間樹脂絶縁層60の表面を粗化し、粗化面60αを形成する(図4(C)参照)。 (12) Next, by plasma treatment using SV-4540 manufactured by ULVAC Japan Co., roughen the surface of the interlayer resin insulating layer 60, to form a roughened surface 60Arufa (FIG 4 (C) see) . この際、不活性ガスとしてはアルゴンガスを使用し、電力200W、ガス圧0.6Pa、温度70℃の条件で、2分間プラズマ処理を実施する。 In this case, as the inert gas using an argon gas, power 200 W, gas pressure 0.6 Pa, at a temperature of 70 ° C., to implement the 2 minutes plasma treatment. 酸あるいは酸化剤によって粗化処理を施してもよい。 It may be subjected to a roughening treatment by an acid or an oxidizing agent. また、粗化層は、0.1〜5μmが望ましい。 In addition, Arakaso is, 0.1~5μm is desirable.
【0081】 [0081]
(13)次に、同じ装置を用い、内部のアルゴンガスを交換した後、Ni及びCuをターゲットにしたスパッタリングを、気圧0.6Pa、温度80℃、電力200W、時間5分間の条件で行い、Ni/Cu金属層62を層間樹脂絶縁層60の表面に形成する。 (13) Then, using the same apparatus, after replacing the inside of the argon gas, subjected to Ni and Cu sputtering that target, pressure 0.6 Pa, temperature 80 ° C., power 200 W, under the conditions of time of 5 minutes, the Ni / Cu metal layer 62 is formed on the surface of the interlayer resin insulating layer 60. このとき、形成されたNi/Cu金属層62の厚さは0.2μmである(図4(D)参照)。 The thickness of the Ni / Cu metal layer 62 formed is 0.2 [mu] m (see FIG. 4 (D)). 無電解めっきなどのめっき膜、あるいはスパッタの上にめっき膜を施してもよい。 Plated film such as electroless plating or plating film may be subjected to over the sputtering.
【0082】 [0082]
(14)上記処理を終えた基板30の両面に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、100mJ/cm 2で露光した後、0.8%炭酸ナトリウムで現像処理し、厚さ15μmのめっきレジスト64を設ける。 (14) on both sides of the substrate 30 having been subjected to the above processing, paste commercially available photosensitive dry film, and placing a photomask film was exposed with 100 mJ / cm 2, developed with 0.8% sodium carbonate processing, providing a plating resist 64 having a thickness of 15 [mu] m. 次に、以下の条件で電解めっきを施して、厚さ15μmの電解めっき膜66を形成する(図5(A)参照)。 Next, electrolytic plating under the following conditions to form an electrolytic plated film 66 having a thickness of 15 [mu] m (see FIG. 5 (A)). なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドHLである。 Incidentally, the additive in the electrolytic plating aqueous solution is Cupracid HL manufactured by Atotech Japan Corporation.
【0083】 [0083]
【0084】 [0084]
(15)めっきレジスト64を5%NaOHで剥離除去した後、そのめっきレジスト下のNi/Cu金属層62を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、Ni/Cu金属層62と電解めっき膜66からなる導体回路68およびビア52上に接続した複数個の相対的に小さなビア69を形成する(図5(B)参照)。 (15) After peeling and removing the plating resist 64 with 5% NaOH, to dissolve and remove the Ni / Cu metal layer 62 under the plating resist by etching using a mixed solution of nitric acid and sulfuric acid and hydrogen peroxide, Ni / Cu forming a plurality of relatively small via 69 connected on the conductor circuits 68 and via 52 made of a metal layer 62 and the electrolytic plated film 66 (see FIG. 5 (B)). 本実施形態では、ビア52をフィルドビア構造にすることにより、ビア52に複数個のビア69を直接接続することが可能となる。 In the present embodiment, by making the vias 52 to filled via structure, it is possible to connect a plurality of vias 69 in the via 52 directly.
【0085】 [0085]
(16)次に、基板を水洗いし、乾燥した後、エッチング液を基板の両面にスプレイで吹きつけて、導体回路68の表面をエッチングすることにより、導体回路68の全表面に粗化面68αを形成する(図5(C)参照)。 (16) Next, washed with water and substrate, dried, by blowing an etchant in a spray on both surfaces of the substrate, by etching the surface of the conductor circuit 68, roughened surfaces 68α on the entire surface of the conductor circuit 68 the formed (see FIG. 5 (C)). エッチング液として、イミダゾール銅(II)錯体10重量部、グリコール酸7重量部、塩化カリウム5重量部およびイオン交換水78重量部を混合したものを使用する。 As the etching solution, it used 10 parts by weight imidazole copper (II) complex, 7 parts by weight of glycolic acid, potassium chloride 5 parts by weight of a mixture of ion-exchanged water 78 parts.
【0086】 [0086]
(17)次いで、上記(10)〜(16)の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層160及び導体回路168(ビア169を含む)を形成する(図5(D)参照)。 (17) Then, the (10) to the step (16), by repeating, further forming the upper interlayer resin insulating layer 160 and conductor circuits 168 (including via 169) (FIG. 5 (D) refer) .
【0087】 [0087]
(18)次に、ジエチレングリコールジメチルエーテル(DMDG)に60重量%の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂(日本化薬社製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量4000)46.67重量部、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル社製、商品名:エピコート1001)15重量部、イミダゾール硬化剤(四国化成社製、商品名:2E4MZ−CN)1.6重量部、感光性モノマーである多官能アクリルモノマー(共栄化学社製、商品名:R604)3重量部、同じく多価アクリルモノマー(共栄化学社製、商品名:DPE6A)1.5重量部、分散系消泡剤(サンノプコ社製、商品名:S−65)0.7 (18) was then dissolved to a concentration of 60 wt% in diethylene glycol dimethyl ether (DMDG), cresol novolak type epoxy resin (made by Nippon Kayaku Co., Ltd.) 50% epoxy groups of the photosensitive granted that acrylation of oligomer (molecular weight 4000) 46.67 parts by weight, 80 weight were dissolved in methyl ethyl ketone% of bisphenol a type epoxy resin (Yuka shell Co., Ltd., trade name: Epikote 1001) 15 parts by weight of an imidazole curing agent (made by Shikoku Corp. , trade name: 2E4MZ-CN) 1.6 parts by weight of a polyfunctional acrylic monomer (Kyoei chemical Co., Ltd., which is a photosensitive monomer, trade name: R604) 3 parts by weight, similarly polyvalent acrylic monomer (Kyoei chemical Co., Ltd., product name: DPE6A) 1.5 parts by weight, dispersion-based anti-foaming agent (San Nopco Co., Ltd., trade name: S-65) 0.7 重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン(関東化学社製)2.0重量部、光増感剤としてのミヒラーケトン(関東化学社製)0.2重量部を加えて、粘度を25℃で2.0Pa・sに調整したソルダーレジスト組成物(有機樹脂絶縁材料)を得る。 Take parts in a container, stirred and mixed to adjust the mixture composition, benzophenone (made by Kanto Chemical Co., Inc.) 2.0 parts by weight of light weight initiator of this mixed composition, Michler's ketone as a photosensitizer obtaining (Kanto Chemical Co., Ltd.) were added 0.2 part by weight, the solder resist composition with an adjusted viscosity 2.0 Pa · s at 25 ° C. (organic resin insulating material).
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60rpmの場合はローターNo.4、6rpmの場合はローターNo.3によった。 The viscosity measurement, B-type viscometer (Tokyo Keiki Co., Ltd., DVL-B type) in the case of 60rpm in the case of the rotor No.4,6rpm was due to the rotor No.3.
【0088】 [0088]
(19)次に、基板30の両面に、上記ソルダーレジスト組成物を20μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm 2の紫外線で露光し、DMTG溶液で現像処理し、開口71U、71Dを形成する(図6(A)参照)。 (19) Next, on both surfaces of the substrate 30, the solder resist composition was coated in a thickness of 20 [mu] m, 20 minutes at 70 ° C., after which the drying treatment was carried out under conditions of 30 minutes at 70 ° C., a solder resist opening the photomask 5mm thick on which a pattern is drawn parts are brought into close contact with the solder resist layer 70 was exposed to ultraviolet rays of 1000 mJ / cm 2, and developed with DMTG solution, the opening 71U, to form the 71D (FIG. 6 ( A) reference). また、LPSRなどの市販のソルダーレジストを用いてもよい。 It is also possible to use a commercially available solder resist such as LPSR.
【0089】 [0089]
(20)次に、ソルダーレジスト層(有機樹脂絶縁層)70を形成した基板を、塩化ニッケル(2.3×10 -1 mol/l)、次亞リン酸ナトリウム(2.8×10 -1 mol/l)、クエン酸ナトリウム(1.6×10 -1 mol/l)を含むpH=4.5の無電解ニッケルめっき液に20分間浸漬して、開口部71U、71Dに厚さ5μmのニッケルめっき層72を形成する。 (20) Next, a solder resist layer The substrate with the (organic resin insulating layer) 70, nickel chloride (2.3 × 10 -1 mol / l ), Tsugi亞sodium phosphate (2.8 × 10 -1 mol / l), was immersed for 20 minutes in an electroless nickel plating solution of pH = 4.5 containing sodium citrate (1.6 × 10 -1 mol / l ), opening 71U, a thickness of 5μm to 71D forming a nickel plated layer 72. さらに、その基板を、シアン化金カリウム(7.6×10 -3 mol/l)、塩化アンモニウム(1.9×10 -1 mol/l)、クエン酸ナトリウム(1.2×10 -1 mol/l)、次亜リン酸ナトリウム(1.7×10 -1 mol/l)を含む無電解めっき液に80℃の条件で7.5分間浸漬して、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成する(図6(B)参照)。 Furthermore, the substrate, gold potassium cyanide (7.6 × 10 -3 mol / l ), ammonium chloride (1.9 × 10 -1 mol / l ), sodium citrate (1.2 × 10 -1 mol / l), and 7.5 minutes at 80 ° C. conditions in an electroless plating solution containing sodium hypophosphite (1.7 × 10 -1 mol / l ), thickness on the nickel plated layer 72 of 0 forming a gold plated layer 74 of .03Myuemu (see FIG. 6 (B)).
【0090】 [0090]
(21)この後、ソルダーレジスト層70の開口部71U、71Dに、はんだペーストを印刷して、200℃でリフローすることにより、はんだバンプ(半田体)76U、76Dを形成する。 (21) Thereafter, openings 71U of the solder resist layer 70, the 71D, print the solder paste, by reflow at 200 ° C., solder bumps (solder bodies) 76U, to form the 76D. これにより、半田バンプ76U、76Dを有するプリント配線板10を得ることができる(図7参照)。 This makes it possible to obtain the solder bump 76U, the printed wiring board 10 having a 76D (see FIG. 7).
【0091】 [0091]
次に、上述した工程で完成したプリント配線板10へのICチップの載置および、ドータボードへの取り付けについて、図8を参照して説明する。 Next, mounting of IC chip to a printed wiring board 10 was completed by the above-mentioned process and, for attachment to the daughter board will be described with reference to FIG. 完成したプリント配線板10の半田バンプ76UにICチップ90の半田パッド92が対応するように、ICチップ90を載置し、リフローを行うことでICチップ90の取り付けを行う。 As the solder pads 92 of the IC chip 90 to the solder bumps 76U of the finished printed wiring board 10 corresponding, placing the IC chip 90 performs the mounting of the IC chip 90 by reflow. 同様に、プリント配線板10の半田バンプ76Dにドータボード94のパッド95が対応するように、リフローすることで、ドータボード94へプリント配線板10を取り付ける。 Similarly, the pad 95 of the daughter board 94 to the solder bumps 76D of the printed wiring board 10 is to correspond, by reflowing, attaching the printed circuit board 10 to the daughter board 94.
【0092】 [0092]
引き続き、本発明の第1実施形態の改変例に係るプリント配線板について、図11を参照して説明する。 Subsequently, the printed wiring board according to a modified example of the first embodiment of the present invention will be described with reference to FIG. 11. 上述した第1実施形態では、コア基板30に収容されるチップコンデンサ20のみを備えていたが、改変例では、表面及び裏面に大容量のチップコンデンサ98が実装されている。 In the first embodiment described above, were equipped with only the chip capacitors 20 accommodated in the core substrate 30, in the modified example, a chip capacitor 98 of a large capacity is mounted on the front and back surfaces.
【0093】 [0093]
図10(B)に第1実施形態の第1改変例に係るチップコンデンサ20の断面を示す。 Figure 10 (B) shows a cross section of the chip capacitor 20 according to a first modification of the first embodiment. 第1実施形態では、コンデンサの表面に粗化処理を施し、樹脂との密着性を高めたが、第1改変例では、この代わりに、ポリイミド膜23bを形成しておくことで、表面濡れ性を改善してある。 In the first embodiment, roughening treatment on the surface of the capacitor, although improving the adhesion with the resin, in the first modification, alternatively, by forming a polyimide film 23b, surface wettability the are improved. ポリイミド膜の代わりに、コンデンサの表面にシランカップリング処理を施すことも可能である。 Instead of the polyimide film, it is also possible to apply the surface a silane coupling treatment of the capacitor.
【0094】 [0094]
また、第1改変例では、導電性ペースト26の上に、無電解銅めっき膜28a及び電解銅めっき膜28bからなる複合金属膜28を形成されている。 In the first modification, on the electrically conductive paste 26 is formed a composite metal film 28 made of an electroless copper plating film 28a and electrolytic copper plating film 28b. 複合金属膜28の厚みは、0.1〜10μmが望ましく、1〜5μmが最適である。 The thickness of the composite metal membrane 28, 0.1 to 10 [mu] m is desirable, 1 to 5 [mu] m is optimal. 複合金属膜の代わりに、1層の金属膜を形成することも可能である。 Instead of the composite metal film, it is possible to form a metal film of one layer.
【0095】 [0095]
第1改変例では、コンデンサ20の電極21,22の導電性ペースト26上に金属層28を設けてあるため、電極21、22でのマイグレーションの発生を防止することができ、また、接続抵抗を更に低減することができる。 In the first modification, since that is the metal layer 28 provided on the conductive paste 26 of the electrodes 21 and 22 of the capacitor 20, it is possible to prevent the occurrence of migration at the electrode 21 and 22, also the connection resistance it can be further reduced. メタライズからなる電極21、22は、表面に凹凸があるが、導電性ペースト26を塗布し、更に、金属層28を設けることで凹凸を完全に無くすことができ、ビア52との密着性を高め、接続抵抗を下げることができる。 Electrodes 21 and 22 made of metallized, it is uneven in the surface, the conductive paste 26 is applied, further, the metal layer 28 that irregularities can be completely eliminated by providing, improving the adhesion between the via 52 , it is possible to lower the connection resistance.
【0096】 [0096]
ICチップは、瞬時的に大電力を消費して複雑な演算処理を行う。 IC chip performs complex arithmetic processing consumes momentarily high power. ここで、ICチップ側に大電力を供給するために、改変例では、プリント配線板に電源用のチップコンデンサ20及びチップコンデンサ98を備えてある。 Here, in order to supply a large electric power to the IC chip side, in the modified example, it is provided with a chip capacitor 20 and chip capacitors 98 for power supply to the printed wiring board. このチップコンデンサによる効果について、図12を参照して説明する。 Effects of this chip capacitors will be described with reference to FIG. 12.
【0097】 [0097]
図12は、縦軸にICチップへ供給される電圧を、横軸に時間を取ってある。 12, the voltage supplied to the IC chip on the vertical axis, are taking the time on the horizontal axis. ここで、二点鎖線Cは、電源用コンデンサを備えないプリント配線板の電圧変動を示している。 Here, two-dot chain line C shows the voltage variation of a printed wiring board having no power supply capacitor. 電源用コンデンサを備えない場合には、大きく電圧が減衰する。 If without a power supply capacitor is larger voltage is attenuated. 破線Aは、表面にチップコンデンサを実装したプリント配線板の電圧変動を示している。 Dashed line A shows the voltage variation of a printed wiring board mounted with the chip capacitors on the surface. 上記二点鎖線Cと比較して電圧は大きく落ち込まないが、ループ長さが長くなるので、律速の電源供給が十分に行えていない。 Voltage does not depress large compared with the two-dot chain line C, but since the loop length is long, the power supply of the rate-limiting is not sufficiently performed. 即ち、電力の供給開始時に電圧が降下している。 In other words, the voltage is falling at the start supplying power. また、二点鎖線Bは、図7を参照して上述したチップコンデンサを内蔵するプリント配線板の電圧降下を示している。 Further, the two-dot chain line B shows the voltage drop of a printed wiring board with a built-in chip capacitors described above with reference to FIG. ループ長さは短縮できているが、コア基板30に容量の大きなチップコンデンサを収容することができないため、電圧が変動している。 Loop length is made shorter, but it is not possible to accommodate a large chip capacitor sized core substrate 30, the voltage fluctuates. ここで、実線Eは、図11を参照して上述したコア基板内のチップコンデンサ20を、また表面に大容量のチップコンデンサ98を実装する改変例のプリント配線板の電圧変動を示している。 Here, a solid line E shows a reference to the voltage variation of the printed wiring board of a modified example of mounting the chip capacitor 98 of a large capacity chip capacitors 20 in the core substrate described above, also in the surface 11. ICチップの近傍にチップコンデンサ20を、また、大容量(及び相対的に大きなインダクタンス)のチップコンデンサ20を、また、大容量(及び相対的に大きなインダクタンス)のチップコンデンサ98を備えることで、電圧変動を最小に押さえている。 The chip capacitor 20 in the vicinity of the IC chip, also the chip capacitor 20 of a large capacity (and a relatively large inductance), also by providing the chip capacitors 98 having a large capacity (and a relatively large inductance), the voltage and minimized variation.
【0098】 [0098]
引き続き、本発明の第2実施形態に係るプリント配線板110について、図20を参照して説明する。 Subsequently, the printed wiring board 110 according to a second embodiment of the present invention will be described with reference to FIG. 20. 上述した第1実施形態では、BGAを配設した場合で説明した。 In the first embodiment described above has been described in the case of arranging the BGA. 第2実施形態では、第1実施形態とほぼ同様であるが、図20に示すように導電性ピン96を介して接続を取るPGA方式に構成されている。 In the second embodiment is substantially the same as the first embodiment is configured to PGA system take connected through the conductive pin 96 as shown in FIG. 20. なお、電極には、第1実施形態と同様に導電性ペースト、あるいは、第1実施形態の第1改変例と同様に導電性ペースト及び複合金属層が形成されている。 Note that the electrode, the conductive paste as in the first embodiment, or the first modification as well as conductive paste and composite metal layer of the first embodiment is formed.
【0099】 [0099]
続いて、図20を参照して上述したプリント配線板の製造方法について、図13〜図20を参照して説明する。 Subsequently, referring to FIG. 20 for producing a printed wiring board described above will be described with reference to FIGS. 13 to 20.
【0100】 [0100]
(1)先ず、エポキシ樹脂を含浸させたプリプレク31を4枚積層してなる積層板30αに、チップコンデンサ収容用の通孔33aを形成する。 (1) First, the laminate 30α formed by laminating 4 sheets of Puripureku 31 impregnated with epoxy resin, to form a hole 33a for accommodating chip capacitors. また、その一方で、プリプレク31を2枚積層してなる積層板30βを用意する(図13(A)参照)。 Further, on the other hand, to prepare a laminate 30β formed by laminating two sheets of Puripureku 31 (see FIG. 13 (A)). ここで、プリプレク31としては、エポキシ以外にも、BT、フェノール樹脂、あるいはガラスクロスなどの強化材を含有したものを用い得る。 Here, the Puripureku 31, in addition to epoxy, may be used those containing BT, a reinforcing material such as a phenolic resin or glass cloth.
【0101】 [0101]
(2)次に、積層板30αと積層板30βとを圧着し、加熱して硬化させることで、複数個のチップコンデンサ20を収容可能な凹部33を備えた、コア基板30を形成する(図13(B)参照)。 (2) Next, crimp the the laminate 30α and laminate 30Beta, by causing heat to cure, with a housing recess capable of 33 a plurality of chip capacitors 20, forming the core substrate 30 (FIG. 13 (B) see).
【0102】 [0102]
(3)そして、凹部33のコンデンサ配設位置にポッテング(ディスペンサー)を用いて接着材料34を塗布する(図13(C)参照)。 (3) Then, using potting (dispenser) in the capacitor arrangement position of the concave portion 33 applying an adhesive material 34 (see FIG. 13 (C)). あるいは、印刷、ダイボンディグ、接着シートを貼り付けるなどの方法によって凹部に接着材料を塗ることができる。 Alternatively, printing, die bonding, it is possible to paint the adhesive material in the recess by a method such as pasting the adhesive sheet. その後、凹部33内にセラミックから成る複数個のチップコンデンサ20を接着材料34を介して収容する(図13(D)参照)。 Thereafter, a plurality of chip capacitors 20 made of ceramic in the recess 33 for accommodating through the adhesive material 34 (see FIG. 13 (D)).
【0103】 [0103]
(4)その後、凹部33内のチップコンデンサ20間に、熱硬化性樹脂を充填し、加熱硬化して樹脂層36を形成する(図14(A)参照)。 (4) After that, between the chip capacitor 20 in the recess 33, a thermosetting resin filled, heated and cured to form a resin layer 36 (see FIG. 14 (A)). このとき、熱硬化性樹脂としては、エポキシ、フェノール、ポリイミド、トリアジンが好ましい。 In this case, the thermosetting resin, epoxy, phenolic, polyimide, triazine are preferred. これにより、凹部33内のチップコンデンサ20を固定することができる。 Thus, it is possible to fix the chip capacitors 20 in the recess 33.
【0104】 [0104]
(5)さらに、その上から前述したエポキシ系もしくはポリオレフィン系からなる樹脂を印刷機を用いて塗布し樹脂絶縁層40を形成する(図14(B)参照)。 (5) In addition, applied to form the resin insulating layer 40 by using a resin made of an epoxy-based or polyolefin described above thereon the printing machine (see FIG. 14 (B)). なお、樹脂を塗布する代わりに、樹脂フィルムを貼り付けてもよい。 Instead of applying a resin, it may be adhered to the resin film.
【0105】 [0105]
(6)次に、露光・現像処理又はレーザにより樹脂絶縁層40に相対的に大きなビア用開口42を形成する(図14(C)参照)。 (6) Next, a relatively large via openings 42 in the resin insulating layer 40 by exposure and development treatment or laser (see FIG. 14 (C)). その大きなビア径は、100〜600μmの範囲であることが望ましい。 Large via diameter thereof is preferably in the range of 100~600Myuemu. 特に、125〜350μmであることが望ましい。 In particular, it is desirable that the 125~350Myuemu. この場合は、165μmで形成させた。 In this case, it was formed by 165 .mu.m. そして、樹脂層36にドリルまたはレーザにより、250μm径のスルーホール用の通孔44を形成し、加熱硬化する(図14(D)参照)。 Then, a drill or a laser to the resin layer 36, to form a hole 44 for a through-hole of 250μm diameter, heat cured (see FIG. 14 (D)).
【0106】 [0106]
(7)そして、基板30にパラジウム触媒を付与してから、無電解めっき液にコア基板を浸漬し、均一に無電解めっき膜45を析出させる(図15(A)参照)。 (7) Then, a palladium catalyst after applied to the substrate 30, the core substrate is immersed in an electroless plating solution, to uniformly precipitate an electroless plated film 45 (see FIG. 15 (A)). その後、無電解めっき膜45を形成した開口42の内部に樹脂充填剤を充填し、乾燥する。 Thereafter, the resin filler filled within the opening 42 forming the electroless plated film 45 and dried. これにより、開口42の内部に樹脂層47を形成する(図15(B)参照)。 This forms a resin layer 47 within the opening 42 (see FIG. 15 (B)).
【0107】 [0107]
(8)その後、無電解めっき膜45の表面に感光性ドライフィルムを貼り付け、マスクを載置して、露光・現像処理し、所定パターンのめっきレジスト48を形成する。 (8) Then, paste the photosensitive dry film on the surface of the electroless plated film 45, is placed a mask exposure and developing treatment to form a plating resist 48 having a predetermined pattern. そして、電解めっき液にコア基板30を浸漬し、無電解めっき膜から成る蓋めっき51を形成する(図15(C)参照)。 Then, the core substrate 30 was immersed in the electrolytic plating solution to form a plated cover 51 made of an electroless plated film (see FIG. 15 (C)).
【0108】 [0108]
(9)上記工程の後、めっきレジスト48を5%のNaOHで剥離した後、めっきレジスト48下の無電解めっき膜45を硫酸と過酸化水素混合液でエッチングをして除去し、フィルドビア構造である相対的に大きなビア53及びスルーホール54を形成する(図15(D)参照)。 (9) after the step, after removing the plating resist 48 with 5% NaOH, the plating resist 48 an electroless plated film 45 beneath is removed by etching with sulfuric acid and hydrogen peroxide mixture, in the filled via structure forming a certain relatively large vias 53 and through-holes 54 (see FIG. 15 (D)). ビア53をフィルドビア構造にすることにより、後述する工程で1のビア53に複数個のビア69を直接接続することが可能となる。 By the vias 53 to filled via structure, it is possible to connect a plurality of vias 69 directly to the first via 53 in the process described below.
【0109】 [0109]
(10)そして、基板30を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板30の両面にスプレイで吹きつけて、ビア53の表面とスルーホール54のランド表面と内壁とをエッチングして、ビア53及びスルーホール54の全表面に粗化面53αを形成する(図16(A)参照)。 (10) Then, rinsing the substrate 30, after acidic degreasing and soft etching, then, the etchant blown by sprayed onto both surfaces of the substrate 30, the land surface and the inner wall surface and a through-hole 54 of the via 53 It is etched to form a roughened surface 53α on the entire surface of the via 53 and the through hole 54 (see FIG. 16 (a)). エッチング液としては、イミダゾール銅(II)錯体10重量部、グリコール酸7重量部、塩化カリウム5重量部からなるエッチング液(メック社製、メックエッチボンド)を使用する。 As an etchant, using 10 parts by weight imidazole copper (II) complex, 7 parts by weight of glycolic acid, an etching solution composed of potassium chloride 5 parts by weight (MEC Co., MEC etch bond).
【0110】 [0110]
(11)次に、ビスフェノールF型エポキシモノマー(油化シェル社製、分子量:310、YL983U)100重量部、表面にシランカップリング剤がコーティングされた平均粒径が1.6μmで、最大粒子の直径が15μm以下のSiO 2球状粒子(アドテック社製、CRS 1101−CE)170重量部およびレベリング剤(サンノプコ社製 ペレノールS4)1.5重量部を容器にとり、攪拌混合することにより、その粘度が23±1℃で45〜49Pa・sの樹脂充填剤56を調製する。 (11) Next, a bisphenol F type epoxy monomer (Yuka Shell Co., Ltd. molecular weight: 310, YL983U) 100 parts by weight, average particle diameter silane coupling agent to the surface-coated is in 1.6 [mu] m, the maximum particle diameter 15μm or less of the SiO 2 spherical particles (ADTEC Co., CRS 1101-CE) take 170 parts by weight and leveling agent (San Nopco Co., Ltd. Perenol S4) 1.5 parts by weight to the container, by stirring and mixing, the viscosity in 23 ± 1 ° C. to prepare a resin filler 56 of 45~49Pa · s. なお、硬化剤として、イミダゾール硬化剤(四国化成社製、2E4MZ−CN)6.5重量部を用いた。 Incidentally, as a curing agent, an imidazole curing agent was used (Shikoku Kasei, 2E4MZ-CN) 6.5 parts by weight.
その後、スルーホール54内に樹脂充填剤56を充填して、乾燥する(図16(B)参照)。 Then, by filling the resin filler 56 in the through holes 54 and dried (see FIG. 16 (B)).
【0111】 [0111]
(12)次に、ビスフェノールA型エポキシ樹脂(エポキシ当量469,油化シェルエポキシ社製エピコート1001)30重量部、クレゾールノボラック型エポキシ樹脂(エポキシ当量215,大日本インキ化学工業社製 エピクロンN−673)40重量部、トリアジン構造含有フェノールノボラック樹脂(フェノール性水酸基当量120,大日本インキ化学工業社製 フェノライトKA−7052)30重量部をエチルジグリコールアセテート20重量部、ソルベントナフサ20重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム(ナガセ化成工業社製 デナレックスR−45EPT)15重量部と2−フェニル−4、5−ビス(ヒドロキシメチル)イミダゾール粉砕品1.5重量部、微粉砕シリカ2重量部、 (12) Next, a bisphenol A type epoxy resin (epoxy equivalent 469, produced by Yuka Shell Epoxy Co., Ltd. Epikote 1001) 30 parts by weight, cresol novolac type epoxy resin (epoxy equivalent 215, manufactured by Dainippon Ink and Chemicals Epiclon N-673 ) 40 parts by weight, stirring triazine structure-containing phenol novolak resin (phenolic hydroxyl equivalent of 120, a Dainippon Ink and Chemicals, Inc. Phenolite KA-7052) 30 parts by weight 20 parts by weight of ethyl diglycol acetate and 20 parts by weight of solvent naphtha heating lysed, thence to terminal epoxidized polybutadiene rubber (Nagase Kasei Kogyo Denarekkusu R-45EPT) 15 parts by weight of 2-phenyl-4,5-bis (hydroxymethyl) imidazole crushed product 1.5 parts by weight while, finely divided silica 2 parts by weight, リコン系消泡剤0.5重量部を添加しエポキシ樹脂組成物を調製する。 Was added silicon based 0.5 parts by weight defoamer to prepare an epoxy resin composition.
得られたエポキシ樹脂組成物を厚さ38μmのPETフィルム上に乾燥後の厚さが50μmとなるようにロールコーターを用いて塗布した後、80〜120℃で10分間乾燥させることにより、層間樹脂絶縁層用樹脂フィルムを作製する。 Thickness after drying on a PET film having a thickness of obtained epoxy resin composition of 38μm was coated using a roll coater so that the 50 [mu] m, followed by drying for 10 minutes at 80 to 120 ° C., the interlayer resin to produce a resin film for an insulating layer.
【0112】 [0112]
(13)基板の両面に、(12)で作製した基板30より少し大きめの層間樹脂絶縁層用樹脂フィルムを基板30上に載置し、圧力4kgf/cm 2 、温度80℃、圧着時間10秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層60を形成する(図16(C)参照)。 (13) on both sides of a substrate, a slightly larger interlayer resin insulating layer resin film from the substrate 30 prepared in (12) is placed on a substrate 30, a pressure 4 kgf / cm 2, temperature of 80 ° C., pressure bonding time of 10 seconds after cutting the temporarily bonded at a condition, further, an interlayer resin insulating layer 60 by pasting using a vacuum laminator device by the following method (see FIG. 16 (C)). すなわち、層間樹脂絶縁層用樹脂フィルムを基板30上に、真空度0.5Torr、圧力4kgf/cm 2 、温度80℃、圧着時間60秒の条件で本圧着し、その後、170℃で30分間熱硬化させる。 That is, the resin film for interlayer resin insulating layer on the substrate 30, a vacuum degree of 0.5 Torr, a pressure 4 kgf / cm 2, temperature of 80 ° C., and the pressure bonding under the conditions of pressure bonding time of 60 seconds, then 30 minutes heat at 170 ° C. It is cured.
【0113】 [0113]
(14)次に、層間樹脂絶縁層60上に、厚さ1.2mmの貫通孔57aが形成されたマスク57を介して、CO 2ガスレーザで層間樹脂絶縁層60に、65μmの相対的に小さなビア用開口61を形成する(図16(D)参照)。 (14) Next, on the interlayer resin insulating layer 60 through a mask 57 having a through hole 57a is formed in a thickness of 1.2 mm, the interlayer resin insulating layer 60 by CO 2 gas laser, a relatively small of 65μm forming a via opening 61 (see FIG. 16 (D)). 相対的に小さなビア径は、25〜100μmの範囲であることが望ましい。 Relatively small via diameter is preferably in the range of 25 to 100 m.
【0114】 [0114]
(15)ビア用開口61を形成した基板30を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、層間樹脂絶縁層60の表面に存在するエポキシ樹脂粒子を溶解除去することにより、ビア用開口61の内壁を含む層間樹脂絶縁層60の表面を粗化面60αとする(図17(A)参照)。 (15) The substrate 30 formed with the via openings 61, immersed for 10 minutes in a solution of 80 ° C. containing permanganic acid 60 g / l, to dissolve and remove the epoxy resin particles existing on the surface of the interlayer resin insulating layer 60 it allows the surface of the interlayer resin insulating layer 60 including the inner walls of the via openings 61 and roughened surfaces 60α (see FIG. 17 (a)). 酸あるいは酸化剤によって粗化処理を施してもよい。 It may be subjected to a roughening treatment by an acid or an oxidizing agent. また、粗化層は、0.1〜5μmが望ましい。 In addition, Arakaso is, 0.1~5μm is desirable.
【0115】 [0115]
(16)次に、上記処理を終えた基板30を、中和溶液(シプレイ社製)に浸漬してから水洗いする。 (16) Next, washing the substrate 30 having been subjected to the above processing, after immersion in neutralized solution (Shipley Co.). さらに、粗面化処理(粗化深さ3μm)した該基板30の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層60の表面およびビア用開口61の内壁面に触媒核を付着させる。 Furthermore, the roughening treatment (roughened depth 3 [mu] m) surface of the substrate 30, by applying a palladium catalyst, to thereby deposit the catalyst nucleus on the surface and the inner wall surface of the via openings 61 in the interlayer resin insulating layer 60 .
【0116】 [0116]
(17)次に、以下の組成の無電解銅めっき水溶液中に基板30を浸漬して、粗化面60α全体に厚さ0.6〜3.0μmの無電解銅めっき膜63を形成する(図17(B)参照)。 (17) Next, the substrate was immersed 30 in an electroless copper plating solution having the following composition to form an electroless copper plated film 63 having a thickness of 0.6~3.0μm throughout roughened surface 60Arufa ( Figure 17 (B) refer).
〔無電解めっき水溶液〕 [Electroless plating solution]
NiSO 4 0.003 mol/l NiSO 4 0.003 mol / l
酒石酸 0.200 mol/l Tartaric acid 0.200 mol / l
硫酸銅 0.030 mol/l Copper sulfate 0.030 mol / l
HCHO 0.050 mol/l HCHO 0.050 mol / l
NaOH 0.100 mol/l NaOH 0.100 mol / l
α、α′−ビピリジル 40 mg/l α, α'- bipyridyl 40 mg / l
ポリエチレングリコール(PEG) 0.10 g/l Polyethylene glycol (PEG) 0.10 g / l
〔無電解めっき条件〕 [Electroless plating conditions]
35℃の液温度で40分【0117】 40 minutes at a liquid temperature of 35 ℃ [0117]
(18)市販の感光性ドライフィルムを無電解銅めっき膜63に貼り付け、マスクを載置して、100mJ/cm 2で露光し、0.8%炭酸ナトリウム水溶液で現像処理することにより、厚さ30μmのめっきレジスト64を設ける。 (18) Paste A commercially available photosensitive dry film in an electroless copper plating film 63, is placed a mask by exposing at 100 mJ / cm 2, developed with an 0.8% aqueous solution of sodium carbonate, thickness It is provided a plating resist 64 of 30 [mu] m. 次いで、基板30を50℃の水で洗浄して脱脂し、25℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解銅めっきを施し、厚さ20μmの電解銅めっき膜66を形成する(図17(C)参照)。 Then, the substrate 30 was degreased by washing with 50 ° C. water, washed with water at 25 ° C. of water, and further washed with sulfuric acid, subjected to an electrolytic copper plating under the following conditions, the electrolytic copper plating film having a thickness of 20μm 66 a formed (see FIG. 17 (C)).
〔電解めっき水溶液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l Sulfuric acid 2.24 mol / l
硫酸銅 0.26 mol/l Copper sulfate 0.26 mol / l
添加剤 19.5 ml/l Additives 19.5 ml / l
(アトテックジャパン社製、カパラシドHL) (Atotech Japan Co., Ltd., Cupracid HL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 1 A/dm 2 Current density 1 A / dm 2
時間 65 分温度 22±2 ℃ Time 65 minutes Temperature 22 ± 2 ℃
【0118】 [0118]
(19)めっきレジスト64を5%NaOHで剥離除去した後、そのめっきレジスト64下の無電解めっき膜63を硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、無電解銅めっき膜63と電解銅めっき膜66からなる厚さ18μmの導体回路68および相対的に小さなビア69を形成する(図17(D)参照)。 (19) After peeling and removing the plating resist 64 with 5% NaOH, dissolve and remove the electroless plated film 63 of the plating resist 64 beneath is etched with a mixed solution of sulfuric acid and hydrogen peroxide, an electroless copper plating film 63 and thickness to form a 18μm conductive circuit 68 and a relatively small via 69 made of electrolytic copper-plated film 66 (see FIG. 17 (D)). その後、(10)と同様の処理を行い、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面68αを形成する(図18(A)参照)。 Thereafter, the same treatment as (10), by an etchant containing a cupric complex and an organic acid to form a roughened surface 68Arufa (see FIG. 18 (A)).
【0119】 [0119]
(20)続いて、上記(13)〜(19)の工程を繰り返すことにより、さらに上層の層間樹脂絶縁層160及び導体回路168およびビア169を形成する(図18(B)参照)。 (20) Then, (see FIG. 18 (B)) (13) By repeating the steps to (19), further forming an upper interlayer resin insulating layer 160 and conductor circuits 168 and via 169.
【0120】 [0120]
(21)次に、ジエチレングリコールジメチルエーテル(DMDG)に60重量%の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂(日本化薬社製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量4000)46.67重量部、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル社製、商品名:エピコート1001)15重量部、イミダゾール硬化剤(四国化成社製、商品名:2E4MZ−CN)1.6重量部、感光性モノマーである2官能アクリルモノマー(共栄化学社製、商品名:R604)4.5重量部、同じく多価アクリルモノマー(共栄化学社製、商品名:DPE6A)1.5重量部、分散系消泡剤(サンノプコ社製、商品名:S−65)0 (21) was then dissolved to a concentration of 60 wt% in diethylene glycol dimethyl ether (DMDG), cresol novolak type epoxy resin (made by Nippon Kayaku Co., Ltd.) 50% epoxy groups of the photosensitive granted that acrylation of oligomer (molecular weight 4000) 46.67 parts by weight, 80 weight were dissolved in methyl ethyl ketone% of bisphenol a type epoxy resin (Yuka shell Co., Ltd., trade name: Epikote 1001) 15 parts by weight of an imidazole curing agent (made by Shikoku Corp. , trade name: 2E4MZ-CN) 1.6 parts by weight, a photosensitive monomer and a bifunctional acrylic monomer (Kyoei chemical Co., Ltd., trade name: R604) 4.5 parts by weight, similarly polyvalent acrylic monomer (Kyoei chemical Co., Ltd. , trade name: DPE6A) 1.5 parts by weight, dispersion-based anti-foaming agent (San Nopco Co., Ltd., trade name: S-65) 0 71重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン(関東化学社製)2.0重量部、光増感剤としてのミヒラーケトン(関東化学社製)0.2重量部を加えて、粘度を25℃で2.0Pa・sに調整したソルダーレジスト組成物(有機樹脂絶縁材料)を得る。 71 parts by weight is taken up in the container, stirring and mixed to adjust the mixture composition, as the light weight initiator of this mixed composition benzophenone (manufactured by Kanto Chemical Co., Inc.) 2.0 parts by weight, of a photosensitizer Michler's ketone was added to (manufactured by Kanto Chemical Co., Inc.) 0.2 part by weight, to obtain a solder resist composition with an adjusted viscosity 2.0 Pa · s at 25 ° C. (organic resin insulating material).
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60rpmの場合はローターNo.4、6rpmの場合はローターNo.3によった。 The viscosity measurement, B-type viscometer (Tokyo Keiki Co., Ltd., DVL-B type) in the case of 60rpm in the case of the rotor No.4,6rpm was due to the rotor No.3.
【0121】 [0121]
(22)次に、多層配線基板の両面に、(21)で調製したソルダーレジスト組成物を20μmの厚さで塗布する。 (22) Next, on both surfaces of the multilayer wiring board, is coated at a thickness of 20μm solder resist composition prepared in (21). その後、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト組成物に密着させて1000mJ/cm 2の紫外線で露光し、DMTG溶液で現像処理し、開口71U、71Dを形成する。 Then, 20 minutes at 70 ° C., after which the drying treatment was carried out under conditions of 30 minutes at 70 ° C., with a photomask having a thickness of 5mm on which a pattern is drawn in the solder resist opening portion is brought into close contact with the solder resist composition 1000 mJ / It exposed with ultraviolet cm 2, and developed with DMTG solution, the opening 71U, to form the 71D.
そして、さらに、80℃で1時間、100℃で1時間、120℃で1時間、150℃で3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト組成物を硬化させ、開口71U、71Dを有する、厚さ20μmのソルダーレジスト層70を形成する(図19(A)参照)。 Then, further, 1 hour at 80 ° C., 1 hour at 100 ° C., 1 hour, to cure the solder resist composition by performing each heat treatment under the conditions of 3 hours at 0.99 ° C. at 120 ° C., with openings 71U, the 71D to form a solder resist layer 70 having a thickness of 20 [mu] m (see FIG. 19 (a)). 上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。 As the solder resist composition, it is also possible to use a commercially available solder resist composition.
【0122】 [0122]
(23)次に、ソルダーレジスト層70を形成した基板を、塩化ニッケル(2.3×10 -1 mol/l)、次亞リン酸ナトリウム(2.8×10 -1 mol/l)、クエン酸ナトリウム(1.6×10 -1 mol/l)を含むpH=4.5の無電解ニッケルめっき液に20分間浸漬して、開口部71U、71Dに厚さ5μmのニッケルめっき層72を形成する。 (23) Next, the substrate provided with the solder resist layer 70, (-1 mol / l × 10 2.3) nickel chloride, Tsugi亞sodium phosphate (2.8 × 10 -1 mol / l ), citric in an electroless nickel plating solution of pH = 4.5 containing sodium acid (1.6 × 10 -1 mol / l ) was immersed for 20 minutes, forming a nickel plated layer 72 having a thickness of 5μm opening 71U, the 71D to. さらに、その基板をシアン化金カリウム(7.6×10 -3 mol/l)、塩化アンモニウム(1.9×10 -1 mol/l)、クエン酸ナトリウム(1.2×10 -1 mol/l)、次亜リン酸ナトリウム(1.7×10 -1 mol/l)を含む無電解金めっき液に80℃の条件で7.5分間浸漬して、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成する(図19(B)参照)。 Furthermore, the substrate gold potassium cyanide (7.6 × 10 -3 mol / l ), ammonium chloride (1.9 × 10 -1 mol / l ), sodium citrate (1.2 × 10 -1 mol / l), and 7.5 minutes under conditions of 80 ° C. in an electroless gold plating solution containing sodium hypophosphite (1.7 × 10 -1 mol / l ), thickness on the nickel plated layer 72 of 0 forming a gold plated layer 74 of .03Myuemu (see FIG. 19 (B)).
【0123】 [0123]
(24)この後、基板のICチップを載置する面のソルダーレジスト層70の開口71Uにスズ−鉛を含有する半田ペーストを印刷する。 (24) Thereafter, tin opening 71U in the solder resist layer 70 of the surface for placing the substrate of the IC chip - to print a solder paste containing lead. さらに、他方の面の開口部71D内に導電性接着剤97として半田ペーストを印刷する。 Further, printing a solder paste as the conductive adhesive 97 in the opening 71D on the other surface. 次に、導電性接続ピン96を適当なピン保持装置に取り付けて支持し、導電性接続ピン96の固定部98を開口部71D内の導電性接着剤97に当接させる。 Next, a conductive connection pin 96 is supported by attaching the appropriate pin holding device, it is brought into contact with the fixed portion 98 of the conductive connection pins 96 to the conductive adhesive 97 in the opening 71D. そしてリフローを行い、導電性接続ピン96を導電性接着剤97に固定する。 Secondly, the reflowed to secure the conductive connecting pin 96 to the conductive adhesive 97. また、導電性接続ピン96の取り付け方法としては、導電性接着剤97をボール状等に形成したものを開口部71D内に入れる、あるいは、固定部98に導電性接着剤97を接合させて導電性接続ピン96を取り付け、その後にリフローさせてもよい。 As the method of attaching the conductive connection pins 96, the conductive adhesive 97 add those formed into a ball shape or the like in the opening 71D, or by bonding the conductive adhesive 97 to the fixing unit 98 conductive mounting sexual connection pins 96, it may be subsequently reflowed.
【0124】 [0124]
その後、プリント配線板110の開口71U側の半田バンプ76にICチップ90の半田パッド92が対応するように、ICチップ90を載置し、リフローを行うことでICチップ90の取り付けを行う(図20参照)。 Thereafter, as the solder pads 92 of the IC chip 90 corresponding to the solder bumps 76 of the opening 71U side of the printed circuit board 110, mounting the IC chip 90 performs the mounting of the IC chip 90 by reflow (Figure reference 20).
【0125】 [0125]
引き続き、本発明の第3実施形態に係るプリント配線板について、図21を参照して説明する。 Subsequently, the printed wiring board according to a third embodiment of the present invention will be described with reference to FIG. 21. 第3実施形態のプリント配線板210は、上述した第1実施形態とほぼ同様である。 The printed wiring board 210 of the third embodiment is substantially the same as the first embodiment described above. 但し、この第3実施形態のプリント配線板210では、コア基板30に形成された凹部35に一個のチップコンデンサ20が収容されている。 However, the printed wiring board 210 of this third embodiment, one of the chip capacitors 20 in the recess 35 formed in the core substrate 30 is accommodated. コア基板30内にチップコンデンサ20を配置するため、ICチップ90とチップコンデンサ20との距離が短くなり、ループインダクタンスを低減することが可能となる。 To place the chip capacitor 20 in the core substrate 30, the distance between the IC chip 90 and the chip capacitor 20 is shortened, it is possible to reduce loop inductance. なお、電極には、第1実施形態と同様に導電性ペースト、あるいは、第1実施形態の第1改変例と同様に導電性ペースト及び複合金属層が形成されている。 Note that the electrode, the conductive paste as in the first embodiment, or the first modification as well as conductive paste and composite metal layer of the first embodiment is formed.
【0126】 [0126]
引き続き、本発明の第4実施形態に係るプリント配線板の構成について図22を参照して説明する。 Subsequently, with reference to FIG. 22 illustrating the configuration of a printed wiring board according to a fourth embodiment of the present invention.
この第4実施形態のプリント配線板の構成は、上述した第1実施形態とほぼ同様である。 Configuration of a printed wiring board of the fourth embodiment is substantially the same as the first embodiment described above. 但し、コア基板30への収容されるチップコンデンサ20が異なる。 However, the chip capacitor 20 to be accommodated in the core substrate 30 are different. 図22は、チップコンデンサの平面図を示している。 Figure 22 shows a plan view of the chip capacitor. 図22(A)は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。 FIG. 22 (A) shows a chip capacitor before cutting for multi-piece, one-dot chain line in the figure shows the cutting line. 上述した第1実施形態のプリント配線板では、図22(B)に平面図を示すようにチップコンデンサの側縁に第1電極21及び第2電極22を配設してある。 In the printed wiring board of the first embodiment described above, it is disposed a first electrode 21 and the second electrode 22 to the side edges of the chip capacitors as shown in the plan view of FIG. 22 (B). 図22(C)は、第4実施形態の多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。 Figure 22 (C) shows a chip capacitor before cutting for multi-piece of the fourth embodiment, one-dot chain line in the figure shows the cutting line. 第4実施形態のプリント配線板では、図22(D)に平面図を示すようにチップコンデンサの側縁の内側に第1電極21及び第2電極22を配設してある。 The printed wiring board of the fourth embodiment, are disposed a first electrode 21 and the second electrode 22 on the inner side of the side edges of the chip capacitor as shown in the plan view of FIG. 22 (D). なお、電極には、第1実施形態と同様に導電性ペースト、あるいは、第1実施形態の第1改変例と同様に導電性ペースト及び複合金属層が形成されている。 Note that the electrode, the conductive paste as in the first embodiment, or the first modification as well as conductive paste and composite metal layer of the first embodiment is formed.
【0127】 [0127]
この第4実施形態のプリント配線板では、外縁の内側に電極の形成されたチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 The fourth in the printed wiring board of the embodiment, for using the chip capacitor 20 formed in the electrode on the inside of the outer edge, can be used a large chip capacitor capacity.
【0128】 [0128]
引き続き、第4実施形態の第1改変例に係るプリント配線板について図23を参照して説明する。 Subsequently, with reference to FIG. 23 will be described printed wiring board according to a first modification of the fourth embodiment.
図23は、第1改変例に係るプリント配線板のコア基板に収容されるチップコンデンサ20の平面図を示している。 Figure 23 shows a plan view of the chip capacitor 20 to be accommodated in the core substrate of the printed wiring board according to a first modification. 上述した第1実施形態では、複数個の小容量のチップコンデンサをコア基板に収容したが、第1改変例では、大容量の大判のチップコンデンサ20をコア基板に収容してある。 In the first embodiment described above, containing a chip capacitor of a plurality of small capacity in the core substrate, in the first modification, it is housed a large-sized chip capacitor 20 of a large capacity in the core substrate. ここで、チップコンデンサ20は、第1電極21と第2電極22と、誘電体23と、第1電極21へ接続された第1導電膜24と、第2電極22側に接続された第2導電膜25と、第1導電膜24及び第2導電膜25へ接続されていないチップコンデンサの上下面の接続用の電極27とから成る。 Here, the chip capacitor 20 includes a first electrode 21 and the second electrode 22, a dielectric 23, a first conductive film 24 connected to the first electrode 21, second connected to the second electrode 22 side the conductive film 25, composed of the first conductive film 24 and the upper and lower surfaces of the connection electrodes 27. of the chip capacitor which is not connected to the second conductive film 25. この電極27を介してICチップ側とドータボード側とが接続されている。 The IC chip side and the daughter board are connected through the electrode 27. なお、電極には、第1実施形態と同様に導電性ペースト、あるいは、第1実施形態の第1改変例と同様に導電性ペースト及び複合金属層が形成されている。 Note that the electrode, the conductive paste as in the first embodiment, or the first modification as well as conductive paste and composite metal layer of the first embodiment is formed.
【0129】 [0129]
この第1改変例のプリント配線板では、大判のチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 In the printed wiring board of the first modification, since the use of large-sized chip capacitor 20, it is possible to use a large chip capacitor capacitance. また、大判のチップコンデンサ20を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。 Moreover, since the use of large-sized chip capacitor 20, it does not occur warp the printed wiring board even after repeated heat cycle.
【0130】 [0130]
図24を参照して第2改変例に係るプリント配線板について説明する。 It will be described printed wiring board according to the second modification with reference to FIG. 24. 図24(A)は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、通常の裁断線を示し、図24(B)は、チップコンデンサの平面図を示している。 FIG. 24 (A) shows a chip capacitor before cutting for multi-piece, one-dot chain line in the figure shows a typical cutting line, FIG. 24 (B) shows a plan view of the chip capacitor . 図24(B)に示すように、この第2改変例では、多数個取り用のチップコンデンサを複数個(図中の例では3枚)連結させて大判で用いている。 As shown in FIG. 24 (B), this second modification, (in the example in FIG. 3 sheets) a plurality of chip capacitors for multi-cavity as used linked allowed to large format. なお、電極には、第1実施形態と同様に導電性ペースト、あるいは、第1実施形態の第1改変例と同様に導電性ペースト及び複合金属層が形成されている。 Note that the electrode, the conductive paste as in the first embodiment, or the first modification as well as conductive paste and composite metal layer of the first embodiment is formed.
【0131】 [0131]
この第2改変例では、大判のチップコンデンサ20を用いるため、容量の大きなチップコンデンサを用いることができる。 In this second modification, since the use of large-sized chip capacitor 20, it is possible to use a large chip capacitor capacitance. また、大判のチップコンデンサ20を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。 Moreover, since the use of large-sized chip capacitor 20, it does not occur warp the printed wiring board even after repeated heat cycle.
【0132】 [0132]
上述した第4実施形態では、チップコンデンサをプリント配線板に内蔵させたが、チップコンデンサの代わりに、セラミック板に導電体膜を設けてなる板状のコンデンサを用いることも可能である。 In the fourth embodiment described above, it was built chip capacitors on the printed circuit board, instead of the chip capacitors, it is also possible to use a plate-shaped capacitor formed by providing a conductive film on a ceramic plate.
【0133】 [0133]
ここで、第1実施形態のプリント配線板について、コア基板内に埋め込んだチップコンデンサ20のインダクタンスと、プリント配線板の裏面(ドータボード側の面)に実装したチップコンデンサのインダクタンスとを測定した値を以下に示す。 Here, the printed wiring board of the first embodiment, the inductance of the chip capacitor 20 embedded in the core substrate, the value of the inductance was measured of the chip capacitor mounted on the back surface (the surface of the daughter board) of the printed circuit board It is shown below.
コンデンサ単体の場合埋め込み形 137pH In the case of a single capacitor embedded form 137pH
裏面実装形 287pH Back mount type 287pH
コンデンサを8個並列に接続した場合埋め込み形 60pH Type buried case of connecting a capacitor to eight parallel 60pH
裏面実装形 72pH Back mount type 72pH
以上のように、コンデンサを単体で用いても、容量を増大させるため並列に接続した場合にも、チップコンデンサを内蔵することでインダクタンスを低減できる。 As described above, be used a capacitor alone, even when connected in parallel to increase the capacity, the inductance can be reduced by incorporating the chip capacitor.
【0134】 [0134]
次に、信頼性試験を行った結果について説明する。 It will now be described results of reliability test. ここでは、第1実施形態のプリント配線板において、1個のチップコンデンサの静電容量の変化率を測定した。 Here, in the printed wiring board of the first embodiment, to measure the rate of change in the capacitance of one chip capacitor.
【0135】 [0135]
Steam試験は、蒸気に当て湿度100%に保った。 Steam test was kept at 100% humidity steamed. また、HAST試験では、相対湿度100%、印加電圧1.3V、温度121℃で100時間放置した。 Further, in the HAST test, 100% relative humidity, the applied voltage 1.3V, and allowed to stand at a temperature 121 ° C. 100 hours. TS試験では、−125℃で30分、55℃で30分放置する試験を1000回線り返した。 In the TS test, 30 minutes at -125 ℃, returns Ri 1000 line test to stand for 30 minutes at 55 ℃.
【0136】 [0136]
上記信頼性試験において、チップコンデンサを内蔵するプリント配線板においても、既存のコンデンサ表面実装形と同等の信頼性が達成できていることが分かった。 In the reliability test, even in the printed wiring board with a built-in chip capacitors, it was found that the same reliability and the existing capacitor surface mount shape is achieved. また、上述したように、TS試験において、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、内部応力が発生しても、チップコンデンサの端子とビアとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生せず、長期に渡り高い信頼性を達成できることが判明した。 As described above, in the TS test, a capacitor made of ceramic, the core substrate and the interlayer resin insulating layer thermal expansion coefficient consisting of a resin difference, even if internal stress is generated, the terminal and via the chip capacitor disconnection between the peeling between the chip capacitor and the interlayer resin insulating layer, no crack occurs in the interlayer resin insulating layer, the high reliability over a long period of time can be achieved was found.
【0137】 [0137]
【発明の効果】 【Effect of the invention】
本発明の構成では、導体回路とコンデンサの間に、本願発明のビアが形成されているので、電源供給不足による動作の遅延をすることがなく、所望の性能を保つことができ、信頼性試験を行っても問題を引き起こさなかった。 In the configuration of the present invention, between the conductor circuit and the capacitor, the via of the present invention is formed, without the delay in operation due to power shortage, it is possible to maintain the desired performance, reliability testing also it did not cause the problem to go.
また、該ビアにより、層間絶縁層のビアを形成しても、位置ずれを引き起こしても、その許容範囲が広くなるために、電気接続性が確保される。 Further, by the vias, be formed via the interlayer insulating layer, also cause the positional deviation, to the allowable range is widened, the electrical connection is ensured.
【0138】 [0138]
また、コンデンサの電極の表面に導電性ペーストを塗布してあるため、表面が完全にフラットになる。 Also, since that is by applying a conductive paste on the surface of the capacitor electrode, the surface becomes completely flat. このため、樹脂層にレーザで開口を穿設した際に、電極の表面に樹脂が残ることが無くなり、該電極とめっきによるビアとの接続性を高めることができる。 Therefore, when bored openings in the resin layer with laser, eliminates that the surface of the electrode resin remains, it is possible to enhance the connection of the via by plating with the electrode.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】(A)、(B)、(C)、(D)、(E)は、本発明の第1実施形態に係るプリント配線板の製造工程図である。 [1] (A), (B), (C), (D), (E) illustrate a manufacturing process of the printed wiring board according to the first embodiment of the present invention.
【図2】(A)、(B)、(C)、(D)は、本発明の第1実施形態に係るプリント配線板の製造工程図である。 Figure 2 (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to the first embodiment of the present invention.
【図3】(A)、(B)、(C)、(D)は、本発明の第1実施形態に係るプリント配線板の製造工程図である。 [3] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to the first embodiment of the present invention.
【図4】(A)、(B)、(C)、(D)は、本発明の第1実施形態に係るプリント配線板の製造工程図である。 [4] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to the first embodiment of the present invention.
【図5】(A)、(B)、(C)、(D)は、本発明の第1実施形態に係るプリント配線板の製造工程図である。 [5] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to the first embodiment of the present invention.
【図6】(A)、(B)は、本発明の第1実施形態に係るプリント配線板の製造工程図である。 6 (A), (B) illustrate a manufacturing process of the printed wiring board according to the first embodiment of the present invention.
【図7】本発明の第1実施形態に係るプリント配線板の断面図である。 7 is a cross-sectional view of a printed wiring board according to a first embodiment of the present invention.
【図8】本発明の第1実施形態に係るプリント配線板にICチップを搭載した状態を示す断面図である。 8 is a sectional view showing a state in which an IC chip to a printed wiring board according to the first embodiment of the present invention.
【図9】(A)は、図7中のビア52の拡大図であり、(B)は、(A)のB矢印図である。 9 (A) is an enlarged view of a via 52 in FIG. 7, (B) is a B arrow diagram of (A).
【図10】(A)は、第1実施形態のチップコンデンサの断面図であり、(B)は、第1実施形態の第1改変例のチップコンデンサの断面図である。 [10] (A) is a cross-sectional view of a chip capacitor of the first embodiment, (B) is a cross-sectional view of a chip capacitor of the first modification of the first embodiment.
【図11】本発明の第1実施形態の改変例に係るプリント配線板の断面図である。 11 is a cross-sectional view of a printed wiring board according to a modified example of the first embodiment of the present invention.
【図12】ICチップへの供給電力と時間との変化を示すグラフである。 12 is a graph showing changes in the supply power and time to the IC chip.
【図13】(A)、(B)、(C)、(D)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 13 (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図14】(A)、(B)、(C)、(D)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 [14] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図15】(A)、(B)、(C)、(D)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 [15] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図16】(A)、(B)、(C)、(D)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 [16] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図17】(A)、(B)、(C)、(D)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 17] (A), (B), (C), (D) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図18】(A)、(B)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 [18] (A), (B) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図19】(A)、(B)は、本発明の第2実施形態に係るプリント配線板の製造工程図である。 19 (A), (B) illustrate a manufacturing process of the printed wiring board according to a second embodiment of the present invention.
【図20】本発明の第2実施形態に係るプリント配線板にICチップを搭載した状態を示す断面図である。 20 is a cross-sectional view showing a state in which an IC chip to a printed wiring board according to the second embodiment of the present invention.
【図21】本発明の第3実施形態に係るプリント配線板にICチップを搭載した状態を示す断面図である。 21 is a cross-sectional view showing a state in which an IC chip to a printed wiring board according to a third embodiment of the present invention.
【図22】(A)、(B)、(C)、(D)は、第4実施形態のプリント配線板のチップコンデンサの平面図である。 [22] (A), (B), (C), (D) is a plan view of a chip capacitor of the printed wiring board of the fourth embodiment.
【図23】第4実施形態に係るプリント配線板のチップコンデンサの平面図である。 23 is a plan view of a chip capacitor of a printed wiring board according to the fourth embodiment.
【図24】(A)、(B)は、第4実施形態の改変例に係るプリント配線板のチップコンデンサの平面図である。 [24] (A), (B) is a plan view of a chip capacitor of a printed wiring board according to a modified example of the fourth embodiment.
【符号の説明】 DESCRIPTION OF SYMBOLS
20 チップコンデンサ 21 第1電極 22 第2電極 23 誘電体 23a 粗化面 23b ポイリミド膜 26 導電性ペースト 28a 無電解銅めっき膜 28b 電解銅めっき膜 28 複合金属膜 30 コア基板 32 凹部 33 凹部 35 凹部 36 樹脂層 40 樹脂絶縁層 52 ビア 53 ビア 60 層間樹脂絶縁層 68 導体回路 69 ビア 70 ソルダーレジスト層 71U、71D 開口部 72 ニッケルめっき層 74 金めっき層 76 半田バンプ(外部接続端子) 20 chip capacitor 21 first electrode 22 second electrode 23 dielectric 23a roughened surface 23b Poirimido film 26 conductive paste 28a electroless copper plating film 28b electrolytic copper-plated film 28 composite metal film 30 core substrate 32 recess 33 recess 35 recess 36 resin layer 40 resin insulating layer 52 via 53 via 60 interlayer resin insulation layer 68 conductor circuits 69 via 70 a solder resist layer 71U, 71D opening 72 a nickel plating layer 74 gold plating layer 76 solder bump (external connection terminal)
90 ICチップ 92 半田パッド(ICチップ側) 90 IC chip 92 solder pads (IC chip side)
94 ドータボード 95 半田パッド(ドータボード側) 94 daughter board 95 solder pads (daughter board)
96 導電性接続ピン 97 導電性接着剤 98 固定部 160 層間樹脂絶縁層 168 導体回路 169 ビア 96 conductive connection pins 97 conductive adhesive 98 fixing unit 160 interlayer resin insulating layer 168 conductor circuit 169 via

Claims (23)

  1. コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、 The core substrate a printed wiring board formed by laminating a resin insulating layer and a conductor circuit,
    前記コア基板にコンデンサを内蔵させ、前記コンデンサの端子と接続する相対的に大きな下層ビアを形成し、 Is incorporated capacitor to the core substrate, forming a relatively large lower-layer via connecting the terminals of said capacitor,
    前記コア基板の上面の層間樹脂絶縁層に、1の前記下層ビアと接続された複数個の相対的に小さな上層ビアを配設し、 The interlayer resin insulating layer of the upper surface of the core substrate, disposed one of said lower-layer via the connected plurality of relatively small upper-layer via,
    前記コンデンサのメタライズからなる電極の表面には、導電性ペーストが塗布されており、 The surface of the electrode made of metallized of the capacitor, the conductive paste has been applied,
    前記複数個の上層ビアは、複数個の外部接続端子にそれぞれ接続されていることを特徴とするプリント配線板。 The plurality of upper layer via a printed wiring board, characterized in that it is connected to a plurality of external connection terminals.
  2. 前記コンデンサの電極の導電性ペースト上に金属層を設けたことを特徴とする請求項1に記載のプリント配線板。 Printed wiring board according to claim 1, characterized in that a metal layer on the conductive paste of the electrode of the capacitor.
  3. 前記コンデンサの表面に、粗化処理を施したことを特徴とする請求項1又は請求項2のいずれか1に記載のプリント配線板。 On the surface of the capacitor, printed wiring board according to any one of claims 1 or claim 2, characterized in that roughened.
  4. 前記コンデンサの表面に、表面の濡れ性改善処理を施したことを特徴とする請求項1又は請求項2のいずれか1に記載のプリント配線板。 On the surface of the capacitor, characterized in that subjected to wettability improvement treatment surface according to claim 1 or the printed wiring board according to any one of claims 2.
  5. 前記下層ビアは、めっきが充填されてなる表面が平坦なフィルドビアであることを特徴とする請求項1に記載のプリント配線板。 The lower-layer via the printed wiring board according to claim 1 in which the surface of a plating layer is filled, characterized in that a flat filled via.
  6. 前記下層ビアは、内部に樹脂が充填されて表面に金属膜が形成されて成るフィルドビアであることを特徴とする請求項1に記載のプリント配線板。 The lower-layer via the printed wiring board according to claim 1, wherein the interior resin is filled vias formed by metal film is formed on the surface are filled.
  7. 前記コンデンサは、前記コア基板に形成された凹部の中に1個収容されていることを特徴とする請求項1〜請求項4のいずれか1に記載のプリント配線板。 The capacitor, printed wiring board according to any one of claims 1 to 4, characterized in that it is one contained in a recess formed in the core substrate.
  8. 前記コンデンサは、前記コア基板に形成された凹部の中に複数個収容されていることを特徴とする請求項1〜請求項4のいずれか1に記載のプリント配線板。 The capacitor, printed wiring board according to any one of claims 1 to 4, characterized in that it is a plurality accommodated in a recess formed in the core substrate.
  9. 前記コア基板と前記コンデンサの間に、前記コア基板よりも熱膨張率の小さい樹脂を充填したことを特徴とする請求項1〜請求項4のいずれか1に記載のプリント配線板。 Wherein between the core substrate and the capacitor, printed wiring board according to any one of claims 1 to 4, characterized in that filled with resin having a low thermal expansion than the core substrate.
  10. 前記樹脂は、無機フィラーを含有していることを特徴とする請求項9に記載のプリント配線板。 The resin, printed wiring board according to claim 9, characterized by containing an inorganic filler.
  11. 前記プリント配線板の表面にコンデンサを実装したことを特徴とする請求項1〜請求項10の内1に記載のプリント配線板。 Printed circuit board according to one of claims 1 to 10, characterized in that mounting the capacitor on the surface of the printed wiring board.
  12. 前記表面のチップコンデンサの静電容量は、内層のチップコンデンサの静電容量以上であることを特徴とする請求項11に記載のプリント配線板。 The capacitance of the chip capacitor of the surface, the printed wiring board according to claim 11, characterized in that at least the capacitance of the inner layer of the chip capacitor.
  13. 前記表面のチップコンデンサのインダクタンスは、内層のチップコンデンサのインダクタンス以上であることを特徴とする請求項12に記載のプリント配線板。 Inductance of the chip capacitor of the surface, the printed wiring board according to claim 12, characterized in that the inductance or more inner layers of the chip capacitor.
  14. 前記コンデンサとして、外縁の内側に電極が形成されたチップコンデンサを用いたことを特徴とする請求項1〜請求項13の内1に記載のプリント配線板。 As the capacitor, printed wiring board according to one of claims 1 to 13, characterized in that using a chip capacitor having electrodes formed inside of the outer edge.
  15. 前記コンデンサとして、マトリクス状に電極を形成されたチップコンデンサを用いたことを特徴とする請求項1〜請求項14の内1に記載のプリント配線板。 As the capacitor, printed wiring board according to one of claims 1 to 14, characterized by using a chip capacitor formed of the electrode in a matrix.
  16. 前記コンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いたことを特徴とする請求項1〜請求項15の内1に記載のプリント配線板。 As the capacitor, printed wiring board according to one of claims 1 to 15, a chip capacitor was plurality ligated characterized by using in for multi-piece.
  17. 少なくとも以下(a)〜( )の工程を備えることを特徴とするプリント配線板の製造方法: At least the following (a) ~ method for manufacturing a printed wiring board, characterized in that it comprises the step of (f):
    (a)コア基板に、メタライズ電極の上に導電性ペーストを塗布したコンデンサを内臓する工程; (A) in the core substrate, the step of a capacitor by applying a conductive paste on the metallized electrodes visceral;
    (b)前記コンデンサの上面に樹脂絶縁層を形成する工程; (B) forming a resin insulating layer on an upper surface of said capacitor;
    (c)前記樹脂絶縁層に、前記コンデンサの端子と接続する相対的に大きな下層ビアを形成する工程; (C) step of the resin insulating layer, forming a relatively large lower-layer via connecting the terminal of the capacitor;
    (d)前記コア基板の上面に、層間樹脂絶縁層を形成する工程; (D) on the upper surface of the core substrate, forming an interlayer resin insulating layer;
    (e)前記層間樹脂絶縁層に、1の前記下層ビアと接続された複数個の相対的に小さな上層ビアを配設する工程 (E) the interlayer resin insulating layer, the step of disposing a plurality of relatively small upper-layer via connected to one of said lower-layer via;
    (f)該複数個の上層ビアにそれぞれ接続された複数個の外部接続端子を設ける工程 (F) said plurality several plurality respectively connected to the upper layer via the steps of providing an external connection terminal.
  18. 前記(a)工程の前に、前記コア基板に凹部を形成し、前記凹部の中に前記コンデンサを1個収容する工程を備えることを特徴とする請求項17に記載のプリント配線板の製造方法。 Wherein (a) prior to step, said forming a recess in the core substrate, a method for manufacturing a printed wiring board according to claim 17, characterized in that it comprises a step of one accommodating the capacitor in the recess .
  19. 前記(a)工程の前に、前記コア基板に凹部を形成し、前記凹部の中に前記コンデンサを複数個収容する工程を備えることを特徴とする請求項17に記載のプリント配線板の製造方法。 Wherein (a) prior to step, said forming a recess in the core substrate, a method for manufacturing a printed wiring board according to claim 17, characterized in that it comprises the step of plurality accommodating the capacitor in the recess .
  20. 前記(a)工程の前に、樹脂板に通孔を形成し、前記通孔を形成した樹脂板に、樹脂板を貼り付けて、凹部を有するコア基板を形成する工程を備えることを特徴とする請求項17に記載のプリント配線板の製造方法。 Wherein (a) prior to step, and characterized by forming a through hole in a resin plate, a resin plate formed with the through hole, paste the resin plate, further comprising a step of forming a core substrate having a recess method for manufacturing a printed wiring board of claim 17.
  21. 前記下層ビアを形成する際に、めっきを充填して表面の平坦なフィルドビアを形成することを特徴とする請求項17に記載のプリント配線板の製造方法。 Wherein when forming the lower-layer via, a method for manufacturing a printed wiring board according to claim 17, characterized in that to form a flat filled via surface is filled with a plating.
  22. 前記下層ビアを形成する際に、内部に樹脂を充填した後、表面に金属膜が配設してなるフィルドビアを形成することを特徴とする請求項17に記載のプリント配線板の製造方法。 Wherein when forming the lower-layer via, after filling the resin therein, a method for manufacturing a printed wiring board according to claim 17, characterized in that to form a filled via the metal film is formed by disposed on the surface.
  23. 前記(a)工程の後に、前記凹部内の前記複数個のコンデンサの上面に、上から圧力を加え、前記コンデンサの上面の高さを揃える工程を備えることを特徴とする請求項19に記載のプリント配線板の製造方法。 After said step (a), the upper surface of the plurality of capacitors in the recess, the pressure from above was added, according to claim 19, characterized in that it comprises the step of aligning the height of the upper surface of the capacitor method for manufacturing a printed wiring board.
JP2001070229A 2001-03-13 2001-03-13 Method for manufacturing a printed wiring board and printed wiring board Active JP4697828B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001070229A JP4697828B2 (en) 2001-03-13 2001-03-13 Method for manufacturing a printed wiring board and printed wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001070229A JP4697828B2 (en) 2001-03-13 2001-03-13 Method for manufacturing a printed wiring board and printed wiring board

Publications (2)

Publication Number Publication Date
JP2002271025A true JP2002271025A (en) 2002-09-20
JP4697828B2 true JP4697828B2 (en) 2011-06-08

Family

ID=18928135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001070229A Active JP4697828B2 (en) 2001-03-13 2001-03-13 Method for manufacturing a printed wiring board and printed wiring board

Country Status (1)

Country Link
JP (1) JP4697828B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7894203B2 (en) 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
JP4497548B2 (en) * 2006-03-28 2010-07-07 日本特殊陶業株式会社 Wiring board
JP5136632B2 (en) * 2010-01-08 2013-02-06 大日本印刷株式会社 Electronic components

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63209133A (en) * 1987-02-25 1988-08-30 Aisin Seiki Co Ltd Semiconductor chip
JPH01194500A (en) * 1988-01-29 1989-08-04 Japan Radio Co Ltd Substrate for multilayer interconnection
JPH0662569U (en) * 1993-02-01 1994-09-02 沖電気工業株式会社 Structure of the high-speed signal circuit board
JPH0737757A (en) * 1993-07-20 1995-02-07 Murata Mfg Co Ltd Capacitor array
JPH07283538A (en) * 1994-04-14 1995-10-27 Ibiden Co Ltd Manufacture of multilayered printed wiring board
JPH07283539A (en) * 1994-04-14 1995-10-27 Ibiden Co Ltd Build-up multilayered printed wiring board
JPH08228066A (en) * 1995-02-21 1996-09-03 Kokusai Electric Co Ltd Electronic-part loading substrate and manufacture thereof
JPH0917693A (en) * 1995-06-30 1997-01-17 Murata Mfg Co Ltd Electronic parts
JPH0936177A (en) * 1995-07-17 1997-02-07 Toshiba Corp Semiconductor device and its manufacture
JPH1024688A (en) * 1996-07-12 1998-01-27 Dainippon Printing Co Ltd Ic card
JPH10303566A (en) * 1997-04-28 1998-11-13 Ngk Spark Plug Co Ltd Manufacturing capacitor
JPH11102835A (en) * 1997-09-26 1999-04-13 Tdk Corp Laminated ceramic electronic component and manufacture thereof
JPH11312868A (en) * 1998-04-28 1999-11-09 Kyocera Corp Multilayer wiring board with built-in element and its manufacture
JP2000261124A (en) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd Wiring board, core board including capacitor, core board main body, capacitor, manufacture of core board main body and manufacture of core board including capacitor
JP2001007531A (en) * 1999-06-18 2001-01-12 Ngk Spark Plug Co Ltd Manufacture of wiring board

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63209133A (en) * 1987-02-25 1988-08-30 Aisin Seiki Co Ltd Semiconductor chip
JPH01194500A (en) * 1988-01-29 1989-08-04 Japan Radio Co Ltd Substrate for multilayer interconnection
JPH0662569U (en) * 1993-02-01 1994-09-02 沖電気工業株式会社 Structure of the high-speed signal circuit board
JPH0737757A (en) * 1993-07-20 1995-02-07 Murata Mfg Co Ltd Capacitor array
JPH07283538A (en) * 1994-04-14 1995-10-27 Ibiden Co Ltd Manufacture of multilayered printed wiring board
JPH07283539A (en) * 1994-04-14 1995-10-27 Ibiden Co Ltd Build-up multilayered printed wiring board
JPH08228066A (en) * 1995-02-21 1996-09-03 Kokusai Electric Co Ltd Electronic-part loading substrate and manufacture thereof
JPH0917693A (en) * 1995-06-30 1997-01-17 Murata Mfg Co Ltd Electronic parts
JPH0936177A (en) * 1995-07-17 1997-02-07 Toshiba Corp Semiconductor device and its manufacture
JPH1024688A (en) * 1996-07-12 1998-01-27 Dainippon Printing Co Ltd Ic card
JPH10303566A (en) * 1997-04-28 1998-11-13 Ngk Spark Plug Co Ltd Manufacturing capacitor
JPH11102835A (en) * 1997-09-26 1999-04-13 Tdk Corp Laminated ceramic electronic component and manufacture thereof
JPH11312868A (en) * 1998-04-28 1999-11-09 Kyocera Corp Multilayer wiring board with built-in element and its manufacture
JP2000261124A (en) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd Wiring board, core board including capacitor, core board main body, capacitor, manufacture of core board main body and manufacture of core board including capacitor
JP2001007531A (en) * 1999-06-18 2001-01-12 Ngk Spark Plug Co Ltd Manufacture of wiring board

Also Published As

Publication number Publication date Type
JP2002271025A (en) 2002-09-20 application

Similar Documents

Publication Publication Date Title
US7178234B2 (en) Method of manufacturing multi-layer printed circuit board
US6323436B1 (en) High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
US7435910B2 (en) Multilayer printed circuit board
US20060243478A1 (en) Multilayer printed wiring board
US7129158B2 (en) Printed wiring board and production method for printed wiring board
US20090053459A1 (en) Conductive connecting pin and package substrate
US6828510B1 (en) Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
US20100006334A1 (en) Printed wiring board and method for manufacturing the same
US20050236177A1 (en) Multilayer printed wiring board
US20040107569A1 (en) Metal core substrate packaging
US20060244134A1 (en) Multilayer printed wiring board
US20080149369A1 (en) Printed wiring board
JP2002246757A (en) Manufacturing method of multilayer printed-wiring board
US7342803B2 (en) Printed circuit board and method of manufacturing printed circuit board
US7307852B2 (en) Printed circuit board and method for manufacturing printed circuit board
JP2003008228A (en) Multilayer printed wiring board and method of manufacturing the same
JP2001339165A (en) Multilayer printed wiring board and package board
JP2002246722A (en) Printed wiring board
JP2002100875A (en) Printed wiring board and capacitor
US20090000812A1 (en) Multilayer printed wiring board
JP2002246756A (en) Multilayer printed-wiring board and its manufacturing method
JP2003007896A (en) Multilayer printed-wiring board
JP2002374066A (en) Method for manufacturing multilayered printed circuit substrate
JP2002170827A (en) Method for manufacturing semiconductor device
JP2002246501A (en) Multilayer printed wiring board incorporating semiconductor element and its producing method

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050901

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110225

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250