JP2011526752A - 時間デジタル変換器を有する回路および位相測定方法 - Google Patents

Abstract

時間デジタル変換器のフィード回路（２０）を、通常動作モードまたは調整モードの間で切り替えることにより、時間デジタル変換のための調整データが得られる。遅延回路入力と、複数のタップとを有する遅延回路（２２）は、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを出力する。サンプリングレジスタ（２４）は、タップに結合されたデータ入力を有し、クロック入力におけるアクティブ遷移に応じて、データ入力からデータをサンプリングする。通常動作モードでは、フィード回路（２０）は、発振回路（１０）の発振信号を、遅延回路入力に供給し、基準信号を、サンプリングレジスタ（２４）のクロック入力に供給する。調整モードでは、フィード回路（２０）は、発振信号によってタイミングが制御された遷移を有する信号を、遅延回路入力とクロック入力の両方に供給する。フィード回路（２０）は、遅延回路入力での遷移の後に、クロック回路における第１のアクティブ遷移のタイミングを制御する、発振信号の遷移の選択を提供する。制御回路（２８）は、フィード回路を通常動作モードと調整モードの間で切り替え、調整モードにおいて、複数の異なる遷移を選択して第１のアクティブ遷移のタイミングを制御するよう、フィード回路（２０）を連続して制御する。制御回路は、結果として生じるデータを、各選択についてサンプリングレジスタ（２４）から読み出し、前記データから、発振信号に対する調整データを決定する。

Description

本発明は、分数位相検出器を備えた回路およびそのような分数位相検出器を調整する方法に関する。

デジタル位相ロックループ（ＤＰＬＬ：digital phase lock loop）は、位相検出器を用いて、基準信号とデジタル制御発振信号の位相差を検出する。デジタル発振器（ＤＯ：digital oscillator）信号のエッジがカウントされる場合、ＤＯの位相を、１つのＤＯ周期の精度で量子化する。基準カウンタは、基準クロックサイクル毎に、基準周波数の単位でチャンネルを表すチューニングワード（tuning word）を蓄積する。このようにして、基準カウンタは、ＤＯがあるべき時間ポイントを定義する。位相検出器は、２つのカウンタと、ループ向けに生成された訂正信号との間の差を測定する。

米国特許第６，４２９，６９３号は、クロック周期の分数に対応する精度による、より洗練された位相差の測定を提供する分数位相検出器を開示している。これは、遅延回路のチェーンを用いて、クロック信号のより遅延されたバージョンを連続して生成し、これらのバージョンを、基準信号の遷移時にサンプリングすることにより実現可能である。遅延は、信号周期の分数により異なっている。サンプリング結果から、遅延回路の時間遅延に関して表された、クロック信号と基準信号との間の時間遅延を決定することができる。この種の動作は、時間デジタル変換（ＴＤＣ：time to digital conversion）と呼ばれる。

残念ながら、ＴＤＣは、位相ではなく時間を測定する。米国特許第６，４２９，６９３号は、測定時間を位相に変換するために、遅延回路の遅延に関して表されたクロック信号の周期の長さによって、遅延を割る必要があることを述べている。米国特許第６，４２９，６９３号は、この変換を行うことを避けており、それは、この特許が、時間測定をエラー信号としてのみ使用しているためである。しかし、米国特許第６，４２９，６９３号は、時間遅延を、基準信号の遷移とクロック信号の正負両方の遷移との間で、それぞれ遅延回路の時間遅延に関して決定する位相計算を示している。２つの時間遅延の間の差は、クロック信号の正および負の遷移の間の時間間隔を表している。この差を用いて、クロック信号の遷移と、基準信号の遷移との間の時間測定値が正規化される。これにより、位相値が得られる。しかし、この方法は、基準信号の周期がクロック信号の整数倍である場合には、有用な結果をもたらさない場合がある。また、論理的なアップ−ダウンおよびダウン−アップ遷移に対する、遅延ラインの異なる反応時間が、精度に影響を及ぼす可能性がある。

特に、調整された分数位相測定を提供することを目的とする。

請求項１に記載のように、時間デジタル変換器と、時間デジタル変換器に結合された発振器を有する発振回路とを備えた回路が提供される。ここで、調整モードが用いられ、このモードでは、発振信号によってタイミングが制御された遷移を有する信号が、遅延回路の入力と、遅延回路のタップに結合されたサンプリングレジスタのクロック入力との両方に供給される。発振信号の複数の異なる遷移が選択され、遅延回路入力での遷移の後に、クロック回路における第１のアクティブ遷移のタイミングを制御する。結果として生じるデータが、各選択についてサンプリングレジスタから読み出され、発振信号に対する調整データが、複数の異なる遷移についてのデータから決定される。このようにして、未知の遅延の影響を、除去することができる。例えば、調整データを用いて、時間デジタル変換器によって得られた位相の下位部分と、例えば発振信号の周期をカウントすることにより得られた上位部分との、相対的な調整を制御することができる。

実施形態において、発振回路と、時間デジタル変換器とは、位相ロックループの一部であり、また、位相ロックループは、互いに相対的に調整された下位部分と上位部分の両方を用いて、発振器に対する周波数制御信号を生成する位相検出器を備えている。よって、不正確な相対的調整によるジッタを減少させることができる。代わりの実施形態において、このような位相検出器を用いて、位相ロックループなしに、位相復調回路を実現してもよい。調整データは、タップと位相検出器の間に結合されたプログラム可能な変換回路によってプログラムされてもよい。これにより、高速な調整を実現することができる。

実施形態において、サンプリングレジスタが遅延回路からデータをサンプリングする第１のアクティブ遷移のタイミングを制御する、発振信号における遷移の極性を選択するように構成されている極性選択回路を用いてもよい。これにより、高速な調整が可能となる。

実施形態において、フィード回路は、発振信号におけるその後の選択可能な数のパルスの後に、サンプリングのタイミングを制御する発振信号の遷移を選択するように構成されている、パルス抑制回路を備える。これにより、調整の衝撃係数依存を回避することができる。

これらおよび他の目的ならびに有利な態様は、以下の図面を用いた例示的な実施形態の説明から明らかとなるであろう。
図１は、デジタル位相ロックループを示している。 図２は、時間デジタル変換回路を示している。 図３は、調整に関わる信号を示している。 図４は、時間デジタル変換回路を示している。 図５は、時間デジタル変換回路を示している。

図１は、デジタル位相ロックループを示している。位相ロックループは、デジタル制御発振器１０と、累算器１２と、時間デジタル変換器１４と、位相検出器１６と、ループフィルタ１８と、リタイムサンプリング回路（retimed sampling circuit）１９と、を備えている。位相検出器１６は、それぞれ基準信号、累算された発振位相信号、および分数位相信号のための、第１、第２、および第３の入力を有する。位相検出器１６の出力は、ループフィルタ１８を介して、デジタル制御発振器１０の制御入力に結合されている。デジタル制御発振器１０は、累算器１２および時間／デジタル変換器１４のそれぞれを介して、位相検出器１６の第２および第３の入力に結合された出力を有する。サンプリング回路１３は、累算器１２と位相検出器１６の間に結合されている。

動作時には、デジタル制御発振器１０の周波数（すなわち位相インクリメント速度）が、フィードバックループにおいて制御される。デジタル制御発振器１０の出力信号の位相が、基準と比較され、比較の結果を用いて、デジタル制御発振器１０の周波数の適合が制御される。デジタル制御発振器１０の位相の最上位部分は、累算器１２での累算値によって定義される。

基準は、第１および第２の基準信号によって表される。第１の基準信号は、位相検出器１６の第１の入力に印加される。基準信号および累算値は、両方とも、サイクルのカウントを表す整数部分を含んでもよい。任意で、基準信号および累算値は、分数部分を含んでもよい。第２の基準信号は、サンプリング回路１３と時間デジタル変換器１４とに印加される。第２の基準信号は、累算器１２からの累算値のサンプルをいつサンプリングすべきかを示す。第２の基準信号のタイミングは、また、デジタル制御発振回路１０の出力信号に対する、基準の位相の最下位部分も定義している。時間デジタル変換器１４は、基準とデジタル制御発振器１０との間の位相差の最下位部分の測定値を生成する。

位相検出器１６は、位相差の最上位部分を、累算器からのサンプル値および第１の基準信号から決定し、これを最下位部分と結合する。位相検出器１６は、結果として生じた位相差信号を、ループフィルタ１８を介して、デジタル制御発振器１０の周波数制御入力に印加し、これにより、デジタル制御発振器１０の周波数および位相が、基準にロックされる。

累算器１２、位相検出器１６およびループフィルタ１８は、デジタル信号処理回路としてもよく、あるいは、それぞれの機能を実行するようにプログラムされた、デジタル信号プロセッサを用いて実施してもよい。同様に、デジタル制御発振器１０は、一部を信号処理回路として実施してもよい。これらの信号処理回路は、連続するクロックサイクルが開始するたびに信号値を更新する、クロック信号の制御下で動作してもよい。

第２の基準信号は、このクロック信号に同期している必要はない。累算器１２からの累算値が、第２の基準信号の制御下でサンプリングされるので、サンプリング回路１３は、タイミングの問題を回避するように構成してもよい。一実施形態において、サンプリング回路１３は、同期サンプリング回路と、それ自体は既知の種類のクロックリタイマ回路とを備える。クロックリタイマ回路は、第２の基準信号と、デジタル制御発振器の出力信号とを受信し、第２の基準信号の先行する遷移によってイネーブルされている場合は、デジタル制御発振器の出力信号によって定義された時間ポイントで、信号遷移を生成するように構成されている。同期サンプリング回路は、累算器１２と位相検出器１６の間に結合されており、クロックリタイマ回路の出力に結合されたクロック入力を有する。よって、同期サンプリング回路は、他の信号処理回路のクロック領域で動作する。

図２は、フィード回路２０と、遅延回路２２と、サンプリングレジスタ２４と、変換回路２６と、制御回路２８と、を備えた時間デジタル変換器を示している。フィード回路２０は、遅延回路２２に結合された第１の出力を有する。一実施形態において、遅延回路は、インバータまたは連続するインバータの対などの、相互に等しい遅延を有する遅延要素のチェーンを備え、遅延要素の間のノードにそれぞれタップが結合されている。しかし、変換回路２６が、等しくない遅延を訂正可能であるため、等しい遅延は必須ではない。あるいは、相互に異なる遅延とタップとをそれぞれの出力に有する、複数の遅延要素を並列に用いてもよい。理解されるように、遅延回路２２は、遅延信号の増幅、反転、しきい値設定等をしてもよい。ここで用いられるように、遅延回路は、信号の他の変化を除外することなく、論理レベル遷移を遅延する回路である。

サンプリングレジスタ２４は、遅延回路２２のタップに結合されたデータ入力と、フィード回路２０の第２の出力に結合されたクロック入力とを有する。サンプリングレジスタ２４は、変換回路２６を介して、時間デジタル変換器の出力と、制御回路２８とに結合された出力を有する（後者は明確には図示せず）。制御回路２８は、フィード回路２０と、変換回路２６とに結合された制御出力を有する。

フィード回路２０は、リタイマ２０２と、サンプラ２０４と、第１および第２のマルチプレキサ２０６，２０８とを備える。フィード回路は、それぞれデジタルクロック信号および基準信号のための、第１および第２の入力２００ａ，ｂを有する。第１の入力２００ａは、リタイマ２０２とサンプラ２０４のクロック入力に結合されている。リタイマ２０２の出力は、サンプラ２０４のデータ入力に結合されている。サンプラ２０４は、サンプリングされた信号およびそれらの論理逆数のそれぞれのための、第１および第２の出力を有する。

第１および第２のマルチプレキサ２０６，２０８は、遅延回路２２の入力と、サンプリングレジスタ２４のクロック入力とにそれぞれ結合された出力を有する。第１および第２のマルチプレキサ２０６，２０８は、制御回路２８に結合された制御入力を有する。第１のマルチプレキサ２０６は、第１の入力２００ａと、リタイマ２０２の出力とに結合された入力を有する。第２のマルチプレキサ２０８は、第２の入力２００ｂと、サンプラ２０４の出力とに結合された入力を有する。

動作時には、制御回路２８は、時間デジタル変換器を、通常動作モードと調整モードの間で切り替える。通常動作モードでは、制御回路２８は、マルチプレキサ２０６，２０８を制御して、それぞれ第１および第２の入力２００ａ，ｂからの信号を通過させる。その結果、第１の入力２００ａに到着したデジタル制御発振器１０からの信号は、遅延回路２２へと通され、第２の入力２００ｂに到着した基準信号は、サンプリングレジスタ２４のクロック入力に通される。デジタル制御発振器１０からの信号は、バイナリ信号であってもよい。遅延回路２２は、この信号の様々に遅延されたバージョンを生成する。サンプリングレジスタ２４は、デジタル制御発振器１０からの信号の様々に遅延されたバージョンを、基準信号によって定義された時間ポイントでサンプリングする。変換回路２６は、サンプリングされた信号を、最下位の位相差値に変換し、これらの値を位相検出器１６に印加する。変換回路２６は、プログラム可能な回路、例えばロックアップメモリであり、サンプル値から位相差値へのプログラム可能な変換を提供する。

制御回路２８は、調整モードにおいて得られた結果に基づいて変換をプログラムするよう構成されている。これらの結果を得るために、制御回路２８は、時間デジタル変換器を、周期的に調整モードに切り替えてもよい。調整モードでは、制御回路２８は、第１のマルチプレキサ２０６を制御して、リタイマ２０２からの信号を、遅延回路２２の入力へと通過させる。同様に、調整モードでは、制御回路２８は、第２のマルチプレキサ２０８を制御して、サンプラ２０４からの信号を、サンプリングレジスタ２４のクロック入力へと通過させる。調整モードは、サンプリングレジスタ２４のクロック入力に結合されるサンプラ２０４の出力の選択が異なる、２つのステージを有する。第１および第２のステージにおいて、第２のマルチプレキサ２０８は、サンプリングレジスタ２４のクロック入力を、サンプラ２０４の第１および第２の出力に、それぞれ結合する。その結果、それぞれのステージにおいて、互いに逆のクロック信号が用いられる。

図３は、第１および第２のステージでの信号を示している。第１のトレースは、デジタル制御発振器１０からの信号ＣＫＶを示し、第２のトレースは、第２の基準信号Ｒ２を示し、第３のトレースは、遅延回路２２に印加される、リタイマ２０２からのリタイム信号ＲＴを示す。第４および第５のトレースは、それぞれ、サンプリングレジスタ２４のクロック入力に印加される、第１および第２の調整ステージでのサンプラ２０４の出力信号ＳＰ，ＳＮを示している。

示された実施形態において、サンプラ２０４からの信号ＳＰ，ＳＮにおける第１の正の遷移は、サンプリングレジスタ２４によるサンプリングをトリガする。サンプリングをトリガする遷移を、第１のアクティブ遷移と呼ぶ。勿論、正の遷移は、１つの例であり、正のクロック信号遷移に応じる替わりに、サンプリングレジスタ２４は、負の遷移に応じてもよく、その場合は負の遷移がアクティブ遷移と呼ばれる。

デジタル制御発振器１０の出力信号に依存する第１のアクティブ遷移の、制御されたタイミングが、調整において用いられる。フィード回路２０は、異なる調整ステージにおいて、この第１の正の遷移のタイミングが、デジタル制御発振器１０の出力信号の互いに異なる遷移（すなわち、リタイム信号ＲＴの前回の遷移に対するそれぞれの相対位置が異なる）によって制御されることを確実にする。図３の実施形態において、第１のアクティブ遷移は、異なるステージのそれぞれにおいて、デジタル制御発振器１０の出力信号における正および負の極性の遷移によって、タイミングが決定される。

第１のアクティブ遷移は、様々なやり方で生成可能である。図３は、この第１の正の遷移に、サンプリングをトリガしない負の遷移が先行し得ることを示しているが、先の負の遷移なしの交互の信号を用いてもよいことを理解すべきである。これは、リタイマ２０２の出力信号の互いに論理的に逆のバージョンに応じる、複数のサンプリング回路を用いて実現してもよい。もう１つの実施形態においては、マルチプレキサ２０８を、サンプラ２０４の互いに逆の出力に結合する替わりに、サンプラ２０４の１つの出力が、排他的ＯＲゲートの第１の入力に結合され、排他的ＯＲゲートの第２の入力が、制御回路２８に結合され、排他的ＯＲゲートの出力が、第２のマルチプレキサ２０８に結合される。このようにすると、制御回路は、排他的ＯＲゲートを介して、反転を制御することが可能である。あるいは、デジタル制御発振器１０の出力信号において、異なる遷移を選択的に生じさせ、第１のアクティブ遷移のタイミングを、サンプリングレジスタ２４のクロック入力において決定する、他の極性選択回路を用いてもよい。

調整の間、制御回路２８は、サンプリングされた出力信号を、サンプリングレジスタ２４から受信する。これらの信号は、遅延回路２２のそれぞれのタップから生じ、出力信号ＳＰ，ＳＮの第１の立ち上がり遷移時に、リタイム信号ＲＴの最後の遷移が、タップに関連する遅延よりも過去にさらに起こったかどうかを示す。これが当てはまるタップと、当てはまらないタップとの間の境界を決定することにより、制御回路２８は、リタイム信号ＲＴの最後の遷移と、サンプラ２０４の出力信号ＳＰ，ＳＮの遷移との間の時間間隔の長さＴｐ，Ｔｎの、量子化推定値を得ることが可能である。

これらの長さに対して、次の式が成り立つ。
Ｔｎ＝Ｔｃｖｋ−Ｔｏ
Ｔｐ＝Ｔｃｖｋ／２−Ｔｏ
ここで、Ｔｃｖｋは、デジタル制御発振器１０からの出力信号の周期であり、Ｔｏは、マルチプレキサ２０６，２０８、サンプラ２０４、および遅延回路２２とサンプリングレジスタ２４の内部回路に起因する、未知の遅延である。これらの関係から、Ｔｃｖｋについての表現を、次のように導くことができる。
Ｔｃｖｋ＝２＊（Ｔｎ−Ｔｐ）

調整モードにおいて、制御回路２８は、異なる設定の後に、第２のマルチプレキサ２０８を、サンプラ２０４の第１および第２の出力からの信号を通すように設定し、サンプリングレジスタ２４から信号を読み出す。これにより、これらの信号は、長さＴｐ，Ｔｎの量子化推定値を表す。その後、制御回路２８は、ＴｐおよびＴｎに関するＴｃｖｋの式と一致する、長さＴｐ，Ｔｎの量子化推定値から、Ｔｃｖｋを計算する。計算されたＴｃｖｋから、制御回路１２８が、通常動作モードで可能なサンプリングレジスタ２４の出力信号と関連する位相値（Ｔｃｖｋによって正規化された時間値）を決定し、これらの出力信号を決定された位相値に変換するよう、変換回路２６をプログラムする。

遅延回路２２が、等間隔の遅延を定義する場合、変換は、単一の調整因子を用いてプログラムしてもよい。遅延が等しくなくてもよい場合、それぞれの可能な読み出し値に対して、ルックアップテーブルにおいて、訂正された値を提供してもよい。加えて、制御回路２８は、これらの測定値から、未知の遅延Ｔｏを決定し、この遅延を用いて、サンプリングされた値の位相値への変換におけるオフセットを制御してもよい。

図４は、サンプラ２０４の出力と、第２のマルチプレキサ２０８の入力との間に、パルス抑制回路４０が追加された実施形態を示している。このパルス抑制回路は、リタイマ２０２の出力に結合されたリセット入力を有する。パルス抑制回路は、第２の出力からの信号のパルスの数（例えば１パルス）を、リタイマ２０２の出力の遷移後にディセーブルするよう構成されている。パルス抑制回路自体は、既知である。パルス抑制回路は、カウンタと、ＡＮＤゲートとを備えてもよい。カウンタは、パルス入力に結合されて、リタイマ２０２からのリセット後にパルスをカウントするようにしてもよい。ＡＮＤゲートは、パルス入力とカウンタのオーバーフロー出力とに結合された入力を有してもよい。

パルス抑制回路の使用は、測定された遅延が、次式に対応するという効果を有する。
Ｔｎ（ｋ）＝ｋ＊Ｔｃｖｋ−Ｔｏ
ここで、ｋは抑制されたパルスの数である。よって、異なる数ｋ，ｋ’の抑制されたパルス（このうちの１つは０であってもよい）により、２つの遅延Ｔｎ（ｋ），Ｔｎ（ｋ’）が測定される場合、
Ｔｃｖｋ＝（ｋ−ｋ’）＊（Ｔｎ（ｋ）−Ｔｎ（ｋ’））
となる。

制御回路２８は、パルス抑制回路４０を、異なる数のパルスｋ，ｋ’（このうちの１つは０であってもよい）を抑制するよう連続して設定し、これらの設定を用いて、サンプリングレジスタ２４から信号を読み出してもよい。これらの信号は、長さＴｎ（ｋ），Ｔｎ（ｋ’）の量子化推定値を表す。その後、制御回路２８は、長さＴｎ（ｋ），Ｔｎ（ｋ’）の量子化推定値から、Ｔｃｖｋを計算し、位相値を決定し、変換回路２６を、サンプリングレジスタ２４の出力信号を位相値に変換するようにプログラムする。このようにして、衝撃係数依存を無効にすることが可能である。

図４の実施形態は、例えば、サンプラ２０４の１つまたは両方の出力と、第２のマルチプレキサ２０８との間、または第２のマルチプレキサ２０８と、サンプリングレジスタ２４のクロック入力との間で、パルス抑制回路を用いることにより、図２の実施形態と組み合わせてもよい。理解されるように、デジタル制御発振器１０の出力信号の、異なって選択された複数の遷移によって制御される時間ポイントでのサンプリングにより得られる、タップデータの任意の組み合わせを用いてもよい。異なって選択された２つの遷移があれば、十分である。遅延回路２２からの、結果として生じる異なるタップ信号によって表される遅延を減算することにより、共通の未知の遅延を除去することができる。

図５は、フィード回路２０とサンプリングレジスタ２４のクロック入力との間に、可変遅延回路５０が加えられた実施形態を示している。動作時には、可変遅延回路５０を用いて、測定値がディザリングされる。すなわち、制御回路２８は、可変遅延回路５０を制御して、量子化されていないランダムに変化する遅延を、遅延回路２２の遅延として印加させてもよい。その後、制御回路は、結果としての量子化された遅延測定値Ｔｎおよび／またはＴｏを平均して、より正確な遅延測定を得てもよい。遅延のランダムな変化の替わりに、遅延は、ランプアップまたはダウン（ramped up or down）、あるいは他の任意の方法で変化させてもよい。ディザリングは、より正確な測定値を得るために、通常動作の間に用いてもよく、この場合、制御回路２８は、好ましくは、ループフィルタ１８の通過帯域外の周波数で遅延を変化させるように構成される。

デジタル制御発振器１０の周期を、少しだけ変化させる場合、調整モードは、頻繁に行う必要はない。基本的に、１つの周波数に対して、一度の調整で十分である。あるいは、周期的な調整を行ってもよい。一実施形態では、調整モードにおいて、通常動作モードで得られた最後の位相値にその出力をフリーズするよう、変換回路２６を構成してもよい。

具体的な実施形態について説明したが、他の実施形態も可能であることを理解すべきである。例えば、調整モードにおいて、フィード回路２０の入力として、第２の基準信号を用いる替わりに、他の任意の信号を用いてもよく、あるいは、制御回路２８からの信号に応じて、図３に示されるパルスシーケンスをトリガすることによって、この信号を省いてもよい。

同様に、調整モードにおいて、サンプリングレジスタ２４のクロック入力で、異なる信号を用いる替わりに、遅延回路２２に対して、異なる信号を印加してもよい。サンプリングレジスタ２４のクロック入力と遅延回路２２の入力での信号の間の相対的な遅延を、デジタル制御発振器１０の出力信号の周期または半分の周期によって定義される量で変化させた場合、位相測定値の正確な調整を行うことが可能である。

制御回路２８は、その機能を実行するようにプログラムされたプログラム可能なコンピュータを用いて実施してもよい。プログラム可能なコンピュータは、累算器１２、位相検出器１６、ループフィルタ１８、変換回路２６等の機能を実行するようにプログラムしてもよい。

時間デジタル変換回路において、変換回路を用いる替わりに、遅延回路２２の遅延に関する発振周期についての情報を用いて、位相情報の上位部分を、遅延回路２２のタップをサンプリングすることにより得られたデータと組み合わせるやり方を制御するように、位相検出器１６を構成してもよい。例えば、時間を位相に変換する替わりに、発振周期についての情報を用いて、位相を時間に変換してもよい。調整モードと通常動作モードの両方において、同じサンプリングレジスタを用いて遅延回路２２を読み取る替わりに、異なるサンプリングレジスタを、この異なるモードでの読み出しに用いてもよい。

位相ロックループにおいて、時間デジタル変換器を用いる実施形態を説明したが、例えば、必ずしも周波数を適合させることなく、デジタル制御発振器１０と基準信号の間の位相差が測定される、デジタル位相復調器や、位相検出器を用いて、デジタル制御発振器１０の周波数の替わりに、基準信号のソース回路の周波数を制御する位相ロックループでの、他の適用も可能であることを理解すべきである。

開示された実施形態に対する他の変更が、特許請求される発明を実施する当業者によって、図面、開示、および添付の特許請求の範囲を検討することにより理解され、行うことができるであろう。特許請求の範囲において、“備える”という語は、他の要素またはステップを除外せず、「１つの」という語（不定冠詞“a”または“an”）は、複数であることを除外しない。単一のプロセッサまたは他のユニットが、特許請求の範囲において述べられるいくつかの項目の機能を実現することが可能である。互いに異なる従属請求項において、特定の手段が述べられているという単なる事実は、これらの手段の組み合わせを有利に用いることができない、ということを示すものではない。コンピュータプログラムを、他のハードウェアと共にまたはその一部として供給される、光記憶媒体またはソリッドステート媒体などの適切な媒体で、保存／配布してもよく、あるいは、インターネットもしくは他の有線または無線の電気通信システムを介するなどして、他の形態で配布してもよい。特許請求の範囲における参照符号はどれも、範囲を限定するものとして解釈されるべきではない。

Claims (7)

1. 時間デジタル変換器（１４）と、時間デジタル変換器（１４）に結合された発振器（１０）を有する発振回路と、を備えた回路であって、
   前記時間デジタル変換器（１４）は、
   遅延回路入力と複数のタップとを有する遅延回路（２２）であって、前記タップにおいて、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを出力するように構成されている、遅延回路（２２）と、
   前記タップに結合されたクロック入力とデータ入力とを有するサンプリングレジスタ（２４）であって、前記クロック入力でのアクティブ遷移に応じて、前記データ入力からデータをサンプリングするよう構成されている、サンプリングレジスタ（２４）と、
   前記発振器の出力と、前記遅延回路入力と、前記クロック入力とに結合され、少なくとも通常動作モードまたは調整モードで選択的に動作するように構成されているフィード回路（２０）であって、前記通常動作モードでは、前記発振回路（１０）の発振信号を、前記遅延回路入力に供給し、基準信号を、前記サンプリングレジスタ（２４）のクロック入力に供給し、前記調整モードでは、前記発振信号によってタイミングが制御された遷移を有する信号を、前記遅延回路入力と前記クロック入力の両方に供給するように構成されており、当該フィード回路（２０）は、前記遅延回路入力における遷移の後に、前記クロック回路における第１のアクティブ遷移のタイミングを制御する、前記発振信号の遷移の選択を提供するように構成されている、フィード回路（２０）と、
   前記フィード回路を、前記通常動作モードと前記調整モードの間で切り替え、前記調整モードにおいて、複数の異なる遷移を連続して選択して前記第１のアクティブ遷移のタイミングを制御するよう、前記フィード回路（２０）を制御し、結果として生じるデータを、各選択について前記サンプリングレジスタ（２４）から読み出し、前記データから、前記発振信号に対する調整データを決定するように構成されている、制御回路（２８）と、
   を備えることを特徴とする回路。
2. デジタル位相計算回路（１２）と、前記デジタル位相計算回路（１２）から得られた位相データの上位部分を、前記位相データの下位部分と組み合わせるように構成されている、位相検出器（１６）とを備えた位相ロックループを備え、
   前記位相検出器（１６）は、前記発振回路（１０）の周波数制御入力に結合された位相検出器出力を有しており、
   前記時間デジタル変換器（１４）は、前記位相検出器（１６）に結合されて、前記下位部分を示し、前記制御回路（２８）は、前記調整データに応じて、前記下位部分と前記上位部分の相対的な調整を制御するように構成されている、
   ことを特徴とする請求項１に記載の回路。
3. 前記タップと前記位相検出器（１６）との間に結合されたプログラム可能な変換回路（２６）を備え、前記制御回路は、前記調整データに応じて、前記タップからの信号の位相値への変換をプログラムするように構成されている、ことを特徴とする請求項２に記載の回路。
4. 前記フィード回路（２０）は、前記第１のアクティブ遷移のタイミングを制御する前記発振信号における遷移の極性を選択するように構成されている、極性選択回路を備える、ことを特徴とする請求項１に記載の回路。
5. 前記フィード回路（２０）は、前記遅延回路入力での遷移および前記発振信号におけるその後の選択可能な数のパルスの後に、前記第１のアクティブ遷移のタイミングを制御する前記発振信号の遷移を選択するように構成されている、パルス抑制回路（４０）を備える、ことを特徴とする請求項１に記載の回路。
6. 前記フィード回路（２０）と、前記遅延回路入力および前記クロック入力との間に結合され、前記遅延回路入力および前記クロック入力での信号間の相対的な遅延をディザリングするように構成されている、可変遅延回路を備える、ことを特徴とする請求項１に記載の回路。
7. 位相を測定する方法であって、
   遅延回路（２２）のタップにおいて、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを生成すること、
   クロック入力でのアクティブ遷移に応じて、データ入力からデータをサンプリングすること、
   通常動作モードと調整モードとの間で切り替えを行うこと、
   前記通常動作モードにおいて、発振回路（１０）の発振信号を、前記遅延回路入力に供給し、基準信号を、サンプリングレジスタ（２４）のクロック入力に供給すること、
   前記調整モードにおいて、前記発振信号によってタイミングが制御された遷移を有する信号を、前記遅延回路入力と前記クロック入力の両方に供給すること、
   前記発振信号の複数の異なる遷移を、連続して選択して、前記遅延回路入力での遷移の後に、前記クロック回路における第１のアクティブ遷移のタイミングを制御すること、
   結果として生じるデータを、各選択について前記サンプリングレジスタから読み出すこと、を備え、
   当該方法は、前記複数の異なる遷移のために、前記データから、前記発振信号に対する調整データを決定すること、をさらに備える、
   ことを特徴とする方法。

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