JP2011517063A - 多層基板の応力をバランスする方法及び多層基板 - Google Patents

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Abstract

本発明は多層基板の応力をバランスする方法及び多層基板を提供する。本発明の多層基板は第一金属層(102)と、第二金属層(112,114)とを含む。第一金属層(102)の第一面積が第二金属層(112,114)の第二面積より大きい。第二冗長金属層(202,204,206)は第二金属層(112,114)がある同一層に設けられ、第二冗長金属層(202,204,206)の面積に第二面積を加えた面積は、第一面積に相当する。或いは、第一冗長スペース(402,404,406、408,410)は第一金属層(102)の中に設けられ、第一金属層の第一面積から第一冗長スペースの面積を減じた面積は、第二面積に相当する。多層基板は第一誘電層(522)と第二誘電層(524)とを含む。第一誘電層(522)は開口(502)を有する場合に、第二誘電層(524)に第一誘電層(522)の開口(502)の位置に冗長開口(602)が設けられる。本発明によって、多層基板の応力をバランスすることができ、多層基板の中に異なる金属層または誘電層の占める面積及び位置を均質化するために、多層基板の変形を予防することができる。

Description

本発明は、多層基板の応力をバランスする方法に関し、特にフレキシブル多層基板において、違い層に設けられる金属層あるいは誘電層の占める面積及び位置が異なると、発生された多層基板の応力のために、起こされた多層基板の変形を予防する方法に関する。
現下、従来の技術における多層基板は、塗布方式で誘電層を製造して、露光工程で各誘電層の間に金属層を形成する。前述複数の金属層と複数の誘電層は、互いに重なり合ったように多層基板を構成する。薄くて材料簡単化などの利点を有する多層基板を実現することができる。なお、このように製作されたフレキシブル多層基板には、塗布方式が採用され、形成される誘電層が湿潤膜であるので、湿潤膜を乾燥して硬化する工程を行う必要である。回路設計のために、それぞれの金属層の占める面積は違うようになって、位置も違うようになる。相対的に各金属層に対応する誘電層の面積も違うようになる。前述複数の金属層と複数の誘電層は互いに重なり合った後、前述乾燥して硬化する工程を行う時に、各誘電層の收縮率は違うので(誘電層の材料と收縮率は同じであるが、形状、占める面積、体積が違うと、互いに收縮する比率が違うようになる)、各誘電層と金属層との間に応力はバランスできないと、多層基板の変形が発生する。その他、誘電層を製造する仕方は塗布方式ではなくても、各金属層の面積、厚さ、構造材料等が様々な材料であるので、多層基板の応力はバランスできないことが発生し、多層基板の変形が起こされる可能性がある。
激しく変形された多層基板は、続行のシステム組合せの精度が影響されて、更にシステム組合せができない可能性がある。なお、フレキシブル多層基板の応用といえば、フレキシブル多層基板を有する商品の特定な領域、または全体には、常に外力を受けて折り曲げられる場合がある。従って、前述の応力、変形の問題を解決しないと、多層基板の寿命は短くなって、商品化できない問題がある。
本発明の主な目的は、多層基板の中に異なる金属層または誘電層が占める面積及び位置を均質化するために、多層基板の変形を予防して、多層基板の応力をバランスする方法を提供することを課題とする。
本発明の上記目的を達成するために、本発明の多層基板の応力をバランスする方法は、第一金属層と、第二金属層とを含み、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくなる多層基板に使用する。本発明によって、少なくとも1つの冗長金属層は前記第二金属層がある同一層に設けられて、前記少なくとも1つの冗長金属層の面積と前記第二金属層の第二面積とは、前記第一金属層の第一面積に相当する。前記少なくとも1つの冗長金属層と前記第二金属層は、前記第一金属層と前記第二金属層に平行して、前記第一金属層と前記第二金属層との中間面が基準線として、前記第一金属層に対応する。なお、前記多層基板は前記第一金属層と前記第二金属層の間に設けられる第三金属層をさらに含んでも、本発明の方法を利用することができる。なお、前記多層基板の一つの表面の第一表面誘電層は、少なくとも1つの開口を有する場合に、前記多層基板の他の表面の第二表面誘電層は、前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を設けられることができる。
前記の手段に基づいて、製造中または使用中に前記多層基板において、違い層に設けられる金属層あるいは誘電層の占める面積及び位置が異なると、発生された多層基板の応力をバランスして、すなわち、多層基板の中に異なる金属層または誘電層が占める面積及び位置を均質化して、前記多層基板の変形を予防することができる。
本発明における多層基板の応力をバランスする方法の第一実施例を示す図である。 本発明における多層基板の応力をバランスする方法の第二実施例を示す図である。 本発明における多層基板の応力をバランスする方法の第三実施例を示す図である。 本発明における多層基板の応力をバランスする方法の第四実施例を示す図である。 本発明における多層基板の応力をバランスする方法の第五実施例を示す図である。
以下、本発明の上記目的と特徴と効果が更に明らかに理解できるように、添付図面を参照して詳しく説明する。
図1を参照する。本発明における多層基板の応力をバランスする方法の第一実施例を示す図である。図1の左側に多層基板の立体図を示す。図1の右側に多層基板の断面図を示す。図1に示す多層基板は、第一金属層102と、第一金属層102に対応する第一誘電層122及び第二金属層112、114と、第二金属層112、114に対応する第二誘電層222とを含む。
本発明は塗布方式で前記第一誘電層122及び第二誘電層222を形成した。乾燥工程及び硬化工程を行うとき、各誘電層の收縮率は違うので、各誘電層と金属層との間に応力はバランスできないと、多層基板の変形が発生した。なお、多層基板には、誘電層を塗布方式で形成しなくても、各金属層の占める面積、厚さ、構造材料は違うので、多層基板の応力が発生して、多層基板の変形が発生する可能である。本発明によって、違い層に設けられる金属層あるいは誘電層の占める面積及び位置を均質化する。図1に示すように、第一金属層102の第一面積が多層基板の殆どの面積となって、第二金属層112、114の第二面積より大きくなる。
前述の場合に、回路設計に影響がないように、第二冗長金属層202、204、206は第二金属層112、114がある同一層に設けられて、第二冗長金属層202、204、206の面積と第二金属層112、114の第二面積との合計は、第一金属層102の第一面積に相当する。なお、第二冗長金属層202、204、206と第二金属層112、114は、第一金属層102と第二金属層112、114に平行して、第一金属層102と第二金属層112、114との中間面が基準線として、第一金属層102に対応する。多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。
図1に示すように、多層基板はさらに、第四金属層102aと、第四金属層102aに対応する第四誘電層122a及び第五金属層112a、114aと、第五金属層112a、114aに対応する第五誘電層222aを含む。第四金属層102aは第一金属層102の外側に設けられる。第五金属層112a、114aは第二金属層112、114の外側に設けられる。前述のように、回路設計に影響がないと、第五冗長金属層202a、204a、206aは第五金属層112a、114aがある同一層に設けられて、第五冗長金属層202a、204a、206aの面積と第五金属層112a、114aの第五面積との合計は、第四金属層102aの第四面積に相当する。なお、第五冗長金属層202a、204a、206aと第五金属層112a、114aは、第四金属層102aと第五金属層112a、114aに平行して、第四金属層102aと第五金属層112a、114aとの中間面が基準線として、第四金属層102aに対応する。
ちなみに、本発明において、多層基板全体から考えて、互いに対応する位置にある二つの金属層が隣接するか否かに関係なく、多層基板の内部に相対する第一金属層102と第二金属層112、114と、及び第四金属層102aと第五金属層112a、114aとは、対称構造を形成することによって、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。なお、第四金属層102aが第一金属層102の内側に位置し、第五金属層112a、114aが第二金属層112、114の内側に位置する場合であっても、本発明を利用して、多層基板の応力をバランスすることができる。
図2は、本発明における多層基板の応力をバランスする方法の第二実施例を示す図である。図2の左側に多層基板の立体図を示し、図2の右側に多層基板の断面図を示す。図2に示す多層基板は、第一金属層102と、第一金属層102に対応する第一誘電層122及び第二金属層112、114と、第二金属層112、114に対応する第二誘電層222とを含む。
この実施例において、第一金属層102のパタンは複雑であるが、第一金属層102が占める第一面積が第二金属層112、114の第二面積より大きくなる。ここで、本発明によって、回路設計に影響を及ばないように、面積が小さくて、分散な第二冗長金属層202、204、206は、第二金属層112、114がある同一層に設けられる。目的は第二冗長金属層202、204、206の面積と第二金属層112、114の第二面積との合計は、第一金属層102の第一面積に相当する。なお、第二冗長金属層202、204、206と第二金属層112、114は、第一金属層102と第二金属層112、114に平行して、第一金属層102と第二金属層112、114との中間面が基準線として、第一金属層102に対応する。従って、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。
図3は、本発明における多層基板の応力をバランスする方法の第三実施例を示す図である。図3の左側に多層基板の立体図を示す。図3の右側に多層基板の断面図を示す。図3に示す多層基板は、第一金属層102と、第一金属層102に対応する第一誘電層122及び第二金属層112、114と、第二金属層112、114に対応する第二誘電層222とを含む。
なお、多層基板はさらに、第一金属層102と第二金属層112、114の間に設けられる第三金属層302及び第三金属層302に対応する第三誘電層322を含む。第三金属層302の占める面積は、第二金属層112、114の第二面積より小さくて、もちろん第一金属層102の第一面積より小さい。その場合に、第三金属層302及び第三誘電層322は、第一金属層102と第二金属層112、114の間に設けられるが、第三金属層302が第一金属層102と第二金属層112、114との間の差異を無視して、第三金属層302の占める面積を考えてなくもよい。単に第一金属層102と第二金属層112、114の間の占める面積差異、位置差異を考えて結構である。すなわち前述のように、多層基板全体から考えて、多層基板の内部において対称構造を形成する。
従って、本発明は回路設計に影響を及ばないように、第二金属層112、114がある同一層に、面積が小さい第二冗長金属層202、206と、面積がより大きい第二冗長金属層204が設けられる。目的は、第二冗長金属層202、204、206の面積と第二金属層112、114の第二面積との合計は、第一金属層102の第一面積に相当するようにすることにある。なお、第二冗長金属層202、204、206と第二金属層112、114は、第一金属層102と第二金属層112、114に平行して、第一金属層102と第二金属層112、114との中間面が基準線として、第一金属層102に対応する。従って、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。
図4は、本発明における多層基板の応力をバランスする方法の第四実施例を示す図である。図4の左側に多層基板の立体図を示す。図4の右側に多層基板の断面図を示す。図4に示す多層基板は、第一金属層102と、第一金属層102に対応する第一誘電層122及び第二金属層112、114と、第二金属層112、114に対応する第二誘電層222とを含む。
第一金属層102の第一面積が第二金属層112、114の第二面積より大きくなる。前述の実施例と異なる点としては、第四実施例において、第一冗長スペース402、404、406、408、410を第一金属層102の中に設けられることによって、第一金属層102の第一面積が第一冗長スペース402、404、406、408、410の面積を減じるとは、第二金属層112、114の第二面積に相当する。なお、第一冗長スペース402、404、406、408、410以外の第一金属層102は、第一金属層102と第二金属層112に平行して、第一金属層102と第二金属層112との中間面が基準線として、第二金属層112に対応する。従って、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。なお、第四実施例にも前述の第一実施例のように、多層基板はさらに、第一金属層102と第二金属層112、114の外側に設けられる第四誘電層と第五誘電層を含む。第四金属層の第四面積が第五金属層の第五面積より大きくなる。従って、本発明は、第四金属層の中に第四冗長スペースが設けられることによって、多層基板の内部において対称構造を形成する。位置上に相対する二つの金属層が隣接するか否かを考えてなくても、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。
図5は、本発明における多層基板の応力をバランスする方法の第五実施例を示す図である。図5に示す多層基板は、第一表面誘電層522にパッド500の位置に対応する開口502が設けられる。なお、多層基板の他の表面にはさらに、第二表面誘電層524を含む。本発明によって多層基板の中に異なる金属層または誘電層の占める面積及び位置を均質化する手段に基づいて、第二表面誘電層524に開口502の位置に対応する冗長開口602が設けられる。従って、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。なお、前述の開口は多層基板の内部にある場合にも、本発明の多層基板の中に異なる金属層または誘電層の占める面積及び位置を均質化する手段に基づいて、前述多層基板の内部にある開口の位置に対応する冗長開口が設けられることによって、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。
結論として、多層基板を製作するとき、回路設計に合わせて、前述の第一実施例〜第五実施例の単一または組合を運用すると、多層基板の中に異なる金属層または誘電層の占める面積及び位置を均質化することができる。すなわち、多層基板の応力をバランスすることができ、多層基板の変形を予防することができる。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を上記の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。

Claims (26)

  1. 多層基板の応力をバランスする方法であって、前記多層基板は、第一金属層と、第二金属層とを含み、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくて、少なくとも1つの冗長金属層は前記第二金属層がある同一層に設けられて、前記少なくとも1つの冗長金属層の面積と前記第二金属層の第二面積とは、前記第一金属層の第一面積に相当することを特徴とする多層基板の応力をバランスする方法。
  2. 前記少なくとも1つの冗長金属層と前記第二金属層は、前記第一金属層と前記第二金属層に平行して、前記第一金属層と前記第二金属層との中間面が基準線として、前記第一金属層に対応することを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
  3. 前記多層基板は前記第一金属層と前記第二金属層の間に設けられる第三金属層をさらに含むことを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
  4. 前記多層基板の一つの表面には、少なくとも1つの開口を有する第一表面誘電層さらに含むことを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
  5. 前記多層基板の他の表面には、前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を有する第二表面誘電層をさらに含むことを特徴とする請求項4に記載の多層基板の応力をバランスする方法。
  6. 多層基板の応力をバランスする方法であって、前記多層基板は、第一金属層と、第二金属層とを含み、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくて、少なくとも1つの第一冗長スペースは前記第一金属層の中に設けられて、前記第一金属層の第一面積が前記少なくとも1つの第一冗長スペースの面積を減じるとは、前記第二金属層の第二面積に相当することを特徴とする多層基板の応力をバランスする方法。
  7. 前記第二金属層は、前記第一金属層と前記第二金属層に平行して、前記第一金属層と前記第二金属層との中間面が基準線として、前記少なくとも1つの第一冗長スペース以外の前記第一金属層に対応することを特徴とする請求項6に記載の多層基板の応力をバランスする方法。
  8. 前記多層基板は前記第一金属層と前記第二金属層の間に設けられる第三金属層をさらに含むことを特徴とする請求項6に記載の多層基板の応力をバランスする方法。
  9. 前記多層基板の一つの表面には、少なくとも1つの開口を有する第一表面誘電層さらに含むことを特徴とする請求項6に記載の多層基板の応力をバランスする方法。
  10. 前記多層基板の他の表面には、前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を有する第二表面誘電層をさらに含むことを特徴とする請求項6に記載の多層基板の応力をバランスする方法。
  11. 多層基板の応力をバランスする方法であって、前記多層基板は、一つの表面に設けられる第一表面誘電層と、前記多層基板の他の表面に設けられる第二表面誘電層とを含み、前記第一表面誘電層は少なくとも1つの開口を有して、前記第二表面誘電層が前記第一表面誘電層の前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を有することを特徴とする多層基板の応力をバランスする方法。
  12. 多層基板の応力をバランスする方法であって、前記多層基板は、前記多層基板の中に設けられる第一誘電層と、前記多層基板の中に設けられる第二誘電層とを含み、前記第一誘電層は少なくとも1つの開口を有して、前記第二誘電層が前記第一誘電層の前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を有することを特徴とする多層基板の応力をバランスする方法。
  13. 第一金属層と、第二金属層とを含む多層基板であって、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくて、少なくとも1つの冗長金属層は前記第二金属層がある同一層に設けられて、前記少なくとも1つの冗長金属層の面積と前記第二金属層の第二面積とは、前記第一金属層の第一面積に相当することを特徴とする多層基板。
  14. 前記少なくとも1つの冗長金属層と前記第二金属層は、前記第一金属層と前記第二金属層に平行して、前記第一金属層と前記第二金属層との中間面が基準線として、前記第一金属層に対応することを特徴とする請求項13に記載の多層基板。
  15. 前記多層基板は前記第一金属層と前記第二金属層の間に設けられる第三金属層をさらに含むことを特徴とする請求項13に記載の多層基板。
  16. 前記多層基板は、前記第一金属層の外側に設けられる第四金属層と、前記第二金属層の外側に設けられる第五金属層とを含み、前記第四金属層の第四面積が前記第五金属層の第五面積より大きくて、少なくとも1つの第五冗長金属層は前記第五金属層がある同一層に設けられて、前記少なくとも1つの第五冗長金属層の面積と前記第五金属層の第五面積とは、前記第四金属層の第四面積に相当することを特徴とする請求項13に記載の多層基板。
  17. 前記少なくとも1つの第五冗長金属層と前記第五金属層は、前記第四金属層と前記第五金属層に平行して、前記第四金属層と前記第五金属層との中間面が基準線として、前記第四金属層に対応することを特徴とする請求項16に記載の多層基板。
  18. 前記多層基板の一つの表面には、少なくとも1つの開口を有する第一表面誘電層さらに含むことを特徴とする請求項13に記載の多層基板。
  19. 前記多層基板の他の表面には、前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を有する第二表面誘電層をさらに含むことを特徴とする請求項18に記載の多層基板。
  20. 第一金属層と、第二金属層とを含む多層基板であって、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくて、少なくとも1つの第一冗長スペースは前記第一金属層の中に設けられて、前記第一金属層の第一面積が前記少なくとも1つの第一冗長スペースの面積を減じるとは、前記第二金属層の第二面積に相当することを特徴とする多層基板。
  21. 前記第二金属層は、前記第一金属層と前記第二金属層に平行して、前記第一金属層と前記第二金属層との中間面が基準線として、前記少なくとも1つの第一冗長スペース以外の前記第一金属層に対応することを特徴とする請求項20に記載の多層基板。
  22. 前記多層基板は前記第一金属層と前記第二金属層の間に設けられる第三金属層をさらに含むことを特徴とする請求項20に記載の多層基板。
  23. 前記多層基板は、前記第一金属層の外側に設けられる第四金属層と、前記第二金属層の外側に設けられる第五金属層とを含み、前記第四金属層の第四面積が前記第五金属層の第五面積より大きくて、少なくとも1つの第四冗長スペースは前記第四金属層の中に設けられて、前記第四金属層の第四面積が前記少なくとも1つの第四冗長スペースの面積を減じるとは、前記第五金属層の第五面積に相当することを特徴とする請求項20に記載の多層基板。
  24. 前記第五金属層は前記第四金属層と前記第五金属層に平行して、前記第四金属層と前記第五金属層との中間面が基準線として、前記少なくとも1つの第四冗長スペース以外の前記第四金属層に対応することを特徴とする請求項23に記載の多層基板。
  25. 前記多層基板の一つの表面には、少なくとも1つの開口を有する第一表面誘電層さらに含むことを特徴とする請求項20に記載の多層基板。
  26. 前記多層基板の他の表面には、前記少なくとも1つの開口の位置を対応する少なくとも1つの開口を有する第二表面誘電層をさらに含むことを特徴とする請求項25に記載の多層基板。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113518503B (zh) * 2021-03-31 2022-08-09 深圳市景旺电子股份有限公司 多层印刷线路板及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513957A (ja) * 1991-07-02 1993-01-22 Mitsubishi Electric Corp プリント配線板
JPH06252556A (ja) * 1993-02-24 1994-09-09 Mitsubishi Electric Corp 多層セラミック基板
JPH0743018U (ja) * 1993-12-28 1995-08-11 株式会社三ツ葉電機製作所 基板のノイズ対策用パターン構造
JP2001068860A (ja) * 2000-08-07 2001-03-16 Ibiden Co Ltd 多層プリント配線板
JP2002261402A (ja) * 2001-03-01 2002-09-13 Alps Electric Co Ltd 電子回路ユニットの回路基板
JP2003218279A (ja) * 2002-01-23 2003-07-31 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2008071963A (ja) * 2006-09-14 2008-03-27 Denso Corp 多層配線基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288316A (ja) * 1995-04-14 1996-11-01 Citizen Watch Co Ltd 半導体装置
US5888630A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Apparatus and method for unit area composition control to minimize warp in an integrated circuit chip package assembly
JPH1117064A (ja) * 1997-06-24 1999-01-22 Toshiba Corp 半導体パッケージ
US6380633B1 (en) * 2000-07-05 2002-04-30 Siliconware Predision Industries Co., Ltd. Pattern layout structure in substrate
CN1199271C (zh) * 2002-08-28 2005-04-27 威盛电子股份有限公司 具有平衡结构的构装集成电路
CN1276504C (zh) * 2002-10-30 2006-09-20 矽品精密工业股份有限公司 一种防止翘曲现象发生的基板
JP2004200265A (ja) * 2002-12-17 2004-07-15 Nikon Corp プリント配線板
US7652213B2 (en) * 2004-04-06 2010-01-26 Murata Manufacturing Co., Ltd. Internal conductor connection structure and multilayer substrate
US7576013B2 (en) * 2004-07-27 2009-08-18 United Microelectronics Corp. Method of relieving wafer stress
CN100388447C (zh) * 2004-12-20 2008-05-14 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
KR20070046422A (ko) * 2005-10-31 2007-05-03 엘지이노텍 주식회사 저온 동시소성 세라믹 다층기판의 실장 패드

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513957A (ja) * 1991-07-02 1993-01-22 Mitsubishi Electric Corp プリント配線板
JPH06252556A (ja) * 1993-02-24 1994-09-09 Mitsubishi Electric Corp 多層セラミック基板
JPH0743018U (ja) * 1993-12-28 1995-08-11 株式会社三ツ葉電機製作所 基板のノイズ対策用パターン構造
JP2001068860A (ja) * 2000-08-07 2001-03-16 Ibiden Co Ltd 多層プリント配線板
JP2002261402A (ja) * 2001-03-01 2002-09-13 Alps Electric Co Ltd 電子回路ユニットの回路基板
JP2003218279A (ja) * 2002-01-23 2003-07-31 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2008071963A (ja) * 2006-09-14 2008-03-27 Denso Corp 多層配線基板

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