JP5404763B2 - 多層基板の応力をバランスする方法及び多層基板 - Google Patents
多層基板の応力をバランスする方法及び多層基板 Download PDFInfo
- Publication number
- JP5404763B2 JP5404763B2 JP2011501082A JP2011501082A JP5404763B2 JP 5404763 B2 JP5404763 B2 JP 5404763B2 JP 2011501082 A JP2011501082 A JP 2011501082A JP 2011501082 A JP2011501082 A JP 2011501082A JP 5404763 B2 JP5404763 B2 JP 5404763B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- multilayer substrate
- area
- layer
- redundant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 128
- 238000000034 method Methods 0.000 title claims description 30
- 239000002184 metal Substances 0.000 claims description 240
- 238000000576 coating method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008602 contraction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001035 drying Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
- H05K1/0224—Patterned shielding planes, ground planes or power planes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0277—Bendability or stretchability details
- H05K1/028—Bending or folding regions of flexible printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09136—Means for correcting warpage
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0969—Apertured conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Description
Claims (20)
- 多層基板の応力をバランスする方法であって、前記多層基板は、第一金属層と、第二金属層とを含み、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくて、少なくても一つの冗長金属層は前記第二金属層がある同一層に設けられて、前記少なくても一つの冗長金属層の面積と前記第二金属層の第二面積を加算した値が、前記第一金属層の第一面積に相当し、
前記少なくても一つの冗長金属層と前記第二金属層の位置は、前記第一金属層と前記第二金属層に平行する前記第一金属層と前記第二金属層との中間面を基準として、前記第一金属層の位置に対応し、
多層基板の中の異なる金属層あるいは誘電層が占める面積及び位置を均質化する、
ことを特徴とする多層基板の応力をバランスする方法。 - 前記多層基板の一つの表面には、少なくても一つの開口を有する第一表面誘電層がさらに設けられていることを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
- 前記多層基板の他の表面には、前記少なくても一つの開口の位置と対応する少なくても一つの開口を有する第二表面誘電層がさらに設けられていることを特徴とする請求項2に記載の多層基板の応力をバランスする方法。
- 少なくても一つの第一冗長スペースは前記第一金属層の中に設けられて、前記第一金属層の第一面積から前記少なくても一つの第一冗長スペースの面積を減じた値は、前記第二金属層の第二面積に相当することを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
- 前記第二金属層の位置は、前記第一金属層と前記第二金属層に平行する前記第一金属層と前記第二金属層との中間面を基準として、前記少なくでも一つの第一冗長スペース以外の前記第一金属層の位置に対応することを特徴とする請求項4に記載の多層基板の応力をバランスする方法。
- 前記多層基板の一つの表面には、少なくても一つの開口を有する第一表面誘電層がさらに設けられていることを特徴とする請求項4に記載の多層基板の応力をバランスする方法。
- 前記多層基板の他の表面には、前記少なくても一つの開口の位置と対応する少なくても一つの開口を有する第二表面誘電層がさらに設けられていることを特徴とする請求項4に記載の多層基板の応力をバランスする方法。
- 前記多層基板は、一つの表面に設けられる第一表面誘電層と、前記多層基板の他の表面に設けられる第二表面誘電層とを含み、前記第一表面誘電層は少なくても一つの開口を有し、前記第二表面誘電層は前記第一表面誘電層の前記少なくても一つの開口の位置と対応する少なくても一つの開口を有することを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
- 前記多層基板は、前記多層基板の中に設けられる第一誘電層と、前記多層基板の中に設けられる第二誘電層とを含み、前記第一誘電層は少なくても一つの開口を有し、前記第二誘電層は前記第一誘電層の前記少なくても一つの開口の位置と対応する少なくても一つの開口を有することを特徴とする請求項1に記載の多層基板の応力をバランスする方法。
- 第一金属層と、第二金属層とを含む多層基板であって、前記第一金属層の第一面積が前記第二金属層の第二面積より大きくて、少なくても一つの冗長金属層は前記第二金属層がある同一層に設けられて、前記少なくても一つの冗長金属層の面積と前記第二金属層の第二面積を加算した値が、前記第一金属層の第一面積に相当し、
前記少なくても一つの冗長金属層と前記第二金属層の位置は、前記第一金属層と前記第二金属層に平行する前記第一金属層と前記第二金属層との中間面を基準として、前記第一金属層の位置に対応し、
多層基板の中の異なる金属層あるいは誘電層が占める面積及び位置を均質化する、
ことを特徴とする多層基板。 - 前記多層基板は、前記第一金属層の外側に設けられる第四金属層と、前記第二金属層の外側に設けられる第五金属層とを含み、前記第四金属層の第四面積が前記第五金属層の第五面積より大きくて、少なくても一つの第五冗長金属層は前記第五金属層がある同一層に設けられて、前記少なくても一つの第五冗長金属層の面積と前記第五金属層の第五面積とは、前記第四金属層の第四面積に相当することを特徴とする請求項10に記載の多層基板。
- 前記少なくても一つの第五冗長金属層と前記第五金属層の位置は、前記第四金属層と前記第五金属層に平行する前記第四金属層と前記第五金属層との中間面を基準として、前記第四金属層の位置に対応することを特徴とする請求項11に記載の多層基板。
- 前記多層基板の一つの表面には、少なくても一つの開口を有する第一表面誘電層がさらに設けられていることを特徴とする請求項10に記載の多層基板。
- 前記多層基板の他の表面には、前記少なくても一つの開口の位置と対応する少なくても一つの開口を有する第二表面誘電層がさらに設けられていることを特徴とする請求項13に記載の多層基板。
- 少なくても一つの第一冗長スペースは前記第一金属層の中に設けられて、前記第一金属層の第一面積から前記少なくても一つの第一冗長スペースの面積を減じた値は、前記第二金属層の第二面積に相当することを特徴とする請求項10に記載の多層基板。
- 前記第二金属層の位置は、前記第一金属層と前記第二金属層に平行する前記第一金属層と前記第二金属層との中間面を基準として、前記少なくても一つの第一冗長スペース以外の前記第一金属層の位置に対応することを特徴とする請求項15に記載の多層基板。
- 前記多層基板は、前記第一金属層の外側に設けられる第四金属層と、前記第二金属層の外側に設けられる第五金属層とを含み、前記第四金属層の第四面積が前記第五金属層の第五面積より大きくて、少なくても一つの第四冗長スペースは前記第四金属層の中に設けられて、前記第四金属層の第四面積から前記少なくても一つの第四冗長スペースの面積を減じた値は、前記第五金属層の第五面積に相当することを特徴とする請求項15に記載の多層基板。
- 前記第五金属層の位置は、前記第四金属層と前記第五金属層に平行する前記第四金属層と前記第五金属層との中間面を基準として、前記少なくても一つの第四冗長スペース以外の前記第四金属層の位置に対応することを特徴とする請求項17に記載の多層基板。
- 前記多層基板の一つの表面には、少なくても一つの開口を有する第一表面誘電層さらに含むことを特徴とする請求項15に記載の多層基板。
- 前記多層基板の他の表面には、前記少なくても一つの開口の位置と対応する少なくても一つの開口を有する第二表面誘電層がさらに設けられていることを特徴とする請求項19に記載の多層基板。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2008/000630 WO2009121200A1 (zh) | 2008-03-31 | 2008-03-31 | 平衡多层基板应力的方法及多层基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011517063A JP2011517063A (ja) | 2011-05-26 |
JP5404763B2 true JP5404763B2 (ja) | 2014-02-05 |
Family
ID=41134788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011501082A Active JP5404763B2 (ja) | 2008-03-31 | 2008-03-31 | 多層基板の応力をバランスする方法及び多層基板 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP2270851B1 (ja) |
JP (1) | JP5404763B2 (ja) |
KR (1) | KR101229956B1 (ja) |
WO (1) | WO2009121200A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113518503B (zh) * | 2021-03-31 | 2022-08-09 | 深圳市景旺电子股份有限公司 | 多层印刷线路板及其制作方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0513957A (ja) * | 1991-07-02 | 1993-01-22 | Mitsubishi Electric Corp | プリント配線板 |
JPH06252556A (ja) * | 1993-02-24 | 1994-09-09 | Mitsubishi Electric Corp | 多層セラミック基板 |
JP2599674Y2 (ja) * | 1993-12-28 | 1999-09-13 | 株式会社ミツバ | 基板のノイズ対策用パターン構造 |
JPH08288316A (ja) * | 1995-04-14 | 1996-11-01 | Citizen Watch Co Ltd | 半導体装置 |
US5888630A (en) * | 1996-11-08 | 1999-03-30 | W. L. Gore & Associates, Inc. | Apparatus and method for unit area composition control to minimize warp in an integrated circuit chip package assembly |
JPH1117064A (ja) * | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体パッケージ |
US6380633B1 (en) * | 2000-07-05 | 2002-04-30 | Siliconware Predision Industries Co., Ltd. | Pattern layout structure in substrate |
JP2001068860A (ja) * | 2000-08-07 | 2001-03-16 | Ibiden Co Ltd | 多層プリント配線板 |
JP2002261402A (ja) * | 2001-03-01 | 2002-09-13 | Alps Electric Co Ltd | 電子回路ユニットの回路基板 |
JP2003218279A (ja) * | 2002-01-23 | 2003-07-31 | Shinko Electric Ind Co Ltd | 回路基板およびその製造方法 |
CN1199271C (zh) * | 2002-08-28 | 2005-04-27 | 威盛电子股份有限公司 | 具有平衡结构的构装集成电路 |
CN1276504C (zh) * | 2002-10-30 | 2006-09-20 | 矽品精密工业股份有限公司 | 一种防止翘曲现象发生的基板 |
JP2004200265A (ja) * | 2002-12-17 | 2004-07-15 | Nikon Corp | プリント配線板 |
JP3918101B2 (ja) * | 2004-04-06 | 2007-05-23 | 株式会社村田製作所 | 内部導体の接続構造及び多層基板 |
US7576013B2 (en) * | 2004-07-27 | 2009-08-18 | United Microelectronics Corp. | Method of relieving wafer stress |
CN100388447C (zh) * | 2004-12-20 | 2008-05-14 | 全懋精密科技股份有限公司 | 半导体构装的芯片埋入基板结构及制法 |
KR20070046422A (ko) * | 2005-10-31 | 2007-05-03 | 엘지이노텍 주식회사 | 저온 동시소성 세라믹 다층기판의 실장 패드 |
JP2008071963A (ja) * | 2006-09-14 | 2008-03-27 | Denso Corp | 多層配線基板 |
-
2008
- 2008-03-31 JP JP2011501082A patent/JP5404763B2/ja active Active
- 2008-03-31 EP EP08733855.4A patent/EP2270851B1/en not_active Not-in-force
- 2008-03-31 WO PCT/CN2008/000630 patent/WO2009121200A1/zh active Application Filing
- 2008-03-31 KR KR1020107018159A patent/KR101229956B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
EP2270851B1 (en) | 2016-12-28 |
WO2009121200A1 (zh) | 2009-10-08 |
KR101229956B1 (ko) | 2013-02-06 |
EP2270851A4 (en) | 2011-06-29 |
JP2011517063A (ja) | 2011-05-26 |
KR20110003316A (ko) | 2011-01-11 |
EP2270851A1 (en) | 2011-01-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9975134B2 (en) | Deposition mask and method of manufacturing the same | |
US11675234B2 (en) | Display apparatus and method of manufacturing the same | |
JP2009170173A (ja) | El素子及びその製造方法 | |
JP2013534314A5 (ja) | ||
JP2005183153A (ja) | 蒸着用マスクの製造方法 | |
TW201511210A (zh) | 多層標靶之設計 | |
TWI446848B (zh) | 彎折式印刷電路板之製造方法 | |
JP2010015525A (ja) | アイコンフィルムを備えるタッチパネル構造 | |
JP5404763B2 (ja) | 多層基板の応力をバランスする方法及び多層基板 | |
WO2013155838A1 (zh) | 柱透镜光栅及其制作方法 | |
JP2018160491A5 (ja) | ||
TWI432121B (zh) | 平衡多層基板應力之方法及多層基板結構 | |
WO2009037965A1 (ja) | 液晶表示パネルの製造方法およびフォトマスク | |
CN111254387A (zh) | 掩膜版组件及其工艺方法、制作功能膜层的工艺方法 | |
JP2013066981A (ja) | ハンドおよびロボット | |
CN106843603B (zh) | 一种柔性触控屏的制备方法和柔性触控屏 | |
CN101547570B (zh) | 平衡多层基板应力的方法及多层基板 | |
TW201310770A (zh) | 可攜式電子裝置及其天線結構及其天線製作方法 | |
JP2016188926A (ja) | 露光データ生成方法、製造方法、露光データ生成装置、露光データ生成プログラム、および、製造システム | |
JP6364285B2 (ja) | 透明電極用フィルム | |
TWI307256B (ja) | ||
JP2008103237A (ja) | 機能素子の製造方法 | |
JPWO2022044879A5 (ja) | ||
TW201232783A (en) | Thin film transistor substrate and display apparatus using the same and manufacturing method thereof | |
US10490579B2 (en) | Mask having intermediate light-transmitting sub-sections of stepwisely increased transmission rates |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130702 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130930 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131024 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131029 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5404763 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |