JP2011248944A5 - - Google Patents
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説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベル電位は、ハイ側電源電位ＶＤＤに等しいと仮定する。またクロック信号ＣＬＫ１〜ＣＬＫ３のＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ１〜ＣＬＫ３は、それぞれ１水平期間（１Ｈ）ずつの位相差を持つ繰り返し信号である。
そして時刻ｔ5で、クロック信号ＣＬＫ２と共に第２段目の出力信号Ｇ2が立ち下がると、トランジスタＱ４はオフになるが、トランジスタＱ５がオンに維持されるため、ノードＮ１は低インピーダンスでＬレベルに維持される。ノードＮ３は、時刻ｔ5では高インピーダンス状態のＨレベル（ＶＤＤ−Ｖｔｈ）のままであるが、時刻ｔ6でクロック信号ＣＬＫ３がＨレベルになったとき、トランジスタＱ３２，Ｑ５を通して放電されてＬレベル（ＶＳＳ）になる。
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