JP2011055525A - 仮想並列イコライザを備えた通信レシーバー - Google Patents

Abstract

【課題】高速に変化する環境下でも、高速に引き込みかつ高精度のイコライザを実現する。
【解決手段】仮想並列イコライザを訓練することにより通信システム内のレシーバーにおけるイコライザを最適にする方法。イコライザを訓得するために複数の構成が適用される。また、性能測定または評価が決定される。複数の構成の性能基準が比較され、最適な構成が決定される。訓練と選択は、データサンプルの処理間で最適化を可能にするように、受信したサンプルレートよる十分高いサンプルレートで実行される。
【選択図】図３

Description

本発明は、一般に通信システムにおける等化に関し、特に、仮想並列イコライザを組み込んだユニバーサルレシーバーに関する。

通信システムはある装置から別の装置まで情報を送信するために使用される。

送信に先立って、情報は、通信チャネル上の送信にふさわしいフォーマットにコード化される。送信された信号が通信チャネルを介して移動するとき歪を生じる。また、信号は、送信の間に拾い上げられた雑音と干渉からの劣化を経験する。帯域制限されたチャネルで一般に遭遇する干渉の一例は符号間干渉（ＩＳＩ）と呼ばれる。ＩＳＩは、チャネルの分散的な性質により、送信されたシンボルパルスの拡散の結果生じる。分散的な性質は隣接したシンボルパルスの重複を結果として生じる。受信信号は復号され、オリジナルのあらかじめ符号化された形式に変換される。送信器とレシーバーの両方は、チャネルの欠陥および干渉の影響を最小化するように設計されている。この開示のために、チャネル欠陥、あるいはそれの任意の組合せによる、干渉あるいはひずみは、一般に雑音と呼ばれるであろう。

様々なレシーバー設計は送信器とチャネルによって引き起こされた雑音を補償するために実施してもよい。一例として、イコライザは、ＩＳＩに対処するための共通の選択である。イコライザは歪を修正し、送信されたシンボルの推定値を生成する。無線環境では、イコライザは時間が変化するチャネル条件を取り扱うために必要とされる。理想的には、イコライザの応答はチャネル特性の変化に合わせて調節する。イコライザが変化する条件に応答する能力は、イコライザのタップの数と関係がある。より多くのタップは、イコライザが変化に対してより正確に調節することを可能にし、一方より少数のタップは、より高速な適応を可能にする。タップの数を選択することによりイコライザを最適化することは困難である。なぜならば、競合する目標の平衡度を必要とするからである。

それゆえ、多様なシステムおよび条件に対して性能を最適化するイコライザの設計の必要性が存在する。

図１Ａは通信システムでのコンポーネントのブロック図である。 図１Ｂは、図１Ａのような通信システムの詳細な部分である。 図２は、線形イコライザを使用するレシーバーのブロック図である。 図３は、図２のような線形イコライザの図である。 図４はサンプルメモリ記憶装置の図である。 図５は、複数の「仮想並列」イコライザを実施するプロセスを図解する。 図６は、複数の「仮想並列」イコライザを実施するプロセスを図解する。 図７は、３つの「仮想並列」イコライザを実施するためのプロセスを図解する。 図８は高データレートシステムにおけるスロット構造のブロック図である。 図９は、様々なイコライザパラメーターのためにイコライザを訓練するプロセスを図解する。 図１０は、様々なイコライザパラメーターのためにイコライザを訓練するプロセスを図解する。 図１１は様々なイコライザ構成を図解する。

通信システムはあるデバイスから別のデバイスに情報を送信するのに使用される。送信の前に、情報は、通信チャネル上の送信に適切なフォーマットに符号化される。通信チャネルは、送信器とレシーバーの間の送信線路または空きスペースかもしれない。信号がチャネルを介して伝播するとともに、送信された信号はチャネルの欠陥によって歪を生じる。更に、信号は、送信の間に拾い上げられた雑音と干渉からの劣化を経験する。帯域制限されたチャネルで一般に遭遇する干渉の一例はシンボル間干渉（ＩＳＩ）と呼ばれる。ＩＳＩが、チャネルの分散的な性質により、送信されたシンボルパルスの拡散の結果生じる。チャネルの分散的な性質は隣接したシンボルパルスの重複を結果として生じる。レシーバーでは、信号は処理され、オリジナルのあらかじめ符号化された形態に変換される。送信器とレシーバーの両方は、チャネル欠陥および干渉の影響を最小化するように設計されている。この開示のために、チャネル欠陥、あるいはそれの任意の組合せによる、干渉あるいはひずみは、一般に雑音と呼ばれるだろう。

様々なレシーバー設計は送信器とチャネルによって引き起こされた雑音を補償するために実施されるかもしれない。一例として、イコライザは、ＩＳＩに対処するための共通の選択である。イコライザはトランスバーサルフィルタ、すなわちＴ秒のタップ（Ｔはシンボル持続時間）を備えた遅延線を用いて実施してもよい。タップの内容は増幅され、加算され送信されたシンボルの推定値を発生する。タップ係数は所望のシンボルに時間的に隣接しているシンボルからの干渉を低減するために調節される。一般に、適応等化技術が採用され、それによりタップ係数は、連続的にかつ自動的に調節される。適応性のあるイコライザは、タップ係数を決定するために最小二乗（ＬＭＳ）または再帰的最小二乗（ＲＬＳ）のような所定のアルゴリズムを使用する。シンボル推定値は、デコーダあるいはシンボルスライサーのような意志決定装置に接続される。

レシーバーが、雑音が存在する状態で信号を検出する能力は、受信信号電力と雑音電力の比にもとづく。この比は、信号対雑音電力比（ＳＮＲ）として、あるいは搬送波対干渉比（Ｃ／Ｉ）として一般に知られている。これらの用語または類似の用語の産業上の使用は、しばしば交換可能である。しかし、意味は同じである。従って、ここにおけるＣ／Ｉへのどんな参照も当業者により理解され、通信システムにおける種々のポイントにおける雑音の影響を測定する広い概念を含むであろう。

典型的には、Ｃ／Ｉは、既知の送信されたシンボルシーケンスのシンボル推定値の評価により、レシーバーの中で決定してもよい。これは、送信されたパイロット信号用のＣ／Ｉの計算により、レシーバーの中で遂行してもよい。パイロット信号が知られているので、レシーバーはイコライザからのシンボル推定値に基づいてＣ／Ｉを計算してもよい。

結果として得られるＣ／Ｉの計算は多くの目的に使用されてもよい。可変率データ要求スキームを使用する通信システムでは、レシーバーは、レシーバーがＣ／Ｉに基づいてサポートしてもよい最大データ転送速度で送信器に通信してもよい。更に、レシーバーがターボデコーダを含むなら、送信された星座に応じて、対数尤度比（ＬＬＲ）計算は、Ｃ／Ｉの正確な推定値を必要とする。

無線通信システム内のイコライザは、時間変化するチャネル条件に順応するように設計される。チャネル特性が変わるとともに、それに応じてイコライザはそのレスポンスを調節する。そのような変化は、伝播媒体における変化、または送信器およびレシーバーにおける相対移動、並びに他の条件を含んでいてもよい。上述したように、適応フィルタリングアルゴリズムは、しばしば、イコライザタップ係数を変更するために使用される。適応アルゴリズムを使用するイコライザは一般に適応イコライザと呼ばれる。適応アルゴリズムは共有資産を共有する：イコライザタップの数が増加するとともに、適応速度は減少する。遅い順応は、適応イコライザのトラッキング作用に影響を与える。「長い」イコライザ、すなわち、多数のタップを有するイコライザは望ましい。なぜならば、長いイコライザは、より正確にチャネル歪を反転し、良い定常状態性能を生じるからである。しかしながら、長いイコライザは、チャネル変化に、よりゆっくりと反応し、貧弱な遷移挙動、すなわち、チャネルが迅速に変化しているときに貧弱な性能に結びつく。タップの最適数はそのような考察の平衡を保ち、よい定常性能と良い過度性能との間で妥協する。

実際上、タップの最適数を決定することは困難である。なぜならば、最適条件は、さまざまな条件および目標に依存しており、これらに限定されるものではないが、チャネルの瞬時の応答およびチャネルの変化の割合を含む。したがって、イコライザが様々な時間的に変化する条件下で、さまざまなチャネル上で使用されるなら、タップの最適な数を先験的に決定することは困難である。

ここに開示するように、一実施形態は、「並列」に動作する異なる長さの複数の「仮想」適応イコライザを訓練することによりタップの最適数を選択する。ここで使用される並列という用語は、同じサンプルのセット上のこれらの複数の仮想イコライザの訓練に言及する。ここで使用される仮想という用語は、これらのイコライザの各々が異なる構成で同じ物理ハードウエアの要素を使用するという事実に言及する。ハードウェアがどのように異なって構成されるかは、例えば、イコライザの長さ、または他のイコライザパラメーターに依存する。実際には、所定の固定長のイコライザが使用され、イコライザの効率的な長さは、あるタップ係数をゼロに設定することにより動的に調節される。複数の適応イコライザは、「並列」に訓練される。１つのイコライザ構成は、性能に基づいて選択される。例えば、選択は、送信されたパイロット信号と所定長のイコライザにより発生された推定値との間の最も低い平均平方誤差（ＭＳＥ）に相当するかもしれないし、与えられた長さのイコライザによって与えられた推定値に相当するかもしれないし、または他の基準に相当するかもしれない。達成度の尺度または推定値は、さまざまなイコライザの構成を比較する手段を提供する。次に、選択されたイコライザ構成は、受信データ信号の処理のために使用される。

レシーバーは、レシーバーの性能が、可能なチャネル条件およびチャネル変化の割合の「全体」にわたってレシーバーの性能が最適であるならば「普遍的特性」（ユニバーサル）という名前がつけられる。ＭＳＥ推定値またはＣ／Ｉ推定値に基づいて選択されたイコライザが実際には、すべての評価した構成の中で最良のイコライザ構成であるならば、複数の仮想並列イコライザを備えたレシーバーは、「ユニバーサル」である。したがって、正確なＭＳＥ推定値あるいはＣ／Ｉ推定値は、複数の仮想並列イコライザを備えたレシーバーを「ユニバーサル」にするために必要である。そのようなレシーバーの例示実施形態は以下に記載される。

「例示」という言葉は、ここでは「例、インスタンスあるいは実例として役立つこと」を意味するために使用される。「例示」としてここに記載される任意の実施形態は、他の実施形態に対して好適であるまたは利点があると必ずしも解釈されない。

図１Ａは、通信システム１００の要素の一部を図解する。他のブロックおよびモジュールは図解されたこれらのブロックに加えて通信システムに組み入れてもよい。ソース（図示せず）によって生成されたビットは、シグナリング星座のシンボルに組み立てられ、コード化され、次に、写像される。ソースによって提供される２進法数字のシーケンスは情報系列と呼ばれる。情報系列は、ビットシーケンスを出力するエンコーダ１０２によってコード化される。エンコーダ１０２の出力はマッピングユニット１０４に供給される。マッピングユニットは、通信チャネルへのインターフェースとして役立つ。マッピングユニット１０４は、複雑な価値のあるシグナリング星座のシンボルｙ（ｎ）へエンコーダ出力シーケンスを写像する。さらに、通信チャネルおよびアナログレシーバー処理と同様に変調ブロックを含む送信処理も、セクション１２０によりモデル化される。

図１Ｂは、図１Ａのセクション１２０の内に含まれた詳細のうちのいくつかを図解する。

図１Ｂに図解されるように、複合記号ｙ（ｎ）は、アナログ信号パルスに変調され、結果として生じる複雑なベースバンド波形は、搬送波信号の同相ブランチおよび直交位相ブランチに正弦波的に変調される。結果として生じるアナログ信号は、通信チャネルを介してＲＦアンテナ（図示せず）によって送信される。Ｍ進位相シフトキーイング（Ｍ−ＰＳＫ）、２^M進直交振幅変調（２^MＱＡＭ）、等のようなさまざまな変調スキームがこの方法で実施されてもよい。

各変調スキームは、１つ以上のビットを固有の複素シンボルに写像する関連する「シグナリング星座」を有する。例えば、４−ＰＳＫ変調では、２つの符号化ビットが、４つの可能な複素数値｛１、ｉ、−１、−ｉ｝の１つへ写像される。従って、複合記号ｙ（ｎ）はそれぞれ４つの可能な値を取ってもよい。一般に、Ｍ−ＰＳＫの場合、ｌｏｇ₂Ｍの符号化ビットは、単位複素数円上に横たわっているＭの可能な複素値の１つに写像される。

図１Ｂを続けると、レシーバーでは、アナログ波形は、ナイキスト周波数の適切な倍数でのように、ダウンコンバートされ、フィルターされ、サンプルされる。結果として生じるサンプルは、イコライザ１１０により処理される。イコライザ１１０は、セクション１２０によりモデル化されるように、チャネルにより導入される、信号歪、および他の雑音および干渉を修正する。イコライザ１１０は、送信されたシンボルｙ（ｎ）の推定値を出力する。次に、シンボル推定値はデコーダーによって処理され、オリジナル情報ビット、すなわち、エンコーダー１０２への入力であるソースビットを決定する。

図１Ａおよび１Ｂに図解されるパルスフィルタ、Ｉ−Ｑ変調器、チャネル、およびレシーバーのフロントエンド中のアナログプロセッサの組合せは、インパルス応答｛ｈ_ｋ｝およびｚ変換Ｈ（ｚ）を有する線形フィルター１０６によってモデル化される。この場合、チャネルにより導入される干渉と雑音は付加的白色ガウス雑音（ＡＷＧＮ）としてモデル化される。

図１Ｂは、それぞれ同相（Ｉ）成分および直交（Ｑ）成分を処理するために、ベースバンドフィルター１２６および１２８に接続されたフロントエンド処理装置１２２を含む処理セクション１２０の詳細を示す。次に、ベースバンドフィルタ１２６，１２８はそれぞれの搬送波との乗算のために乗算器に接続される。次に、結果として得られる波形は、加算ノード１３４で加算され、通信チャネルを介してレシーバーに送信される。レシーバーでは、アナログ前処理装置１４２は送信された信号を受信する。送信された信号は処理され、照合フィルター１４４にわたされる。次に、照合フィルター１４４の出力は、アナログ／デジタル（Ａ／Ｄ）コンバーター１４６に供給される。他のモジュールを、設計および運用上の基準に従って実施してもよいことに留意する必要がある。図１Ａおよび図１Ｂのコンポーネントおよびエレメントは以下の記述の理解のために提供され、通信システムの完全な記載であるようには意図されない。高データレート通信システム
以下の説明の全体にわたって、特定の高いデータレートシステムが明瞭さのために記述される。高いデータレートで情報の送信を提供する代替システムを実施してもよい。高データレート（ＨＤＲ）通信システムのようなより高いデータレートで送信するように設計されたＣＤＭＡ通信システムの場合には、可変データレート要求スキームを用いて、Ｃ／Ｉがサポートしてもよい最大データレートで通信してもよい。ＨＤＲ通信システムは、典型的に、「第三世代パートナーシッププロジェクト」という共同体により推奨される、２０００年１０月２７日発行の「ｃｄｍａ２０００高速パケットデータ無線インターフェース仕様」(cdma2000 High Rate Packet Data Air Interface Specification)、３ＧＰＰ２ Ｃ．Ｓ００２４、バージョン２のような１つ以上の規格に準拠するように設計される。前述の規格の内容は参照することによりここに組み込まれる。

可変レートデータ要求スキームを採用する例示ＨＤＲ通信システムにおけるレシーバーは図２に示される。レシーバー１５０は、基地局（図示せず）にリバースリンク上のデータを送信することにより地上にあるデータネットワークと通信している加入者局である。基地局はデータを受信し、そのデータを基地局コントローラー（ＢＳＣ）（図示せず）を介して地上にあるネットワークに送る。反対に、加入者設備１５０への通信は、ＢＳＣを経由して、地上にあるネットワークから基地局に送ってもよく、基地局からフォワードリンク上の加入者装置１５０に送信してもよい。フォワードリンクは、基地局から加入者設備までの送信を指す。また、リバースリンクは加入者設備から基地局への送信を指す。

典型的なＨＤＲ通信システムにおいて、基地局から加入者設備１５０までのフォワードリンクデータ送信が、フォワードリンクに支援されてもよい最大データ転送速度で、あるいはその最大データ転送速度の近くで生じなくてはならない。最初に、加入者設備１５０は、所定のアクセス手続きを使用して、基地局との通信を確立する。この接続状態では、加入者設備１５０は基地局からデータメッセージおよび制御メッセージを受信してもよく、データおよび制御メッセージを基地局に送信することができる。次に、加入者設備１５０は、基地局１５０からのフォワードリンク送信のＣ／Ｉを評価する。フォワードリンク送信のＣ／Ｉは基地局からのパイロット信号を測定することにより得てもよい。Ｃ／Ｉ推定に基づいて、加入者設備１５０は、割り当てられたＤＲＣチャネル上のＤａｔａ Ｒａｔｅ Ｃｏｎｔｒｏｌ（ＤＲＣ）メッセージとして基地局へデータレート要求メッセージを送信する。ＤＲＣメッセージは要求されたデータレート、または、二者択一的に、フォワードリンクチャネルの品質の表示、例えば、Ｃ／Ｉ測定自体、ビットエラーレートあるいはパケットエラーレートを含んでいてもよい。基地局は、加入者設備１５０からのＤＲＣメッセージを用いて最高の可能な速度でフォワードリンクデータを効率的に送信する。

ＢＳＣ（図示せず）は、パケットネットワークインターフェース、ＰＳＴＮおよび／または他の基地局とインターフェースしてもよい。そして、加入者設備と他のユーザーとの間の通信を調整するように働く。

フォワードリンクパイロットチャネルは、パイロット信号を供給する。パイロット信号は、初期取得、位相回復、およびタイミング回復のために加入者設備１５０により使用されてもよい。さらに、パイロット信号は加入者設備１５０により使用されてＣ／Ｉ測定を実行してもよい。記載された例示実施形態において、フォワードリンク上の各タイムスロットは２０４８チップの長さであり、２つのパイロットバースト(pilot bursts)がタイムスロットの第１四半期および第３四半期で生じる。各パイロットバーストは、持続時間が９６チップである。ＨＤＲシステムでのスロットの一例は図８で図解される。図８において、各スロットは２つの部分を有する。各半スロットは、パイロットバーストを含む。

フォワードリンク送信は加入者設備１５０でアンテナによって受信される。受信信号は、アンテナから、アナログ前処理装置１４２内のレシーバー、照合フィルター１４４、アナログ／デジタル（Ａ／Ｄ）変換器に送られる。レシーバーは信号をフィルタし、増幅し、ベースバンドにダウンコンバートし、ベースバンド信号を直交復調し、ベースバンド信号をデジタル化する。ディジタル化されたベースバンド信号は、復調器に接続される。復調器は、搬送波とタイミング回復回路を含み、さらにイコライザ１１０を含む。イコライザ１１０はＩＳＩを補償し、ディジタル化されたベースバンド信号からのシンボル推定値を生成する。シンボル推定値は通信バス１５８によってコントローラー１５４につながれる。

次に、コントローラーはＤＲＣメッセージを生成する。イコライザ１１０の出力もデコーダ１１２に供給される。デコーダ１１２、イコライザ１１０およびコントローラー１５４は各々、通信バス１５８につながれる。

ＤＲＣメッセージの生成に加えて、コントローラー１５４はリバースリンク上のデータおよびメッセージ送信を支援するために使用してもよい。コントローラー１５４はマイクロコントローラ、マイクロプロセッサー、デジタル信号処理（ＤＳＰ）チップ、ここに記載した機能を行なうようにプログラムされたＡＳＩＣ、または技術的に知られた任意の他の実施で実施してもよい。タイミングユニット１５２も通信バス１５８につながれる。

典型的な実施形態は、通信バス１５８を経由して、イコライザ１１０およびコントローラー１５４につながれたサンプルメモリ記憶装置１５６を含む。サンプルメモリ記憶装置１５６は図４に図解され以下に記載される。仮想並列イコライザ
上記に議論されるように、ユニバーサルレシーバーの性能は、複数のチャネルタイプにわたって、およびチャネル変化の複数のレートのために効率的に最適化される。

ユニバーサルレシーバーを実現する１つの方法は並列イコライザを使用することである。このオプションはコストなしではない。特に並列有限インパルス応答（ＦＩＲ）フィルターを実施するためのハードウエアのコストはひどく高い。しかしながら、ハードウェアの処理速度および柔軟性を利用することにより、並列イコライザを仮想的に実施してもよい。

イコライザ１１０は１セットの仮想並列イコライザとして動作するようにレシーバー１５０内で操作される。イコライザ１１０の部分は、図３にさらに図解される。例示実施形態によって、受信されるサンプルＸ_nは、イコライザ１１０に印加される前にサンプルメモリ記憶装置１５６に記憶される。記憶装置１５６は、サンプルの複数の半スロットを同時に記憶するように設計されている。このように、サンプルの１つの半スロットがサンプルメモリ記憶装置１５６に書かれている間に、サンプルの以前の半スロットがイコライザ１１０により読み出され、処理される。例えば、Ｔ＝０．８３３ｍｓであるＨＤＲの場合のように、Ｔ秒の持続時間を有する半スロットの場合、メモリのリード／ライト衝突は、サンプルの各半スロットがＴ秒未満で読み出され処理される限り回避されるかもしれない。サンプルの半スロットを処理することは、適応フィルタリングアルゴリズムを介してのように半スロット内のパイロットバーストに関するイコライザ係数を訓練し、イコライザ１１０を用いて半スロット内の１つ以上のデータセグメントをフィルタリングすることを含む。コントローラー１５４およびタイミングユニット１５２として。現在の実施形態によれば、イコライザは、シンボル送信レートより高い内部クロックレートを有するＦＩＲフィルターを実施する。この実施形態によれば、ＦＩＲ実施は、仮想イコライザを実施するための能力を提供する。そのような訓練およびフィルタリングは、許容可能時間Ｔの一部に過ぎない。例えば、イコライザを訓練し、データセグメントをフィルターするのに、それぞれ、０．１Ｔ秒および０．３Ｔ秒かかるかもしれない。もし他の信号処理が必要でなかったならば、イコライザ１１０は、およそ０．６Ｔ秒の期間アイドル状態であり、イコライザ１１０の再使用のために０．４Ｔ秒許容したであろう。

サンプル記憶装置１５６は、リードアクセスメモリ（ＲＡＭ）のような、受信サンプル情報を書いたり、再書き込みできる揮発性メモリである。サンプル記憶装置１５６は図４に図解され、２つの部分ＡおよびＢを有する。Ａ／Ｄ出力からのサンプルは、サンプルメモリ記憶装置１５６に連続して記憶され、そこからイコライザ１１０に供給される。１つの半スロットの期間に、Ａ／Ｄ出力からのサンプルは、Ａで示されるＲＡＭの部分に連続して書き込まれる。これらのサンプルが書かれている間に、イコライザはＢで示されるＲＡＭの部分からサンプルを読み処理してもよい。イコライザが、Ａで示されるＲＡＭ部分を充填するのにかかる時間よりも、Ｂで示されるＲＡＭ部分からサンプルを読み出して処理する時間が少ない限り、メモリにリード／ライト衝突は起きない。イコライザがＢからのサンプルの処理を完了し、ＲＡＭ部分Ａが充填されると、イコライザは次に、次の半スロットのサンプル、すなわち、ＲＡＭ部分Ａのサンプルを処理し、一方、Ａ／Ｄ出力サンプルは、ＲＡＭ部分Ｂに現在連続的に書かれている。

イコライザ１１０は複数の遅延装置２００を含む。遅延装置２００間に接続されるのは、乗算器またはタップ２１０である。各乗算器は対応する係数を有する。この係数は、種々のタップ構成のための重み付け係数として考えてもよい。係数はｃ_iとして識別される。但しi＝０，１，・・・Ｎ−１である。次に、乗算器２１０の各々は一連の加算器２２０につながれる。加算器２２０は直列に接続され、累積出力

を出力する。この累積出力は、対応する係数値により乗算された各タップ値の期間を含む。

イコライザ１１０の出力

は、送信されたシンボルの推定値である。

１つ以上の出力

が構成選択装置２５０に供給される。構成選択装置２５０は、各構成に対して結果の出力

を記憶する。構成はそれぞれ、係数値の異なるセットを持っている。１つ以上の係数をゼロに設定するように係数値を変更することは、イコライザの長さを効率的に変更することに留意する必要がある。例えば、係数ｃ₀，ｃ₁，ｃ_N-2およびｃ_N-1がゼロに設定されるなら、イコライザの長さは、ＮタップからＮ−４タップに効率的に低減される。半スロット毎に、構成選択装置２５０は、出力、すなわち、各構成のシンボル推定値

を解析し、その半スロットに最良の構成を決定する。次に、構成選択装置２５０は構成情報、すなわち係数値を係数メモリストレージおよびコントローラー２３０に供給する。コントローラー２３０は乗算器２１０に適切な係数値を供給する。１つの実施形態によれば、構成選択装置２５０が出力

と既知パイロットシンボルの間のＭＳＥを評価し最も小さな評価されたＭＳＥを備えた構成を決定することに注意する必要がある。別の実施形態において、構成選択装置２５０は、
出力

を与えられてＣ／Ｉを評価し、最も高く評価されたＣ／Ｉを備えた構成をそこから決定する。

１つの実施形態では、イコライザ１１０は、システムに必要とされる最長の長さに設計されている。イコライザ１１０はＮの係数を有するＮタップＦＩＲ、および対応する遅延線を含む。イコライザ１１０用のＦＩＲ係数には所望の値がロードされる。

１セットの中間のイコライザ長さ｛Ｎ_ｉ：ｉ＝１．．．ｎ｝は、ｎの「仮想」イコライザに対して選択される。仮想イコライザは、有効にイコライザの長さを変更するために、ゼロに設定された係数を備えたフルレングスイコライザに言及する。選択された長さのセットは、以下によって決定される：

（１）方法がＮを仮定し、Ｎ_ｉの各々が奇数であるなら、ｉ番目の仮想イコライザは、さらなる限定

を備えて、

として書いてもよい。

ｉ番目の仮想イコライザはＮ_ｉのノンゼロ係数のみを有する、すなわち、ｉ番目の係数は長さＮiを有することに留意する必要がある。イコライザ１１０は、ｎの仮想イコライザの各々に対してイコライザ係数｛ｈ_i（ｋ）｝を記憶するための係数メモリストレージおよびコントローラー２３０を含む。

図５は、イコライザ１１０中のサンプルを処理する１つの方法３００を図解すする。

そのプロセスはステップ３０２でｉ＝ｌとしてインデックスを初期化する。決定ダイヤモンド３０４では、インデックスは仮想イコライザｎの数と比較される。ｎ以下のインデックスｉの場合、処理は図６のステップ３２０に継続し、係数メモリストレージおよびコントローラー２３０から係数｛ｈ_i（ｋ）：｜ｋ｜＜（Ｎ_i−１）／２｝を検索する。次に、係数はステップ３２２でＦＩＲにロードされる。次に、プロセスはステップ３２４でサンプルメモリ記憶装置１５６からパイロットバーストサンプルを読む。次に、イコライザは上述のステップ３２６で供給された式（２）の制限を強化しながらパイロットバースト上で訓練する。トレーニングは、適応アルゴリズムのために、係数更新中にある係数用の加算器２２０を不能にすることにより行われてもよい。適応アルゴリズムステップサイズは、またイコライザがＮi≦Ｎを有することを認識するために調節される必要があることに留意する必要がある。レシーバー１５０は、イコライザ１１０のＦＩＲのトレーニングと同時に、Ｃ／ＩあるいはパイロットバーストのＭＳＥをステップ３２８において、評価する。

パイロットバースト上で訓練した後に、プロセスは、ＦＩＲから更新された係数を読み、その値を係数メモリ記憶装置２３０に返す。評価されたＣ／Ｉは、Ｘ_iと呼ばれる。処理は図５のステップ３０６に戻り、

を設定する。

次に、プロセスはイコライザ長さをｊ番目の仮想イコライザの長さ、すなわちＮ_jとして設定する。Ｎ_jはステップ３０８において現在の半スロット上で最適であると考えられる。対応する係数｛ｈj（ｋ）：｜ｋ｜＜（Ｎj−１）／２｝は、係数メモリ記憶装置２３０から検索される。次に、係数はステップ３１０においてイコライザ１１０にロードされ、ｈ_j（ｋ）＝０、但し（Ｎ_j−１）／２＜｜ｋ｜＜（Ｎ−１）／２を設定する。次に、データセグメントサンプルはサンプル記憶装置１５６から読まれ、ステップ３１２でＦＩＲを使用してフィルタされる。

無線通信システムにおいて典型的なチャネルに関しては、最適のイコライザ長さが単にゆっくり変わりそうである。従って、最適のイコライザ長さは大多数の連続する半スロットに対してたぶん変化しないであろう。長さＮ_j、Ｎ_j-1、Ｎ_j+1の並列の３つのイコライザを考える。長さＮjは、以前の半スロット上の最適な長さとして選択される。すなわちｊ番目の構成は以前の半スロット上で最適である。長さＮ_ｊ、Ｎ_ｊ−１およびＮ_ｊ＋１は式（１）によって選ばれる。いつもｎの仮想イコライザの全体のファミリーを訓練するよりもむしろ、変形された実施形態は、３つの仮想イコライザのみを訓練する。方法４００は図７に図解される。プロセスは、ｊをｎに設定し、長さＮ_jをＮに設定することにより開始される。長さがｍａｘ（Ｎ_j-1，１）、Ｎ_j、およびｍｉｎ（Ｎ_j-1，Ｎ）の３つの仮想イコライザが４０８で訓練される。長さＮkのイコライザ構成が最高に評価されたＣ／Ｉをステップ４０９で生じるようにｋを設定する。ステップ４１０において、プロセスは、イコライザＮｋの更新された係数を使用して、半スロットのデータセグメントをフィルターする。インデックスｊはステップ４１２でｋと等しく設定される。また、プロセスは決定ダイヤモンド４０２に返る。プロセスは、ｊをｋに設定し、Ｎ_iをＮ_kに設定し、次の半スロットに続く。３つのイコライザが代表例として提供される。任意の数の仮想イコライザへの拡張は、同様の方法で実施される。

上述した仮想並列イコライザは、特定のフィルター構成を組込むイコライザ、すなわち、固定された所定の長さのＦＩＲフィルターを考えるけれども、概念は任意のイコライザ構成に適用してもよい。さらに、他のイコライザパラメーターは選択処理に組み込んでもよい。イコライザパラメーターは、イコライザの機能および動作を定義する任意の変数を包含する。イコライザパラメーターは、これらに限定されないが、ＤＣオフセット値または入力サンプルのための位相オフセットまたはセクター識別子を含む。さらに、訓練は、複数のパラメーターが各構成のために変更される様々なイコライザ構成のために実行してもよい。例えば、並列に訓練されたイコライザ構成中で、１つの構成はセクターＭに割り当てられた長さＬのイコライザでありえる。別の構成はセクターＭ’に割り当てられた長さＬ’のイコライザでありえる。各構成については、ＭＳＥ、Ｃ／ＩあるいはＳＩＮＲのような性能測定または評価が記憶される。次に、各構成の性能測定が比較され、最適な構成が決定される。

一般的な場合は図９および図１０に図解される。イコライザ１１０中のサンプルを処理する方法７００は、ステップ７０２でｉ＝１としてインデックスを初期化する。決定ダイヤモンド７０４では、インデックスは仮想イコライザｎの数と比較される。ｎ以下のインデックスｉの場合、処理は、図１０のステップ７２０に続き、メモリストレージおよびコントローラー２３０と同様のパラメーターメモリ記憶装置からイコライザパラメーターを検索する。次に、パラメーターはステップ７２２でイコライザを構成するために使用される。次に、プロセスは、ステップ７２４で、サンプルメモリストレージ装置１５６のようなサンプルメモリ記憶装置からパイロットバーストサンプルを読む。次に、イコライザはステップ７２６でパイロットバースト上で訓練する。レシーバー１５０は、イコライザ１１０のトレーニングと同時に、パイロットバーストの性能手段をステップ７２８で評価する。パイロットバースト上で訓練した後に、プロセスは対応するパラメーターを読み、ステップ７３０でパラメータメモリ記憶装置に値を返す。測定された性能パラメータはＸ_ｉと呼ばれる。処理は図９のステップ７０６に戻り、

を設定する。

次に、プロセスは仮想イコライザＮｊの長さとしてイコライザ長さを選択する。イコライザ長さはステップ７０８において、現在の半スロットに最適である。対応するイコライザパラメーターはパラメータメモリ記憶装置から検索される。次に、パラメーターはステップ７１０でイコライザ１１０を構成するために使用される。次に、データセグメントサンプルがサンプルメモリ記憶装置から読まれ、ステップ７１２において、構成されたイコライザを用いて処理される。

イコライザ１１０の最適化は並列のイコライザの訓練により行なってもよい。この場合、並列のイコライザの各々は、イコライザ１１０の構成を定義する。最適の構成は各構成の性能の比較により選択される。そのようなトレーニングおよび比較に選ばれた並列のイコライザは、任意のイコライザのパラメーター、あるいはイコライザパラメーターの組合せによって定義してもよい。例えば、１つのシナリオでは、並列イコライザは、決定フィードバックイコライザとして実施してもよい。そして異なる構成は、各構成において使用されるフィードバックフィルターおよびフィードフォワードフィルターの長さを別個に指定してもよい。別のシナリオでは、イコライザパラメーターはセクター識別子を含んでいてもよい。この場合、レシーバーは、ソフトハンドオフ状況でのように複数の送信器からのデータサンプルを受信することができる。この場合、セクター識別子は、比較のためにさらに条件またはイコライザパラメーターを提供する。目標は、受信のために最良のセクターを選択することである。図１１は、イコライザ１１０を最適化するために使用してもよい、インデックス１乃至Ｎがつけられた構成のテーブルを図解する。最初の構成は長さＬ１を有するＦＩＲ１１０により定義される。この場合、長さは、ノンゼロ係数を有するフィルタータップの数およびセクターＳ１を識別する受信セクターの数を指す。他の構成は同様に与えられる。この場合、Ｌ２はＬ１に等しくないかもしれない。またセクターＳ１およびＳ２は、通信システム内の異なるセクターであってもよい。種々の構成がイコライザに適用され、性能測定が行われまたは評価される。次に、性能手段は各基準に対して比較され、最適な構成を決定する。次に、最適の構成は、サンプル記憶装置に記憶されたデータに適用される。この場合、最適の構成は、さらに、最適の受信のための最良のセクターに関してレシーバーに指示を供給する。任意の数のパラメーターおよびパラメーターの組み合わせを採用してもよい。

上記に提供される例において、サンプル記憶装置の使用は、仮想並列イコライザの実施を可能にする。所定の送信レートで受信したサンプルを記憶することにより、レシーバーは、さまざまな構成のイコライザを訓練するための時間が提供され、それにより最適な構成を選択し、サンプルデータを実際に処理する前に最適構成に調節する。パイロットバーストもサンプル記憶装置に記憶され、イコライザを訓練する際に使用のためにそこから検索される。

性能測定
上記に記述されるように、イコライザ構成は、ＳＩＮＲ、Ｃ／Ｉあるいは他の性能基準の測定に基づいて選択してもよい。他の性能基準は、例えば、パイロットサンプル上で測定されたイコライザ構成の平均平方誤差を含んでいるかもしれない。例えば、パイロットサンプル上のイコライザ出力が

によって与えられ、所望のパイロットシンボルが

により示されるなら、この構成の平均平方誤差は、

により与えられる。ＳＩＮＲまたはＣ／Ｉ評価の１つの定義は下記である：

他の定義または性能測定も可能である。

上記に示されたモデル、方法、および装置は、異なるシステム、チャネル条件およびレシーバー設計を支援する種々の実施形態の例として役立つ。上記に記述されるような並列イコライザのアプリケーションは、これに限定されないが、高いデータレートシステムを含み、様々な通信システムでの動作に適応された任意の様々なレシーバーにおいて実施してもよい。

当業者は、ここに開示した実施の形態に関連して記載した種々の実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウエア、コンピュータソフトウエアまたは両方の組合せで実施してもよいことを理解するであろう。このハードウエアとソフトウエアの互換性を明瞭に説明するために、種々の実例となる部品、ブロック、モジュール、回路、およびステップが一般にそれらの機能性の観点から上に記載された。そのような機能性がハードウエアまたはソフトウエアとして実現されるかは特定のアプリケーションおよび全体のシステムに課せられた設計制約に依存する。熟達した職人は、各特定のアプリケーションに対して記載した機能性を変形した方法で実施することができるが、そのような実施の判断は、この発明の範囲を逸脱するものとして解釈されるべきでない。

ここに開示された実施の形態に関連して記載された種々の実例となる論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理装置、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウエアコンポーネント、またはここに記載した機能を実行するように設計されたいずれかの組合せを用いて実施または実行してもよい。汎用プロセッサは、マイクロプロセッサであってよいが、別の方法では、プロセッサは、いずれかの一般的なプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってよい。プロセッサはまた、計算装置の組合せとしても実施できる。例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと協力した１つ以上のマイクロプロセッサまたはいずれかの他のそのような構成として実施してもよい。

ここに開示された実施の形態に関連して記載された方法またはアルゴリズムのステップは、ハードウエアにおいて、プロセッサにより実行されるソフトウエアモジュールにおいて、または両者の組合せにおいて直接具現化してもよい。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、脱着可能ディスク、ＣＤ−ＲＯＭ、または技術的に知られているその他のいずれかの形態の記憶媒体に常駐してもよい。例示記憶媒体は、プロセッサに接続される。そのようなプロセッサは記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。別の方法では、記憶媒体は、プロセッサに集積可能である。プロセッサと記憶媒体はＡＳＩＣに存在してもよい。ＡＳＩＣはユーザ端末に存在してもよい。別の方法では、プロセッサと記憶媒体はユーザー端末内のディスクリートコンポーネントとして存在してもよい。

好適実施の形態の上述の記載は当業者がこの発明を製作または使用することを可能にするために提供される。これらの実施の形態に対する種々の変更は当業者には容易に明白であろう、そしてここに定義される包括的原理は発明力の使用なしに他の実施の形態に適用可能である。従って、この発明は、ここに示した実施の形態に限定されることを意図したものではなく、ここに開示した原理と新規な特徴に一致する最も広い範囲が許容されるべきである。

Claims (14)

1. 下記を具備する、パラメーターのセットにより定義されるイコライザを用いて受信サンプルから送信された信号を評価する方法：
   パラメーターのセットのための第１の値のセットを決定する；
   前記イコライザを訓練し、更新された第１の値のセットを発生する；
   前記イコライザの第１の性能パラメーターを評価する、前記第１の性能パラメーターは、前記更新された第１の値のセットに関連している；
   パラメーターのセットのために第２の値のセットを設定する、前記第２の値のセットは、前記イコライザの構成を効率的に変更する；
   前記イコライザを訓練して更新された第２の値のセットを発生する；
   前記イコライザの第２の性能パラメーターを評価する、前記第２の性能パラメーターは、前記更新された第２の値のセットと関連している；
   前記第１の性能パラメーターを前記第２の性能パラメーターと比較する；
   前記第１の性能パラメーターと前記第２の性能パラメーターの比較に基づいて、前記第１の値のセットと前記第２の値のセットの一方を選択する；および
   前記選択の結果を用いて、前記イコライザを構成する。
2. 前記イコライザの訓練のために、周知のサンプルのシーケンスが使用される、請求項１の方法。
3. 前記第１の性能パラメーターは、前記イコライザの搬送波対干渉（Ｃ／Ｉ）比である、 請求項２の方法。
4. さらに下記を具備する、請求項１の方法：
   データサンプルを受信する；
   サンプルメモリ記憶装置に前記データサンプルを記憶する；
   データサンプルの少なくとも一部を検索する；および
   前記構成されたイコライザを用いて前記データサンプルの少なくとも一部を処理する。
5. 前記第１の係数のセットおよび前記第２の係数のセットの選択された一方をパラメーターメモリ記憶装置に記憶することをさらに具備する、請求項１の方法。
6. 前記パラメーターのセットは、前記イコライザの第１のフィルターのフィルター係数を含む、請求項１の方法。
7. 前記パラメーターのセットは、さらに前記イコライザの第２のフィルターのフィルター係数を含む、請求項６の方法。
8. 前記パラメーターのセットは、前記受信 サンプルのＤＣオフセットを含む、請求項１の方法。
9. 前記パラメーターのセットは、第２識別子を含む、請求項１の方法。
10. 前記パラメーターのセットは、前記受信サンプルの位相を含む、請求項１の方法。
11. 下記を具備する、サンプルがパイロットサンプルとデータサンプルを含み、サンプリングレートで受信される信号サンプルをレシーバーで処理する方法：
    前記信号サンプルを前記サンプリングレートで、サンプルメモリ記憶装置に書く；
    次のものによってイコライザを訓練する：
    前記サンプリングレートより高いレートで前記サンプルメモリ記憶装置から前記パイロットサンプルを検索する；
    複数のパラメーターセットを印加することにより前記イコライザを訓練する；および
    前記複数のパラメーターセットのうちの１つのパラメーターセットを選択する；および
    前記複数のパラメーターセットから選択された前記パラメーターセットを適用する前記イコライザを用いて、前記サンプルメモリ記憶装置からのデータサンプルを処理する。
12. 下記を具備する、パラメーターのセットにより定義されるイコライザを用いて受信サンプルから送信された信号を評価する装置：
    前記パラメーターのセットのための第１の値のセットを決定する手段；
    前記イコライザを訓練して更新された第１の値のセットを発生する手段；
    前記イコライザの第１の性能パラメーターを評価する手段、前記第１の性能パラメーターは、前記更新された第１の値のセットと関連している；
    前記パラメーターのセットのための第２の値のセットを設定する手段、前記第２の値のセットは、前記イコライザの構成を効率的に変更する；
    前記イコライザを訓練し、更新された第２の値のセットを発生する手段；
    前記イコライザの第２の性能パラメーターを評価する手段、前記第２の性能パラメーターは、前記更新された第２の値のセットと関連している；
    前記第１の性能パラメーターを前記第２の性能パラメーターと比較する手段；
    前記第１の性能パラメーターと前記第２の性能パラメーターを比較することに基づいて、前記第１の値のセットと前記第２の値のセットの一方を選択する手段；および
    前記選択の結果を用いて前記イコライザを構成する手段。
13. 下記を具備する、サンプルがパイロットサンプルとデータサンプルを含み、サンプリングレートで受信される信号サンプルをレシーバーで処理する装置：
    前記信号サンプルを前記サンプリングレートで、サンプルメモリ記憶装置に書く手段；
    次のものによってイコライザを訓練する：
    前記サンプリングレートより高いレートで前記サンプルメモリ記憶装置から前記パイロットサンプルを検索する手段；
    複数のパラメーターセットを印加することにより前記イコライザを訓練する手段；および
    前記複数のパラメーターセットのうちの１つのパラメーターセットを選択する手段；および
    前記複数のパラメーターセットから選択された前記パラメーターセットを適用する前記イコライザを用いて、前記サンプルメモリ記憶装置からのデータサンプルを処理する手段。
14. 下記を具備する無線装置：
    受信サンプルを記憶するサンプルメモリ記憶装置；
    下記を具備する受信サンプルを処理するイコライザ：
    構成選択装置；および
    パラメーターメモリ記憶装置、複数のパラメーターセットを用いて前記イコライザを訓練し、１つのパラメーターが選択され、前記構成選択装置は、前記１つのパラメーターセットを適用して、前記イコライザの構成を決定する。

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