JP2010533387A - 超高速信号送受信 - Google Patents

Abstract

電子デバイスの間で電気信号を伝送するインターコネクトは、第２の結合要素に電磁気的に結合され且つその第２の結合要素と直に並列にされる第１の結合要素を有する。第１の結合要素は、第１の集積回路を有する第１の電子デバイスに実装され且つその第１の電子デバイスに電気的に接続される。第２の結合要素は、第１の電子デバイスに実装され且つその第１の電子デバイスに電気的に接続されるとともに、第２の電子デバイスのインターコネクトへ電気的に接続されてよく、あるいは、第２の結合要素は、第２の電子デバイスに実装され且つその第２の電子デバイスに電気的に接続されてよい。

Description

本願は、電子デバイスの間で電気信号を伝送する通信リンクに関する。

集積回路内又はその間の通信は、電子デバイスの基本特性である。このような通信は、積層印刷回路基板若しくは同様の基板材料上の同じ又は異なるチップの間又はチップ自身の内部の通信を含みうる。チップ自体は、同じ又は異なる技術により製造されてよい。最近の傾向は、高速通信技術の要求が増えつつあり、これが、より高い帯域幅の要求に対処するとともにデバイス及び回路レベルで高速デバイスの試験に対応するには絶対不可欠であることを示す。これに加えて、デバイスの複雑さが増すにつれて、電力消費を削減し、サイズを小さくし、システム全体のコストを削減する必要性が高まっている。これは、高速なインターフェース及びインターコネクトの領域で有意な勢いを生み出している。

近年、インターコネクト技術は、直接配線又は外部変換結合を用いてギガビット範囲でのデータの伝送を可能にするよう、パラレルデジタル−シリアルに基づく通信から発展している。従来のシリアルＩ／ＯセルはＥＳＤ（Electro Static Discharge）保護回路を必要とし、結果として、より低い電力効率、速度制限、及びより大きいパッドサイズをもたらす。更に、小幅な電力量の範囲内では、信号は短いデータ経路にわたって一貫して且つ確実にしか送信され得ず、それらを干渉しやすくするとともに、高速／周波数について限定された動作範囲を有する。電力は増大するが、信号制限を解消することは可能である。例えば、１０Ｇイーサネット・シリアル有線リンクを用いて１０ギガ／秒に達することが可能である。しかし、このような送受信機は最大で１５ワットの電力を必要とする。これは、少数のチャネルについてのポイント・ツー・ポイント通信を別にすれば実用的な通信方法でない。電力消費は、Ｉ／Ｏの多数のチャネルが必要とされ、夫々の個々のＩ／Ｏチャネルが、提案される１０Ｇ標準の電力量よりも何倍も低い上記電力量を満足しなければならない場合に、主な制限因子である。大きな電力量は、データ経路の長さに伴って増大する信号劣化に対処するために用いられる技術の結果として、必要とされる。データ経路長と、信号インテグリティに対するその影響とは、しばしば、先行技術の解決法に対する主な懸案事項である。高速信号通信の例には、チップ・ツー・チップ、チップ・ツー・基板、及びボード・ツー・ボード又はバックプレーンレベル並びにそれらの反対の方向でのデータの伝送及び／又は共有が含まれる。

最も一般的に使用される、電子デバイスの間の信号通信の方法には、２つのノードの間に物理的な電気的コンタクトを作ることが含まれる。電気信号は、直流（ＤＣ）若しくは交流（ＡＣ）信号又はそれらの両方を有してよい。ノードを相互接続する代替方法には、ＤＣ成分が利用可能でなく又はＤＣ成分がノイズを付加し若しくは何らかの他の望まれていない効果を有するところの容量性及び誘導性の技術を有するＡＣ結合に係る方法がある。更に、信号は、光学的な方法、磁気的な方法、又は無線周波数送信／受信を用いて結合されてよい。集積回路の間のデジタル通信が主な関心となっているが、デジタル及びアナログ両方の信号を伴う通信も必要とされている。

図１ａを参照すると、集積回路（ＩＣ又はチップ）１０の従来の装置が、信号１４の入力がチップ１０上の第１の内部電子特定用途向け回路１６から１又はそれ以上のパッド１１２に送信される場合について示されている。第１の特定用途向け回路１６は、例えば、外部ソースから信号１４を受信する受信器のような、出力デバイス又は入力デバイスであってよい。信号１４はデジタル又はアナログであってよい。信号１４は、バッファ１８を介してパッド１１２に伝播されるように調整される。静電気放電保護（ＥＳＤ（Electrostatic Discharge Protection））はダイオード２０によって提供される。ダイオード２０は、接地若しくは電源又は他の保護回路へＥＳＤ電流をそらす。保護回路は、パッド１１２と電気的に接触する外部ソースから発せられる破壊的なエネルギを、敏感な内部の特定用途向け回路１６に達する前に、吸収して消散させることを目的としている。

このような装置１０は制限を有する。バッファ１８及びパッド１１２が異なる特性を有する場合は、補償が必要とされる。静電気放電ダイオード２０及び関連する保護回路は、大きな寄生キャパシタンス量を示し、従って、装置１０は、大きなキャパシタンス量を信号経路に導入する。信号エネルギは、信号１４がパッド１１２へと伝播されるにつれて、寄生キャパシタンスによって吸収され、熱として消散する。一般に、信号損失の量は周波数とともに増大する。更に、信号１４は、一連のバッファ１８によって伝播される場合に、時間遅延を生ずる。このようにして提供される補償及び保護は、内部回路と外部パッドとの間から発せられる又はそれらの間に至る所望の信号１４のエネルギを低下させるとともに、ひいては、遠くの送信器又は受信器での利用可能な信号レベルを低下させる。

先行技術のＩ／Ｏセルは、破壊的な電圧及び電流を吸収して減衰させるよう保護ダイオード並びに受動及び能動素子の使用を伴う。これらは、通常、Ｉ／Ｏセルに負荷をかけるアクティブ構造を有する。例えば、典型的な保護ダイオード構造は約１ピコファラッド（ｐＦ）の等価キャパシタンスを有することが知られている。２ギガヘルツ（ＧＨｚ）信号の信号経路における１ｐＦキャパシタンスの影響は、８８オーム毎ワイヤ（per wire）の有効負荷でありうる。差動信号伝達スキーマで、これは、５０オームの典型的な伝達インピーダンスと比較して、４４Ωの等価負荷を与えうる。言い換えると、アクティブ信号を送信するために使用されるよりも、保護システムの負荷に勝るよう（この場合に）使用されるエネルギは大きく、従って、信号経路は、信号損失を補償すべく付加的な増幅を必要とする。結果として、我々の例では、システムは、２倍の面積を要し且つ２倍の電力を消費する。この場合は簡略化であるが、それは目下の実施が有する問題を例証する。実際には、Ｉ／Ｏシステムがより高いデータレートを達成することができる場合は、問題は更に一層悪化する。２倍の周波数では、ドライバのエネルギの約８０％が保護回路の負荷に対応すべく消費される。

図１ｂを参照すると、従来の装置１０について、本質的に同質の装置が、外部受信への信号１４の伝送のための出力デバイスへ又は１若しくはそれ以上の内部回路２４へのパッド１１２を介する信号の入力のために使用されてよい。

「Transformer isolation for digital power supply」と題された米国特許出願公開第２００５／０２７１１４７号（Dupuis）（特許文献１）の図１６ａは、単一のコンポーネント・パッケージ内に近接して配置されている２つの集積回路の間のアイソレーションを提供する変圧器装置を教示する（Dupuis図６、１５、１５ａ、１６及び１６ａ）。特許文献１はこれを高速データリンクとして記載する一方で、特許文献１は、実際には、実際のデータ（情報）レートの２０倍であるＲＦ搬送波を使用する。

同様に、米国特許第７０６４４４２号（特許文献２）においてLane等は、変圧器により単一のコンポーネント・パッケージ内に近接して配置されている２つの集積回路の間のアイソレーションを提供する装置であって、変圧器が同じパッケージ内の別個の回路に配置される装置を教示する。この場合に、外部Ｉ／Ｏ信号は、能動電子素子と直接的にインターフェースをとる。内部信号についてのみ、アクティブ・エレクトロニクス処理の後、パッケージ内では変圧器／誘電体アイソレーションが形成されて利用される。

特許文献２と同じように、「Logic isolator with high transient immunity」と題された米国特許第５９５２８４９号（Haigh）（特許文献３）は、変圧器を用いて２つの回路の間のアイソレーションを提供する装置であって、変圧器３８が、分離した巻線３６及び４２と、巻線４２に結合されている個別のフェライトコアとによって形成される装置を開示する。

特許文献１と同じように、「Signal isolators using micro-transformers」と題された米国特許第７０７５３２９号（Chen等）（特許文献４）は、変圧器を用いて２つの回路の間のアイソレーションを提供し、変圧器は分離した個別の構成要素である装置を開示する。特許文献４で、「入力（input）」及び「出力（output）」とラベルを付された外部Ｉ／Ｏパッド又は信号は、変圧器アイソレーションが起こる前後にアクティブ・エレクトロニクスとインターフェースをとり、このようにして、特許文献１乃至３及び他の欠点を共有する。

H.Ishikuro、N.Miura、及びT.Kuroda、「Wideband Inductive-coupling Interface for High-performance Portable System」、IEEE2007 Custom Integrated Circuits Conference（CICC）（非特許文献１）は、直接フェイス・ツー・フェイスのチップ間通信を可能にする誘導素子を有してチップが設計される誘導結合システムを示す。この場合に、チップ上のインダクタが誘導素子であり、同じＩＣ上に組み込まれている第２の誘導素子とは併用されない。非特許文献１は、また、パッケージ外の適用のための別個のコイルを示す。この場合に、コイルは別々に製造され、駆動エレクトロニクスと導電してインターフェースをとられる。

「Method and apparatus for clock distribution and for distributed clock synchronization」と題された米国特許第５３６１２７７号（Grover）（特許文献５）は、遠いシステムを有してさえコモンタイム及びクロックリファレンスが得られるように、送信器及び受信器が協調するようタイミングが調整されるシステムを記載する。同様に、「Apparatus for synchronously generating clock signals in a data processing system」と題された米国特許第５２４３７０３号（Farmwald等）（特許文献６）及び「synchronous memory device having an internal register」と題された米国特許第５９５４８０４号（Farmwald等）（特許文献７）は、異なる経路に続くクロックエッジの認識によりタイミングが調整されるシステムを記載する。また、留意すべきは、特許文献５乃至７は、それらのシステムを更に制限する、例えば直接ワイヤードメモリ又はロジックシステムのような、ワイヤードシステムを記載する。先行技術で示されるワイヤードシステムは、速度を制限し且つ電力消費を増大させるＥＳＤ構造の必要性によって妨げられている。

「Electromagnetically coupled interconnect system」と題された米国特許第６８８２２３９号（Miller等）（特許文献８）は、ＩＣがパッケージに含まれるテストシステムにおける、別個の電磁（ＥＭ）カプラによる構成要素間の電磁結合を記載する。一般に、特許文献８は、余分の遮蔽のために少なくとも１０デシベル（ｄＢ）の減衰及び更なる損失が存在する疎結合信号を提供する。特許文献８の目的は、疎結合された信号を受信することであり、摂動を与えられないよう求められる他の信号への大きな干渉を有することなくそれらの他の信号の試験及び測定を行う場合に制限される。

「Enhanced electrically-aligned proximity communication」と題された米国特許第７２００８３０号（Drost等）（特許文献９）及び「Network chip design for grid communication」と題された米国特許出願公開第２００６／０２２４７９６号（Vigouroux等）（特許文献１０）は、通信経路を有効にするよう容量結合する近接フィールドである自称「近接（proximity）」通信のためのシステムを記載する。これらは、高速通信を可能にするよう容量的にチップを結合することを目的とし、通信のために十分な容量的なフィールド相互作用を可能にするようほぼ親密な結合接触を必要とする。

近接フィールド相互接続の他の形態は、「Microelectronic packages including solder bumps and AC-coupled interconnect elements」と題された米国特許出願公開第２００６／０２２３３６号（Franzon等）（特許文献１１）及び「Buried solder bumps for AC-coupled microelectronic interconnects」と題された米国特許出願公開第２００３／０１００２００号（Franzon等）（特許文献１２）に示されている。これらは、はんだバンプと、ＡＣ結合されているインターコネクト素子とを有する。同じように、「Inductively coupled electrical connectors」と題された米国特許第６８８５０９０号（Franzon等）（特許文献１３）及び「Buried solder bumps for AC-coupled microelectronic interconnects」と題された米国特許第６９２７４９０号（Franzon等）（特許文献１４）がある。特許文献１１乃至１４に記載されるパッケージは、別々に構成されて維持される構造に依存する。特許文献１３で、本質的要素は、構造を別々にしておくことである。これは、それらが接触する場合に導通しうるためである。特許文献１１乃至１４は、特定のパッケージ技術及び相互接続トポロジーはんだポストについて論じている。

米国特許出願公開第２００５／０２７１１４７号（Dupuis） 米国特許第７０６４４４２号 米国特許第５９５２８４９号（Haigh） 米国特許第７０７５３２９号（Chen等） 米国特許第５３６１２７７号（Grover） 米国特許第５２４３７０３号（Farmwald等） 米国特許第５９５４８０４号（Farmwald等） 米国特許第６８８２２３９号（Miller等） 米国特許第７２００８３０号（Drost等） 米国特許出願公開第２００６／０２２４７９６号（Vigouroux等） 米国特許出願公開第２００６／０２２３３６号（Franzon等） 米国特許出願公開第２００３／０１００２００号（Franzon等） 米国特許第６８８５０９０号（Franzon等） 米国特許第６９２７４９０号（Franzon等）

H.Ishikuro、N.Miura、及びT.Kuroda、「Wideband Inductive-coupling Interface for High-performance Portable System」、IEEE2007 Custom Integrated Circuits Conference（CICC）

以下で記載されるインターコネクトは、高速Ｉ／Ｏ性能を集積回路に提供するよう導電性であり、絶縁性であり、誘導的であり且つ容量的である１又はそれ以上の素子を有する小型集積モノリシックインターフェース素子（Miniature Integrated Monolithic Interface Element）（以下、「ＭＩＭＩＣＥ」と呼ぶ。）を使用する。ＭＩＭＩＣＥは、インターコネクトの主な構成要素であり、単一チップに形成されても、又は２つの物理的に異なったチップに部分的に形成されてもよい。結合インダクタとして簡単のために示されるＭＩＭＩＣＥ構造は、例えば、ＩＣ又はパッケージ又は通信基板にモノリシックに組み立てられた誘導的で容量的で且つ導電性の素子を含む２つのハーフセル素子である。語ＭＩＭＩＣＥは本明細書中で便宜上使用される。なお、明らかなように、それはモノリシックに形成されても又は形成されてなくてもよい。

一実施形態で、両ハーフセルは１つのモノリシックＩＣに構成され、１つのハーフセルは内部チップ回路に接続され、もう１つのハーフセルはＩＣのパッドに接続される。次いで、ＩＣのパッドは外部素子に接続される。他の実施形態で、第２のハーフセルは、ＭＩＭＩＣＥデバイス自体を含む中間導体に接続されてよい。他の実施形態で、第２のハーフセルは基板デバイス又は第２のＩＣの中に構成されてよい。

ＭＩＭＩＣＥは、現在の方法とは対照的に、高速通信のためのＩ／Ｏセル内部の静電気放電保護（ＥＳＤ）回路構造（図１ａ及び図１ｂ）に対する必要性を低減し又は除くようにチップ内部の結合を用いることを伴う。これは、ＩＣのマイクロ加工に存在する、例えば、導電性の、絶縁性の、誘導的な且つ容量的な素子等の素子からＭＩＭＩＣＥを構成するとともに、能動ＩＣ回路と同時にこれらの素子を構成することによって行われる。図２ａは、全ての素子が、先行技術で必要とされる別個の素子及び接続の必要性を伴わずに標準的なＩＣ加工フローを用いて構成されるところの応用を示す。

セルのＭＩＭＩＣＥ Ｉ／Ｏセルフレームワーク側の入力及び出力の間の電気的なアイソレーションは、固有の放電電圧保護を提供する。入力及び出力ハーフセル（又はコンポーネント）の間には直接の電気的な接続はないので、ＭＩＭＩＣＥの一次（Ｔｘ）及び二次（Ｒｘ）コンポーネントの間のアイソレーションギャップは、過渡電圧及び差動電圧保護には十分である。入力及び出力接続の間の付加的なアイソレーションは、一次（Ｔｘ）及び二次（Ｒｘ）の間の分離距離を増大させるようそれらを更に離すことによって、例えば、Ｔｘ及びＲｘを分離するチップのレイヤの数及び／又は厚さを増大させてアイソレーションバリアを高めることによって、達成され得る。アイソレーションレイヤは、半導体デバイス製造工程の共通要素である二酸化ケイ素を有することができる。ギャップ領域で二酸化ケイ素以外の他の物質を用いることによってアイソレーションバリアを高めることが可能である。

現在のデバイスで、ＥＳＤ回路構造は、一般に、信号遅延を導入し、必要とされるＩ／Ｏセルサイズを増大させ、同時に、Ｉ／Ｏセルに特に高周波又は高データレートで相当の電力を使用させる。実際に、標準的な低電力集積回路での目下のＩ／Ｏセル速度性能は、約５００メガヘルツ（ＭＨｚ）に制限されている。保護ＥＳＤ構造を有するＴｘ及びＲｘ機能をＭＩＭＩＣＥと置換することは、より小さいサイズ、より少ない電力消費及び有意により速い動作速度の利点を提供する。随意的に、変圧器の二次側（Ｒｘ）での非常に小さいＥＳＤ保護回路構造は、放電電圧保護を改善するために使用され得る。例えば、通常の１／１０サイズのＥＳＤ構造が、既存の解決法に対する例外的な保護レベルまでＭＩＭＩＣＥと組み合わせて含まれてよい。

また、通信のためのＭＩＭＩＣＥスキームは、異なる周波数で同時に同じパッドにより１よりも多い信号を送信することを可能にする。ＥＳＤ負荷を取り除いたことで達成される信号減衰の低減により、ＭＩＭＩＣＥはこれを可能にする。これを達成するために、信号を抽出するようＭＩＭＩＣＥの受信側ではコンディショニング・メカニズムが使用される。

回路性能は、インターコネクト寄生素子による信号歪み及びスミア（smearing）を補償し、介在する通信媒体の伝送特性をより良く整合させるよう送信波形を成形するためにプリエンファシス技術を用いることによって改善され得る。

一実施形態に従って、電子デバイスの間で電気信号を伝送するインターコネクトであって、第２の結合要素に電磁気的に結合され且つ該第２の結合要素と直に並列する第１の結合要素を有するインターコネクトが提供される。前記第１の結合要素は、第１の集積回路を有する第１の電子デバイスに実装され且つ該第１の電子デバイスに電気的に接続される。前記第２の結合要素は、第２の集積回路を有する第２の電子デバイスに実装され且つ該第２の電子デバイスに電気的に接続される。前記第１の電子デバイス及び前記第２の電子デバイスは、夫々、第１の面及び第２の面を有し、前記第１の電子デバイスの第１の面は、前記第２の電子デバイスの第１の面と直に隣接する。前記第１の結合要素は、前記第１の結合要素及び前記第２の結合要素が誘電体バリアによって分離されるように、前記第１の電子デバイスの第１の面から奥まったところに置かれる。

他の側面に従って、第１の電子デバイスと第２の電子デバイスとの間で電気信号を伝送する方法であって、前記第１の電子デバイスに電気的に接続される第１の結合要素を設けるステップと、前記第２の電子デバイスに電気的に接続され且つ前記第１の結合要素と直に並列し、誘電体バリアによって前記第１の結合要素から分離される第２の結合要素を設けるステップと、前記第１の結合要素に電気的に接続される結合デバイスを前記第１の電子デバイスに設けるステップと、前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するよう変調連続波及び超広帯域パルスのうち１つにより前記第１の結合要素を駆動するよう前記結合デバイスを操作するステップとを有する方法が提供される。

他の実施形態に従って、電子デバイスの間で電気信号を伝送するインターコネクトであって、第２の結合要素に電磁気的に結合され且つ該第２の結合要素と直に並列する第１の結合要素を有するインターコネクトが提供される。前記第１の結合要素は、第１の集積回路を有する第１の電子デバイスに実装され且つ該第１の電子デバイスに電気的に接続される。前記第２の結合要素は、第２の集積回路を有する第２の電子デバイスに実装され且つ該第２の電子デバイスに電気的に接続される。結合デバイスは、前記第１の結合要素に電気的に接続される。前記結合デバイスは、動作において前記結合デバイスが、前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するよう超広帯域パルス及び変調ＲＦ信号のうち１つにより前記第１の結合要素を駆動するように、デジタル−超広帯域パルス変換器及びＲＦ変調器のうち１つを有する。

他の側面に従って、第１の電子デバイスと第２の電子デバイスとの間で電気信号を伝送する方法であって、前記第１の電子デバイス及び前記第２の電子デバイスは夫々集積回路を有する方法が提供される。当該方法は、前記第１の電子デバイスに第１の結合要素及び第２の結合要素を設けるステップであって、前記第１の結合要素は、前記第１の電子デバイスの集積回路に電気的に接続され且つ前記第２の結合要素と直に並列にされ、前記第１の結合要素及び前記第２の結合要素は誘電体バリアによって分離されるステップと、前記第２の電子デバイスに第３の結合要素及び第４の結合要素を設けるステップであって、前記第４の結合要素は、前記第２の電子デバイスの集積回路に電気的に接続され、前記第３の結合要素は、前記第２の結合要素と直に並列にされ、前記第３の結合要素及び前記第４の結合要素は誘電体バリアによって分離され、前記第３の結合要素は、前記第２の結合要素に電気的に接続されるステップと、前記第１の結合要素に電気的に接続される結合デバイスを前記第１の電子デバイスの集積回路に設けるステップと、超広帯域パルスが前記第１の結合要素から前記第２の結合要素へ電磁気的に結合され、前記第２の結合要素から前記第３の結合要素へ電気的に結合され、前記第３の結合要素から前記第４の結合要素へ電磁気的に結合されるように、前記結合デバイスにより前記第１の結合要素を駆動するステップとを有する。

他の実施形態に従って、第１の電子デバイスと第２の電子デバイスとの間で電気信号を伝送するインターコネクトであって、前記第１の電子デバイス及び前記第２の電子デバイスは夫々集積回路を有するインターコネクトが提供される。当該インターコネクトは、前記第１の電子デバイスに第１の結合要素及び第２の結合要素を有する。前記第１の結合要素は、前記第１の電子デバイスの集積回路に電気的に接続される。前記第１の結合要素は、前記第２の結合要素と直に並列にされる。前記第１の結合要素及び前記第２の結合要素は、誘電体バリアによって分離される。当該インターコネクトは、前記第２の電子デバイスに第３の結合要素及び第４の結合要素を更に有する。前記第４の結合要素は、前記第２の電子デバイスの集積回路に電気的に接続される。前記第３の結合要素は、前記第２の結合要素と直に並列にされる。前記第３の結合要素及び前記第４の結合要素は、誘電体バリアによって分離される。前記第３の結合要素は、前記第２の結合要素に電気的に接続される。デジタル−超広帯域パルス信号変換器を有する結合デバイスがある。この結合デバイスは、動作において前記結合デバイスが、前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するよう超広帯域パルスにより前記第１の結合要素を駆動するように、前記第１の結合要素に電気的に接続される。

他の実施形態及び特徴は、本明細書及び特許請求の範囲から明らかであろう。

信号及びデータ入力のための従来手段の図である。 信号及びデータ出力のための従来手段の図である。 高速信号出力のためにＭＩＭＩＣＥ装置を有する出力セルの図である。 高速信号出力のためにＭＩＭＩＣＥ装置を有する差動出力セルの図である。 高速信号出力のためにＭＩＭＩＣＥ装置を有する差動出力セルの他の実施形態の図である。 高速信号入力のために非差動ＭＩＭＩＣＥ装置を有する入力セルの図である。 高速信号入力のためにＭＩＭＩＣＥ装置を有する差動入力セルの図である。 高速信号入力のためにＭＩＭＩＣＥ装置を有する差動入力セルの他の実施形態の図である。 高速信号出力のためにＭＩＭＩＣＥ装置を有し、直流再生のため又はＭＩＭＩＣＥ装置の両側に直流情報を供給するための手段を有する出力セルの図である。 金属シールドを有するＭＩＭＩＣＥ装置を備える出力セルの図である。 接地された金属シールドを有するＭＩＭＩＣＥ装置を備える出力セルの図である。 高速信号出力のためのＭＩＭＩＣＥ装置及び更なるＥＳＤ保護のための静電気放電（ＥＳＤ）装置を有する出力セルの他の実施形態の図である。 高速信号出力のためのＭＩＭＩＣＥ装置を有する出力セル、接続カプラ、並びに高速符号受信及び再構成のためのＭＩＭＩＣＥ装置を有する別個の入力セルの実施形態の図である。 組み合わせて入出力機能を備え且つＭＩＭＩＣＥ装置を有する双方向セルの図である。 組み合わせて入出力機能を備え且つＭＩＭＩＣＥ装置を有する双方向セルの他の実施形態の図である。 組み合わせて入出力機能を備え且つＭＩＭＩＣＥ装置を有する差動双方向セルの図である。 組み合わせて入出力機能を備え且つＭＩＭＩＣＥ装置を有するデュプレックス双方向セルの図である。 組み合わせて入出力機能を備え且つＭＩＭＩＣＥ装置を有する差動双方向セルの他の実施形態の図である。 組み合わせて入出力機能を備え且つＭＩＭＩＣＥ装置を有するデュプレックス差動双方向セルの図である。 ＭＩＭＩＣＥ装置を有する複数の他のデバイスとワイヤード・インターコネクトを介して接続される少なくとも１つのＭＩＭＩＣＥ装置を有するデバイスを示す。 ＭＩＭＩＣＥ装置を有する複数の他のデバイスとワイヤード・インターコネクトを介して接続される少なくとも１つの差動ＭＩＭＩＣＥ装置を有するデバイスを示す。 ループ接続トポロジーを用いてＭＩＭＩＣＥ装置を有する複数の他のデバイスとワイヤード・インターコネクトを介して接続される少なくとも１つの差動ＭＩＭＩＣＥ装置を有するデバイスを示す。 高速信号入力／出力のためにＭＩＭＩＣＥ装置を有する電子回路の垂直断面図である。 １つの最乗漆器集積回路からの大規模並列通信を提供する複数のＭＩＭＩＣＥセルを示す図である。 レイヤードチップ又はモノリシック構造の２つの例を表す。 共通基板上のチップ間の相互接続を表す図である。 共通基板上のパッケージ内のチップとパッケージ内の他のチップとの間の相互接続を表す図である。 パッケージ内のフリップチップ・インターコネクト及び基板上の相互接続を表す図である。 基板上でパッドと直接の電気的な接続をされたチップを有するフリップチップ設計を表す図である。 モノリス上のハーフセル及び基板上のハーフセルを用いて基板上で相互接続され且つ伝送線路を介して接続されるチップの図である。 ワイヤード・インターコネクトにより相互接続されるチップの図である。 単一の集積回路上でワイヤード・インターコネクトにより相互接続されるＭＩＭＩＣＥの図である。 アイソレーション／保護強化のために間隙デバイスを用いる例である。 信号伝達エンハンスメント及び／又はアイソレーション／保護強化を提供するために受動及び／又は能動内部素子を備える間隙ＭＩＭＩＣＥデバイスを用いる例である。 どのようにＭＩＭＩＣＥデバイスのハーフセルがパッケージＩＣにより作られ得るかを示す説明図である。 どのようにＭＩＭＩＣＥデバイスが例えばシリコン・ウェハ上のデバイスを試験するために使用され得るのかを示す説明図である。 どのようにＭＩＭＩＣＥデバイスがパッケージＩＣに実装されているデバイスを試験するために使用され得るのかを示す説明図である。 どのようにＭＩＭＩＣＥデバイスが２つのパッケージデバイスの間の通信を可能にするよう使用のために構成され得るのかを示す説明図である。 どのようにＭＩＭＩＣＥデバイスがＩＣのアセンブリのための通信を可能にするよう構成され得るのかを示す説明図である。 どのようにＭＩＭＩＣＥデバイスが複数のデバイス又はＩＣの通信を可能にするよう構成され得るのかを示す説明図である。 どのようにＭＩＭＩＣＥデバイスがＩＣのアセンブリの間の通信を可能にすべく基板に埋め込まれるよう構成され得るのかを示す説明図である。

上記の及び他の特徴は、添付の図面を参照して以下の記載からより明らかとなりうる。図面は、単なる例示を目的としており、如何なる限定もしない。

複数のデバイスの間又は複数の技術範囲にわたる信号の通信のためにチップ又はデバイスの内部及び外部で誘導又は容量結合技術を用いることに関する多数の先行技術が存在する。しかし、それらのいずれも、ここに記載されるデバイスの全ての特性及び機能を有さない。典型的な先行技術による方法又は装置は、組み合わせてアイソレーション又は通信を提供する異種の要素を有する。典型的な代替案は、ことによると、例えば、変圧器又はキャパシタと、外部の変圧器若しくはキャパシタへの又はその逆のワイヤード接続、他の外部要素、及び第２のＩＣへのインターフェースのような、４つの個別素子を有しうる。これらの技術は、１つの要素に一体化可能でなく、２つのＩＣ又は２つのシステムの間で分配されなければならず、一般に、別個のパッケージ又は処理を必要とする。本明細書における技術は、同時にＭＩＭＩＣＥ並びに送信及び受信素子を構成するために１つのプロセスを利用することができる。

目下のデバイスは、小型集積モノリシックインターフェース素子（以下、「ＭＩＭＩＣＥ」と呼ぶとともに、図中参照符号「３２」で参照される。）を有する高速な入力及び／又は出力デバイスである。明らかなように、そのデバイスは、モノリシックに作られ、又は別々に作られて、モノリシックに結合され得る。デバイスは、一般に、先行技術でのデバイスに比べ、より低いキャパシタンスを有し、より少ない電力を使用し、より高いレートで送信することができる。

キャパシタンスが低減され得る１つの方法は、図１に示されるように静電気放電ダイオード２０の削除による。しかし、従来の装置１０について、このことは、高電圧事象にさらされることからの保護を除くことによって、全ての電子部品を危険にさらしうる。モノリシックＭＩＭＩＣＥ３２デバイス内では、厚い酸化物（標準のマイクロ加工素子）がハーフセルを分離するために使用されてよい。ハーフセルの１つはＥＳＤ事象の影響を受けうるが、ハーフセル間の誘電体バリアにより、対応するハーフセルはＥＳＤ事象の影響を受けない。このようなバリアは、通常１マイクロメートル（μｍ）厚の酸化物であり、ＥＳＤを有さない入力又は出力デバイスの数ボルトよりもずっと高いキロボルトのレベルまでのＥＳＤ耐性を有することができる。

最新のＩＣにおけるＥＳＤデバイス及び関連する寄生の存在のために、上述された先行技術のデバイスは制限を有する。本明細書で記載されるデバイスは、実質的に寄生を低減して、より高速で動作することができるとともに、消費電力がより小さい。例えば、９０ナノメートル（ｎｍ）プロセスＩＣは、３．３ボルト信号伝達を用いてチップ間で信号を伝送してよい。経験則（rule of thumb）は、このような信号伝達の速度は約２００ＭＨｚに制限され、多くの電力を消費することである。多数のＩ／Ｏが使用される場合に、Ｉ／Ｏセルにより消費される電力は、集積回路の全電力消費の５０％又はそれ以上に寄与しうる。現在の技術により、結合フィールドは、使用される電圧及び電流の両方に基づく。言い換えると、本デバイスは、より低い供給電圧を補償するように電流及びこれに伴う送信信号のレベルを増大しうる。デバイスは、また、１ボルト供給が出力ラインの上流又は下流で有効に増減されるように巻線比及びその構成導体の結合は設定され得るという事実を利用してよい。このように、デバイスは、先行技術の容量「近接」通信のデバイスとは相違し且つそれよりも優れている。

図２乃至７ｇを参照して、集積回路本体４００を有する高速信号Ｉ／Ｏデバイスで使用されるＭＩＭＩＣＥ３２の様々な実施形態について記載する。

ＭＩＭＩＣＥ３２の使用を例示するよう、高速信号出力のための装置３０での使用（図２ａ乃至２ｃ、４、５ａ、５ｂ、６ａ及び６ｂ）と、高速信号入力のための他の装置１３０での使用（図３ａ乃至３ｃ）と、双方向高速入力／出力（Ｉ／Ｏ）のための他の装置２３０での使用（図７ａ乃至７ｆ）とについて記載する。

ＭＩＭＩＣＥ３２による複数の装置間の通信のためのアーキテクチャは、図８ａ及び８ｂに表されている。図８ｃは、ひと組のデバイスがループ通信システムの一端で動作することができるループシステムにおいてどのようにＭＩＭＩＣＥ３２が構成され得るのかを示す。ＭＩＭＩＣＥ３２のこのような適用は、同じチップ本体内に組み込まれる又はチップ若しくは組み合わせとしての複数の回路の間に非常に高速な通信ネットワークを提供し、別個の要素の間の同期又は分配タイミング又はマスタ−スレーブ関係のための技術と結合され得る。

ＭＩＭＩＣＥ３２を有するデバイスレイヤード構造の例は、図９ａ及び１０に表される。図９ｂは、どのように複数のＭＩＭＩＣＥ３２及びそれらの関連する高速Ｉ／Ｏ回路が並列形式の通信を可能にするよう１つのモノリスに含まれ得るのかを示す。

目下、以下は、図１１ａ乃至１１ｆを参照して、どのようにＭＩＭＩＣＥ３２を含むデバイスが同じ基板上の他のデバイスと通信を行うのかを記載する。図１１ｇで、ＭＩＭＩＣＥの相互接続は、同じＩＣの異なる部分にある場合に関する。

電気素子の強化されたアイソレーション、分離及び保護のためのハーフセル（ＭＩＭＩＣＥ３２）の間隙設置の使用が図１２ａに表される。

図２ａ、２ｂ及び２ｃに表される高速信号出力セル装置３０は、夫々、信号１４を外部デバイスへ送るために出力信号経路１１０、ＭＩＭＩＣＥ３２、及び少なくとも１つのパッド１１２、１１２ａ、１１２ｂを有する。出力信号経路１１０は、出力信号１４の伝送のための特定用途向け回路１６と、信号変換器５０とを有する。出力信号１４は、最初の回路１６から発せられ、信号変換器５０によって変換される。信号変換器５０の出力は、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａへ電気的に結合され、ＭＩＭＩＣＥ３２の並列な第２のハーフセル３２ｂに電磁気的に結合される。ＭＩＭＩＣＥ３２の第２のハーフセル３２ｂは、図２ａで見られるようにパッド１１２へ、又は図２ｂ及び２ｃで見られるようにパッド１１２ａ及び１１２ｂへ電気的に結合される。例示のために、ハーフセルは誘導素子として示される。第１の巻線、すなわちハーフセル３２ａと、第２の巻線、すなわちハーフセル３２ｂとは、誘電アイソレーション媒体３２ｚによって分離される。ここに記載される実施形態で、明らかなように、ＭＩＭＩＣＥ３２を構成する２つのハーフセル３２ａ及び３２ｂは、それらが例えば図１０に示されるように別個のチップ上にあろうと、又は例えば図２ａに示される同じチップ上にあろうと、お互いに直に並列にされている。このことは、信号がそれらの間で伝送される場合に電磁気結合に対するそれらの能力を改善する。誘電媒体は、モノリシック・シリコンを形成するために使用され且つ大きな電位差に耐えることができる厚み及び誘電定数を有する、例えば二酸化ケイ素等の、電子モノリシックデバイスの製造で使用されるいくつかの既知の物質のうちの１つであってよい。代替的に、差し支えなければ、誘電媒体は、空気、又は空気及び固形媒体の組合せであってよい。

空気又は他の誘電体物質は、特に、よく知られているマイクロ加工技術の１つがハーフセル間での正確な配置を提供するために使用される場合に、誘電媒体として且つ上記の二酸化ケイ素に代えて、使用されてよいことが知られうる。例えば陽極接合（anodic bonding）等のマイクロ加工技術は、ＭＩＭＩＣＥ３２のハーフセルが別々に製造されて、後に、信号伝達のための誘電体アイソレーション及び高い結合係数の利点を有して１つのモノリシック素子へと結合されることを可能にするよう、２つのハーフセルの間に原子レベルの接合を作ることができる。代替的に、共有化学結合（covalent chemical bonding）が、分子レベルで物質を結合するために使用され得、同様にして使用されてよい。

図２ａ乃至２ｃの夫々に表される高速出力装置３０で、信号変換器５０は低キャパシタンスを有し、従って、図１に表される先行技術の装置１０における一連のバッファ１８よりも小さい遅延を導入する。次いで、信号１４は、ＭＩＭＩＣＥ３２を介して結合（誘導結合は例示である。）することによって信号変換器５０とパッド１１２との間で伝送される。誘導結合は、ＭＩＭＩＣＥ３２の他方の側で電流の変化を生じさせるＭＩＭＩＣＥ３２の一方の側での電流変化により起こる。ＭＩＭＩＣＥ３２の一方の側での高電圧は、他方の側で高電圧を引き起こさず、電圧アイソレーションは存在し、従って、静電気放電ダイオードはＭＩＭＩＣＥ３２とパッド１１２との間には必要とされない。

図２ａを参照すると、高速出力のための装置３０の非差動実施形態は、信号１４を伝送するために、少なくとも１つの信号変換器５０を有する出力信号経路１１０とパッド１１２との間に置かれているＭＩＭＩＣＥ３２を有する。信号変換器５０は、例えばバッファのような簡単な要素又は例えば連続搬送波ＲＦ変調器若しくは選択的に超広帯域パルス発生器のようなより複雑な要素を有してよい。限定でなく例示のために、本デバイスに係る全ての図、この記載、及び以下の記載は、ＭＩＭＩＣＥ３２を表すよう変圧器又は結合インダクタと名目上同等のものを使用する。当業者にとって明らかなように、ＭＩＭＩＣＥ３２は、小さく且つ最低限の電力しか用いずに高効率の結合及び高度なＥＳＤ保護を提供するよう統合された構成要素のこれまでよりずっと複雑でない組み合わせであってよい。更に、後述され且つ対応する図に表される実施形態はインダクタを示すが、これは単なる例示に過ぎない。ＭＩＭＩＣＥ３２デバイスによって達成される実際の結合は、電磁気容量性及び誘導性結合の複雑な相互作用であってよい。これは、「近接」容量結合とは明らかに異なっている。

２つの異なるシンボルとして示されている接地への接続がＭＩＭＩＣＥ３２により示されている。誘電体アイソレーションを有するＭＩＭＩＣＥ３２構造により、要素は、異なる接地へ接続され且つ異なる電位で動作することが可能である。これは、信号伝達レベル差及びエンハンスド信号リターン経路の両方を可能にする。いくつかの実施形態によれば、接地は共有され、他の実施形態では、それらは分離され、更なる他の実施形態では、それらは、接地電流の悪影響を小さくするようインピーダンスを有して結合される。ＭＩＭＩＣＥ３２構造は、厳密に配線される又は厳密に誘電体により分離される方法に使用可能でない付加的な設計自由次元を与える。

図２ｂを参照すると、高速信号出力装置３０は、ＭＩＭＩＣＥ３２の差動実施形態及び２つのパッド１１２ａ、１１２ｂを有する。信号変換器５０は、例えば「Ｈブリッジ」を用いて、差動的にＭＩＭＩＣＥ３２を駆動する。差動的にＭＩＭＩＣＥ３２を駆動することは、シングルエンドと比べられる場合に受信器側での改善された電圧スイング、効率的な電力伝送送信及び改善されたコモンモード除去を含むいくつかの利点を有する。代替的に、図２ｃを参照すると、ＭＩＭＩＣＥ３２の出力信号経路１１０側での誘導成分は、回路のコモン信号リターン経路に接続されてよい。例えば、Ｖｓｓ又は接地は、また、基板への１又はそれ以上の接続を有してよい。

図３ａ乃至３ｃを参照すると、高速入力セル装置１３０は、信号が受信される少なくとも１つのパッド１１２と、ＭＩＭＩＣＥ３２と、入力信号経路１１４とを有する。パッド１１２は、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａに電気的に結合され、このようにして、パッド１１２に存在する信号は、優先的に、ＭＩＭＩＣＥ３２の並列な第２のハーフセル３２ｂに電磁気的に結合される。ＭＩＭＩＣＥ３２の第２のハーフセル３２ｂは、入力信号経路１１４に電気的に結合される。入力信号経路１１４は、信号変換器５２（優先的に超広帯域パルス受信器、又は代替的に、連続搬送波ＲＦ復調器）と、特定用途向け回路２４とを有する。１つのパッド１１２がＭＩＭＩＣＥ３２の第１のハーフセル３２ａに電気的に接続される場合に、入力装置１３０は、図３ａに表されるように非差動である。２つのパッド１１２ａ、１１２ｂがＭＩＭＩＣＥ３２の第１のハーフセル３２ａに電気的に接続される場合に、装置１３０は、図３ｂに表されるように差動である。図３ｃは、一例として、信号変換器５２を有さない。信号変換器５２は、信号が十分な大きさを有するか、又はアプリケーションが最低限の複雑性を必要とする場合には必要とされ得ない。図２ａ〜３ｂ及び他の図で、信号変換器５０は入力信号変換器を表すために使用され、信号変換器５２は、出力信号変換器を表すために使用される。なお、明らかなように、いずれも、後述されるように、状況に依存して、入力若しくは出力信号変換器、又はそれら両方として動作してよい。

ここに記載される構造及び方法は、望ましくは、連続搬送波とともに、又は超広帯域（ＵＷＢ）パルスとともに使用される。語ＵＷＢは、一般に、無線スペクトルの大部分を用いることによって短距離広帯域通信のために極めて低いエネルギレベルで使用され得る無線技術を記載するために用いられ、５００ＭＨｚ又は中央周波数の２０％のうち低い方を超える帯域幅を有するパルスとしてＦＣＣによって定義される。ＵＷＢパルスは、一般に、センサデータ収集、正確な位置決め、及びトラッキング適用をターゲットとする用途で使用される。ここに記載されるデバイスで、ＵＷＢパルスは超短距離通信に使用される。言い換えると、ＵＷＢパルスは、局所的に、すなわち、結合接続のための主パルスの波長よりもずっと小さく、データを伝送するために使用される。

連続搬送波はＲＦ信号である。望ましくは、より高い周波数が、例えば、５００ＭＨｚ若しくはそれより大きい周波数、又はより望ましくは、１ＧＨｚ若しくはそれより大きい周波数のような、より高いデータレート及びより効率的な結合を可能にするために使用される。連続搬送波は、当業者に認識されるように、ここに記載されるチップで実施するには実際的である既知の変調技術のいずれかを用いて変調されてよい。

ＲＦ信号又はＵＷＢパルスは、２つのハーフセルを電磁気的に結合させて、それらを分離する誘電体バリアを越えて情報を送信するようＭＩＭＩＣＥ３２の送信ハーフセルで信号を生成する結合デバイスによって生成される。結合デバイスは、例えば、デジタル−ＵＷＢパルス変換器、変調器、又は送信される信号の種類若しくは使用される変調技術に依存して同様の機能を実行する他の装置のような、信号変換器であってよい。信号が受信される受信ハーフセルは、また、復調器又は信号変換器を有し、信号を再構成する。望ましくは、ハーフセルは、約０．１以上、又は望ましくは、約０．３以上の結合係数を有しうる。なお、結合係数がもっと低い（例えば０．０１）場合は、例えば低雑音増幅器を使用することによる技術が、信号強度を高めるよう当該技術で使用されてよい。

図４を参照すると、ＭＩＭＩＣＥ３２を有する装置３０の他の実施形態は、ＭＩＭＩＣＥ３２システムで直流再生（DC restoration）を提供する方法を表す。実施例で、抵抗３４は、例えば１００，０００オーム以上といった大きな抵抗値を有し、ＭＩＭＩＣＥ３２の考えによって得られる保護に付随するＥＳＤ及び他の損傷状態に対する保護について最小限の悪影響を有するよう十分に大きい抵抗値を有しながら、ＭＩＭＩＣＥ３２の両側へ直流再生又は直流情報を提供する。

ＭＩＭＩＣＥ３２構造及び方法は、付加的な遮蔽及び保護が基本概念及びＭＩＭＩＣＥ３２アーキテクチャの恩恵を諦めることなく有利に加えられ得るメカニズムを提供する。次の例は、ＭＩＭＩＣＥ３２システムにシールド部品を付加するオプションを表す。図２ａ乃至３ｃでは、シールドは存在しない。図５ａ及び５ｂでは、ＭＩＭＩＣＥ３２アーキテクチャは、望まれない信号に対する保護のためのシールド３６と、ＭＩＭＩＣＥ３２の入力ポートと出力ポートとの間の結合損失を最小限としながら誘電体分離を大きくする手段とを有する。動作構造は、入力、出力、又は入力及び出力の組合せのための手段を有することができる。随意的に、ＭＩＭＩＣＥ３２の構造は、接地、浮遊接地、又は他の保護接続を有してよい。それら中から、図５ａ及び５ｂは利用可能なオプションの例を示す。

図５ａを参照すると、１つのオプションは、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａと第２のハーフセル３２ｂとの間に金属シールド３６を有し、それによって遮蔽を改善することである。図２ａと同様に、ＭＩＭＩＣＥ３２デバイスは、２つの異なる接地接続を有して示されている。これらの接地接続は、所望の接地リターン条件に依存して、１つの共通接地として又は分離されて構成されてよい。

図５ｂを参照すると、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａ及び第２のハーフセル３２ｂ並びに金属シールド３６は接地されており、緩衝化（buffered）静電気放電プロテクタを形成する。当然に、同様の保護手段が、高速入力装置１３０（図示せず。）のＭＩＭＩＣＥ３２で金属シールド３６を有することによって取られてよい。この図で、第３の接地接続がシールドのために示されている。この接続は、代替的に、図５ａと同様に未接続のままであっても、他の接地と共通に接続されても、又はハーフセル接地のいずれか一方に接続されてもよい。

図６ａを参照すると、ＥＳＤに対する更なる保護が、先行技術に従うデバイス２０ａを用いて提供されてよい。この場合に、通常、ＥＳＤ保護のためのデバイス２０ａは、図１ａ及び１ｂに表されている先行技術に従うデバイスの保護に必要とされるものと同じである。例は、極めて高速且つ極めて低電力であると同時に非常に優れた保護を与えるよう、ＭＩＭＩＣＥ３２と組み合わされた先行技術の１／１０又は１／１００の保護ＥＳＤを有することができる。当然に、２０ａと同様のデバイスが、また、ＭＩＭＩＣＥ３２における高速出力装置３０（図示せず。）に含まれてよい。

図２ａ乃至６ａを参照すると、パッド１１２、１１２ａ及び１１２ｂは、図１１ａ乃至１１ｅを参照して後述されるように、同じ集積回路上又は同じ基板上又は他の基板上で他の回路又はデバイスへの接続の可能性を提供する。

図６ｂを参照すると、２つの分離した集積回路本体４００は、夫々、送信（例えば、回路１６ａ）及び受信（例えば、回路１６ｂ）のための内部電子回路１６ａ及び１６ｂと、信号変換器５０と、信号変換器５２と、ＭＩＭＩＣＥハーフセル出力３２ａ及び結合３２ｂ、ＭＩＭＩＣＥハーフセル入力３２ｂ’及び結合３２ａ’と、送信される信号１４ｄと、カプラ８４の中間にある信号１４ｅと、データ出力１４ｆと、各端部でハーフセルを有する分離可能なカプラ８４とを有する。この図は、どのように２つのチップを完全な相互通信システムと接続すべきかを示す。留意すべきは、ＥＳＤ構造は高速通信を得る必要がない点である。また、代表的な入力信号１４ｄ、カプラ８４の中間にある信号１４ｅ、及び出力信号１４ｆが示されている。シミュレーションによって得られたこれらの信号は、デバイスが極めて高速な通信をサポートすることができることを示す。シミュレーションでは、１ＧＨｚデータ信号が使用される。中間信号の試験は、表される１ＧＨｚ信号の約５００％で信号に極めて高い容量（この場合には、データ転送容量）があることを示す。この試験は、ＲＦ搬送波若しくは他のこのような電力消費又は先行技術実施によって使用される複雑なシステムを必要としないこのデバイスの大きなデータ容量を示す。

図７ａ乃至７ｇを参照すると、集積回路本体４００の中の又はその間の双方向通信は、ＭＩＭＩＣＥ３２を有する装置３０により達成されてよい。

図７ａを参照すると、装置２３０は、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａに結合されている信号出力経路１１０及び信号入力経路１１４を有する。特定用途向け回路１６から出力される信号１４は、出力信号経路１１０を介してＭＩＭＩＣＥ３２へ、ひいてはパッド１１２へ結合される。出力信号経路１１０は、出力信号１４の送信のための特定用途向け回路１６と、信号変換器５０（優先的に、超広帯域パルス発生器、又は代替的に、連続搬送波ＲＦ変調器）とを有する。出力信号１４は、第１の回路１６から発せられ、信号変換器５０によって変換される。信号変換器５０の出力は、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａに電気的に結合されており、従って、ＭＩＭＩＣＥ３２の並列な第２のハーフセル３２ｂへ電磁気的に結合される。ＭＩＭＩＣＥ３２の第２のハーフセル３２ｂは、図７ａにおいて見られるようにパッド１１２へ、又は図７ｃにおいて見られるようにパッド１１２ａ及び１１２ｂへ電気的に結合されている。パッド１１２に入る信号は、ＭＩＭＩＣＥ３２及び入力信号経路１１４を介して特定用途向け回路２４へ送信される。パッド１１２は、ＭＩＭＩＣＥ３２の第２のハーフセル３２ｂに電気的に結合されており、従って、パッド１１２に存在する信号は、優先的に、ＭＩＭＩＣＥ３２の並列な第１のハーフセル３２ａへ電磁気的に結合される。ＭＩＭＩＣＥ３２の第１のハーフセル３２ａは、入力信号経路１１４に電気的に結合されている。入力信号経路１１４は、信号変換器５２（優先的に、広帯域パルス受信器、又は代替的に、連続搬送波ＲＦ復調器）と、特定用途向け回路２４とを有する。１つのパッド１１２がＭＩＭＩＣＥ３２の第２のハーフセル３２ｂに電気的に接続されている場合に、入力装置２３０は、図７に表されるように非差動である。２つのパッド１１２ａ及び１１２ｂがＭＩＭＩＣＥ３２の第２のハーフセル３２ｂに電気的に接続される場合に、装置２３０は、図７ｃに表されるように差動である。

図７ｅを参照すると、デュプレックス同時双方向通信について、装置２３０は、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａに結合されている信号出力経路１１０及び信号入力経路１１４を有する。信号１４は、出力信号経路１１０を介してＭＩＭＩＣＥ３２へ、ひいてはパッド１１２へ結合される。出力信号経路１１０は、出力信号１４の送信のための特定用途向け回路１６と、信号変換器５０（優先的に、超広帯域パルス発生器、又は代替的に、連続搬送波ＲＦ変調器）とを有する。出力信号１４は、第１の回路１６から発せられ、信号変換器５０によって変換される。信号変換器５０の出力は、ＭＩＭＩＣＥ３２の第１のハーフセル３２ａに電気的に結合されており、従って、ＭＩＭＩＣＥ３２の並列な第２のハーフセル３２ｂへ電磁気的に結合される。ＭＩＭＩＣＥ３２の第２のハーフセル３２ｂは、図７ｅにおいて見られるようにパッド１１２へ、又は図７ｆにおいて見られるようにパッド１１２ａ及び１１２ｂへ電気的に結合されている。パッド１１２に入る信号は、ＭＩＭＩＣＥ３２及び入力信号経路１１４を介して特定用途向け回路２４へ送信される。パッド１１２は、ＭＩＭＩＣＥ３２の第２のハーフセル３２ｂへ電気的に結合されており、従って、パッド１１２に存在する信号は、優先的に、ＭＩＭＩＣＥ３２の並列な第１のハーフセル３２ａに電磁気的に結合される。ＭＩＭＩＣＥ３２の第１のハーフセル３２ａは、入力信号経路１１４に電気的に結合されている。図７ｄ及び７ｆを参照すると、入力信号経路は信号変換器５２（優先的に、超広帯域パルス受信器、又は代替的に、連続搬送波ＲＦ復調器）と、信号処理要素２８ａと、特定用途向け回路２４とを有する。信号１４のイメージ１４ａは、信号処理要素２８ａに電気的に結合されている。信号処理要素２８ａは、入力信号経路に変換を適用する。信号処理要素２８ａは、優先的に、減算機能を実行するが、他の数学的な又は信号処理の機能を実行してよい。好ましい実施形態で、信号処理要素２８ａは、受信信号１４ｂからイメージ１４ａを減じて、特定用途向け回路２４がパッド１１２に入る信号のみを受信し且つ近端送信信号１４を無視することを可能にする。信号処理要素２８ａの出力は、特定用途向け回路２４に電気的に結合されている。１つのパッド１１２がＭＩＭＩＣＥ３２の第２のハーフセル３２ｂに電気的に接続される場合に、入力装置２３０は、図７ｄに表されるように非差動である。２つのパッド１１２ａ及び１１２ｂがＭＩＭＩＣＥ３２の第２のハーフセル３２ｂに電気的に接続される場合に、装置２３０は、図７ｆに表されるように差動である。このようにして、フルデュプレックス通信が、ＭＩＭＩＣＥ３２にわたって両方向で同時に行われ得る。このことは、保護、高速、並びに小さいサイズ及び低減された電力消費といったＭＩＭＩＣＥ３２の他の利点を保ちながら、単一配線又は一対の配線にわたって同時双方向通信を可能にする。他の図７ａ〜ｃ、７ｅ、７ｇに表される装置は、入力若しくは出力であるように、又は夫々の側の間で時間により切り替えられるように、使用され得る。

図７ｃ及び７ｅを参照すると、装置２３０は、２つのパッド１１２ａ及び１１２ｂを有するので、差動Ｉ／Ｏセルである。一方、図７ａ、７ｂ及び７ｄに表される装置２３０は、非差動Ｉ／Ｏセルである。これらの図は、ＭＩＭＩＣＥ３２について事例を挙げて説明するシングルエンド、ダブルエンド、差動、非差動、及び双方向の方法に係る様々な実施を示す。夫々は、サイズ若しくは速度又は特定用途への適用性のうち１又はそれ以上の利点を有してよい。例えば、いくつかの技術は、他のものよりシングルエンド・アーキテクチャで実施する方がより容易であり、差動システムは、より高速ではあるが、各信号について２つの配線を用いる、等。これらの例は、様々な装置及び用途でのＭＩＭＩＣＥ３２のフレキシビリティを示す。

図８ａを参照すると、デバイス１２０は、ワイヤリンク５４を介して複数の他のデバイス１２０（ｘ）と通信を行ってよい。なお、ｘは１からｎの数である。デバイス１２０は、送信回路５６及び受信回路５８を有する。デバイス１２０にある送信回路５６は、他のデバイス１２０（ｘ）にある受信回路５８へ１つの分岐リンク５４を介して配線されている。同様に、デバイス１２０にある受信回路５８は、他のデバイス１２０（ｘ）にある送信回路５６から送信される信号を受信する。送信回路５６及び受信回路５８は、デバイス１２０に組み込まれても、又は別個のチップであってもよい。明らかなように、ここでの教示は、単一のパッケージ又はパッケージタイプに限定されない様々なパッケージ及びデバイスに適用され得る。例えば、デバイス１２０及びデバイス１２０（ｘ）は、限定なく、パッケージ部品、印刷回路カード、チップ、基板、ＰＣＢ、ＭＥＭＳデバイス等におけるモノリシック集積回路、マルチチップモジュール、若しくはシステム、又はこれらの組合せであってよい。送信回路５６及び受信回路５８は、一方向又は双方向の、差動若しくはシングルエンドパッド信号伝達のうちの１つであってよい。送信回路５６及び受信回路５８は、ここに含まれる教示に従ってＭＩＭＩＣＥ３２を構成するフルセル又はハーフセルを組み込む。

図８ｂを参照すると、デバイス１２０の組の夫々が、要素５６及び５８に組み込まれている装置２３０によって供給される双方向通信機能を有する場合に、それらの複数のデバイス１２０の間の通信は、ワイヤリンク５４を介する双方向デュプレックスモードにある。図８ｂで、要素１２０は、チップ、基板、ＰＣＢ、ＭＩＭＳデバイス等のいずれかであってよく、要素６１は、上述されたような一方向又は双方向の差動セルのいずれかであってよい。チップ５６及び５８はいずれも、ここに含まれる教示に従って各要素６１に含まれる。これにより、各要素６１は、また、ＭＩＭＩＣＥ３２を有する。

図８ｃを参照すると、上述されたように要素６１に含まれる、いくつかのＭＩＭＩＣＥ３２を有するデバイスが、どのように、デバイスが単一の差動対に沿って通信を行うことを可能にするのかが示されている。これは、拡大した距離にわたる異なるノードでの使用を含む拡大された適用を可能にする。これは、分配されてよく、すなわち、例えば、このようなデバイスのための処理ユニット又は多数のアプリケーションのうちの１つの間のいわゆるバス形式の通信である。示されるループ接続トポロジーは、１よりも多い装置が相互接続を介して通信を行うとともに、信号安定化及びタイミングのための様々な既知の技術を用いることを可能にする。各デバイスは、一元的に又は個々にタイミングを合わせられてよく、当該技術におけるいくつかの技術は、より広い又はより狭い距離及び信号状態を補償するために使用されてよい。この場合に、ＭＩＭＩＣＥ３２は、分散型の高速システムが、各ノードでＥＳＤ保護を必要とする負担を負うことなく作られることを可能にする。他の技術は、追加的に補償されるべき大規模なＥＳＤ及びバッファリングを必要としうる。このような補償は、より多くの電力を必要とし、更に補償されるべき機能的な障害を引き起こす。従って、ＭＩＭＩＣＥ３２は、二重に適用及び実施に恩恵をもたらす。

図９ａ及び１０は、装置３０、装置１３０及び装置２３０に組み込まれ得るＭＩＭＩＣＥ３２の構造側面図を表す。以下、これらの例について記載する。図１０は、また、積層二重絶縁型ＭＩＭＩＣＥ３２を示す。接地接続は、速度保護又は他のパラメータを最大限とするよう、接地され、又は浮いており、又はＥＳＤ保護に結合されてよい。図１０は、また、モノリシック本体４００内へのＭＩＭＩＣＥ３２構成のモノリシック性を示す。図１０から明らかなように、ハーフセル３２ａ及び３２ｂの１又はそれ以上は、他の電子デバイスと隣接し且つハーフセルが通信を行う関連する電子デバイスの面から奥まったところに置かれてよい。「奥まったところに置かれる（recessed）」とは、例えば、ハーフセルがモノリシックに形成された場合等、ハーフセルが電子デバイスに埋め込まれ、又はキャビティ内に位置付けられることをいう。ハーフセルは奥まったところに置かれ、一方、外面は、ハーフセルの高さにより電子デバイスの面と依然として同一面であってよい。ハーフセルは、また、ハーフセル上に固体誘電体物質の層を配置することによって埋め込まれてよい。

留意すべきは、ＭＩＭＩＣＥ３２の好ましい実施形態は、ＩＣ製造並びにコイル、キャパシタ、コア、先行技術の通信相互接続技術のインターコネクトの分離しない異種のコンポーネント構成と互換性がある平面準２次元構造を有する。

Ｉ／Ｏ装置３０、１３及び２３０の１又はそれ以上を有するチップ１２における積層型アーキテクチャの例示は、図９ａに示されている。図９ａを参照すると、チップ１２はベース７２を有する。ベース７２の上には、複数の層７４が接合されている。層７４に配置される能動電気部品及び電気絶縁体は、チップの機能部品（working components）である。チップ１２は、基板８２上で支持されている。この例示には、第１のハーフセル７６及び第２のハーフセル７８ａが示されている。この例示から明らかなように、示されるハーフセル７６及び７８ａの間に集積回路の素子を位置付けることが可能である。これは、例えば、ハーフセル７６及び７８ａがインダクタであって、チップ１２上で比較的大きな面積を占める場合に、有利でありうる。

図９ａは、また、能動回路７４ａがＭＩＭＩＣＥ及び接続要素７６、７８ａ、７８ｂ、１１２の下に置かれてよいこと表す。これは、構造が完全にＭＩＭＩＣＥ構造の下で極めて小さく作られ得る点で、重要な特徴である。この例示で、例えばパッド１１２のような要素は、要素７６及び７８ａとの電気的な接触に対する保護を与えるよう、不干渉な方法で奥まったところに置かれ、構造内に埋め込まれる。これは、外部要素及び構造、又は例えば要素７８ｂのような、続く付加的なＭＩＭＩＣＥ構造へのガルバニック・アイソレーションを提供する。

第１のハーフセル７６及び第２のハーフセル７８ａはお互いに並行であり且つ極めて隣接し、又は互いに近接して並べられているので、それらの間には強いコミュニケーションが存在する。電気部品がチップのスタックされている層７４にある場合に、表面積に関する要求は、全ての部品が１又はそれ以上の層にあるデバイスに比べて低下する。その他の構成要素の中の１つである導電パッド１１２は、通常、金属である。目下の応用で、金属パッド１１２及び第１のハーフセル７６は、それらが両方とも、図２ａ乃至７ｇで表されるように、入力装置、出力装置、又は入力／出力装置の構成要素である場合に、電気通信を行う。代替的に、金属パッド１１２は、チップ１２と同じ基板８２に実装される電気部品又は他のチップへのハードワイヤード接続の結合に役立つ。

図９ｂを参照すると、表されている設計の小サイズ及び低電力のために、複数のＭＩＭＩＣＥ３２セルは、先行技術の適用を妨げるより高い熱の発生及び電力供給の制限を伴わずに、単一のモノリシックＩＣ上に配置され得る。ここで論じられている原理は、保護キャパシタンス及び他の回路の駆動においてエネルギを浪費することなく、大規模に並列な動作を可能にする。原理は、優先的なインピーダンス整合を可能にし、また、先行技術の原理に比べてエネルギ効率を増大させる。

図１０を参照すると、一例として、出力装置３０、入力装置１３０又は入力／出力装置２３０の１つの入力構造及び出力構造は、１又はそれ以上の誘電体層３２ｚによって分けられている。第２の例では、２つの余分の層、すなわち、シールド構造３６及び誘電体の追加の層３２ｚが、入力層と出力との間に介在する。これにより、回路及びシールド３６の夫々の構成要素がお互いから電気的に絶縁されることが確かにされる。この例示で、シールドは接地され、一方、それは、必要に応じて、他の構造に接続されてよい。「結合インダクタ」として示されているＭＩＭＩＣＥ３２構造は、ＩＣ本体４００にモノリシックに形成された誘導性の、容量性の及び導電性の素子を有する２つのハーフセル要素３２ａ及び３２ｂを有する。ハーフセルの１つは内部のチップ回路へ接続し、他のハーフセルはＩＣ本体４００の外部のパッドへ接続する。このように、ハーフセルに関連するいずれかのパッケージに含まれる内部アクティブ・エレクトロニクスは、外部のＩ／Ｏ信号又はストレスに直接にはさらされない。後述されるように、この設計は、２つのパッケージが、保護される高速且つ効率的な方法で依然として通信を行いながら、距離３２ｄによって分離されることを可能にする。誘電体アイソレーション３２ｚはアイソレーション及び保護をサポートし、一方、２つのハーフセル要素３２ａ及び３２ｂの結合は、高速な信号伝達のために優先的であるよう設計される。更に、分離距離３２ｄの誘電体アイソレーションは、また、アイソレーション及び保護を増大させる。ＭＩＭＩＣＥ３２は、正当な理由があるならば、非モノリシックに構築されてよい。モノリシックであるデバイスに関する議論は好ましい実施形態であるが、他の設計が、また、当業者には認識され、ここでの議論に基づく。２つのハーフセルが試験のために分離される適用は、このような付加的な適用である。

図１１ａ乃至１１ｇを参照すると、パッド１１２は、接続８４を介して他の電子部品と電気通信を行ってよい。接続８４は、パッド１１２でのＭＩＭＩＣＥ又はハーフセル（図示せず。）を介するハードワイヤ接続及び通信リンクの中から選択される。例えば、チップ１２上のパッド１１２が、例えば、積層印刷回路基板等の基板８２に取り付けられる場合に、それは、同じ基板上の他のチップと通信を行う。基板８２は、電子回路を支持し且つ相互接続するために使用されるモノ若しくはマルチレイヤ積層材料、シリコン材料、セラミック材料、ポリアミド材料、又は他の硬質若しくは軟質の材料の１つであってよい。

図は、例えば、チップ・オン・ボード、チップ・オン・パッケージ、パッケージ・オン・パッケージ、パッケージ・オン・ボード、システム・イン・パッケージ、及び内蔵受動デバイス等のマイクロエレクトロニック・パッケージについての制限されない例を表す。

装置３０、１３０又は２３０の同様の又は異なる実施形態は、通信を行っている別々のチップ１２に実装されてよい。例えば、第１のチップ５６及び第２のチップ５８は、図１１ａ及び１１ｂに表されるように、同じ基板上に実装され得る。代替的に、アーキテクチャはフリップチップ又はチップ・オン・チップであってよい（図１１ｃ）。

図１１ａを参照すると、第１のチップ５６及び第２のチップ５８の夫々は、少なくとも１つのパッド１１２を有する。基板８２は、電気信号の伝送ためにワイヤード接続８４によって相互接続されている少なくとも２つのパッド１１２を有する。チップ５６及び５８の各チップ上にある夫々のパッド１１２は、基板８２上のパッド１１２の１つにワイヤボンド８６により接続され、それによって、第１のチップ５６及び第２のチップ５８を相互接続する。代替的に、ワイヤボンド８６は、チップ５６上のパッド１１２からチップ５８上のパッド１１２へ直接的に接続されてよく、それによって、基板８２上のワイヤード接続８４をバイパスする。

図１１ｂを参照すると、チップ・オン・チップ結合のパッド１１２は、同じく、ワイヤボンド８６を介して通信を行う。この例示で、第１のチップ５６及び第２のチップ５８は、基板８２に埋め込まれている接続部９２に電気的に接続されている。接続９２自体は、ワイヤード接続８４に電気的に接続されている。

図１１ｃ及び１１ｄを参照すると、第１のチップ５６及び第２のチップ５８の一方又は両方が基板８２に対してフリップチップ実装をされている場合に、各フリップチップ５６及び５８は、少なくとも１つのはんだボール又はポスト８８を有する。図１１ｃは、基板８２に実装されている電気接続部８０と通信を行うチップ５６及び５８を表す。代替的に、電気コネクタ８０は、パッケージ、ソケット、インタポーザ、又は他のスペーストランスフォーマ（space transformer）であってよい。図１１ｄは、基板上に実装されてワイヤード接続８４によって相互接続されているパッド１１２により直接的に通信を行うチップ５６及び５８を示す。基板８２上でのパッド１１２への電気接続は、パッド１１２とはんだボール又はポスト８８との間の導電接触によって達成される。留意すべきは、基板８２とチップ５６及び５８との間の付加的な接触は明りょうさのために図１１ｄから意図的に省略されている点である。

図１１ｅを参照すると、第１のチップ５６及び第２のチップ５８の一方又は両方は、信号の送信／受信のための第１のハーフセル９０を有する。基板８２は、ワイヤード接続８４によって相互接続されている整合する第２のハーフセル９２を有する。第１のチップ５６から第１のチップ５６に隣接する第１のハーフセル９０を介して送信される信号は、対応する第２のハーフセル９２に結合され、ワイヤード接続８４に沿って第２のチップ５８に隣接する第２のハーフセル９２に送信され、第２のハーフセル９２から第２のチップ又はデバイス５８上の第１のハーフセル９０に結合される。図１２ａに表されるように、第２のハーフセル９２及びワイヤード相互接続８４は基板８２に埋め込まれていることが望ましいが、相互接続８４は基板８２の表面に形成され又は実装されてもよい。代替的に、第１のチップ５６若しくは第２のチップ５８又はそれらの組合せは、はんだボールによりフリップチップ実装をされてよい。このような技術は、チップ５６及び５８と基板８２との間の分離を導入し、それによって、第１のハーフセル９０と第２のハーフセル９２との間に他の誘電体バリア（望ましくは、空気であるが、他の気体又は固体であるか、あるいは、真空にされて真空密閉されてよい。）を導入しうる。

図１１ｆを参照すると、パッド１１２は、チップ５６及び５８がお互いから大きく隔たるようにワイヤード接続８４を介して他の電子部品（例えば、印刷回路基板上のパッケージチップ又は別の印刷回路基板上のパッケージチップ等）と電気通信を行う。ここで、ＭＩＭＩＣＥ３２デバイスは、チップ間のアイソレーションと、エンハンスド通信（enhanced communication）とを可能にする。この場合に、ワイヤード通信リンクの各端でＭＩＭＩＣＥ３２を用いると、チップ間には２つのアイソレーション保護が存在する。これは、各端が他の端に対して異なる電位で浮くことを可能にし、更に、各チップが異なる電源電圧レベルで動作することを可能にする。これは、ワイヤード又は同軸又は伝送線路接続等の長い距離にわたって行われ得る。この二重アイソレーションは、通常他のシステムでの通信を妨げ又は制限しうるコンテンション（contention）からの保護を提供する。この例で、２つのチップは、異なるカード上にあって、導電性バックプレーン又はリボンケーブルを介して通信することができる。

図１１ｇを参照すると、例えば内部送信器及び受信器機能５６及び５８のような、この例示における内部接続を介した他の電子部品との電気通信は、遠く離れていても、又は単一のＩＣ本体４００内の別々の機能であってもよい。ここで、ＭＩＭＩＣＥ３２及びハーフセル３２ａのデバイスは、チップ間のアイソレーションと、エンハンスド通信とを可能にする。この場合に、内部配線された通信リンク８４の各端でＭＩＭＩＣＥ３２を用いると、１つのＩＣ内で機能間のアイソレーション保護バリアが存在する。これは、各端及び中間の通信ワイヤの夫々が異なる電圧で動作して、夫々からお互いへの干渉に影響されないことを可能にする。

図１２ａは、エンハンスド結合及び／又は保護強化のために、他の図における要素３２に代えて、間隙（interstitial）要素３２０を用いる例示である。図１２ａは、ＭＩＭＩＣＥ３２構造の１次要素３２ａと２次要素３２ｂとの間に２つのハーフセル３２０ａ及び３２０ｂを有する間隙要素を用いて、強化されたＥＳＤ保護のために、入力と出力との間にマルチレイヤ分離を作る方法を示す。ハーフセル３２０ａ及び３２０ｂは、ハーフセル３２ａ及び３２ｂとは別のチップ又は基板上にあってよい。代替的に、ハーフセル３２０ａ及び３２０ｂは、ハーフセル３２ａ及び３２ｂと同じチップ上に配置されてよい。

このアーキテクチャの利点は、図２ａに表されている唯１つの誘電体インターフェースに代えて２つの誘電体インターフェース３２ｚを用いることによって、（２つのハーフセル３２ａ及び３２ｂを有する）単一要素の保護に対して１００％を上回って強化された保護を提供する。間にある余分の間隙要素３２０ａ及び３２０ｂは、入力信号及び出力信号を分離するために必要とされるよう設計され得る。随意的に、間隙のセル又はハーフセルは、広範なアイソレーションのために複数のマスク層で使用され得る。複数のＭＩＭＩＣＥは、アクティブＥＳＤ構造を必要とすることなく誘電体アイソレーション及びＥＳＤ保護レベルを増大させるよう直列に接続され得る。更に、ＭＩＭＩＣＥは、垂直にスタックされ若しくは横方向に配置され、又はスタッキング及びラテラル配置の組合せで配置され得る。

間隙セルは、また、内部信号を外部信号と最適に整合させるよう更なるインピーダンス整合を可能にする。例えば、出力バッファが５オームのインピーダンスを有し、外部リンクが完璧なインピーダンス整合のために１００オームを必要とする場合に、５：１００、すなわち１：２０の変換が必要とされる。２つのインピーダンス変換（１つはハーフセル３２ａ及び３２０ａの間の変換であり、もうひとつはハーフセル３２０ｂ及び３２ｂの間の変換である。）を可能にするようこのような形態のＭＩＭＩＣＥ３２を使用することが有利である。例は、１：（４×５）、すなわち１：２０の全体のインピーダンス変換を与える１：４及び１：５の結合比であり、理想的なインピーダンス整合を与える。随意的に、中央結合ハーフセル３２０ａ及び３２０ｂは、ＩＣ内部の回路の更なる保護を提供するよう接地又は他のサージ保護回路に接続され得る。

例えば、図１２ａの実施例である図１１ｅでは、第１のハーフセル９０及び第２のハーフセル９２を介して送信される信号は僅かの量のエネルギしか使用しない信号であることが望ましい。マイクロパルス信号は、ＭＩＭＩＣＥ３２デバイスにより使用され得る１つ例である。より広範な信号が送信される場合には、より多くのエネルギ量が使用され、従って、第１の特定用途向け回路１６及びパッド１１２並びにそれらの間の全ての電気的な相互接続で発生する熱量は増える。信号１４（図７ａ乃至７ｆ）がマイクロパルス信号である場合は、消費されるエネルギ及び発生する熱は極めて少ない。当然に、異なるマイクロパルス信号１４が全ての通信線路に沿って逆方向で進むことができ、完全なデュプレックスを可能にする。

図１２ｂは、どのようにハーフセルが、信号品質を高め又は更なる保護を提供するよう、間隙デバイスの使用により強化されるのかを示す。この図で、要素３３０は、更にエンハンス信号を強めることができる能動又は受動素子を有してよい。１つの例は、エッジ要素３２ａに入る信号のリピータとして要素３３０を有することである。受動素子の例は、所望の信号を強めるとともに、不必要な信号を低減するようフィルタリングを実行するモノリシックな誘導性及び容量性の素子である。当業者は、実際の用途で見受けられる状態の多くについて、このような大いに有効な側面を見出しうる。要素３３０は、例えば、所望の信号にそれほど影響を及ぼさない半導体クランプ等の受動又は準能動デバイスを用いて、改善された拡張アイソレーション／保護に使用され得る。

エンハンスド通信がＭＩＭＩＣＥ３２デバイスにより可能であることから、いくつかの領域での適用を想定することが可能である。１つの例は、ＭＩＭＩＣＥ３２デバイスが高速信号のインターコネクトについての試験後に更に使用される場合にＩＣの保護及び試験にＭＩＭＩＣＥ３２インターフェースを使用することである。このようにして、ＭＩＭＩＣＥ３２デバイスは、別個の通信チャネルを必要とすることなく意図的なアクセス及び後の通信に使用され得る。これは図１３ａに表されている。ＭＩＭＩＣＥ３２のハーフセルは、異なる目的のために終端処理する異なるハーフセルの追加によって、オンチップ若しくはオンウェハの試験のために、更に、後にチップ・ツー・チップ通信のために使用される。

図１３ａは、外部接続５２２及び内部パッケージ接続５２１を有するＩＣ５０１についてのパッケージ５２０を示す。また、パッケージ５２０におけるオープンキャビティ５２０ａが示されている。これは、例えばワイヤボンディング等の内部接続がＩＣとその外部の接続との間に配置されることを可能にするためにしばしば使用される標準的な技術である。この例示で、ワイヤボンディングは、それがよく知られている技術であることから、図示されない。示されているものは、ＭＩＭＩＣＥ３２技術が他のパッケージング技術、例えば、鉛フレーム又はセラミック担体とともに使用され得ることである。この場合に、内部接続は、フリップチップはんだボール又は熱圧縮インターコネクト５２１として示される。この例示で、ＭＩＭＩＣＥ３２デバイスのハーフセル３２ａは露出されている。この場合に、それらは、カプセル封入、最終的な被蓋（lidding）又はグロブ・トップ（glob top）前のパッケージデバイスの試験のためのアクセス及び通信に使用可能である。試験及び通信のためにパッケージデバイスへのアクセスを提供することは、ＭＩＭＩＣＥ３２技術にとって有益である。フルセル（full cell）は、試験のために一時的に、又は他のデバイスへの通信のために恒久的に、完成され得る。

図１３ｂは、どのように、分離可能なハーフセルＭＩＭＩＣＥがウェハ形態５００におけるデバイス５０１への通信及び試験のために使用され得るのかを示す。デバイス５０１はウェハ５００上の個々のＩＣ配置であり、一方、ハーフセル空隙３２ｚが、通信又は試験用の装置５１０へ接続されているハーフセル３２０ｃとの間に示されている。ＭＩＭＩＣＥ３２デバイスのこの適用において、それらは、部分的に又は完全に製造されたウェハ及びデバイスについての製造試験及び組み立ての最先の段階で使用される。留意すべきは、性能が試験の期間にのみ適用される一時的な誘電体を含むモノリシックデバイスの性能と事実上同じであるように３２ｚの分離が適宜小さくされることを可能にするための当該技術で知られるいくつかの技術がある点である。留意すべきは、シリコン・ウェハは説明のための例であり、デバイスのアセンブリ又はパネルのような他のデバイスが同様に使用されてよい点である。積層（laminates）又はフレーム上のＩＣのパネルは、ＭＩＭＩＣＥ３２の概念を利用することができる例である。また、図１３ｂは単一のシングルヘッド（single headed）のデバイスを示しているが、当然に、パラレル又はマルチプレクスな方法にも同じことが当てはまり、パラレル通信又は試験が実行されることを可能にする。

図１３ｃは、リッドを組み込まれておらず且つハーフセルＭＩＭＩＣＥ３２が試験のために挿入されるパッケージ５２０のＩＣ５０１を示す。これは、どのようにＭＩＭＩＣＥ３２デバイスが、パッケージＩＣに実装されているデバイスを試験するために使用され得るのかを示す図である。試験装置又はテスタ５１０は、ハーフセル３２ｂを通してＩＣ５０１のハーフセル３２ａにインターフェース接続をされている。また、（この図ではんだボールとして示されている）内部及び外部の電気パッケージ接続５２１及び５２２が示されている。高速通信と組み合わされるアイソレーションの利益は、ＭＩＭＩＣＥ３２の概念の表されている応用において有用である。

図１３ｄは、チップ間通信を可能にするＭＩＭＩＣＥ３２のインターフェース３２０と相互接続をされている２つのＩＣを示す。この場合に、試験後、チップ間通信のために試験を行うために使用された同じインターフェースを使用することが可能である。上の図は、パッケージＩＣ５２０及びそれらの内部ＩＣ５０１と、２つのＩＣ間のＭＩＭＩＣＥ３２インターコネクト３２０を形成するアイソレーション／誘電空隙又はバリア３２ｚとを示す。下の図は、出来上がったパッケージ化された２チップシステムを示す。いくつかのよく知られている製造技術の中の１つは、用途によって必要とされるシステムを密封するために使用されてよい。グロブトップ又は真空バックフィルは、業界において知られている２つの技術である。このように、複合内部チップ解決法は、より良い性能及び実用性を生み出すためにＭＩＭＩＣＥ３２方式を用いることと統合され得る。１つの例は、メモリチップにＭＩＭＩＣＥ３２装置により接続されるマイクロプロセッサチップを有することである。ＭＩＭＩＣＥ３２技術の高速性及び低電力は、このような製品及びシステムの多くの利点を有効にしうる。

図１３ｅは、どのように異なるパッケージ技術の２つのデバイス５０１がＭＩＭＩＣＥ３２デバイスにより接続され得るのかを示す図である。このようなＭＩＭＩＣＥ３２技術の応用において、デバイス５０１は、担体又は基板５３０に接合されているフリップチップであるベアダイ（bare dies）である。この場合に、ＭＩＭＩＣＥ３２のハーフセル３２ａは、ベアＩＣ５０１の上に作られ、反転され、本例ではマイクロはんだボール又はポスト５２２によって基板に結合されている。極めて高密度なパッケージ化がこのようにして得られ、ＭＩＭＩＣＥ３２は、図１３ｅに表されているチップ間通信のために使用されてよい。この場合に、ＭＩＭＩＣＥ３２のインターコネクト３２ｂは、基板５３０の一部として示され、又はその上に構成される。ハーフセル３２ａ及び３２ｂ並びに誘電空隙３２ｚは詳細図で示されている。この図は実寸でない。上記の誘電空隙は、様々な誘電体材料から構成され、マイクロ加工技術により制御され得る。複数のダイがこの技術を用いて高密度で配置され得、ＭＩＭＩＣＥ３２技術はデバイス間の近接通信を可能にする。さもなければ、近接通信は、空間、速度及び電力消費を考慮して、制限されうる。

図１３ｆは、複数のＭＩＭＩＣＥ３２０及び３２により相互接続をされている複数のＩＣ５０１を示す。この図は、システム・イン・パッケージ（ＳＩＰ）又はマルチプロセッサシステム等の適用のための完全相互接続トポロジー（full interconnected topology）における４つのチップ又はＩＣの平面図を示す。また、パッケージ内でシステムを作るためのこの技術の潜在性を示すパッケージ外形５０１ａが示されている。なお、よく知られている技術及び解決法である外部信号接続又は最終のパッケージフィルはいずれも示されない。

この例示で、各ＩＣ５０１は、直接のＭＩＭＩＣＥ３２０により可能にされる通信経路を介して互いのＩＣと通信を行うことができる。低電力及び高速性の利点は、マルチチップシステムについての多くの方法において明らかであり、さもなければ複合チップ設計を制限しうる電力要求は些細でない。ＥＳＤ構造等をサポートする必要がないことによる上記の電力節約は、表されているようなシステムが前述の制限を乗り越えることを可能にする。これらの教示により、当業者は、１つのシステムに結合された高速マイクロプロセッサメモリ等を備える複合システム設計を含む他の応用に想到しうる。

図１３ｇは、どのようにＭＩＭＩＣＥ３２の構造が、２又はそれ以上の集積回路の間の通信を助けるよう基板内に埋め込まれ得るのかを示す。この場合に、図は、どのようにＭＩＭＩＣＥ３２デバイスが、ＩＣのアセンブリの間の通信を可能にすべく基板内に埋め込まれるよう構成され得るのかを示す。いくつかの既知の基板技術は、ＭＩＭＩＣＥ３２及び図１２ｂで説明された要素３３０としてのエンハンスメントを適応することができる。例えば、印刷回路基板（ＰＣＢ）、マルチチップモジュール（ＭＣＭ）、セラミック基板、受動集積回路基板（ＰＩＣＳ）、再分配チップ／回路パッケージ（ＲＣＰ（Redistribution Chip/Circuit Packaging））等の基板技術は、ＭＩＭＩＣＥ３２の技術及び装置についての技術及び応用である。図１３ｇで、図１３ｅの要素（３２ｂ、３２０、５３０）は基板５３０ａに集積されている。これは、いくつかのよく知られている技術を用いて行われ得る。

いくつかの利点は、装置１０によって例示される標準的なアプローチと比較される場合に、一例として装置３０、装置１３０、及び装置２３０として上述されたＭＩＭＩＣＥ３２装置の各実施形態から生ずる。先行技術の且つ標準的な装置１０は：
・高いキャパシタンスを有し、
・信号１４を増幅して送信するために高い電力を必要とし、
・信号１４の送信が低速であり、
・信号１４の送信において遅延を引き起こし、かつ
・装置１０の構成要素の全体が大きな面積を必要とする。

対照的に、装置３０、装置１３０及び装置２３０の各実施形態は静電気放電ダイオードを有さないので、更に、信号変換器５０は低いキャパシタンスを有するので、装置３０、装置１３０及び装置２３０の夫々は：
・全体として先行技術の装置１０よりもずっと低いキャパシタンスを有し、
・先行技術の装置１０よりもずっと高速であり、
・パッド１１２との間の極めて高速なデータ伝送を可能にし、
・より高い結合係数を有し、
・パッド１１２との間で信号１４をやり取りするのに必要とされる電力がはるかに小さく、従って、
・先行技術の装置１０よりも発生する熱がはるかに小さく、
・必要とする面積が小さく、
・広範な周波数を有する信号の送受信を可能にし、特に、先行技術の装置１０と比較して、高周波信号の送受信を行うより良い性能を有し、
・回路間のガルバニック・アイソレーションを可能にし、
・異なる電力供給若しくは異なる電圧若しくは異なる接地電位又はこれらの組合せを有するチップに給電することができ、かつ
・改善された信号インテグリティを有する。

他の利点は、特定のデータ伝送技術を必要とするいくつかの先行技術とは対照的に、上記のデバイスは、極めて高速なデータレート及び速度を達成するために、例えば、クロック及びデータ符号化、位相ロックループ又は簡単な受信データ閾値化等のよく知られている標準的な方法とともに使用され得ることである。

上記の実施形態における信号結合は、ロバストなデータ伝送のための十分な信号を有効にするくらいに、先行技術で記載される緩い電磁結合を定性的に且つ定量的に越えて強化されるよう示される。更に、結合は、近接近によって達成され、実際には、緩い、すなわち弱い電磁結合を達成するよういくつかの異種の構成要素及び構造に依存するよりむしろ、１つの表されている実施形態ではモノリシックであり、又は他の実施形態ではモノリシックに近い構造である。

一実施形態で、教示は、信号伝送、データ伝送及び多数の他の特定の応用のために信号電圧機能を強化し且つ高速な優先通信を提供するよう強い信号及び強い結合を意図的に結合し、生成する。

このように、上記の教示は、先行技術のシステムを用いて達成されるよりも、集積回路及び関連する回路の間のより高速な通信のために有利に使用され得る。応用は、例えば、イーサネット（登録商標）コントローラ及びマイクロプロセッサ等のシリアル及びパラレルのニーズ及び標準規格のための、並びにフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、マイクロプロセッサ、メモリデバイス、デジタル信号プロセッサ、ＤＲＡＭ等の組合せのいずれかの間の、通信を含む。

上記のデバイスは、その様々な応用において、上記の説明に記載され、又は図面に表される構成の詳細及び構成要素の配置に限られない。他の実施形態が可能であり、様々な方法で実施及び実行をされ得る。また、ここで使用される用語は説明を目的としており、限定として解されるべきでない。「有する」、「含む」及び「伴う」並びにこれらの活用形の使用は、本明細書、特許請求の範囲又は図面に挙げられている物及びそれらの等価な物並びに更なる物を包含することを意味する。要素の前の「１の」又は「１つの」といった表現は、文脈上明らかにその要素が唯１つしか必要とされない場合を除き、その要素が１よりも多く存在する可能性を除かない。

特許請求の範囲は、具体的に記載及び図示をされているもの、概念上等価であるもの、及び明らかに置換可能であるものを含むと理解される。当業者には明らかなように、記載される実施形態の様々な適応及び応用は、特許請求の範囲の適用範囲から逸脱することなく構成され得る。表される実施形態は、単なる例として挙げられているのであり、本発明を限定するものとして解されるべきでない。当然に、特許請求の範囲の適用範囲内で、本発明は、具体的に図示及び記載をされている以外に実施されてよい。

Claims (64)

1. 電子デバイスの間で電気信号を伝送するインターコネクトであって、
   第２の結合要素に電磁気的に結合され且つ該第２の結合要素と直に並列する第１の結合要素を有し、
   前記第１の結合要素は、第１の集積回路を有する第１の電子デバイスに実装され且つ該第１の電子デバイスに電気的に接続され、前記第２の結合要素は、第２の集積回路を有する第２の電子デバイスに実装され且つ該第２の電子デバイスに電気的に接続され、前記第１の電子デバイス及び前記第２の電子デバイスは、夫々、第１の面及び第２の面を有し、前記第１の電子デバイスの第１の面は、前記第２の電子デバイスの第１の面と直に隣接し、
   前記第１の結合要素は、前記第１の結合要素及び前記第２の結合要素が誘電体バリアによって分離されるように、前記第１の電子デバイスの第１の面から奥まったところに置かれる、インターコネクト。
2. 前記誘電体バリアは、固体誘電体物質及び空気のうち少なくとも１つを有する、請求項１記載のインターコネクト。
3. 前記誘電体バリアは、外部信号に対する遮蔽のためのシールド部品を有する、請求項１記載のインターコネクト。
4. 前記第１の結合要素は、対応する電子デバイスに埋め込まれる、請求項１記載のインターコネクト。
5. 前記第２の結合要素は、前記第２の電子デバイスの第１の面から奥まったところに置かれる、請求項１記載のインターコネクト。
6. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する電子デバイスにモノリシックに形成される、請求項１記載のインターコネクト。
7. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、信号変換器に接続される、請求項１記載のインターコネクト。
8. 前記信号変換器は、ＲＦ搬送波−デジタル変調器、ＲＦ搬送波−デジタル復調器、及び超広帯域パルス−デジタル変換器のうち１つを有する、請求項７記載のインターコネクト。
9. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する集積回路の差動入力又は差動出力に接続される、請求項１記載のインターコネクト。
10. 第４の結合要素に電磁気的に結合され且つ該第４の結合要素と直に並列する第３の結合要素を更に有し、
    前記第３の結合要素は、前記第２の結合要素及び前記第３の結合要素が間隙要素であるように、前記第２の結合要素に電気的に接続される、請求項１記載のインターコネクト。
11. 前記第１の結合要素及び前記第２の結合要素は、双方向通信を可能にする対応する集積回路の構成要素に接続される、請求項１記載のインターコネクト。
12. 前記第１の結合要素及び前記第２の結合要素は、直流再生を提供するよう１００，０００オームより大きい抵抗によって接続される、請求項１記載のインターコネクト。
13. 前記電子デバイスのうち少なくとも１つの電子デバイスの集積回路は、当該電子デバイスの第２の面と対応する結合要素との間に少なくとも部分的に位置付けられる、請求項１記載のインターコネクト。
14. 前記第１の電子デバイス及び前記第２の電子デバイスは、共通基板に取り付けられる、請求項１記載のインターコネクト。
15. 前記第１の電子デバイス及び前記第２の電子デバイスのうち少なくとも１つは、可動基板に取り付けられる、請求項１記載のインターコネクト。
16. 第１の電子デバイスと第２の電子デバイスとの間で電気信号を伝送する方法であって、
    前記第１の電子デバイスに電気的に接続される第１の結合要素を設けるステップと、
    前記第２の電子デバイスに電気的に接続され且つ前記第１の結合要素と直に並列し、誘電体バリアによって前記第１の結合要素から分離される第２の結合要素を設けるステップと、
    前記第１の結合要素に電気的に接続される結合デバイスを前記第１の電子デバイスに設けるステップと、
    前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するよう変調連続波及び超広帯域パルスのうち１つにより前記第１の結合要素を駆動するよう前記結合デバイスを操作するステップと
    を有する方法。
17. 少なくとも０．０１の結合係数を有して前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するのに十分な周波数を前記変調連続波は有し、又はそのような周波数成分を前記超広帯域パルスは有する、請求項１６記載の方法。
18. 少なくとも０．１の結合係数を有して前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するのに十分な周波数を前記変調連続波は有し、又はそのような周波数成分を前記超広帯域パルスは有する、請求項１６記載の方法。
19. 少なくとも０．３の結合係数を有して前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するのに十分な周波数を前記変調連続波は有し、又はそのような周波数成分を前記超広帯域パルスは有する、請求項１６記載の方法。
20. 前記結合デバイスは、信号変換器である、請求項１６記載の方法。
21. 前記結合デバイスは、変調器である、請求項１６記載の方法。
22. 前記第２の電子デバイスは、前記第２の結合要素に電気的に接続される結合デバイスを有し、
    前記第１の結合要素及び前記第２の結合要素は、双方向通信を可能にする対応する集積回路の構成要素に接続される、請求項１６記載の方法。
23. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する電子デバイスにモノリシックに形成される、請求項１６記載の方法。
24. 前記誘電体バリアは、固体誘電体物質又は空気のうち少なくとも１つを有する、請求項１６記載の方法。
25. 前記誘電体バリアは、外部信号に対する遮蔽のためのシールド部品を有する、請求項１６記載の方法。
26. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する電子デバイスに埋め込まれる、請求項１６記載の方法。
27. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する集積回路の差動入力又は差動出力に接続される、請求項１６記載の方法。
28. 第４の結合要素に電磁気的に結合され且つ該第４の結合要素と直に並列する第３の結合要素を設けるステップを更に有し、
    前記第３の結合要素は、前記第２の結合要素及び前記第３の結合要素が間隙要素であるように、前記第２の結合要素に電気的に接続される、請求項１６記載の方法。
29. 前記第１の結合要素及び前記第２の結合要素は、直流再生を提供するよう１００，０００オームより大きい抵抗によって接続される、請求項１６記載の方法。
30. 前記第１の電子デバイス及び前記第２の電子デバイスは、共通基板に実装される、請求項１６記載の方法。
31. 前記第１の電子デバイス及び前記第２の電子デバイスのうち少なくとも１つは、可動基板に取り付けられる、請求項１６記載の方法。
32. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つが更なる電子デバイスの更なる結合要素と直に並列するように前記可動基板を動かすステップと、
    前記第１の結合要素及び前記第２の結合要素のうち前記少なくとも１つを前記更なる結合要素に電磁気的に結合するステップと
    を更に有する請求項３１記載の方法。
33. 電子デバイスの間で電気信号を伝送するインターコネクトであって、
    当該インターコネクトは、第２の結合要素に電磁気的に結合され且つ該第２の結合要素と直に並列する第１の結合要素を有し、
    前記第１の結合要素は、第１の集積回路を有する第１の電子デバイスに実装され且つ該第１の電子デバイスに電気的に接続され、前記第２の結合要素は、第２の集積回路を有する第２の電子デバイスに実装され且つ該第２の電子デバイスに電気的に接続され、
    当該インターコネクトは、前記第１の結合要素に電気的に接続される結合デバイスを有し、該結合デバイスは、動作において前記結合デバイスが、前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するよう超広帯域パルス及び変調ＲＦ信号のうち１つにより前記第１の結合要素を駆動するように、デジタル−超広帯域パルス変換器及びＲＦ変調器のうち１つを有する、インターコネクト。
34. 前記第２の電子デバイスは、前記第２の結合要素に電気的に接続される結合デバイスを有し、該結合デバイスは超広帯域パルス−デジタル変換器及びＲＦ復調器のうち１つを有する、請求項３３記載のインターコネクト。
35. 前記第１の結合要素及び前記第２の結合要素が双方向通信を可能にするように、前記第１の電子デバイスの結合デバイスはＲＦ変調器及びＲＦ復調器を有し、前記第２の電子デバイスの結合デバイスはＲＦ変調器及びＲＦ復調器を有する、請求項３４記載のインターコネクト。
36. 前記第１の結合要素及び前記第２の結合要素が双方向通信を可能にするように、前記第１の電子デバイスの結合デバイスはデジタル−超広帯域パルス変換器及び超広帯域パルス−デジタル変換器を有し、前記第２の電子デバイスの結合デバイスはデジタル−超広帯域パルス変換器及び超広帯域パルス−デジタル変換器を有する、請求項３４記載のインターコネクト。
37. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する電子デバイスにモノリシックに形成される、請求項３３記載のインターコネクト。
38. 誘電体バリアは、固体誘電体物質又は空気のうち少なくとも１つを有する、請求項３３記載のインターコネクト。
39. 誘電体バリアは、外部信号に対する遮蔽のためのシールド部品を有する、請求項３３記載のインターコネクト。
40. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する電子デバイスに埋め込まれる、請求項３３記載のインターコネクト。
41. 前記第１の結合要素及び前記第２の結合要素のうち少なくとも１つは、対応する集積回路の差動入力又は差動出力に接続される、請求項３３記載のインターコネクト。
42. 第４の結合要素に電磁気的に結合され且つ該第４の結合要素と直に並列する第３の結合要素を更に有し、
    前記第３の結合要素は、前記第２の結合要素及び前記第３の結合要素が間隙要素であるように、前記第２の結合要素に電気的に接続される、請求項３３記載のインターコネクト。
43. 前記第１の結合要素及び前記第２の結合要素は、直流再生を提供するよう１００，０００オームより大きい抵抗によって接続される、請求項３３記載のインターコネクト。
44. 前記電子デバイスのうち少なくとも１つの電子デバイスの集積回路は、当該電子デバイスの第２の面と対応する結合要素との間に少なくとも部分的に位置付けられる、請求項３３記載のインターコネクト。
45. １よりも多い更なる電子デバイスを更に有し、
    各々の更なる電子デバイスは、第３の結合要素及び第４の結合要素を有し、
    前記第４の結合要素は、前記第２の電子デバイスの集積回路に電気的に接続され、
    前記第３の結合要素は、前記第４の結合要素と直に並列し、
    前記第３の結合要素及び前記第４の結合要素は、誘電体バリアによって分離され、
    前記第１の電子デバイスの前記第２の結合要素は、１よりも多い第３の結合要素に電気的に接続される、請求項３３記載のインターコネクト。
46. 第１の電子デバイスと第２の電子デバイスとの間で電気信号を伝送する方法であって、前記第１の電子デバイス及び前記第２の電子デバイスは夫々集積回路を有する方法において、
    前記第１の電子デバイスに第１の結合要素及び第２の結合要素を設けるステップであって、前記第１の結合要素は、前記第１の電子デバイスの集積回路に電気的に接続され且つ前記第２の結合要素と直に並列にされ、前記第１の結合要素及び前記第２の結合要素は誘電体バリアによって分離されるステップと、
    前記第２の電子デバイスに第３の結合要素及び第４の結合要素を設けるステップであって、前記第４の結合要素は、前記第２の電子デバイスの集積回路に電気的に接続され、前記第３の結合要素は、前記第４の結合要素と直に並列にされ、前記第３の結合要素及び前記第４の結合要素は誘電体バリアによって分離され、前記第３の結合要素は、前記第２の結合要素に電気的に接続されるステップと、
    前記第１の結合要素に電気的に接続される結合デバイスを前記第１の電子デバイスの集積回路に設けるステップと、
    超広帯域パルスが前記第１の結合要素から前記第２の結合要素へ電磁気的に結合され、前記第２の結合要素から前記第３の結合要素へ電気的に結合され、前記第３の結合要素から前記第４の結合要素へ電磁気的に結合されるように、前記結合デバイスにより前記第１の結合要素を駆動するステップと
    を有する方法。
47. 前記第１の電子デバイスの結合デバイスは、デジタル−超広帯域パルス信号変換器を有する、請求項４６記載の方法。
48. 前記第２の電子デバイスは、超広帯域パルス信号−デジタル変換器を有する結合デバイスを有する、請求項４７記載の方法。
49. 前記第１の結合要素及び前記第２の結合要素が双方向通信を可能にするように、前記第１の電子デバイスの結合デバイスは、デジタル−超広帯域パルス変換器及び超広帯域パルス−デジタル変換器を有し、前記第２の電子デバイスの結合デバイスは、デジタル−超広帯域パルス変換器及び超広帯域パルス−デジタル変換器を有する、請求項４８記載の方法。
50. 前記第２の電子デバイスは、前記第４の結合要素に電気的に接続される結合デバイスを有し、
    前記第１の結合要素及び前記第４の結合要素の夫々は、双方向通信を可能にする対応する集積回路の構成要素に接続される、請求項４６記載の方法。
51. 前記結合要素のうち少なくとも１つは、対応する電子デバイスにモノリシックに形成される、請求項４６記載の方法。
52. 前記誘電体バリアは、固体誘電体物質又は空気を有する、請求項４６記載の方法。
53. 前記誘電体バリアは、外部信号に対する遮蔽のためのシールド部品を有する、請求項４６記載の方法。
54. 前記第１の結合要素及び前記第４の結合要素のうち少なくとも１つは、対応する集積回路の差動入力又は差動出力に接続される、請求項４６記載の方法。
55. １よりも多い第２の電子デバイスを更に有し、
    前記第１の電子デバイスの前記第２の結合要素は、１よりも多い第３の結合要素に電気的に接続される、請求項４６記載の方法。
56. 第１の電子デバイスと第２の電子デバイスとの間で電気信号を伝送するインターコネクトであって、前記第１の電子デバイス及び前記第２の電子デバイスは夫々集積回路を有するインターコネクトにおいて、
    前記第１の電子デバイスについての第１の結合要素及び第２の結合要素と、
    前記第２の電子デバイスについての第３の結合要素及び第４の結合要素と、
    デジタル−超広帯域パルス信号変換器を有する結合デバイスと
    を有し、
    前記第１の結合要素は、前記第１の電子デバイスの集積回路に電気的に接続され且つ前記第２の結合要素と直に並列にされ、前記第１の結合要素及び前記第２の結合要素は誘電体バリアによって分離され、
    前記第４の結合要素は、前記第２の電子デバイスの集積回路に電気的に接続され、前記第３の結合要素は、前記第４の結合要素と直に並列にされ、前記第３の結合要素及び前記第４の結合要素は誘電体バリアによって分離され、前記第３の結合要素は、前記第２の結合要素に電気的に接続され、
    前記結合デバイスは、動作において前記結合デバイスが、前記第１の結合要素及び前記第２の結合要素を電磁気的に結合するよう超広帯域パルスにより前記第１の結合要素を駆動するように、前記第１の結合要素に電気的に接続される、インターコネクト。
57. 前記第２の電子デバイスは、前記第４の結合要素に電気的に接続されるデジタル−超広帯域パルス信号変換器を有する結合デバイスを有し、
    前記第１の結合要素及び前記第４の結合要素の夫々は、双方向通信を可能にする対応する集積回路の構成要素に接続される、請求項５６記載のインターコネクト。
58. 前記第２の電子デバイスは、前記第４の結合要素に電気的に接続される結合デバイスを有し、該結合デバイスは、超広帯域パルス−デジタル変換器を有する、請求項５６記載のインターコネクト。
59. 前記第１の結合要素及び前記第２の結合要素が双方向通信を可能にするように、前記第１の電子デバイスの結合デバイスは、デジタル−超広帯域パルス変換器及び超広帯域パルス−デジタル変換器を有し、前記第２の電子デバイスの結合デバイスは、デジタル−超広帯域パルス変換器及び超広帯域パルス−デジタル変換器を有する、請求項５８記載のインターコネクト。
60. 前記結合要素のうち少なくとも１つは、対応する電子デバイスにモノリシックに形成される、請求項５６記載のインターコネクト。
61. 前記誘電体バリアは、固体誘電体物質又は空気を有する、請求項５６記載のインターコネクト。
62. 前記誘電体バリアは、外部信号に対する遮蔽のためのシールド部品を有する、請求項５６記載のインターコネクト。
63. 前記第１の結合要素及び前記第４の結合要素のうち少なくとも１つは、対応する集積回路の差動入力又は差動出力に接続される、請求項５６記載のインターコネクト。
64. １よりも多い第２の電子デバイスを更に有し、
    前記第１の電子デバイスの前記第２の結合要素は、１よりも多い第３の結合要素に電気的に接続される、請求項５６記載のインターコネクト。

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