JP2010532584A - 高ドープ単結晶シリコン基板の酸素析出物の抑制 - Google Patents
高ドープ単結晶シリコン基板の酸素析出物の抑制 Download PDFInfo
- Publication number
- JP2010532584A JP2010532584A JP2010515104A JP2010515104A JP2010532584A JP 2010532584 A JP2010532584 A JP 2010532584A JP 2010515104 A JP2010515104 A JP 2010515104A JP 2010515104 A JP2010515104 A JP 2010515104A JP 2010532584 A JP2010532584 A JP 2010532584A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- highly doped
- silicon substrate
- temperature
- oxygen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/21—Circular sheet or circular blank
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
本発明は、概して、高ドープシリコン基板と低いN−ドープシリコンエピタキシャル層とを有するエピタキシャルシリコンウェーハ中の酸素析出物を、基板内の既存の酸素クラスタおよび析出物を溶解することによって抑制する方法に関する。さらに、酸素析出物の生成は、次の酸素析出物熱処理で防止される。
Description
<本発明の背景技術>
本発明は、概して、エピタキシャル半導体構造体、特に電子部品の製造に用いられるエピタキシャルシリコンウェーハと、それらを調製するための方法に関する。より具体的には、エピタキシャル構造体は、N型ドーパントを高ドープされた(N+)またはP型ドーパントを高ドープされた(P+)単結晶シリコン基板と、N型ドーパントを低ドープされた(N−)またはP型ドーパントを低ドープされた(P−)エピタキシャル層とを含む。
本発明は、概して、エピタキシャル半導体構造体、特に電子部品の製造に用いられるエピタキシャルシリコンウェーハと、それらを調製するための方法に関する。より具体的には、エピタキシャル構造体は、N型ドーパントを高ドープされた(N+)またはP型ドーパントを高ドープされた(P+)単結晶シリコン基板と、N型ドーパントを低ドープされた(N−)またはP型ドーパントを低ドープされた(P−)エピタキシャル層とを含む。
単結晶シリコンは、半導体電子部品の製造の大部分のプロセスにおける出発材料であり、一般的にはチョクラルスキー法で製造されている。その方法では、単一の種結晶を溶融シリコン中に浸漬し、そして引き上げることによって成長させる。溶融シリコンは石英ルツボに入れられるので、様々な不純物(そのうちでも主に酸素)によって汚染される。そのため、この方法によって成長させた単結晶シリコンから薄く切断された(sliced:
スライスされた)ウェーハには、過飽和濃度の酸素が存在している。
スライスされた)ウェーハには、過飽和濃度の酸素が存在している。
電子装置の製造に典型的に使用される熱間加工サイクルの間に、酸素析出物の核生成中心(oxygen precipitate nucleation centers)が形成され、最終的には大きな酸素クラスタあるいは酸素析出物に成長するだろう。その位置によって、そのような析出物は有利あるいは不利になりえる。ウェーハの能動装置領域中に存在する場合には、それらは装置の動作を害する可能性がある。能動装置領域の外側に存在する場合には、酸素析出物は金属のゲッターサイトとして機能するだろう。
ウェーハ中の酸素析出物挙動を管理するために、様々なアプローチが用いられてきた。例えば、Falsterらの米国特許US5994761には、高速熱アニール装置によりウェーハ中に空孔を不均一濃度で導入して、それにより、その後の酸素析出物の熱処理で、空孔の多い(空孔リッチ)領域に酸素析出物を形成させ、空孔の少ない領域には形成させない方法が開示されている。Falsterの米国特許US6336968には、酸素含有雰囲気中でウェーハを高速熱アニールすることにより、あるいは空孔が比較的移動する温度範囲の間でウェーハをアニールすることにより、酸素析出物のないウェーハを調製する方法が開示されている。
これまで、これらの技術が典型的なシリコンウェーハに対して有用であることは証明されているが、少し違う試みで、高ドープ基板を含むエピタキシャルウェーハ構造体を提供する。例えば、高ドープ基板中の制御されない酸素析出物は、高温下で比較的高濃度の自己格子間シリコン原子(silicon self-interstitials)の発生を引き起こし、それは酸素析出物の成長中のそれらの放出に起因する。比較的高濃度の自己格子間シリコン原子は、次に、高ドープ基板から低ドープのN−デバイス層へのドーパント(あるいは他の不純物)の拡散を促進する傾向があり、それによって、いくつかのパワーデバイスでは、アバランシェ降伏電圧(avalanche breakdown voltage)などの臨界的特徴を潜在的に変更してしまう。
本発明の様々な態様に共通するのは、高ドープ基板を備えたエピタキシャルシリコン構造体中の酸素析出物のふるまいを制御する方法及び得られた構造体自身である。
したがって、簡潔にいえば、本発明の1つの態様は、5mΩ・cm未満の抵抗率を有し且つ実質的に酸素析出物の核を含まない高ドープシリコン基板を含むエピタキシャルシリコンウェーハである。ウェーハは、約100mΩ・cmより大きい抵抗率を有するN−シリコンエピタキシャル層も含む。
本発明の他の目的および特徴は、一部分は明白であり、一部分は以下に指摘されるだろう。
<好ましい実施形態の詳細な説明>
本発明の1つの態様によれば、改善された酸素析出物のふるまいと、その結果として高ドープ基板から低ドープのN−エピタキシャル層へのドーパント(あるいは他の不純物)の過剰拡散(over diffusion)のさらに進んだ制御とを備えたN−/N+あるいはN−/P+のエピタキシャルシリコンウェーハが好ましい。ある実施態様では、得られたエピタキシャルウェーハは、その後の酸素析出物熱処理(例えば、ウェーハを、温度800℃で4時間、その後に温度1000℃で16時間のアニーリング)の間に、酸素析出物を生じないだろう。
本発明の1つの態様によれば、改善された酸素析出物のふるまいと、その結果として高ドープ基板から低ドープのN−エピタキシャル層へのドーパント(あるいは他の不純物)の過剰拡散(over diffusion)のさらに進んだ制御とを備えたN−/N+あるいはN−/P+のエピタキシャルシリコンウェーハが好ましい。ある実施態様では、得られたエピタキシャルウェーハは、その後の酸素析出物熱処理(例えば、ウェーハを、温度800℃で4時間、その後に温度1000℃で16時間のアニーリング)の間に、酸素析出物を生じないだろう。
I.シリコン基板
本発明の方法における出発材料は、チョクラルスキー結晶成長法によって成長させた単結晶インゴットからスライスされた単結晶シリコンウェーハである。単結晶シリコンウェーハは、中心軸と、中心軸に対してほぼ垂直な前面および裏面と、円周端面と、中心軸から円周端面まで延在する範囲(radius)とを有している。ウェーハは研磨されるか、あるいは代わりとして、研磨せずにラッピングおよびエッチングされる。さらに、ウェーハは、支配的な(predominant)固有の点欠陥として、空孔あるいは自己格子間原子の点欠陥を持っていてもよい。例えば、ウェーハは、中心から端面まで空孔が支配的でも、中心から端面まで自己格子間原子が支配的でもよく、あるいはウェーハは、自己格子間原子が支配的な材料(self-interstitial dominated material)の軸対称なリングに囲まれた空孔が支配的な材料(vacancy dominated material)の中心コアを含んでいてもよい。
本発明の方法における出発材料は、チョクラルスキー結晶成長法によって成長させた単結晶インゴットからスライスされた単結晶シリコンウェーハである。単結晶シリコンウェーハは、中心軸と、中心軸に対してほぼ垂直な前面および裏面と、円周端面と、中心軸から円周端面まで延在する範囲(radius)とを有している。ウェーハは研磨されるか、あるいは代わりとして、研磨せずにラッピングおよびエッチングされる。さらに、ウェーハは、支配的な(predominant)固有の点欠陥として、空孔あるいは自己格子間原子の点欠陥を持っていてもよい。例えば、ウェーハは、中心から端面まで空孔が支配的でも、中心から端面まで自己格子間原子が支配的でもよく、あるいはウェーハは、自己格子間原子が支配的な材料(self-interstitial dominated material)の軸対称なリングに囲まれた空孔が支配的な材料(vacancy dominated material)の中心コアを含んでいてもよい。
チョクラルスキー法で成長させたシリコンの酸素濃度は、典型的には約5×1017〜約9×1017原子/cm3である(ASTM規格 F-121-83)。ウェーハの酸素析出物のふるまいが、本方法によって本質的に簡単になっているので(つまり、酸素析出物熱処理を施されたとしても、ウェーハは本質的に非酸素析出を示すので)、最初の高ドープウェーハは、チョクラルスキー法によって典型的に到達可能な範囲内あるいは範囲外の酸素濃度を有していてもよい。
シリコンの融点(約1410℃)から約750℃〜約350℃の範囲を通る単結晶シリコンインゴットの冷却速度に依存して、高ドープウェーハにスライスされる単結晶シリコンインゴット中に、酸素析出物の核生成中心が形成されてもよい。出発材料中の核生成中心の存在または欠如は、本発明において重要ではない。しかしながら、これらの中心は、本発明の高速熱アニール熱処理によって溶解可能であるのが好ましい。
単結晶シリコンウェーハは、1つ以上のN型あるいはP型ドーパントを高ドープされたウェーハである。典型的なN型のドーパントは、リン(phosphorous)及びヒ素を含んでいる。ある実施態様では、ドーパントはリンである。別の実施態様では、ドーパントはヒ素である。さらなる実施態様では、リンおよびヒ素の両方がドーパントとして用いられる。典型的なP型ドーパントは、ホウ素、アルミニウムおよびガリウムを含んでいる。ある実施態様では、ドーパントはホウ素である。別の実施態様では、ドーパントはアルミニウムであり、さらに別の実施形態では、ドーパントはガリウムである。さらなる実施態様では、ホウ素、アルミニウムおよびガリウムの組合せがドーパントとして用いられる。ドーパントに関係なく、ドーパントの全濃度は、ウェーハの抵抗率が約5mΩ・cm未満になるような濃度にされており、そのような材料は典型的にはN+またはP+ウェーハと呼ばれている。ある実施態様では、ドーパント濃度は、ウェーハに約3mΩ・cm未満の抵抗率を付与するのに十分な濃度にされている。ある実施態様では、抵抗率が約2mΩ・cm未満であるのが好ましい。まだ他の実施態様では、ドーパント濃度は、基板に約1mΩ・cm未満mΩの抵抗率を付与するのに十分な濃度にされている。
上述の抵抗率の値は、一般的に、約1.24×1019原子/cm3(at/cm3)より大きいN型ドーパント濃度に相当する。例えば、高ドープウェーハは、約2.25×1019原子/cm3より大きい濃度、例えば約3.43×1019原子/cm3より大きい濃度でN型ドーパントが存在してもよい。ある好ましい実施態様では、高ドープウェーハは、約7.36×1019原子/cm3より大きい濃度でN型ドーパントが存在する。同様に、上述の抵抗率の値は、一般的に、約2.1×1019原子/cm3より大きいP型ドーパント濃度に相当する。例えば、高ドープウェーハは、約3.7×1019原子/cm3より大きい濃度、例えば約5.7×1019原子/cm3より大きい濃度でP型ドーパントが存在してもよい。ある好ましい実施態様では、高ドープウェーハは、約1.2×1020原子/cm3より大きい濃度でP型ドーパントが存在する。
II.アニーリング工程
高ドープウェーハに熱処理工程を施して、基板中にある既存の酸素クラスタおよび既存の酸化誘起積層欠陥(OISF)の核の溶解をひきおこす。この熱処理工程は、高速熱アニール装置(RTA)で行われるのが好ましく、その装置中で、ウェーハは目標温度まで高速加熱され、次いでその温度で比較的短い時間アニールされる。一般的に、ウェーハは、1150℃を越える温度、好ましくは少なくとも1175℃、典型的に少なくとも約1200℃、そしていくつかの実施態様では約1200℃〜1275℃の温度に高速加熱される。一般的に、ウェーハは、既存の欠陥の濃度、タイプ及びサイズに依存して、少なくとも1秒、典型的には少なくとも数秒(例えば少なくとも3秒)、および潜在的には数十秒(約10〜約60秒、例えば20、30、40、あるいは50秒)、この温度で維持されるだろう。
高ドープウェーハに熱処理工程を施して、基板中にある既存の酸素クラスタおよび既存の酸化誘起積層欠陥(OISF)の核の溶解をひきおこす。この熱処理工程は、高速熱アニール装置(RTA)で行われるのが好ましく、その装置中で、ウェーハは目標温度まで高速加熱され、次いでその温度で比較的短い時間アニールされる。一般的に、ウェーハは、1150℃を越える温度、好ましくは少なくとも1175℃、典型的に少なくとも約1200℃、そしていくつかの実施態様では約1200℃〜1275℃の温度に高速加熱される。一般的に、ウェーハは、既存の欠陥の濃度、タイプ及びサイズに依存して、少なくとも1秒、典型的には少なくとも数秒(例えば少なくとも3秒)、および潜在的には数十秒(約10〜約60秒、例えば20、30、40、あるいは50秒)、この温度で維持されるだろう。
高速熱アニールは、炉内で高パワーランプ列によってウェーハを個々に加熱する、多数の市販RTA炉のいずれかで行うことができる。高速熱アニール炉はシリコンウェーハを高速加熱することができ、例えば、それらはウェーハを数秒で室温から1200℃まで加熱できる。そのような市販のRTA炉の1つは、Mattson Technology社(カリフォルニア州フレモント)から入手可能な3000RTPである。
III.空孔濃度およびプロファイルの制御
種々の既存の酸素クラスタおよび酸化誘起積層欠陥(OISF)の核の溶解に加えて、アニーリング工程は、高ドープウェーハ中の結晶格子空孔の数密度を増加させるだろう。現在までに得られた情報は、ある種の酸素に関連する欠陥(例えばリング状OISFなど)が、高濃度の空孔の存在によって触媒された高温核生成の酸素の塊(oxygen agglomerates)であることを示唆している。さらに、酸素析出物の核生成中心が不足している領域と類似のふるまいをする空孔濃度の低い領域とは対照的に、高い空孔領域では、酸素クラスタリングは昇温時に急速に発生すると考えられる。酸素析出物の性質が空孔濃度によって影響を受けるので、したがって、熱処理されたウェーハ中の空孔密度の制御は、その後の酸素析出物の熱処理における酸素析出物を制限し、さらには回避する。有利には、アニールされたウェーハ(アニールウェーハ)中の空孔の(数)密度は、アニール温度からの冷却速度を制限すること、アニーリング雰囲気中に十分な酸素分圧を含むこと、あるいはその両方を行うことにより、制御することができる。
種々の既存の酸素クラスタおよび酸化誘起積層欠陥(OISF)の核の溶解に加えて、アニーリング工程は、高ドープウェーハ中の結晶格子空孔の数密度を増加させるだろう。現在までに得られた情報は、ある種の酸素に関連する欠陥(例えばリング状OISFなど)が、高濃度の空孔の存在によって触媒された高温核生成の酸素の塊(oxygen agglomerates)であることを示唆している。さらに、酸素析出物の核生成中心が不足している領域と類似のふるまいをする空孔濃度の低い領域とは対照的に、高い空孔領域では、酸素クラスタリングは昇温時に急速に発生すると考えられる。酸素析出物の性質が空孔濃度によって影響を受けるので、したがって、熱処理されたウェーハ中の空孔密度の制御は、その後の酸素析出物の熱処理における酸素析出物を制限し、さらには回避する。有利には、アニールされたウェーハ(アニールウェーハ)中の空孔の(数)密度は、アニール温度からの冷却速度を制限すること、アニーリング雰囲気中に十分な酸素分圧を含むこと、あるいはその両方を行うことにより、制御することができる。
A.冷却雰囲気の制御
アニールウェーハ中の空孔濃度は、熱処理が行われる雰囲気の制御によって、少なくとも部分的に制御されてもよい。現在までに得られた実験的証拠は、酸素が多量に存在すると、アニールウェーハ中の空孔濃度が抑制されることを示唆している。いずれかの特定の理論によることなしに、酸素存在下での高速熱アニーリング処理は、シリコン表面の酸化をもたらし、その結果、自己格子間シリコン原子の内部フラックス(inward flux)を形成するように働くと考えられている。自己格子間原子におけるこのような内部フラックスは、フレンケル対再結合(Frankel pair recombinations)を発生させ、表面で始まり、次いで内部に移動することにより、空孔濃度プロファイルを徐々に変更する効果がある。
アニールウェーハ中の空孔濃度は、熱処理が行われる雰囲気の制御によって、少なくとも部分的に制御されてもよい。現在までに得られた実験的証拠は、酸素が多量に存在すると、アニールウェーハ中の空孔濃度が抑制されることを示唆している。いずれかの特定の理論によることなしに、酸素存在下での高速熱アニーリング処理は、シリコン表面の酸化をもたらし、その結果、自己格子間シリコン原子の内部フラックス(inward flux)を形成するように働くと考えられている。自己格子間原子におけるこのような内部フラックスは、フレンケル対再結合(Frankel pair recombinations)を発生させ、表面で始まり、次いで内部に移動することにより、空孔濃度プロファイルを徐々に変更する効果がある。
メカニズムにかかわらず、ある実施態様では、アニーリング工程は酸素含有雰囲気の存在下で行なわれる。すなわち、アニールは、露出したシリコン表面を酸化させることができる酸素ガス(O2)、水蒸気あるいは酸素含有化合物ガスを含む雰囲気中で行われる。このように、雰囲気は、全て酸素または酸素化合物ガスから成ってもよく、またはアルゴンのような非酸化性ガスをさらに含んでいてもよい。しかしながら、雰囲気が、全て酸素ではない場合、雰囲気は、少なくとも約0.001気圧(atm)の酸素分圧、つまり1000原子ppm(parts per million atomic: ppma)を含んでいるのが好ましい。雰囲気中の酸素分圧は、より好ましくは少なくとも約0.002気圧(2000ppma)であり、さらに好ましくは0.005気圧(5000ppma)であり、さらにより好ましくは0.01気圧(10000ppma)である。
B.冷却速度の制御
固有の点欠陥(空孔および自己格子間シリコン原子)は、温度に依存した拡散速度で単結晶シリコンを通して拡散することができる。したがって、固有の点欠陥の濃度プロファイルは、温度に応じた固有の点欠陥の拡散率と再結合速度との関数である。例えば、固有の点欠陥は、ウェーハが高速熱アニーリング工程でアニールされる温度に近い温度では、比較的移動性を有しているが、700℃以下の温度で、商業的に実用的な期間ならば、それらは本質的に不動である。現在までに得られた実験的証拠は、空孔の有効拡散速度が相当に遅く、約700℃未満、恐らく約800℃未満、900℃未満、あるいは1000℃未満の温度で、商業的に実用的な期間ならば、空孔は不動であると見なすことができることを示唆している。
固有の点欠陥(空孔および自己格子間シリコン原子)は、温度に依存した拡散速度で単結晶シリコンを通して拡散することができる。したがって、固有の点欠陥の濃度プロファイルは、温度に応じた固有の点欠陥の拡散率と再結合速度との関数である。例えば、固有の点欠陥は、ウェーハが高速熱アニーリング工程でアニールされる温度に近い温度では、比較的移動性を有しているが、700℃以下の温度で、商業的に実用的な期間ならば、それらは本質的に不動である。現在までに得られた実験的証拠は、空孔の有効拡散速度が相当に遅く、約700℃未満、恐らく約800℃未満、900℃未満、あるいは1000℃未満の温度で、商業的に実用的な期間ならば、空孔は不動であると見なすことができることを示唆している。
したがって、ある実施態様では、アニールウェーハ中の空孔濃度は、空孔が比較的移動性を有する温度領域を通るウェーハの冷却速度を制御することによって、少なくとも部分的に制御される。そのような制御は、空孔が比較的移動性を有する温度範囲よりも低い温度にウェーハを冷却する前に、冷却されたウェーハ中の結晶格子の空孔の数密度を減少するのに十分な時間だけ行使される。アニールウェーハの温度がこの範囲を通って下がると、空孔はウェーハ表面に拡散して消滅し、空孔濃度プロファイルの変化をもたらす。そのような変化の広がりは、アニールウェーハがこの範囲内の温度で維持される時間の長さ及び温度の大きさに依存し、一般的に、より大きい温度およびより長い拡散時間は、増加した拡散をもたらす。一般に、アニール温度から、空孔が実際に不動になる温度(例えば約950℃)までの平均冷却速度は、好ましくはわずか毎秒20℃、より好ましくはわずか毎秒約10℃、さらに好ましくはわずか毎秒約5℃である。
代わりに、高温アニールの後に、アニールウェーハの温度は、約1150℃よりは低いが約950℃よりは高い温度まで、急速に(例えば約20℃/秒より大きな速度で)下げられ、そして保持温度に依存して、ある時間だけ保持する。例えば、十分に空孔濃度を減少するためには、1150℃近くの温度では数秒(例えば少なくとも約2、3、4、6秒あるいはそれ以上)で十分であり、一方、950℃近くの温度では数分(例えば少なくとも約2、3、4、6あるいはそれ以上)が必要であろう。
アニールウェーハが、結晶格子空孔が比較的移動性を有する温度範囲の外側の温度まで冷却されてしまえば、冷却速度はウェーハの析出物の特徴に著しい影響を及ぼすようには見えず、そのため切迫して重要である(narrowly critical)とは見えない。
都合のよいことに、冷却工程は、加熱工程が行なわれるのと同じ雰囲気中で行うことができる。適した雰囲気は、例えば、窒化性雰囲気(つまり、窒素ガス(N2)、またはアンモニアのように露出したシリコン表面を窒化することのできる窒素含有化合物ガスを含む雰囲気)、酸化性(酸素含有)雰囲気、非酸化性かつ非窒化性の雰囲気(例えばアルゴン、ヘリウム、ネオン、二酸化炭素)、またはその組合せを含んでいる。
IV.アニールウェーハの酸素プロファイル
本願明細書で使用される高速熱処理によって、ウェーハの前面および裏面の表面から、少量の酸素が外側に拡散するかもしれないが、得られたアニールウェーハは、シリコン表面からの距離の関数として実質的に均一な格子間酸素濃度を有している。例えば、アニールウェーハは、シリコンの中心から、シリコン表面から約15ミクロン以内のウェーハ領域まで、より好ましくは、シリコンの中心から、シリコン表面から約10ミクロン以内のウェーハ領域まで、さらに好ましくは、シリコンの中心から、シリコン表面から約5ミクロン以内のウェーハ領域まで、最も好ましくは、シリコンの中心から、シリコン表面から約3ミクロン以内のウェーハ領域まで、実質的に均一な格子間酸素濃度を持つだろう。この状況において、実質的に均一な酸素濃度とは、わずか約50%、好ましくはわずか約20%、より好ましくはわずか約10%の酸素濃度の変化を意味するものとする。
本願明細書で使用される高速熱処理によって、ウェーハの前面および裏面の表面から、少量の酸素が外側に拡散するかもしれないが、得られたアニールウェーハは、シリコン表面からの距離の関数として実質的に均一な格子間酸素濃度を有している。例えば、アニールウェーハは、シリコンの中心から、シリコン表面から約15ミクロン以内のウェーハ領域まで、より好ましくは、シリコンの中心から、シリコン表面から約10ミクロン以内のウェーハ領域まで、さらに好ましくは、シリコンの中心から、シリコン表面から約5ミクロン以内のウェーハ領域まで、最も好ましくは、シリコンの中心から、シリコン表面から約3ミクロン以内のウェーハ領域まで、実質的に均一な格子間酸素濃度を持つだろう。この状況において、実質的に均一な酸素濃度とは、わずか約50%、好ましくはわずか約20%、より好ましくはわずか約10%の酸素濃度の変化を意味するものとする。
V.エピタキシャル成長
エピタキシャル層は、本技術分野で一般的に知られている手法によって、アニールされたシリコンウェーハの表面に少なくとも約5cmの平均厚さまで堆積あるいは成長されて、エピタキシャルシリコンウェーハを形成する。典型的には、エピタキシャル成長は化学気相成長法によって行われるのが好ましく、それは、その方法が、半導体材料の上にエピタキシャル層を成長させるための最も柔軟性が高く且つ費用効果の高い方法の1つであるからである。例えば、米国特許US5789309を確認されたい。エピタキシャル層のドーピングは、エピタキシャル層の成長過程の後、あるいは成長過程の間に行うことができる。ドーピング方法にかかわらず、得られたエピタキシャル層は、抵抗率が少なくとも約10mΩ・cm、例えば少なくとも約100mΩ・cmのエピタキシャル層を提供できるN型ドーパント濃度を有している。例えば、エピタキシャル層は、典型的には約100mΩ・cm〜約100Ω・cmの抵抗率を有しているだろう。ある用途では、エピタキシャル層は約300mΩ・cm〜約10Ω・cmの抵抗率を有しているだろう。
エピタキシャル層は、本技術分野で一般的に知られている手法によって、アニールされたシリコンウェーハの表面に少なくとも約5cmの平均厚さまで堆積あるいは成長されて、エピタキシャルシリコンウェーハを形成する。典型的には、エピタキシャル成長は化学気相成長法によって行われるのが好ましく、それは、その方法が、半導体材料の上にエピタキシャル層を成長させるための最も柔軟性が高く且つ費用効果の高い方法の1つであるからである。例えば、米国特許US5789309を確認されたい。エピタキシャル層のドーピングは、エピタキシャル層の成長過程の後、あるいは成長過程の間に行うことができる。ドーピング方法にかかわらず、得られたエピタキシャル層は、抵抗率が少なくとも約10mΩ・cm、例えば少なくとも約100mΩ・cmのエピタキシャル層を提供できるN型ドーパント濃度を有している。例えば、エピタキシャル層は、典型的には約100mΩ・cm〜約100Ω・cmの抵抗率を有しているだろう。ある用途では、エピタキシャル層は約300mΩ・cm〜約10Ω・cmの抵抗率を有しているだろう。
N−ドープエピタキシャル層を特徴づける代わりの方法としては、エピタキシャル層は、典型的には約4.8×1018原子/cm3未満、例えば約4.3×1013原子/cm3〜約7.8×1016原子/cm3のドーパント濃度を有しているだろう。ある用途では、N型エピタキシャル層は約4.4×1014原子/cm3〜約1.9×1016原子/cm3のドーパント濃度を有している。
記述されているように、エピタキシャル層は、例えばリン、ヒ素およびアンチモンからなる群から選ばれたN型ドーパントのいずれか1つ以上がドープされる。典型的には、N型ドーパントは、リン、ヒ素、あるいはリンとヒ酸の両方だろう。ある実施態様では、ドーパントはリンである。別の実施態様では、ドーパントはヒ素である。さらに別の実施態様では、リンとヒ酸の両方が、ドーパントとして用いられる。
エピタキシャル堆積の利点の1つは、エピタキシャル成長中に、直接ドーパント供給と組み合わせて既存のエピタキシャル成長リアクターを使用できるということである。すなわち、N型ドーパントをキャリアガスに混合して、堆積されるエピタキシャル層にドープすることができる。
VI.エピ後の冷却(Post-Epi Cooling)
ある実施態様では、エピタキシャル層は、上に詳細に述べたアニーリング工程と同時に生成される。この実施態様では、エピタキシャル層は、アニール工程の持続時間が満足されるように形成される。アニーリング工程およびエピタキシャル生成を終える際、上に詳細に述べたように、冷却雰囲気(cooling atmosphere)、冷却速度、あるいは冷却雰囲気および冷却速度の両方が制御される。すなわち、この実施態様の1つの変形によれば、アニールおよびエピタキシャル層生成後の雰囲気は、露出したシリコン表面を酸化させることのできる酸素含有雰囲気である。具体的には、雰囲気は、好ましくは少なくとも約0.001気圧(atm)の酸素分圧、つまり1000原子ppm(ppma)を含むだろう。雰囲気中の酸素分圧は、より好ましくは少なくとも約0.002気圧(2000ppma)であり、さらに好ましくは0.005気圧(5000ppma)であり、さらにより好ましくは0.01気圧(10000ppma)である。
ある実施態様では、エピタキシャル層は、上に詳細に述べたアニーリング工程と同時に生成される。この実施態様では、エピタキシャル層は、アニール工程の持続時間が満足されるように形成される。アニーリング工程およびエピタキシャル生成を終える際、上に詳細に述べたように、冷却雰囲気(cooling atmosphere)、冷却速度、あるいは冷却雰囲気および冷却速度の両方が制御される。すなわち、この実施態様の1つの変形によれば、アニールおよびエピタキシャル層生成後の雰囲気は、露出したシリコン表面を酸化させることのできる酸素含有雰囲気である。具体的には、雰囲気は、好ましくは少なくとも約0.001気圧(atm)の酸素分圧、つまり1000原子ppm(ppma)を含むだろう。雰囲気中の酸素分圧は、より好ましくは少なくとも約0.002気圧(2000ppma)であり、さらに好ましくは0.005気圧(5000ppma)であり、さらにより好ましくは0.01気圧(10000ppma)である。
この実施態様の他の変形によれば、ウェーハの冷却速度は、冷却雰囲気の制御と共にあるいは制御なしに、制御される。具体的には、冷却速度は、アニール温度から、空孔が実際に不動になる温度(例えば約950℃)までの平均冷却速が、好ましくはわずか毎秒20℃、より好ましくはわずか毎秒約10℃、さらに好ましくはわずか毎秒約5℃になるように、制御される。代わりに、温度は、約1150℃よりは低いが約950℃よりは高い温度まで、急速に(例えば20℃/秒より大きな速度で)下げられ、そして、保持温度に依存して、数秒〜数分保持する。例えば、1150℃近くの温度では、少なくとも約2、3、4、6秒あるいはそれ以上で十分であり、一方、950℃近くの温度では、少なくとも約2、3、4、6あるいはそれ以上が必要であろう。
V.ポリシリコン層
ある実施態様では、ポリシリコン層は、上に詳細に述べたアニーリング工程前に、高ドープ基板の裏面上に堆積される。ポリシリコン層の結晶粒界は、ドーパントのゲッターサイトとして機能する。一般的に、ポリシリコン層は、本技術分野で従来知られている任意の手法によって堆積されるだろう。米国特許US5792700またはUS5310698に全て記載されているように、例えばポリシリコン層は、シラン(SiH4)ガスおよびヒ素ドーピングを用いた化学気相成長法によって堆積されてもよい。
ある実施態様では、ポリシリコン層は、上に詳細に述べたアニーリング工程前に、高ドープ基板の裏面上に堆積される。ポリシリコン層の結晶粒界は、ドーパントのゲッターサイトとして機能する。一般的に、ポリシリコン層は、本技術分野で従来知られている任意の手法によって堆積されるだろう。米国特許US5792700またはUS5310698に全て記載されているように、例えばポリシリコン層は、シラン(SiH4)ガスおよびヒ素ドーピングを用いた化学気相成長法によって堆積されてもよい。
本発明によって製造されたシリコン構造体は、様々な技術において用いられるだろう。例えば、本発明のシリコン構造体は、例えば、パワーダイオード、サイリスタ、そして特にパワーMOSFETおよびJFETなどのパワーデバイスの製造に使用するのに適している。このリストは、限定的または包括的になるとは全く意図されていない。
本発明または本発明の好ましい実施態様で元素を紹介するとき、冠詞の「a」、「an」「the」、「said」は、1つ又はそれ以上の元素があることを意図している。用語の「含む(comprising)」、「含む(including)」、「持っている(having)」は、含んで(inclusive)いることを意図しており、列挙された元素以外の追加の元素が存在してもよいことを意味している。さらに、明記されていない限り、高ドープ基板を「N+」または「P+」とする呼称は、N++およびN+++、またはP++およびP+++として従来称されていたドープレベルの基板のことも称している、と理解されるべきである。
上述を考慮して、発明のいくつかの目的が達成され、そして他の有利な結果に到達したことが理解されるだろう。
発明の範囲から逸脱せずに、上述の製品および方法に様々な変更を行なうことができたように、上記の記載に含まれ且つ添付の図面の中で示された全ての事項は、例示的であり、制限する意味はないと解釈されるだろう。
Claims (26)
- エピタキシャル単結晶シリコンウェーハを製造する方法であって、
既存の酸素析出物を溶解するために、少なくとも1150℃の温度で高ドープ単結晶シリコン基板をアニーリングする工程であって、
前記高ドープシリコン基板は、チョクラルスキー法によって成長させたインゴットからスライスされ、前面および裏面と、前記前面と前記裏面とを接続する円周端面とを有し、ならびに約5mΩ・cm未満の抵抗率を有している、アニーリング工程と、
前記エピタキシャルシリコンウェーハを形成するために、高速熱処理した前記高ドープシリコン基板の前記前面にN−シリコンエピタキシャル層を堆積する工程であって、前記エピタキシャル層は、約10mΩ・cmより大きな抵抗率を有する、堆積工程と、
前記高ドープシリコン基板を、アニーリング温度から室温まで冷却する冷却工程と、を含み、
前記高ドープ単結晶シリコン基板に均一濃度の空孔を導入するために、前記冷却工程中に
(i)前記アニーリング工程の雰囲気が制御されるか、あるいは、
(ii)前記冷却工程中に冷却速度が制御され、
前記均一濃度は、酸化析出物熱処理中に酸素析出物を触媒するのに不十分であることを特徴とする製造方法。 - 前記冷却工程は、前記堆積工程の後に行なわれることを特徴とする請求項1に記載の製造方法。
- 前記アニーリング工程の行なわれる雰囲気が酸素を含むことを特徴とする請求項2に記載の製造方法。
- 前記雰囲気は、少なくとも約1000原子ppmの酸素分圧を含むことを特徴とする請求項3に記載の製造方法。
- 前記アニーリング温度から前記空孔が実際に不動になる温度までの前記冷却速度は、わずか毎秒20℃であることを特徴とする請求項2に記載の製造方法。
- 前記アニーリング温度から前記空孔が実際に不動になる温度までの前記冷却速度は、わずか毎秒5℃であることを特徴とする請求項2に記載の製造方法。
- 前記アニーリング工程と前記堆積工程とが同じ装置の中で行なわれ、
前記冷却工程は、前記堆積工程の後に行なわれ、
前記アニーリング温度から前記空孔が実際に不動になる温度までの前記冷却速度は、わずか毎秒20℃であることを特徴とする請求項1に記載の製造方法。 - 前記アニーリング工程と前記堆積工程とが同じ装置の中で行なわれ、
前記冷却工程は、前記堆積工程の後に行なわれ、
前記アニーリング温度から前記空孔が実際に不動になる温度までの前記冷却速度は、わずか毎秒5℃であることを特徴とする請求項1に記載の製造方法。 - 前記高ドープシリコン基板の冷却工程が、
前記アニーリング温度から約1150℃よりは低いが約950℃よりは高い温度まで毎秒20℃を超える冷却速度で冷却する過程と、
その次に、その温度範囲内において少なくとも約2秒保持する過程と、
を含むことを特徴とする請求項2に記載の製造方法。 - 前記高ドープシリコン基板が約950℃の温度まで冷却され、その温度で少なくとも約2分間保持されることを特徴とする請求項9に記載の製造方法。
- 前記高ドープシリコン基板はN型ドーパントを含むことを特徴とする請求項1に記載の製造方法。
- 前記高ドープシリコン基板は、P、Asおよびそれらの組合せから成る群から選ばれたドーパントを含むことを特徴とする請求項11に記載の製造方法。
- 前記高ドープシリコン基板はP型ドーパントを含むことを特徴とする請求項1に記載の製造方法。
- 前記高ドープシリコン基板は、B、Al、Gaおよびそれらの組合せから成る群から選ばれたドーパントを含むことを特徴とする請求項13に記載の製造方法。
- 前記N−シリコンエピタキシャル層は、少なくとも約5cmの厚さで堆積されることを特徴とする請求項1に記載の製造方法。
- 前記アニーリング工程の前に、前記高ドープ単結晶シリコン基板の前記裏面にポリシリコン層を堆積する工程をさらに含むことを特徴とする請求項1に記載の製造方法。
- チョクラルスキー法によって成長させたインゴットからスライスされた高ドープ単結晶シリコン基板であって、
前面および裏面と、前記前面と前記裏面とを接続する円周端面とを有し、
約5mΩ・cm未満の抵抗率を有し、
酸素析出物の核が実質的にない、前記高ドープ単結晶シリコン基板と、
エピタキシャルシリコンウェーハを形成している前記高ドープシリコン基板の前記前面上のN−シリコンエピタキシャル層であって、
前記エピタキシャル層はN型ドーパントを含み、約10mΩ・cmより大きな抵抗率を有している、N−シリコンエピタキシャルシリコン層と、
を含むことを特徴とするエピタキシャルシリコンウェーハ。 - 前記高ドープシリコン基板はN型ドーパントを含むことを特徴とする請求項17に記載のウェーハ。
- 前記高ドープシリコン基板は、P、Asおよびそれらの組合せから成る群から選ばれたドーパントを含むことを特徴とする請求項18に記載のウェーハ。
- 前記高ドープシリコン基板はP型ドーパントを含むことを特徴とする請求項17に記載のウェーハ。
- 前記高ドープシリコン基板は、B、Al、Gaおよびそれらの組合せから成る群から選ばれたドーパントを含むことを特徴とする請求項20に記載のウェーハ。
- 前記N−シリコンエピタキシャル層は、少なくとも約5cmの厚さを有することを特徴とする請求項17に記載のウェーハ。
- 前記エピタキシャル層が約100mΩ・cm〜約100Ω・cmの抵抗率を有することを特徴とする請求項17に記載のウェーハ。
- 前記高ドープシリコン基板は、実質的に均一な格子間酸素濃度を有する範囲であって、前記ウェーハの中心から、前記ウェーハの表面から約15ミクロン以内の距離まで半径方向に延びている前記範囲を含むことを特徴とする請求項17に記載のウェーハ。
- 前記実質的に均一な領域は、わずか約50%の変化を伴う格子間酸素原子の濃度を有することを特徴とする請求項24に記載のウェーハ。
- 前記実質的に均一な領域は、わずか約10%の変化を伴う格子間酸素原子の濃度を有することを特徴とする請求項24に記載のウェーハ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/771,667 US20090004426A1 (en) | 2007-06-29 | 2007-06-29 | Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates |
| PCT/US2008/068284 WO2009006182A1 (en) | 2007-06-29 | 2008-06-26 | Suppression of oxygen precipitation in heavily doped single crystal silicon substrates |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010532584A true JP2010532584A (ja) | 2010-10-07 |
| JP2010532584A5 JP2010532584A5 (ja) | 2011-05-26 |
Family
ID=39672544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010515104A Withdrawn JP2010532584A (ja) | 2007-06-29 | 2008-06-26 | 高ドープ単結晶シリコン基板の酸素析出物の抑制 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US20090004426A1 (ja) |
| EP (1) | EP2168150A1 (ja) |
| JP (1) | JP2010532584A (ja) |
| KR (1) | KR20100039291A (ja) |
| CN (1) | CN101689504A (ja) |
| TW (1) | TW200919585A (ja) |
| WO (1) | WO2009006182A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090004458A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Diffusion Control in Heavily Doped Substrates |
| DE102008023054B4 (de) * | 2008-05-09 | 2011-12-22 | Siltronic Ag | Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe |
| US8627528B2 (en) * | 2009-11-19 | 2014-01-14 | Nike, Inc. | Footwear customization kit |
| JP2011134830A (ja) * | 2009-12-24 | 2011-07-07 | Covalent Materials Corp | エピタキシャルウェーハ |
| JP2011155130A (ja) * | 2010-01-27 | 2011-08-11 | Covalent Materials Tokuyama Corp | エピタキシャルウェーハ及びその製造方法 |
| US9483908B2 (en) | 2010-08-20 | 2016-11-01 | Micro-Gaming Ventures, LLC | Methods and systems for conducting a competition within a gaming environment |
| FR2974180B1 (fr) | 2011-04-15 | 2013-04-26 | Commissariat Energie Atomique | Procede de determination de la concentration en oxygene interstitiel. |
| CN105121713B (zh) * | 2013-04-24 | 2018-06-19 | 胜高科技股份有限公司 | 单晶的制造方法和硅晶片的制造方法 |
| US9634098B2 (en) * | 2013-06-11 | 2017-04-25 | SunEdison Semiconductor Ltd. (UEN201334164H) | Oxygen precipitation in heavily doped silicon wafers sliced from ingots grown by the Czochralski method |
| MY188961A (en) * | 2013-07-01 | 2022-01-14 | Solexel Inc | High-throughput thermal processing methods for producing high-efficiency crystalline silicon solar cells |
| JP6652959B2 (ja) | 2014-07-31 | 2020-02-26 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 窒素ドープされた空孔優勢であるシリコンインゴット、およびそれから形成された半径方向に均一に分布した酸素析出の密度およびサイズを有する熱処理されたウエハ |
| EP3995608A1 (en) * | 2016-06-08 | 2022-05-11 | GlobalWafers Co., Ltd. | High resistivity single crystal silicon ingot and wafer having improved mechanical strength |
| JP6579086B2 (ja) * | 2016-11-15 | 2019-09-25 | 信越半導体株式会社 | デバイス形成方法 |
| CN114121626B (zh) * | 2020-08-27 | 2025-08-15 | 联华电子股份有限公司 | 一种制作半导体元件的方法 |
| CN114242571B (zh) * | 2021-12-09 | 2025-07-04 | 全球能源互联网研究院有限公司 | 一种半导体结构的制备方法 |
| CN115831710A (zh) * | 2022-11-01 | 2023-03-21 | 中环领先半导体材料有限公司 | 降低硅衬底缺陷以抑制硅基氮化镓外延片翘曲的方法 |
Family Cites Families (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583375B2 (ja) * | 1979-01-19 | 1983-01-21 | 超エル・エス・アイ技術研究組合 | シリコン単結晶ウエハ−の製造方法 |
| JPS5680139A (en) * | 1979-12-05 | 1981-07-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| US4437922A (en) * | 1982-03-26 | 1984-03-20 | International Business Machines Corporation | Method for tailoring oxygen precipitate particle density and distribution silicon wafers |
| US4548654A (en) * | 1983-06-03 | 1985-10-22 | Motorola, Inc. | Surface denuding of silicon wafer |
| JPS6031231A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| US4505759A (en) * | 1983-12-19 | 1985-03-19 | Mara William C O | Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals |
| US4851358A (en) * | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
| US4868133A (en) * | 1988-02-11 | 1989-09-19 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using RTA |
| US5194395A (en) * | 1988-07-28 | 1993-03-16 | Fujitsu Limited | Method of producing a substrate having semiconductor-on-insulator structure with gettering sites |
| JP2617798B2 (ja) * | 1989-09-22 | 1997-06-04 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| US5024723A (en) * | 1990-05-07 | 1991-06-18 | Goesele Ulrich M | Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning |
| IT1242014B (it) * | 1990-11-15 | 1994-02-02 | Memc Electronic Materials | Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici. |
| EP0491976B1 (de) * | 1990-12-21 | 2000-10-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer mit Arsen dotierten glatten polykristallinen Siliziumschicht für höchstintegrierte Schaltungen |
| US5131979A (en) * | 1991-05-21 | 1992-07-21 | Lawrence Technology | Semiconductor EPI on recycled silicon wafers |
| US5137838A (en) * | 1991-06-05 | 1992-08-11 | National Semiconductor Corporation | Method of fabricating P-buried layers for PNP devices |
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| JP2726583B2 (ja) * | 1991-11-18 | 1998-03-11 | 三菱マテリアルシリコン株式会社 | 半導体基板 |
| JP2560178B2 (ja) * | 1992-06-29 | 1996-12-04 | 九州電子金属株式会社 | 半導体ウェーハの製造方法 |
| JPH0684925A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体基板およびその処理方法 |
| KR0139730B1 (ko) * | 1993-02-23 | 1998-06-01 | 사또오 후미오 | 반도체 기판 및 그 제조방법 |
| US5401669A (en) * | 1993-05-13 | 1995-03-28 | Memc Electronic Materials, Spa | Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers |
| JPH0786289A (ja) * | 1993-07-22 | 1995-03-31 | Toshiba Corp | 半導体シリコンウェハおよびその製造方法 |
| JPH07106512A (ja) * | 1993-10-04 | 1995-04-21 | Sharp Corp | 分子イオン注入を用いたsimox処理方法 |
| US5451806A (en) * | 1994-03-03 | 1995-09-19 | Motorola, Inc. | Method and device for sensing a surface temperature of an insulated gate semiconductor device |
| US5445975A (en) * | 1994-03-07 | 1995-08-29 | Advanced Micro Devices, Inc. | Semiconductor wafer with enhanced pre-process denudation and process-induced gettering |
| JP2895743B2 (ja) * | 1994-03-25 | 1999-05-24 | 信越半導体株式会社 | Soi基板の製造方法 |
| JP2874834B2 (ja) * | 1994-07-29 | 1999-03-24 | 三菱マテリアル株式会社 | シリコンウェーハのイントリンシックゲッタリング処理法 |
| US5611855A (en) * | 1995-01-31 | 1997-03-18 | Seh America, Inc. | Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth |
| US5788763A (en) * | 1995-03-09 | 1998-08-04 | Toshiba Ceramics Co., Ltd. | Manufacturing method of a silicon wafer having a controlled BMD concentration |
| US5593494A (en) * | 1995-03-14 | 1997-01-14 | Memc Electronic Materials, Inc. | Precision controlled precipitation of oxygen in silicon |
| JP3085146B2 (ja) * | 1995-05-31 | 2000-09-04 | 住友金属工業株式会社 | シリコン単結晶ウェーハおよびその製造方法 |
| US5792700A (en) * | 1996-05-31 | 1998-08-11 | Micron Technology, Inc. | Semiconductor processing method for providing large grain polysilicon films |
| KR100240023B1 (ko) * | 1996-11-29 | 2000-01-15 | 윤종용 | 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼 |
| US5789309A (en) * | 1996-12-30 | 1998-08-04 | Memc Electronic Materials, Inc. | Method and system for monocrystalline epitaxial deposition |
| US6045610A (en) * | 1997-02-13 | 2000-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing monocrystalline silicon ingots and wafers by controlling pull rate profiles in a hot zone furnance |
| US6503594B2 (en) * | 1997-02-13 | 2003-01-07 | Samsung Electronics Co., Ltd. | Silicon wafers having controlled distribution of defects and slip |
| US6485807B1 (en) * | 1997-02-13 | 2002-11-26 | Samsung Electronics Co., Ltd. | Silicon wafers having controlled distribution of defects, and methods of preparing the same |
| US5994761A (en) * | 1997-02-26 | 1999-11-30 | Memc Electronic Materials Spa | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
| MY135749A (en) * | 1997-04-09 | 2008-06-30 | Memc Electronic Materials | Process for producing low defect density, ideal oxygen precipitating silicon |
| JPH1126390A (ja) * | 1997-07-07 | 1999-01-29 | Kobe Steel Ltd | 欠陥発生防止方法 |
| US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
| TW429478B (en) * | 1997-08-29 | 2001-04-11 | Toshiba Corp | Semiconductor device and method for manufacturing the same |
| US6051468A (en) * | 1997-09-15 | 2000-04-18 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure with uniform threshold voltage and punch-through tolerance |
| JP3395661B2 (ja) * | 1998-07-07 | 2003-04-14 | 信越半導体株式会社 | Soiウエーハの製造方法 |
| US6236104B1 (en) * | 1998-09-02 | 2001-05-22 | Memc Electronic Materials, Inc. | Silicon on insulator structure from low defect density single crystal silicon |
| US6336968B1 (en) * | 1998-09-02 | 2002-01-08 | Memc Electronic Materials, Inc. | Non-oxygen precipitating czochralski silicon wafers |
| DE69941196D1 (de) * | 1998-09-02 | 2009-09-10 | Memc Electronic Materials | Wärmebehandelte Siliziumscheiben mit verbesserter Eigengetterung |
| EP1110240B1 (en) * | 1998-09-02 | 2006-10-25 | MEMC Electronic Materials, Inc. | Process for preparing an ideal oxygen precipitating silicon wafer |
| US6284384B1 (en) * | 1998-12-09 | 2001-09-04 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering |
| WO2000039858A2 (en) * | 1998-12-28 | 2000-07-06 | Fairchild Semiconductor Corporation | Metal gate double diffusion mosfet with improved switching speed and reduced gate tunnel leakage |
| US6544656B1 (en) * | 1999-03-16 | 2003-04-08 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and silicon wafer |
| US6346460B1 (en) * | 1999-03-30 | 2002-02-12 | Seh-America | Low cost silicon substrate with impurity gettering and latch up protection and method of manufacture |
| US20030051656A1 (en) * | 1999-06-14 | 2003-03-20 | Charles Chiun-Chieh Yang | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering |
| US6339016B1 (en) * | 2000-06-30 | 2002-01-15 | Memc Electronic Materials, Inc. | Method and apparatus for forming an epitaxial silicon wafer with a denuded zone |
| US6818197B2 (en) * | 2000-09-25 | 2004-11-16 | Mitsubishi Materials Silicon Corporation | Epitaxial wafer |
| US20020084451A1 (en) * | 2000-12-29 | 2002-07-04 | Mohr Thomas C. | Silicon wafers substantially free of oxidation induced stacking faults |
| KR100708789B1 (ko) * | 2001-01-02 | 2007-04-19 | 엠이엠씨 일렉트로닉 머티리얼즈, 인크. | 향상된 게이트 산화물 완전도를 가지는 단결정 실리콘을준비하는 공정 |
| US6743495B2 (en) * | 2001-03-30 | 2004-06-01 | Memc Electronic Materials, Inc. | Thermal annealing process for producing silicon wafers with improved surface characteristics |
| JP2004537161A (ja) * | 2001-04-11 | 2004-12-09 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 高抵抗率czシリコンにおけるサーマルドナー生成の制御 |
| WO2002086960A1 (en) * | 2001-04-20 | 2002-10-31 | Memc Electronic Materials, Inc. | Method for the preparation of a silicon wafer having stabilized oxygen precipitates |
| JP2002368001A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | 半導体装置及びその製造方法 |
| JP2004533125A (ja) * | 2001-06-22 | 2004-10-28 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | イオン注入によるイントリンシックゲッタリングを有するシリコン・オン・インシュレータ構造体を製造する方法 |
| JP2003124219A (ja) * | 2001-10-10 | 2003-04-25 | Sumitomo Mitsubishi Silicon Corp | シリコンウエーハおよびエピタキシャルシリコンウエーハ |
| US6673147B2 (en) * | 2001-12-06 | 2004-01-06 | Seh America, Inc. | High resistivity silicon wafer having electrically inactive dopant and method of producing same |
| US6669777B2 (en) * | 2001-12-06 | 2003-12-30 | Seh America, Inc. | Method of producing a high resistivity silicon wafer utilizing heat treatment that occurs during device fabrication |
| CN1324664C (zh) * | 2002-04-10 | 2007-07-04 | Memc电子材料有限公司 | 用于控制理想氧沉淀硅片中洁净区深度的方法 |
| DE102004060624B4 (de) * | 2004-12-16 | 2010-12-02 | Siltronic Ag | Halbleiterscheibe mit epitaktisch abgeschiedener Schicht und Verfahren zur Herstellung der Halbleiterscheibe |
| US7485928B2 (en) * | 2005-11-09 | 2009-02-03 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
| US20090004458A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Diffusion Control in Heavily Doped Substrates |
-
2007
- 2007-06-29 US US11/771,667 patent/US20090004426A1/en not_active Abandoned
-
2008
- 2008-06-26 KR KR1020097027309A patent/KR20100039291A/ko not_active Withdrawn
- 2008-06-26 WO PCT/US2008/068284 patent/WO2009006182A1/en not_active Ceased
- 2008-06-26 EP EP08771993A patent/EP2168150A1/en not_active Withdrawn
- 2008-06-26 CN CN200880022738A patent/CN101689504A/zh active Pending
- 2008-06-26 JP JP2010515104A patent/JP2010532584A/ja not_active Withdrawn
- 2008-06-27 TW TW097124444A patent/TW200919585A/zh unknown
-
2011
- 2011-02-04 US US13/020,957 patent/US20110177682A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009006182A1 (en) | 2009-01-08 |
| US20110177682A1 (en) | 2011-07-21 |
| EP2168150A1 (en) | 2010-03-31 |
| KR20100039291A (ko) | 2010-04-15 |
| US20090004426A1 (en) | 2009-01-01 |
| CN101689504A (zh) | 2010-03-31 |
| TW200919585A (en) | 2009-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2010532584A (ja) | 高ドープ単結晶シリコン基板の酸素析出物の抑制 | |
| JP2010532585A (ja) | 高ドープ基板の拡散制御 | |
| JP2010532584A5 (ja) | ||
| JP2006344823A (ja) | Igbt用のシリコンウェーハ及びその製造方法 | |
| JP2010161393A (ja) | 窒素/炭素安定化された酸素析出核形成中心を有する理想的酸素析出を行ったシリコンウエハおよびその製造方法 | |
| US7201800B2 (en) | Process for making silicon wafers with stabilized oxygen precipitate nucleation centers | |
| US6808781B2 (en) | Silicon wafers with stabilized oxygen precipitate nucleation centers and process for making the same | |
| JP2004503086A (ja) | 削剥領域を備えたシリコンウエハの製造方法及び製造装置 | |
| JP5076326B2 (ja) | シリコンウェーハおよびその製造方法 | |
| JP5103745B2 (ja) | 高周波ダイオードおよびその製造方法 | |
| JP2011054656A (ja) | 高抵抗シリコンウェーハおよびその製造方法 | |
| US20050006796A1 (en) | Process for making non-uniform minority carrier lifetime distribution in high performance silicon power devices | |
| JP4270713B2 (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| KR102808350B1 (ko) | 탄소도프 실리콘 단결정 웨이퍼 및 그의 제조방법 | |
| EP3208366A1 (en) | Fz silicon and method to prepare fz silicon | |
| JP2011054655A (ja) | 高周波デバイス向けシリコンウェーハおよびその製造方法 | |
| JP5922858B2 (ja) | 高抵抗シリコンウェーハの製造方法 | |
| JP2017157812A (ja) | ウェハの熱処理方法 | |
| EP1484789A1 (en) | Non-uniform minority carrier lifetime distributions in high performance silicon power devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110406 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110406 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20130306 |