JP2010528377A

JP2010528377A - マルチクロックネットワークを備えたデジタルデバイス用共振クロックおよびインターコネクトアーキテクチャ

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Publication number: JP2010528377A
Application number: JP2010509576A
Authority: JP
Inventors: ティー．イシイ，アレクサンダー; シー．パパエフシミオー，マリオス
Original assignee: Cyclos Semiconductor Inc
Current assignee: Cyclos Semiconductor Inc
Priority date: 2007-05-23
Filing date: 2008-05-23
Publication date: 2010-08-19
Anticipated expiration: 2028-05-23
Also published as: US20110210761A1; EP2156263A2; US7973565B2; WO2008148044A3; JP5319666B2; KR20100023000A; US20090027085A1; WO2008148044A2; US8461873B2

Abstract

バッファなしでクロックおよびデータ信号を分配する共振ドライバを使ったクロック、データ分配ネットワークが提案されており、低ジッター、低スキュー、低エネルギー消費、そして緩いタイミング要求が実現される。このようなネットワークは、概してＦＰＧＡのようなＰＬＤ用アーキテクチャに適用可能であり、同様に、マイクロプロセッサ、ＡＳＩＣ、ＳＯＣなど、複数のクロックネットワークとクロック周波数、ハイパフォーマンスおよび低電力クロッキング仕様をもつ他の半導体デバイスにも適用可能である。

Description

本出願は、２００７年３月２３日に発明者アレキサンダーイシイ等により出願され、タイトルが「ＰＬＤ用共振クロックおよびインターコネクトアーキテクチャ」である米国仮出願Ｎｏ．６０／９３１，５８２の優先権を主張し、本願明細書に参照のため組み入れられる。

本願の開示内容は、米国特許第６，８７９，１９０号明細書（「エネルギー回復を備えた低電力ドライバ」）、米国特許第６，７７７，９９２号明細書（「低電力ＣＭＯＳフリップフロップ」）、米国特許第６，７４２，１３２号明細書（「記憶デバイスのエネルギー保存特性に沿って形成される被駆動発振回路を有するクロック信号を生成する装置およびその方法」）、米国特許出願第２００７００９６９５７号公開公報（「ランプクロックデジタルストレージ制御」）、米国特許第７，３５５，４５４号明細書（「エネルギー回復ブーストロジック」）、米国特許出願第１１／９４９，６６４号（「共振クロックシステム用クロック分配ネットワークアーキテクチャ」）、米国特許出願第１１／９４９，６６９号（「共振クロックゲートを備えたクロック分配ネットワークアーキテクチャ」）、そして米国特許出願第１１／９４９，６７３号（「クロックスキュー管理機能をもつクロック分配ネットワークアーキテクチャ」）に開示された技術と関連し、本願明細書に参照のため組み入れられる。

本開示内容は、概して、ＦＰＧＡ（Field Programmable Gate Arrays）のようなＰＬＤ（Programmable Logic Devices）用クロックおよびデータ分配ネットワークアーキテクチャに関する。また、本開示内容は、概して、マイクロプロセッサ、ＡＩＳＣ（Application-specific Integrated Circuits）ＳＯＣ（System-On-Chips）デバイスなど、マルチクロックネットワークおよび多数のクロック周波数をもつデジタルデバイス用クロック分配ネットワークアーキテクチャに関する。

共振ドライバは、近年、同期デジタルシステムにおいて信号をエネルギー効率よく分配するために提案されている。例えば、クロック分配ネットワークでは、共振ドライバを使う効率的エネルギー動作が、クロック分配ネットワークの寄生容量を共振させるインダクターを使うことによって実現される。極度の低ジッターであるクロック分配は、バッファの除去を通じて達成される。さらに、極度の低スキューは、相対的対称な分配ネットワークの構成を通じて分配されたクロック信号間で達成される。ネットワークのパフォーマンスは、動作スピードおよびネットワーク全体のインダクタンス、抵抗、サイズ、位相に依存し、適切なインダクタンスによって構成されるときに低抵抗対象ネットワークは低ジッター、低スキュー、低エネルギー消費をもたらす。

ＦＰＧＡ分野では、クロックおよびデータ信号の分配に関して動作スピードの制限と大きなエネルギー消費をもたらす特有の課題が存在する。一般的に、ＦＰＧＡはマルチクロックネットワークを配備し、様々なクロック周波数で動作する。プログラミング性を高いレベルで確実にするため、ＦＰＧＡは、通常、マルチネットワークにＦＰＧＡ内の記憶デバイス（フリップフロップ）を接続する手段を備える。さらに、全てのクロックネットワークは、ＦＰＧＡ全体に渡って分配されなければならない。その結果、クロック分配ネットワークは高度に複雑化し、相対的に動作スピードが低下する。この状態をさらに悪化させるものとして、大きなサイズおよび高度に複雑化したクロックネットワークは、電力消費全体が許容可能なレベルで維持されるように、クロックゲートなど洗練された電力管理構成を大規模に配備することを要求する。このような電力管理手法は、付加的な構成の複雑化、信号タイミングの不正確さの増加、そして動作スピードの付加的な制限をもたらす。

プログラミングの柔軟性を最大化するため、通常ＦＰＧＡは、デバイス全体に渡ってデータを分配する１つもしくはそれ以上の大規模ネットワークを含む。これらのネットワークは、ＦＰＧＡ内の論理ブロック間で選択的接続を提供するため、複数のプログラミング可能なスイッチを備えている。また、ＦＰＧＡは、通常データを伝達する多数のバッファ（リピーター）によって成り立つ複数の距離間隔のある相互接続部（interconnects）を含む。このようなネットワークの高度な複雑化は、信号タイミングにおけるタイミング不正確さを増長し、動作スピードを制限する。バッファの拡張配備は、エネルギー消費の増加をもたらす。また、この状況を悪化させるように、これらネットワークはより高いレートのデータ転送を提供するためしばしパイプライン化されており、より一層の高度な複雑化と高いエネルギー消費をもたらす。

ＦＰＧＡデバイスに加え、様々なクロック周波数で動作するマルチクロックネットワークは、通常、複雑な演算器を実装し、高いパフォーマンスを達成するマイクロプロセッサ、ＡＳＩＣ、ＳＯＣなどに配備される。これらクロックネットワークは、デバイス全体に渡って分散されており、許容レベルで電力消費を維持するクロックゲートなどの電力管理手法を広範囲に使用する。したがって、ネットワークは非常に複雑となり、達成可能な最大パフォーマンスは、増加するタイミングの不正確さによって制限される。

共振クロックネットワークの１つの設計方法は、米国特許第５，７３４，２８５号明細書（「電力抑制機能回路のクロック入力部を駆動する共振手法を利用した電気回路」）に開示されている。基本クロック周波数とより高次元のいくつかの高調波を含む同調クロック波形を同期させる方法に従って単一の共振ドメインが記載されている。また、その明細書には、参照周波数によって駆動されるクロックジェネレータが開示されており、共振クロックネットワーク全体をその周波数で動作させるようにする。しかしながら、この方法は、クロックネットワークアーキテクチャあるいはＦＰＧＡデバイスの要求が含まれるスケール問題を扱っていない。さらに、様々な周波数で動作するマルチクロックネットワークを含むデバイスに関係しない。

その他の共振クロックネットワークの設計方法は、米国特許第６，８８２，１８２号明細書（「電力消費を減少させる調和クロック分配システム」）に記載されている。そこには、ＰＬＤ（Programmable Logic Device）におけるクロック分配ネットワークの周波数を同調させるインダクタンスとキャパシタンスを使った方法が記載されている。この方法は周波数調整に焦点を当てており、大型のＦＰＧＡデバイスの要求を含むクロックスケーリング問題を解決しない。さらに、その方法は、ＦＰＧＡ用クロックネットワークアーキテクチャを開示していない。

ローカルクロック（すなわち、駆動フリップフロップもしくはラッチ）用共振クロックネットワークの構成が、以下の論文に記載されていて、実際に評価されている。

「２２５ＭＨｚの共振クロックＡＳＩＣチップ」
（著：Ziesler, C等、低電力エレクトロニックデザイン国際シンポジウム、２００３年８月）、
「エネルギー回復クロッキングスキームおよび超低エネルギーアプリケーション」
（著：Cooke M等、低電力エレクトロニックデザイン国際シンポジウム、２００３年８月）
「分配寄生容量（distributed parasitic capacitance）を使用する共振クロッキング」
（著：Drake, A等、固体回路ジャーナル、Vol.39,No.9,２００４年９月発行）
「ラッチベースの共振クロック設計」
（著：Sathe, V等、固体回路ジャーナル、Vol.43,No.4,２００８年４月発行）

上記構成は、単一の共振ドメインに向けられているが、マルチクロックネットワークや様々なクロック周波数をもつＦＰＧＡあるいはその他のデバイス用であって、大規模な大型チップの共振クロックネットワークアーキテクチャの構成について記載がない。

高周波数グローバルクロックネットワーク用共振クロッキングのデザインと評価が、「グローバル共振クロック分配の設計」（著： Chan, S等、インターナショナルコンピュータデザインカンファレンス、２００３年１０月）、「４．６ＧＨｚのグローバル共振クロック分配ネットワーク」（著： Chan, S等、インターナショナル固体回路カンファレンス、２００４年２月）、「１．１〜１．６ＧＨｚの分配差分共振器グローバルクロックネットワーク」（著： Chan, S等、インターナショナル固体回路カンファレンス、２００５年２月）において説明されている。これらはグローバルクロッキングに焦点を当てているが、ＦＰＧＡデバイスにある個々のフリップフロップに対し高いエネルギー効率でクロック信号を分配する大規模の共振ネットワークを設計するための方法について何等提供していない。さらに、それらの構成は、マルチクロックネットワークおよび様々なクロック周波数をもつＦＰＧＡデバイスあるいはその他のデバイスに向けられていない。

現在のＦＰＧＡデバイスの動作スピード制限を解決する他のアプローチとして、非同期ロジックデザインの使用がある。このアプローチでは、クロックはデバイスから除去され、応答確認回路網の配備を通じて演算回路がコーディネートされる。非同期ＦＰＧＡの構成は、「高度にパイプライン化された非同期ＦＰＧＡ」（著：Teifel, J等、ＡＣＭＦＰＧＡカンファレンス、２００４年）に記載されている。小規模の非同期ＦＰＧＡプロトタイプの構成および評価は、「ハイパフォーマンス非対称ＦＰＧＡ：試験結果」（著：Fang, D等、フィールドプログラマブルカスタムコンピュータマシンＩＥＥＥシンポジウム、２００５年）に記載されている。非同期ＦＰＧＡの大きな障害は、その設計が最悪の条件下で要求されるパフォーマンスを満たすことを確認するのに課題をもっていることにある。ＦＰＧＡツールは、マルチクロックをもつ論理構造の最悪状況時を分析するように仕向けられていない。複雑な非同期構造では、最悪状況時の制約が満たされているか確認するために各クロックおよびデータパスの最悪状況タイミングをチェックすることは極度に冗長的で、不可能なタスクに近い。非同期ＦＰＧＡの他の障害には、従来の同期型構成と融合させることの困難性、および、テスト期間中にすべての動作条件（温度、供給電圧など）の下で要求される最悪状況でのパフォーマンスを満たすかどうかを確認することの困難性が含まれる。エネルギー消費に関しては、非同期回路は、容量負荷を蓄積および放電するのに必要なＣＶ^２エネルギーをいまだ放散する。そのため、ＦＰＧＡデバイスに張り巡らされる容量インターコネクトに対し信号を駆動するために非同期回路が使われると、共振ドライバよりも大きなエネルギーを消費する。

バッファなしでクロック、データ信号を分配する共振ドライバを使ったクロックおよびデータ分配ネットワークが提案されており、低ジッター、低スキュー、低エネルギー消費、そして制限の緩やかなタイミング要求が実現される。このようなネットワークは、概してＦＰＧＡのようなＰＬＤ用アーキテクチャに適用可能であり、同様に、マイクロプロセッサ、ＡＳＩＣ、ＳＯＣなど、複数のクロックネットワークとクロック周波数、そしてハイパフォーマンスと低電力クロッキング要求をもつ他の半導体デバイスにも適用可能である。

この発明の概要は、以下の詳細な説明に記載される簡易な構成におけるコンセプトの選択を導入するために提供されている。発明の概要は、クレーム対象事項の重要な特徴、本質的特徴を同定することを意図したものではなく、また、クレーム対象事項の権利範囲を限定するために使用されることを意図したものでもない。

（従来技術）ＦＰＧＡ用の一般的クロックネットワークアーキテクチャを示した図である。

開示内容の一側面に従ったＦＰＧＡ用共振クロックネットワークアーキテクチャの高位レベルを示した図である。

開示内容の一側面に従ったＦＰＧＡデバイス全体に対する複数の共振クロックドメインを備えた共振クロックネットワークの一例を示した図である。

開示内容の一側面に従った共振クロックドメイン各々に対すクロック分配ネットワークの一例を示した図である。

実質的正弦波形であって参照クロック信号と同じ周波数ｆの共振クロック波形を生成するのに使用可能な簡易型クロックジェネレータの一実施形態を例示した図である。

共振クロックドメイン内の実質的正弦である共振クロック波形とともにフリップフロップを無効にする信号に関連して使用可能なゲートイネーブルを備えたフリップフロップの一例を示した図である。

開示内容の一側面に従った共振相互接続アーキテクチャの高位レベルを示した図である。

ブーストドライバとして２重配線(dual rail)共振ドライバの考えられる実装を示した図である。

２つの相補的位相を生成する回路網の考えられる実装を示した図である。

開示内容の一側面に従ったブーストドライバの機能を例示した図である。開示内容の一側面に従ったブーストドライバの機能を例示した図である。

開示された共振インターコネクトアーキテクチャに例示されるように同じ物理的レールに対する複数ビットの多重化を例示した図である。

図１は、従来のＦＰＧＡ用クロックネットワークアーキテクチャを示す。複数のクロックＣＬＫ_１、ＣＬＫ_２、・・・、ＣＬＫ_Ｎは、バッファ化された分配ネットワークを使用するネットワーク全体に渡って分配される。デバイスの各フリップフロップと各クロックとを選択的に関連づけることを可能にするため、マルチプレクサが使用される。マルチプレクサは、クロック信号のタイミングの不正確さを招き、全体的な動作スピードを制限する。さらに、クロックゲート構造（図示せず）の配備およびバッファが、追加的なタイミングの不正確さを招き、パフォーマンスをさらに低下させる。

図２は、開示の一態様に従ったＦＰＧＡ用共振クロックネットワークアーキテクチャの高位レベル図を示す。このアーキテクチャでは、内部のフリップフロップすべてに対してジッター、スキューの非常に少ない周波数“ｆ”による高速クロック信号を提供するため、共振クロック分配ネットワーク（resonant clock distribution network）が使用される（代わりの実装として、複数の共振クロック分配ネットワークが使用可能であり、それぞれ異なる周波数で動く）。周波数ｆよりも低い周波数でクロック制御するのを可能にするため、それぞれ対応するフリップフロップを選択的に使用可能にさせる複数のイネーブル信号ＥＮ_２、・・・、ＥＮ_Ｎが使用される。イネーブル信号は、バッファ分配ネットワークを使って分配される。各信号ＥＮ_ｉは、周波数ｆ／ｊ_ｉに従ってアサートされ（ｊ_ｉは整数）、信号ＥＮ_ｉによってイネーブルになるフリップフロップは、周波数ｆ／ｊ_ｉでクロック制御（同期化）される。

ＦＰＧＡ以外では、開示されている共振クロックアーキテクチャは、マイクロプロセッサ、ＡＳＩＣ、ＳＯＣなどのハイパフォーマンス、低電力クロッキング仕様である他の半導体デバイスにも適用可能である。このようなデバイスでは、開示されている複数のイネーブル信号ＥＮ_２、・・・、ＥＮ_Ｎを備えた共振クロックアーキテクチャが、クロックゲートに代わって、より高いパフォーマンス、より低い消費電力、そしてより簡易な構成を提供する。

イネーブル信号ＥＮ_２、・・・、ＥＮ_Ｎのタイミング要求は、従来のクロック信号ＣＬＫ_２、・・・、ＣＬＫ_Ｎよりもずいぶんと緩和されている。したがって、図２に示す共振クロックネットワークアーキテクチャは、信号内でのタイミング不正確さに対し、非常に高い許容性をもっており、これにより、図１に示す従来のクロッキング手法よりもより全体的なハイパフォーマンスを達成する。さらに、図２に示す共振クロックネットワークのエネルギー消費は、図１に記載された従来手法と比べて低い。詳述すると、共振クロックはデバイス内のすべてのフリップフロックへ分配されるが、本来備わっているそのエネルギー効率が従来の対応するものと比べて顕著に高い（例えば、同じ容量負荷をクロック制御するとき、１ＧＨｚを超える周波数で動作するときの共振クロックのエネルギー消費量は、従来のものによって消費されるエネルギーの２５％よりも低い）。さらに、イネーブル信号ＥＮ_２、・・・、ＥＮ_Ｎ用分配ネットワークは、図１のクロック信号ＣＬＫ_２、・・・、ＣＬＫ_Ｎ用従来ネットワークよりも容量が少なく、タイミング要求が厳格でなく、その結果、より低いエネルギー消費をもたらす。

開示された共振クロックネットワークアーキテクチャのハイパフォーマンスに貢献するその他の要因は、高いエネルギー効率にある。具体的には、高いエネルギー効率を本来的に備えているため、共振クロックネットワークアーキテクチャは、データパスおよびデータインターコネクト（相互接続）のより深いパイプライン化を実現することができる。従来のクロックネットワークでは、追加的に同期化されたパイプラインステージ（具体的にはフリップフロップ）の導入は、非常に高いレベルでエネルギー消費を生じさせる。

図３は、ＦＰＧＡデバイス全体に渡る図２の共振クロックを分配するためのネットワークの一例を示す。好ましい実施形態では、ネットワークは複数のクロックドメインＡ、Ｂ、・・・、Ｈを有する。周波数ｆのグローバル同期信号は、これらクロックドメインに分配される。同期信号は、図３に示すように従来のバッファ化されたネットワークを使って分配すればよい。代わりに、共振クロックネットワークを使って分配することもできる。すべてのクロックドメインは同期化され、周波数ｆで動作する。従来型クロックドメイン（Ｂ、Ｃ、Ｅ）各々の内部では、クロック信号がバッファ分配ネットワークを使って分配される。一方、クロックドメイン（Ａ、Ｄ、Ｆ、Ｇ、Ｈ）各々の内部では、クロック信号はバッファレスの分配ネットワークを使って分配される。エネルギー効率を目的として、各共振クロックドメインは、自身のインダクタと共振クロックドライバＶＧを使用する。インダクタは、標準のバルクシリコン処理を使ってチップ上に実装可能である。あるいは、パッケージデバイス内でチップ以外にインダクタを実装することもできる。ここでは、イネーブル信号ＥＮ_２、・・・、ＥＮ_Ｎは、類似するクロックネットワーク位相に従うバッファネットワーク（図示せず）によって分配される。

図３の各共振クロックドメインに対するバッファレスクロック分配ネットワークの一例が、開示の一側面として図４に示されている。図５は、参照クロック信号ＣＬＫと同じ周波数ｆで略正弦波形である共振クロック波形ＲＣＬＫを生成するのに使用可能な簡易クロックジェネレータの一実施形態を例示している。図６は、共振クロックドメイン内部で実質的に正弦波形である共振クロック波形ＲＣＬＫとともに使用可能であって、フリップフロップを無効にする信号ＦＦｇと協同して使用可能なゲートイネーブルを備えたフリップフロップの一例を例示する。このフリッププロップは、信号Ｒとその補完信号ＲＮによって駆動されるデバイスを通じてリセットするサポートを提供する。また、フリップフロップは、信号ＳＥを通じてデータＤＳをスキャンするサポートを提供する。ゲートイネーブルを備えたフリップフロップに代わる数多くのインプリメンテーションが可能である。例えば、ＦＦｇによって駆動される２つのＰＭＯＳデバイスの代わりに、ＦＦＮｇ（ＦＦｇの反転）によって駆動されるＮＭＯＳデバイスが、ＲＣＬＫでクロック制御されるＮＯＭＳフッターとグラウンドとの間に挿入可能である。ここでは、ＦＦｇはイネーブル信号ＥＮの相補的信号となることができる。

図７は、開示の一側面に従って共振インターコネクトアーキテクチャの高位レベルの図を例示している。図に示すデュアルレール式インプリメンテーションでは、差動符号スキーム（differential encoding scheme）が使用され、そこでは、ＰＯＳ−ｈｉｇｈ、ＮＥＧ−ｌｏｗとして１が符号化され，ＰＯＳ−ｌｏｗ、ＮＥＧ−ｈｉｇｈとして０が符号化される。各ビットでは、デュアルレール共振ドライバがデータ転送に使用される。全ドライバは、データレートｆと等しい周波数をもった共通で相補的な（common and complementary）共振波形φ（ファイ）、^一φ^一（ファイのオーバーバー）を使用する。共振ドライバの配置は、レールを充電および放電するためのエネルギー消費を従来のドライバで要求されるＣＶ^２よりも少なくする。

デュアルレール共振ドライバとして可能なインプリメンテーションとして、図８に示すブーストドライバがある。このブーストドライバは、米国特許第７，３５５，４５４号明細書（「エネルギー回復ブーストロジック」）に記載されているエネルギー回復ブーストロジックの側面を組み入れている。ブーストドライバは、相補的データ入力部Ｄ、^一Ｄ^一をもつセットアップステージ、電力供給部Ｖｄｄ、Ｖｓｓ、そしてブーストステージから構成される。両ステージは、ともに２つの互いに相補的な共振波形φ、^一φ^一を使用する。このような２つの相補的位相を生成する回路網の可能なインプリメンテーションが、図９に示されており、そこでは、Ｒｄ、Ｃｄが、波形φ、^一φ^一の分配に関連した抵抗と容量の一塊モデル（lump-model）表現されたものとなっている。ブーストドライバのセットアップステージでは、相補的データインプットＤ、^一Ｄ^一をもつ２つの評価ツリーが、２つのＰＯＳ、ＮＥＧレール間の初期電圧差を設定するために使用される。ブーストステージ内の一対のクロス結合インバータは、初期電圧差をＶＤＤへ駆動することによってこの初期電圧差を最初に昇圧し、その後初期電圧差を初期値に回復させるために使用される。図１０は、波形φ、^一φ^一の１サイクル期間でブーストドライバによって生成される、ＰＯＳ、ＮＥＧ配線での信号を示す。前半の半周期の間、セットアップステージは、図１０ａに示すように、２つのレールを駆動し、それらの初期電圧差をセットアップしている。次の半周期では、図１０ｂに示すように、セットアップステージにおいてφ、^一φ^一により駆動されるＰＭＯＳ、ＮＭＯＳデバイスが、ＰＯＳ、ＮＥＧレールをＶｄｄ、Ｖｓｓから切り離し、ブーストステージがこれらレールを駆動できるようになり、最初に電圧差をＶＤＤへ昇圧させ、その後初期値に回復させる。

図７における各ビットラインの端部では、レシーバーがデータを再転送あるいは取り込むために用いられる。データを再転送するため、レシーバーは簡易な他のブーストドライバで構成される。大規模な相互接続部にデータを転送するための高速かつ低電力パイプラインを形成するため、ブーストドライバを直列接続させることが可能である。データを取り込むため、ブーストドライバに似たラッチ構造も使用可能である。そのようなラッチ構造可能なインプリメンテーションは、図６に示すフリップフロップである。

共振インターコネクトアーキテクチャの代替実装として、デュアルレールドライバーは、１つの共振波形φを使用するシングルレールドライバに取って代わられる。この場合、直接的な振幅基調符号化（amplitude-based encoding）が、ビットごとのシングルレールに対し使用される。他の代替実装としては、共振ドライバは、安定状態の発振よりも、むしろ、データ転送しないとき電荷を保存する容量タンクを使った“パルス”モードで動作する。この場合、ビットラインに生じる波形は、ドライバと相互接続部によって形成されるＲＬＣネットワークの過度応答である。

開示された共振インターコネクトアーキテクチャでは、複数のビットを多重化することによって相互接続部のオーバヘッドを顕著に減少させることが可能であり、その結果、図１１に例示されるように、それらは同じ物理レール上で転送される。共振インターコネクトの優れたエネルギー効率によって、クロックレートｆの倍数である速度で物理的レールの動作が可能となる。この図では、ＦＰＧＡデバイスのクロックレートｆよりもＮ倍早く駆動され、１秒当たり効果的なｆビットのデータレートで、単一の物理ラインに対しＮビットの転送が可能になる。

Claims

一式のサブデバイスを有する半導体デバイスと、
前記半導体デバイスにおける前記サブデバイスに対し、周波数ｆの高速クロック信号を供給するように動作可能な共振クロック分配ネットワークと、
複数のイネーブル信号を搬送する媒体とを備え、
前記複数のイネーブル信号各々が、周波数ｆとは異なる周波数によって前記一式のサブデバイスのサブセットを選択的にイネーブルにするように、動作可能であることを特徴とするシステム。
前記半導体デバイスは、ＡＳＩＣ（application-specific integrated circuit）、ＳＯＣ（system-on-a-chip）、ハイパフォーマンスで低電力クロッキング仕様のデバイスのいずれかであることを特徴とする請求項１に記載のシステム。
一式の記憶デバイスを有するＰＬＤ（programmable logic device）と、
前記ＰＬＤにおける前記一式の記憶デバイス各々に対し、周波数ｆの高速クロック信号を供給するように動作可能な共振クロック分配ネットワークと、
複数のイネーブル信号を搬送する媒体とを備え、
前記複数のイネーブル信号各々が、周波数ｆとは異なる周波数によって前記一式の記憶デバイスのサブセットを選択的にイネーブルにするように、動作可能であることを特徴とするシステム。
前記ＰＬＤにおける前記一式の記憶デバイス各々に対し、異なる周波数の高速クロック信号を供給するように動作可能な複数の共振クロック分配ネットワークを有することを特徴とする請求項３に記載のシステム。
前記ＰＬＤが、ＦＰＧＡ（field programmable gate array）であることを特徴とする請求項３に記載のシステム。
前記高速クロック信号が、非常に低ジッター、低スキューの信号であることを特徴とする請求項３に記載のシステム。
前記複数のイネーブル信号の一つがアサートされることで、周波数ｆの何分の１かである周波数によって前記記憶デバイスのサブセットをイネーブルにすることを特徴とする請求項３に記載のシステム。
前記複数のイネーブル信号のタイミング要求が緩和されていることを特徴とする請求項３に記載のシステム。
前記共振クロック分配ネットワークが、本来的に高いエネルギー効率を備えていることを特徴とする請求項３に記載のシステム。
前記共振クロック分配ネットワークが、データパスとデータインターコネクトの深いパイプライン化を可能にすることを特徴とする請求項３に記載のシステム。
前記媒体がバッファ化されたネットワークであることを特徴とする請求項３に記載のシステム。
前記共振クロック分配ネットワークが、周波数ｆで同期化される複数の共振クロックドメインに対し周波数ｆのグローバル同期信号を分配することによって、、前記ＰＬＤにおける前記一式の記憶デバイスに対して高速クロック信号を提供するように動作可能であることを特徴とする請求項３に記載のシステム。
前記複数の共振クロックドメイン各々は、自身のインダクタおよび共振クロックドライバを使用することを特徴とする請求項１２に記載のシステム。
前記インダクタが、チップ上に実装されていることを特徴とする請求項１３に記載のシステム。
前記インダクタが、前記デバイスのパッケージ内においてチップ外に実装されていることを特徴とする請求項１３に記載のシステム。
データレートｆに等しい周波数をもつ共通かつ相補的な共振波形φ（ファイ）、^―φ^―（ファイのオーバーバー）を使って１ビットのデータを転送するようにそれぞれ動作可能な複数の共振ドライバと、
前記共振ドライバから複数のレシーバーにビッドデータを伝送するように動作可能な複数の相互接続部とを備え、
前記複数のレシーバーが、ビットデータを再転送するもしくは取り込むように動作可能であることを特徴とするシステム。
前記システムが、各ビットデータに対しデュアルレールインプリメンテーションを採用することを特徴とする請求項１６に記載のシステム。
前記複数の共振ドライバ各々が、ビットデータを符号化するため差動符号化スキームを採用することを特徴とする請求項１７に記載のシステム。
前記複数の共振ドライバ各々が、共通かつ相補的な共振波形φ、^―φ^―を使うブーストドライバであることを特徴とする請求項１７に記載のシステム。
前記システムが、各ビットデータに対してシングルレールインプリメンテーションを採用することを特徴とする請求項１６に記載のシステム。
前記複数の共振ドライバ各々が、１つの共振波形φを使った振幅基調符号化を実行するように動作可能なシングルレールドライバであることを特徴とする請求項２０に記載のシステム。
前記複数の共振ドライバ各々が、データ転送しないときに電荷を保存する容量タンクを使用する“パルス”モードで動作することを特徴とする請求項２０に記載のシステム。
データの各ビットが、前記複数の共振ドライバおよび前記複数の相互接続部各々によって形成されるＲＬＣネットワークの過度応答波形として、前記複数の相互接続部各々に転送されることを特徴とする請求項２２に記載のシステム。
前記複数の相互接続部各々が、多重化を通じて前記複数の共振ドライバから前記複数のレシーバーへ複数ビットのデータを転送することを特徴とする請求項１６に記載のシステム。
複数ビットのデータを転送する前記相互接続部各々が、データレートｆの倍数であるスピードで動作することを特徴とする請求項２４に記載のシステム。
ＰＬＤ（programmable logic device）内の一式の記憶デバイス各々に対し、周波数ｆの高速クロック信号を供給する手段と、
複数のイネーブル信号を搬送する手段とを備え、
前記複数のイネーブル信号各々が、周波数ｆとは異なる周波数によって前記一式の記憶デバイスのサブセットを選択的にイネーブルにするように、動作可能であることを特徴とするシステム。