JP2010283953A

JP2010283953A - 力率改善回路

Info

Publication number: JP2010283953A
Application number: JP2009133886A
Authority: JP
Inventors: Yukihiro Nishikawa; 幸廣西川
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-06-03
Filing date: 2009-06-03
Publication date: 2010-12-16
Anticipated expiration: 2029-06-03
Also published as: JP5376308B2; US20100309699A1

Abstract

【課題】ダイオードやスイッチ素子内部の寄生ダイオードなどに過大電流が流れることを簡易な構成により防止する。
【解決手段】各交流入力端１ａ，１ｂ間に介在されたフィルタコンデンサ２と、フィルタコンデンサ２の一端と第１の整流ブリッジ回路１２の一方の入力との間に介在された第１のインダクタ４ａと、フィルタコンデンサ２の他端と第１の整流ブリッジ回路１２の他方の入力との間に介在された第２のインダクタ４ｂと、各交流入力端１ａ，１ｂに入力が接続されるとともに、平滑コンデンサ１０に出力が接続された第２の整流ブリッジ回路３と、第１の整流ブリッジ回路１２のスイッチ素子を制御する制御回路とを備える。
【選択図】図１

Description

この発明は、交流入力端に流れる電流をスイッチ素子のオンオフ動作によって正弦波状に制御しながら直流出力を得る力率改善回路に関する。

図１７は、この種の力率改善回路の従来例を示している。この力率改善回路は、交流入力端１ａ，１ｂに入力される交流電圧をダイオード３ａ〜３ｄからなる整流ブリッジ回路３によって全波整流し、この整流ブリッジ回路３の出力電圧をインダクタ４、スイッチ素子であるＭＯＳＦＥＴ６、ダイオード８、平滑コンデンサ１０からなる昇圧チョッパ回路で昇圧するように構成されている。したがって、直流出力端１１ａ、１１ｂからは、上記昇圧チョッパ回路によって昇圧された直流電圧が出力される。昇圧チョッパ回路のＭＯＳＦＥＴ６は、交流入力端１ａ，１ｂに流れる電流が正弦波状になるように、かつ直流出力端１１ａ、１１ｂからの出力が一定になるようにそのオンデューティが制御される。なお、符号２はフィルタコンデンサを、符号６ａはＭＯＳＦＥＴ６における寄生ダイオードを、符号１５は起動時や停電後の復電時に発生する突入電流からＭＯＳＦＥＴ６やダイオード８を保護するバイパス用のダイオードをそれぞれ示す。

上記整流ブリッジ回路３においては、必ず２つのダイオードを通過するように電流が流れる。例えば、交流入力端１ｂの電圧に対して交流入力端１ａの電圧が高いときには、ダイオード３ａとダイオード３ｄに電流が流れ、逆に、交流入力端１ｂの電圧に対して交流入力端１ａの電圧が低いときには、ダイオード３ｂとダイオード３ｃに電流が流れる。
ダイオード３ａ〜３ｄに電流が流れたときの順電圧降下は、それぞれ約０．７Ｖ〜１Ｖであるので、２つのダイオード３ａ，３ｄあるいは３ｂ，３ｃにおけるトータルの順電圧降下は約１．４Ｖ〜２Ｖとなる。このため、上記のような力率改善回路を適用する電源装置が大容量化するほど整流ブリッジ回路３での損失が顕著になり、これは力率改善回路における変換効率の低下を招く要因になっている。

一方、整流ブリッジ回路３での損失を削減することを目的に、昇圧チョッパ回路におけるＭＯＳＦＥＴとダイオードに整流ブリッジ回路としての機能を持たせた力率改善回路が提案されている（例えば、特許文献１，２）。
図１８に特許文献１に記載された回路と同様の構成を有した回路を示す。この回路は、ＭＯＳＦＥＴ６とダイオード８の直列回路と、ＭＯＳＦＥＴ７とダイオード９の直列回路とを並列接続してなる整流ブリッジ回路１２を備えている。この整流ブリッジ回路１２は、一方の入力がインダクタ４を介して交流入力端１ａに、他方の入力が交流入力端１ｂにそれぞれ接続され、一方の出力および他方の出力がそれぞれ直流出力端１１ａおよび直流出力端１１ｂに接続されている。交流入力端１ａ，１ｂ間には、フィルタコンデンサ２が介在され、直流出力端１１ａ、１１ｂ間には、平滑コンデンサ１０が介在されている。なお、符号７ａはＭＯＳＦＥＴ７における寄生ダイオードを示す。

次に、上記回路の概略動作を図１９を参照して以下に説明する。交流入力端１ｂに対して交流入力端１ａの電圧が高い状態のときにＭＯＳＦＥＴ６がオンすると、図１９（ａ）に示す経路で電流が流れて、インダクタ４に電気エネルギーが蓄積される。そして、ＭＯＳＦＥＴ６がオフすると、図１９（ｂ）に示す経路で電流が流れて、インダクタ４に蓄積された電気エネルギーが放出される。なお、このとき、上記各電流経路には、ＭＯＳＦＥＴ７の寄生ダイオード７ａが介在することになる。

一方、交流入力端１ｂに対して交流入力端１ａの電圧が低い状態のときにＭＯＳＦＥＴ７がオンすると、図１９（ｃ）に示す経路で電流が流れて、インダクタ４に電気エネルギーが蓄積される。そして、ＭＯＳＦＥＴ７がオフすると、図１９（ｄ）に示す経路で電流が流れて、インダクタ４に蓄積された電気エネルギーが放出される。なお、このとき、上記各電流経路には、ＭＯＳＦＥＴ６の寄生ダイオード６ａが介在することになる。

特開２００２−５１５６３号公報（図１）特開２００４−７２８４６号公報（図９）

図１８に示すような回路では、起動時や停電後の復電時に、コンデンサ１０の両端電圧（出力電圧）よりも交流入力電圧の方が大きくなる場合がある。このとき、例えば交流入力端１ｂに対して交流入力端１ａの電圧が高いとすると、図１９（ｂ）に示す経路で突入電流が流れ、また、交流入力端１ｂに対して交流入力端１ａの電圧が低いとすると、図１９（ｄ）に示す経路で突入電流が流れる。これは、過大な電流がダイオード８，９やＭＯＳＦＥＴ６，７の内部（寄生ダイオードなど）に流れることを意味する。

一方、図１８に示すような回路では、ＭＯＳＦＥＴ６またはＭＯＳＦＥＴ７がオンした場合にダイオード８またはダイオード９が逆回復する。したがって、ダイオード８，９には、リカバリー時間の短い高速ダイオードを使用する必要がある。
高速ダイオードやＭＯＳＦＥＴ内部の寄生ダイオード（例えば、図１８に示す寄生ダイオード６ａ、６ｂ）などは、過大電流に対する電流耐量が小さいので、上記突入電流が流れた場合に破損してしまう恐れがある。

特許文献２は、上記ダイオードやＭＯＳＦＥＴの破損を防ぐため手段を備えた図２０に示す力率改善回路を提案している。この回路は、図１８に示す回路にダイオード３ａ，３ｂ、およびサイリスタ１４ａ，１４ｂを付加し、さらに、小型化のために、図１８に示すインダクタ４に代えてインダクタ１３を接続した構成を有する。
この力率改善回路において、ダイオード３ａは交流入力端１ａと直流出力端１１ａとの間に、ダイオード３ｂは交流入力端１ｂと直流出力端１１ａとの間に、サイリスタ１４ａは交流入力端１ａと直流出力端１ｂとの間に、サイリスタ１４ｂは交流入力端１ｂと直流出力端１１ｂとの間にそれぞれ介在されている。
インダクタ１３は、磁気結合されたインダクタ１３ａ，１３ｂを備え,一方のインダクタ１３ａは交流入力端１ａと前記整流ブリッジ回路１２の一方の入力との間に、また、他方のインダクタ１３ａは交流入力端１ｂと前記整流ブリッジ回路１２の他方の入力との間にそれぞれ介在されている。

この回路では、図１９（ｂ）に示す経路で過大電流が流れる状態が形成されるときには、その過大電流が流れる前にサイリスタ１４ｂがオンされる。これにより、過大電流がダイオード３ａおよびサイリスタ１４ｂによってバイパスされて、ダイオード８やＭＯＳＦＥＴ７の破損が防止される。また、図１９（ｄ）に示す経路で過大電流が流れる状態が形成されるときには、その過大電流が流れる前にサイリスタ１４ａがオンされる。この結果、過大電流がダイオード３ｂおよびサイリスタ１４ａによってバイパスされて、ダイオード９やＭＯＳＦＥＴ６の破損が防止される。

しかし、この回路は、サイリスタ１４ａ，１４ｂをオンさせる必要があることを判断するための停電検出回路（過大電流が発生する状況を検する手段となる）や、サイリスタ１４ａ，１４ｂの駆動回路を別途必要とするので、構成が複雑かつ高価になる。また、停電時間が停電検出に必要な時間よりも短い場合には、停電検出がなされないため、過大電流をバイパスさせることができなくなるなどの欠点もある。

そこで、この発明の課題は、高速ダイオードやＭＯＳＦＥＴ内部の寄生ダイオードなどに過大電流が流れることを簡易な構成により防止することができる力率改善回路を提供し、装置の変換効率向上と信頼性向上の両立を図ることにある。

上記課題を解決するため、本発明は、各交流入力端間に介在されたフィルタコンデンサと、スイッチ素子と整流素子の直列回路を複数備え、それらの直列回路を並列接続してなる第１の整流ブリッジ回路と、
前記第１の整流ブリッジ回路の出力に並列接続された平滑コンデンサと、前記フィルタコンデンサの一端と前記第１の整流ブリッジ回路の一方の入力との間に介在された第１のインダクタと、前記フィルタコンデンサの他端と前記第１の整流ブリッジ回路の他方の入力との間に介在された第２のインダクタと、ブリッジ接続したダイオードからなり、前記各交流入力端に入力が接続されるとともに、前記平滑コンデンサに出力が接続された第２の整流ブリッジ回路と、前記第１の整流ブリッジ回路のスイッチ素子を制御する制御回路と、を備える力率改善回路を提供する。

一実施形態において、前記第１のインダクタと前記第２のインダクタは、それぞれに流れる電流によって発生する磁束の向きが逆方向となるように磁気結合される。この場合、前記第１のインダクタと前記第２のインダクタは、必要に応じて、いずれか一方または双方に別のインダクタが直列接続される。

前記第１のインダクタと前記第２のインダクタを、これらのインダクタに対応する巻線を有する漏れ変圧器（リーケージトランス）によって置換することも可能である。この場合、前記漏れ変圧器のコアは、前記各巻線間に位置する分路脚を備えることができる。

前記第１の整流ブリッジ回路のスイッチ素子には、例えば、ＭＯＳＦＥＴが使用される。
好ましい実施形態では、前記制御回路が過電流を検出する手段を備え、前記過電流が検出された際にこの過電流を抑制するように構成される。

本発明は、前記した構成の力率改善回路を群数がＮ（Ｎ＝１、２，３、・・・）となる形態で並列接続した構成を有する力率改善回路も提供する。
前記Ｎ群の力率改善回路は、前記第２の整流ブリッジ回路および／または平滑コンデンサを共通化しても良い。
また、前記制御回路は、前記Ｎ群の力率改善回路におけるスイッチ素子のオンタイミングをＴ／Ｎ（Ｔ：前記スイッチ素子がオンする周期）ずつずらすように構成することが好ましい。

この発明によれば、少なくとも以下のような効果が得られる。
（１）第２の整流ブリッジ回路のダイオードで発生する電力損失を低減でき、かつ起動時や停電からの復電時に流れる過大な電流を第１の整流ブリッジ回路のダイオード（高速ダイオード）やスイッチ素子（ＭＯＳＦＥＴ）の寄生ダイオードに流さないようにすることができる（請求項１の発明）。
（２）インダクタに流れる電流の変化率を低減でき、スイッチ素子や整流素子の損失を低減できる（請求項３，４の発明）。
（３）インダクタ，スイッチ素子，整流素子の電力損失を分散して、半導体素子を冷却するヒートシンクやインダクタなどの部品の小形化が容易になる（請求項８の発明）。

本発明に係る力率改善回路の第１の実施形態を示す回路図である。第１の実施形態における定常動作時の電流経路の一形態を示す図である。第１の実施形態における定常動作時の電流経路の他の形態を示す図である。第１の実施形態における非定常動作時の電流経路を示す図である。本発明に係る力率改善回路の第２の実施形態を示す回路図である。図５に示すインダクタの具体的な構造および作用を示す拡大図である。第２の実施形態における定常動作時の電流経路の一形態を示す図である。図７のように動作しているときの第２の実施形態の等価回路を示す図である。第２の実施形態における定常動作時の電流経路の他の形態を示す図である。第２の実施形態における非定常動作時の電流経路を示す図である。漏れ変圧器の構造の一例を示す概念図である。漏れ変圧器の構造の他の例を示す概念図である。本発明に係る力率改善回路の第３の実施形態を示す回路図である。第３の実施形態におけるＭＯＳＦＥＴの制御形態の一例を示す波形図である。ＭＯＳＦＥＴをオンオフ制御するための制御装置の一例を示す回路図である。ＭＯＳＦＥＴをオンオフ制御するための制御装置の他の例を示す回路図である。従来の力率改善回路の一例を示す回路図である。従来の力率改善回路の他の例を示す回路図である。図１８の回路の動作を説明する図である。従来の力率改善回路の更に別の例を示す回路図である。

図１は、この発明に係る力率改善回路の第１の実施形態を示す回路図である。なお、図１においては、図１８に示す要素と同一の要素に同一の符号を付してある。
この実施形態の力率改善回路は、交流入力端１ａ，１ｂと整流ブリッジ回路１２との間に整流ブリッジ回路３を介在させた点で図１８に示した従来回路と相違する。また、この実施形態の力率改善回路は、交流入力端１ａと整流ブリッジ回路１２の一方の入力間および交流入力端１ｂと整流ブリッジ回路１２の他方の入力間にそれぞれインダクタ４ａおよびインダクタ４ｂを介在させているが、上記従来回路では、上記インダクタ４ａに対応するインダクタ４のみしか介在されておらず、この点でも上記従来回路と相違する。

整流ブリッジ回路３は、図１７を参照して既述したように、ダイオード３ａ〜３ｄをブリッジ接続した構成を有する。また、整流ブリッジ回路１２は、図１８を参照して既述したように、ＭＯＳＦＥＴ６とダイオード８からなる直列回路と、ＭＯＳＦＥＴ７とダイオード９からなる直列回路とを並列接続した構成を有する。整流ブリッジ回路３は、入力が交流入力端１ａ，１ｂに接続されるとともに、出力が直流出力端１１ａ，１１ｂに接続されている。

以下、図２〜図４を参照して、この実施形態に係る力率改善回路の動作を説明する。
まず、定常動作について説明する。この定常動作には、交流入力端１ｂに対して交流入力端１ａの電圧が高いときの第１の動作と、交流入力端１ｂに対して交流入力端１ａの電圧が低いときの第２の動作とがあるが、第２の動作は第１の動作から容易に推認されるので、ここでは、第１の動作のみについて説明する。

ＭＯＳＦＥＴ６がオンすると、図２に示す経路を通って電流が流れるので、インダクタ４ａに電気エネルギーが蓄積される。このとき、インダクタ４ｂの両端に印加される電圧は、ダイオード３ｄの順方向降下電圧とＭＯＳＦＥＴ７の寄生ダイオード７ａの順方向降下電圧との差電圧となるため、インダクタ４ｂに流れる電流（点線参照）は僅かである。したがって、殆どの電流が実線で表した経路に沿って流れることになる。

ＭＯＳＦＥＴ６がオフすると、図３に示す経路でインダクタ４ａに蓄積された電気エネルギーが放出される。このとき、インダクタ４ｂの両端に印加される電圧は、ダイオード３ｄの順方向降下電圧とＭＯＳＦＥＴ７の寄生ダイオード７ａの順方向降下電圧との差電圧となるため、インダクタ４ｂに流れる電流（点線参照）は僅かとなる。したがって、殆どの電流が実線で表した経路で流れる。

次に、非定常動作、つまり、起動時や停電後に復電した時の動作について説明する。この非定常動作にも、定常動作の場合と同様に、交流入力端１ｂに対して交流入力端１ａの電圧が高いときの第１の動作と、交流入力端１ｂに対して交流入力端１ａの電圧が低いときの第２の動作とがあるが、第２の動作は第１の動作から容易に推認されるので、ここでは、第１の動作のみについて説明する。

平滑コンデンサ１０の電圧よりも交流入力端の電圧の方が大きい場合には、図４に示す経路でコンデンサ１０を充電する電流（過大な突入電流）が流れる。このとき、インダクタ４ａの両端に印加される電圧は、ダイオード３ａの順方向降下電圧とダイオード８の順方向降下電圧との差電圧となるため、インダクタ４ａに流れる電流（一点鎖線参照）は僅かとなる。また、インダクタ４ｂの両端に印加される電圧は、ダイオード３ｄの順方向降下電圧とＭＯＳＦＥＴ７の寄生ダイオード７ａの順方向降下電圧との差電圧となるため、インダクタ４ｂに流れる電流（点線参照）も僅かとなる。

以上の説明から明らかなように、この実施形態に係る力率改善回路によれば、非定常動作時に流れる突入電流（コンデンサ１０の充電電流）の殆どが実線で示す経路を通ってバイパスされるので、整流ブリッジ回路１２の構成要素６〜９に過大な電流が流れることがなく、その結果、上記構成要素６〜９の過大電流による破損が防止される。なお、整流ブリッジ回路３のダイオードには、コンデンサ１０の充電電流が通過する。したがって、この整流ブリッジ回路３は、許容ピーク電流の大きな一般整流用の低速ダイオードで構成することが望ましい。

図５は、この発明に係る力率改善回路の第２の実施形態を示す回路図である。この第２の実施形態は、図１に示すインダクタ４ａ，４ｂをインダクタ５に置換した点において上記した第１の実施形態と構成が異なる。

図６は、インダクタ５の実施例を表す構造図である。このインダクタ５は、巻線５ａ，５ｂをコア５ｃに巻着して磁気結合させた構造を有する。巻線５ａ，５ｂは、端子Ａから端子Ｂに流れる電流Ｉ１によって発生する磁束φ１の向きと、端子Ｃから端子Ｄに流れる電流Ｉ２によって発生する磁束φ２の向きとが互いに逆方向となるように巻かれている。

以下に、この第２の実施形態に係る力率改善回路の動作を説明する。
まず、定常動作について説明する。この定常動作には、交流入力端１ｂに対して交流入力端１ａの電圧が高いときの第１の動作と、交流入力端１ｂに対して交流入力端１ａの電圧が低いときの第２の動作とがあるが、第２の動作は第１の動作から容易に推認されるので、ここでは、第１の動作のみについて説明する。

ＭＯＳＦＥＴ６がオンすると、図７に示す経路を通って電流が流れるので、インダクタ５の図示しないリーケージインダクタンスに電気エネルギーが蓄積される。このとき、巻線５ｂの両端に発生する電圧が、ダイオード３ｄに流れる電流を妨げる向きに発生するため、ダイオード３ｄに流れる電流（点線参照）は僅かとなり、この結果、殆どの電流が実線で表した経路で流れることになる。

上記の動作を更に詳細に説明する。図７の動作モードにおける上記回路の等価回路は図８のように表される。この図８において、Ｌ_１，Ｌ_２はそれぞれ巻線５Ａ、５ｂの自己インダクタンスを、Ｍは自己インダクタンスＬ_１，Ｌ_２の相互インダクタンスを、Ｖ_ｉは交流入力電圧の瞬時値を、ｉ_１は巻線５ａに流れる電流を、ｉ_２は巻線５ｂに流れる電流を、ｉ_３はダイオード３ｄに流れる電流をそれぞれ示している。
図８から、以下の微分方程式に示す関係が成立する。

式（２）において、相互インダクタンスＭは結合係数ｋを用いて以下のようにあらわすことができる。

そこで、Ｌ_１＝Ｌ_２として式（２）を整理すると下式（４）が得られる。

式（４）から、

という関係が得られ、また、式（３）から、

という関係が得られる。
式（６）から明らかなように、結合係数ｋを適切な値に選ぶことにより、ダイオード３ｄに流れる電流ｉ_３を低減することができる。

ＭＯＳＦＥＴ６がオフすると、図９に示す経路で電流が流れて、インダクタ５のリーケージインダクタンスに蓄積された電気エネルギーが放出される。このとき、巻線５ｂの両端に発生する電圧が、ダイオード３ｄに流れる電流を妨げる向きに発生するため、ダイオード３ｄに流れる電流（点線参照）は僅かとなり、この結果、殆どの電流が実線で表した経路で流れることになる。
なお、図９の動作モードにおいても前記式（６）の関係が成立する。したがって、結合係数ｋを適切な値に選ぶことにより、ダイオード３ｄに流れる電流ｉ_３を低減することができる。

平滑コンデンサ１０の電圧よりも交流入力端の電圧の方が大きい場合には、図１０に示す経路でコンデンサ１０を充電する電流（過大な突入電流）が流れる。このとき、インダクタ５の巻線５ａの両端に印加される電圧は、ダイオード３ａの順方向降下電圧とダイオード８の順方向降下電圧との差電圧である。このため、上記巻線５ａに流れる電流（一点鎖線参照）は僅かとなる。また、インダクタ５の巻線５ｂの両端に印加される電圧は、ダイオード３ｄの順方向降下電圧とＭＯＳＦＥＴ７の寄生ダイオードの順方向降下電圧との差電圧となるため、上記巻線５ｂに流れる電流（点線参照）も僅かとなる。

以上の説明から明らかなように、この実施形態に係る力率改善回路によれば、非定常動作時に流れる突入電流（コンデンサ１０の充電電流）の殆どが実線で示す経路を通ってバイパスされるので、整流ブリッジ回路１２の構成要素６〜９に過大な電流が流れることがなく、その結果、上記構成要素６〜９の過大電流による破損が防止される。
また、インダクタ５を使用するこの実施形態に係る力率改善回路によれば、図１の力率改善回路に比してインダクタの数を減らすことができるので、小形化、低コスト化を図る上で有利となる。

なお、整流ブリッジ回路３のダイオードには、コンデンサ１０の充電電流が通過する。したがって、この整流ブリッジ回路３は、許容ピーク電流の大きな一般整流用の低速ダイオードで構成することが望ましい。ただし、定常動作時にこの整流ブリッジ回路３に流れる電流が僅かであることや、起動時や停電後の復電時における上記コンデンサの充電電流（突入電流）が短時間だけ過渡的に流れることを考慮すると、この整流ブリッジ回路３の電流定格は小さくてよい。なぜなら、定常動作時にこの整流ブリッジ回路３に流れる電流は僅かであるからである。

ところで、インダクタ５のリーケージインダクタンスが小さい場合には、インダクタ５に流れる電流の変化率が大きくなる。そして、この場合、ＭＯＳＦＥＴ６，７のターンオフ電流が大きくなって、ターンオフ損失や導通損失が増大する。そこで、上記ターンオフ損失や導通損失が過大になるおそれがあるときには、インダクタ５の巻線５ａ，５ｂのいずれか一方または双方に別のインダクタを直列接続して、インダクタ５に流れる電流の変化率を低下させる。

上記インダクタ５は、さらに大きなリーケージインダクタンスを得るために、図１１および図１２に例示するような漏れ変圧器（リーケージトランス）としての構造を持たせることができる。
図１１に示す構造を有する漏れ変圧器は、巻線５ａと巻線５ｂの間隔ｄを調整することによって、リーケージインダクタンスを増加させることができる。また、図１２に示す構造を有する漏れ変圧器は、コア５ｃに巻線５ａと巻線５ｂ間に位置する分路脚を設け、この分路脚で形成されるギャップの長さｇを調整することによってリーケージインダクタンスを増加させることができる。
上記インダクタ５にこのような構造を持たせて、大きなリーケージインダクタンスを得るようにすれば、巻線５ａ，５ｂの一方または双方に別のインダクタを直列接続するという上記の手段を採用することなく、インダクタ５に流れる電流の変化率を低下させることが可能である。

図１３は、この発明に係る力率改善回路の第３の実施形態を示す回路図である。この力率改善回路は、図５に示す回路を２群に並列化した構成を有する。図１３において、併設した群の要素には、プライム記号’を付してある。
この実施形態に係る力率改善回路によれば、図５の回路と比較して１群あたりの通過電力が軽減される。したがって、インダクタ５，５’やＭＯＳＦＥＴ６，６’，７，７’、ダイオード８，８’，９，９’などが発生する損失を分散して、結果的に半導体素子（ＭＯＳＦＥＴ６，６’，７，７’等）を冷却するヒートシンクやインダクタ５，５’の小形化が容易になる。

なお、並列化する回路は、図５に示す回路に限定されず、図１に示す回路であっても良い。また、並列する群の数も２に限定されず、３以上であっても良い。更に、図１３に示す実施形態では、整流ブリッジ回路３および平滑コンデンサ１０を各群の回路が兼用しているが、もちろん、複数の群が個別に整流ブリッジ回路３および／または平滑コンデンサ１０を備えていても良い。

図１３に示すＭＯＳＦＥＴ６，６’には、例えば図１４に示すようなゲート信号がそれぞれ印加される。ＭＯＳＦＥＴ６，６’のゲート信号は、周期Ｔで発生し、かつ、互いのオンタイミングが０．５Ｔだけずらされている。
上記のようなゲート信号によってＭＯＳＦＥＴ６，６’を制御した場合、このＭＯＳＦＥＴ６，６’がそれぞれＴｏｎ，Ｔｏｎ’期間にオンされる。したがって、各インダクタ５，５’に流れる電流ＩＬ1，ＩＬ2の合成電流Ｉａｃのリプル電流が最小となって、フィルタコンデンサ２や交流入力端１ａ，１ｂに接続するラインフィルタ（図示せず）を小形化することができる。なお、ＭＯＳＦＥＴ７，７’もＭＯＳＦＥＴ６，６’と同様に制御される。
並列接続される力率改善回路の群数をＮ（Ｎ＝２，３，４、・・・）とし、個々の群におけるスイッチ素子（ＭＯＳＦＥＴ）のオンタイミングをＴ／Ｎずらすようにすると、Ｎが大きいほど上記の効果（１群あたりの通過電力および合成電流のリプルを低減できる）をより大きくすることができる。

ところで、図１、図５には示されていないが、これらの図に示す力率改善回路では、図１５に例示するよう制御回路によって整流ブリッジ回路１２のＭＯＳＦＥＴ６，７が制御される。なお、図１５に示す制御回路１００は、図１の回路に適用されているが、図５の回路に対しても同様に使用することができる。
この制御回路１００は、基準電圧源１００ａ、電圧誤差増幅器１００ｂ、電流誤差増幅器１００ｃ、乗算器１００ｄ、絶対値回路１００ｅ，１００ｅ’、PWMコンパレータ１００ｆ、ＰＷＭキャリア信号発生回路１００ｇおよび電流検出器２００を備えている。

電圧誤差増幅器１００ｂは、出力電圧（平滑コンデンサ１０の両端電圧）に対応するフィードバック信号（検出した出力電圧そのもの、該出力電圧の分圧値、該出力電圧をレベルシフトしたもの、など）と、基準電圧源１００ａから出力される基準電圧との差を増幅して、その差に対応する第１の誤差信号を出力する。
乗算器１００ｄは、上記第１の誤差信号と、入力電圧（フィルタコンデンサ２の両端電圧）に対応する信号（検出した入力電圧そのもの、該入力電圧の分圧値、該入力電圧をレベルシフトしたもの、など）の絶対値とを乗算し、その乗算結果を電流指令値として電流誤差増幅器１００ｃに入力する。

電流誤差増幅器１００ｃは、上記乗算結果と、電流検出器２００で検出される電流（出力電流）に対応する信号の絶対値との差を増幅して、その差に対応する第２の誤差信号を出力する。
ＰＷＭコンパレータ１００ｆは、上記第２の誤差信号と、ＰＷＭキャリア信号発生回路１００ｇの出力である三角波や鋸歯などのキャリア信号とを比較し、上記第２の誤差信号の大きさに対応するデューティ比を有したＰＷＭ信号を出力する。
過電流検出回路１００ｊは、電流検出器２００で検出される出力電流の絶対値が所定値を超えた場合に、過電流検出信号として「Ｌ（Ｌｏｗ）」レベルの信号を出力する。

ＡＮＤ回路１００ｋは、ＰＷＭ信号と過電流検出回路１００ｊの出力信号との論理積をとり、その積の結果をゲートドライバ１００ｈ，１００ｉを介してＭＯＳＦＥＴ６，7のゲートに入力する。したがって、ＭＯＳＦＥＴ６，７は、同一のゲート信号によって同時にオンオフする。そして、過電流検出回路１００ｊが過電流を検出すると、ＭＯＳＦＥＴ６，７はどちらもオフする。
この制御装置１００によれば、入力電圧（フィルタコンデンサ２の両端電圧）、出力電圧（平滑コンデンサ１０の両端電圧）および出力電流に基づき、交流入力端１ａ，１ｂに流れる電流が正弦波状になるように、かつ直流出力端１１ａ、１１ｂからの出力が一定（目標電圧）になるようにＭＯＳＦＥＴ６，７をオンオフ制御することができる。

上記制御回路１００に代えて、図１６に示す制御回路１０１を用いても良い。この制御回路１０１は、コンパレータ１０１ａ、ＮＯＴ回路１０１ｂ、ＯＲ回路１０１ｃ，１０１ｄ、ＡＮＤ回路１０１ｅ，１０１ｆを備える点で上記制御回路１００と異なる。
コンパレータ１０１ａは、入力電圧（フィルタコンデンサ２の両端電圧）の極性を判断し、入力端１ａの電圧が正のときに「Ｌ」レベルの信号を、入力端１ｂの電圧が正のときに「Ｈ（Ｈｉｇｈ）」レベルの信号をそれぞれ出力する。

ＯＲ回路１０１ｃは、前記ＰＷＭコンパレータ１００ｆから出力されるＰＷＭ信号とコンパレータ１０１ａの出力信号との論理和をとる。そして、ＡＮＤ回路１０１ｅは、ＯＲ回路１０１ｃの出力信号と過電流検出回路１００ｊの出力信号との論理積をとり、その積の結果をゲートドライバ１００ｈを介してＭＯＳＦＥＴ６ゲートに入力する。
一方、ＯＲ回路１０１ｄは、上記ＰＷＭ信号とコンパレータ１０１ａの出力に接続されたＮＯＴ回路１０１ｂの出力信号との論理和をとる。そして、ＡＮＤ回路１０１ｆは、ＯＲ回路１０１ｄの出力信号と過電流検出回路１００ｊの出力信号との論理積をとり、その積の結果をゲートドライバ１００ｉを介してＭＯＳＦＥＴ７ゲートに入力する。

この制御装置１０１によれば、以下のように、入力電圧（フィルタコンデンサ２の両端電圧）の極性に応じてＭＯＳＦＥＴ６，７の制御形態が異なることになる。
入力端１ａの電圧が正のとき：
コンパレータ１０１ａは「Ｌ」レベルの信号を出力する。したがって、オア回路１０１ｃが上記ＰＷＭ信号を出力するとともに、オア回路１０１ｄがその出力を「Ｈ」レベルに固定する。この結果、過電流検出回路１００ｊが過電流を検出していないとすると、ＭＯＳＦＥＴ６が上記ＰＷＭ信号に基づいてオンオフ制御される一方、ＭＯＳＦＥＴ７がオン状態を維持する。
入力端１ｂの電圧が正のとき：
コンパレータ１０１ａは「Ｈ」レベルの信号を出力する。したがって、オア回路１０１ｄが上記ＰＷＭ信号を出力するとともに、オア回路１０１ｃがその出力を「Ｈ」レベルに固定する。この結果、過電流検出回路１００ｊが過電流を検出していないとすると、ＭＯＳＦＥＴ６がオン状態を維持する一方、ＭＯＳＦＥＴ７が上記ＰＷＭ信号に基づいてオンオフ制御される。
なお、過電流検出回路１００ｊが過電流を検出した場合には、前記した制御装置１００の場合と同様に、ＭＯＳＦＥＴ６，７はどちらもオフする。

なお、図１４のようなゲート信号を発生する制御装置も図１５および図１６の構成に準じた構成を持たせることができる。ただし、その制御装置には、ＭＯＳＦＥＴ６，６’（ＭＯＳＦＥＴ７，７’）のオンタイミングＴ／Ｎだけずらすための遅延要素等を付加する必要がある。

本発明は、上記実施形態に限定されず、種々の変形態様を含み得るものである。たとえば、上述した各実施形態では、単相の交流電圧を入力するように構成されているが、三相の交流電圧を入力するように構成することも可能である。この場合、前記整流ブリッジ回路３，１２およびインダクタ４ａ，４ｂ、５に代えて、三相の交流電圧に対応し得る構成のものを使用することになる。

１ａ，１ｂ交流入力端
２フィルタコンデンサ
３整流ブリッジ回路
３ａ，３ｂ，３ｃ，３ｄ整流ダイオード
４，４ａ，４ｂインダクタ
５，５’ インダクタ
５ａ，５ｂ，５ａ’，５ｂ’ 巻線
５ｃ，５ｃ’ コア
６，６’，７，７’ ＭＯＳＦＥＴ
６ａ，６ａ’，７ａ，７ａ’ 寄生ダイオード
８，８’，９，９’，１５ダイオード
１０平滑コンデンサ
１１ａ，１１ｂ直流出力端
１２整流ブリッジ回路
１３，１３ａ，１３ｂインダクタ
１４ａ，１４ｂサイリスタ
１００，１０１制御装置

Claims

各交流入力端間に介在されたフィルタコンデンサと、
スイッチ素子と整流素子の直列回路を複数備え、それらの直列回路を並列接続してなる第１の整流ブリッジ回路と、
前記第１の整流ブリッジ回路の出力に並列接続された平滑コンデンサと、
前記フィルタコンデンサの一端と前記第１の整流ブリッジ回路の一方の入力との間に介在された第１のインダクタと、
前記フィルタコンデンサの他端と前記第１の整流ブリッジ回路の他方の入力との間に介在された第２のインダクタと、
ブリッジ接続したダイオードからなり、前記各交流入力端に入力が接続されるとともに、前記平滑コンデンサに出力が接続された第２の整流ブリッジ回路と、
前記第１の整流ブリッジ回路のスイッチ素子を制御する制御回路と、
を備えることを特徴とする力率改善回路。
前記第１のインダクタと前記第２のインダクタは、それぞれに流れる電流によって発生する磁束の向きが逆方向となるように磁気結合されることを特徴とする、請求項１に記載の力率改善回路。
前記第１のインダクタと前記第２のインダクタは、いずれか一方または双方に別のインダクタが直列接続されることを特徴とする、請求項２に記載の力率改善回路。
前記第１のインダクタと前記第２のインダクタを、これらのインダクタに対応する巻線を有する漏れ変圧器（リーケージトランス）によって置換したことを特徴とする、請求項２に記載の力率改善回路。
前記漏れ変圧器のコアは、前記各巻線間に位置する分路脚を備えることを特徴とする、請求項４に記載の力率改善回路。
前記第１の整流ブリッジ回路のスイッチ素子がＭＯＳＦＥＴであることを特徴とする、請求項１に記載の力率改善回路。
前記制御回路は、過電流を検出する手段を備え、前記過電流が検出された際にこの過電流を抑制するように構成されていることを特徴とする、請求項１に記載の力率改善回路。
請求項１に記載の力率改善回路を群数がＮ（Ｎ＝１、２，３、・・・）となる形態で並列接続した構成を有することを特徴とする力率改善回路。
前記制御回路は、前記Ｎ群の力率改善回路におけるスイッチ素子のオンタイミングをＴ／Ｎ（Ｔ：前記スイッチ素子がオンする周期）ずつずらすように構成されていることを特徴とする、請求項８に記載の力率改善回路。
前記Ｎ群の力率改善回路は、前記第２の整流ブリッジ回路および／または平滑コンデンサが共通化されていることを特徴とする請求項８に記載の力率改善回路。