JP2010161386A - 半導体装置および半導体基板ならびに半導体基板の製造方法 - Google Patents

半導体装置および半導体基板ならびに半導体基板の製造方法 Download PDF

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Abstract

【課題】格子欠陥をより低減した半導体装置を提供する。
【解決手段】基板法線方向から見て閉じた形状の窪み１０４が表面に設けられた基板１０２と、少なくとも窪み１０４の内面１０５、１０６、１０７からの結晶成長によって基板１０２の表面上に形成された半導体層１０３とを備えた半導体装置である。半導体層１０３は、基板１０２に設けられた窪み１０４の内部に位置する３枚の側面１０５、１０６および１０７からの結晶成長によって形成されているため、基板１０２の主面の法線方向とは異なる方向に半導体層１０３が結晶成長して欠陥が１カ所に集合するようになり、その結果、３枚の側面１０５、１０６および１０７の上部にある半導体層１０３の欠陥密度を減少させることができる。
【選択図】図１

Description

本発明は、半導体装置および半導体基板ならびにそれらの製造方法に関する。特に、格子欠陥が抑制されたIII族窒化物半導体層を含む半導体装置に関する。
近年、III族窒化物半導体（例えば、ＧａＮ系化合物半導体）を用いた青色半導体レーザ素子や高速動作トランジスタ等の研究・開発が盛んに行われている。図１８に、III族窒化物半導体層を含む従来の半導体装置の断面構造を示す。ただし、構造を明瞭に示すため、断面のハッチングは省略している。
図１８に示した半導体装置は、窒化物半導体から構成された半導体レーザ素子であり、この半導体装置においては、サファイア基板１の上に、ＧａＮからなるバッファ層２、ｎ型ＧａＮ層３、ｎ型ＡｌＧａＮクラッド層４、ｎ型ＧａＮ光ガイド層５、アンドープＩｎＧａＮ活性層６、ｐ型ＧａＮ光ガイド層７、第１のｐ型ＡｌＧａＮクラッド層８、開口部９を有する電流狭窄層１０、第２のｐ型ＡｌＧａＮクラッド層１１およびｐ型ＧａＮコンタクト層１２が順次形成されている。さらに、ｎ型ＧａＮ層３の露出面にはｎ型電極１３が取り付けられており、一方、ｐ型ＧａＮコンタクト層１２にはｐ型電極１４が取り付けられている。なお、バッファ層２は、サファイア基板１とｎ型ＧａＮ層３との格子不整合を緩和して、結晶成長を容易にするために設けられたものであり、半導体素子の動作には直接的に関係しない。
この半導体装置のアンドープＩｎＧａＮ活性層６は、窒化物半導体から構成されているので、ｎ型電極１３およびｐ型電極１４に所定の電圧を印加することによって、この半導体装置を、青色の光を発振するレーザ素子として使用することができる。しかし、この従来の半導体装置では、図１８に示すように、ｎ型ＧａＮ層３中に格子欠陥１５（例えば、貫通転移）が筋状に存在している。格子欠陥１５は、ｎ型ＧａＮ層３、ｎ型ＡｌＧａＮクラッド層４等の結晶成長とともに上方に伸びていくため、半導体レーザ素子の能動領域として機能するアンドープＩｎＧａＮ活性層６における電流狭窄層１０の開口部９にも格子欠陥１５が存在することになる。
半導体レーザ素子のような高電流注入を必要とする半導体装置の場合に格子欠陥１５があると、格子欠陥１５の部分から劣化が始まるため、半導体装置の寿命や信頼性を著しく低下させてしまう。また、図１８に示した半導体レーザ素子の活性層の場合だけではなく、例えば高速動作する半導体トランジスタ素子のゲート領域においても同様に格子欠陥の存在が問題となる。ゲート領域に格子欠陥が存在すると、キャリアの移動度が低下するため、半導体トランジスタ素子の性能が低下してしまうからである。このように、半導体レーザ素子の活性層や、トランジスタのゲート領域などの半導体素子の能動領域を担う部分に存在する格子欠陥は、半導体素子の性能劣化の原因となっている。
最近、格子欠陥を抑制した窒化物半導体層を得るための技術が幾つか提案されている。例えば、開口部を有する酸化シリコンマスク層（ＳｉＯ２マスク層）をサファイア基板上に形成した上で、ＭＯＣＶＤ法等でＧａＮ層を横方向成長（ラテラル成長）させて、格子欠陥の少ない窒化物半導体層を得る技術が提案されている（例えば、特許文献１、特許文献２、特許文献３など参照）。また、表面に段差（例えばストライプ状の溝）が設けられたＧａＮ層をサファイア基板上に形成した後、その上に、窒化物半導体層を堆積することによって、格子欠陥の少ない窒化物半導体層を得る技術も、本願出願人によって提案されている（例えば、特許文献４参照）。
特開平１１−３１２８２５号公報 特開平１１−３４０５０８号公報 特開２０００−２１７８９号公報 特開２０００−１５６５２４号公報
しかしながら、前者のＳｉＯ２マスク層を用いる技術では、格子欠陥が抑制された窒化物半導体層を得ることができるものの、半導体装置中にＳｉＯ２マスク層が残ってしまうことになる。窒化物半導体層よりもＳｉＯ２マスク層は熱伝導率が低いため、半導体装置中にＳｉＯ２マスク層が残ったままであると、半導体装置の放熱性が悪くなり、それゆえに半導体装置の信頼性が低下してしまう。また、窒化物半導体層を形成する工程とは別に、ＳｉＯ２マスク層を形成する工程を別途行わなくてはいけないので、製造プロセスが複雑になってしまう。一方、後者の本願出願人が提案した技術では、ＳｉＯ２マスク層を用いていないため、半導体装置の放熱性が悪くなる等の問題は回避できるが、格子欠陥を抑制するためにストライプ状の溝が使用された場合、ストライプ方向に沿った方向の格子欠陥の低減を図ることが困難となる。
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、格子欠陥をより低減した半導体装置および半導体基板ならびにそれらの製造方法を提供することにある。
本発明による半導体装置は、基板法線方向から見て閉じた形状の窪みが表面に設けられた基板と、少なくとも前記窪みの内面からの結晶成長によって前記基板の前記表面上に形成された半導体層とを備えている。
ある実施形態において、前記窪みは、それぞれ前記基板の前記表面と平行でない２枚の内面であって互いに接する２枚の内面を少なくとも含み、前記２枚の内面が前記表面に平行な面と交差して生じる２本の線分のなす角は６０度または１２０度である。
ある実施形態において、前記窪みの前記形状は、略正三角形または略正六角形である。
ある実施形態において、前記基板は、六方晶の結晶構造を有する半導体層から構成されており、前記窪みは、当該半導体層の表面に設けられている。
ある実施形態において、前記基板を構成する前記半導体層と、前記基板の前記表面上に形成された前記半導体層とは、共に、窒化物半導体から構成されている。
ある実施形態において、前記窪みの前記内面は、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面である。
ある実施形態において、前記ｎは１である。
ある実施形態において、前記窪みは、前記基板の前記表面に複数個設けられている。
ある実施形態において、少なくとも活性層を含む複数の半導体層が前記基板上に形成されている。
本発明による他の半導体装置は、表面に凸起が設けられた基板と、少なくとも前記凸起の側面から結晶成長して前記基板の前記表面上に形成された半導体層とを備え、前記凸起は、それぞれ前記基板の前記表面と平行でない２枚の側面であって互いに接する２枚の側面を少なくとも含み、前記２枚の側面が前記主面に平行な面と交差して生じる２本の線分のなす角は、６０度または１２０度である。
ある実施形態において、前記基板は、六方晶の結晶構造を有する半導体層から構成されており、前記凸起は、当該半導体層の表面に設けられている。
ある実施形態において、前記基板を構成する前記半導体層と、前記基板の前記表面上に形成された前記半導体層とは、共に、窒化物半導体から構成されている。
ある実施形態において、前記凸起の前記側面は、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面である。
ある実施形態において、前記ｎは１である。
ある実施形態において、前記凸起は、前記基板の前記表面に複数個設けられている。
ある実施形態において、少なくとも活性層を含む複数の半導体層が前記基板上に形成されている。
本発明による半導体装置の製造方法は、基板法線方向から見て閉じた形状の窪みが表面に設けられた基板を用意する工程と、前記基板の前記表面上に、六方晶の結晶構造を有する半導体層を形成する工程とを包含する。
本発明による他の半導体装置の製造方法は、基板を用意する工程と、前記基板の表面に、基板法線方向から見て閉じた形状の窪みを形成する工程と、前記基板の前記表面上に、六方晶の結晶構造を有する半導体層を形成する工程とを包含する。
ある実施形態において、前記窪みを形成する工程は、面方位が（１，−１，０，１）である面またはそれと等価な面が前記窪みの内面となるように実行される。
ある実施形態において、前記窪みを形成する工程は、（０,０,０，１）面を主面とする前記基板の前記主面上に、前記窪みの底面の形状が正三角形または正六角形である窪みを形成する工程である。
ある実施形態において、前記半導体層を形成する工程は、前記窪みの内面を結晶成長面として半導体層を形成する工程である。
ある実施形態において、前記半導体層を形成する工程は、前記窪みの前記内面から垂直な方向に前記半導体層を結晶成長させる工程を含む。
ある実施形態において、前記窪みの内面を結晶成長面として半導体層を形成する工程である。
ある実施形態において、前記半導体層を形成する工程は、前記窪みの前記内面から垂直な方向に前記半導体層を結晶成長させる工程を含む。
ある実施形態において、前記半導体層を形成する工程は、III族窒化物系化合物半導体からなる層を形成する工程である。
ある実施形態において、有機金属気相成長法を用いて、前記III族窒化物系化合物半導体からなる層を形成する。
ある実施形態において、前記基板を用意する工程は、サファイア基板の上に、III族窒化物系化合物半導体からなる層が形成された基板を用意する工程であり、前記窪みを形成する工程は、前記III族窒化物系化合物半導体からなる層の表面に前記窪みを形成する工程である。
本発明による半導体基板は、基板法線方向から見て閉じた形状の窪みが表面に設けられた基板と、少なくとも前記窪みの内面からの結晶成長によって前記基板の前記表面上に形成された半導体層とを備えている。
ある実施形態において、前記窪みは、それぞれ前記基板の前記表面と平行でない２枚の内面であって互いに接する２枚の内面を少なくとも含み、前記２枚の内面が前記表面に平行な面と交差して生じる２本の線分のなす角は６０度または１２０度である。
ある実施形態において、前記窪みの前記形状は、略正三角形または略正六角形である。
ある実施形態において、前記基板は、六方晶の結晶構造を有する半導体層から構成されており、前記窪みは、当該半導体層の表面に設けられている。
ある実施形態において、前記基板を構成する前記半導体層と、前記基板の前記表面上に形成された前記半導体層とは、共に、窒化物半導体から構成されている。
ある実施形態において、前記窪みの前記内面は、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面である。
ある実施形態において、前記ｎは１である。
ある実施形態において、前記窪みは、前記基板の前記表面に複数個設けられている。
本発明による他の半導体基板は、表面に凸起が設けられた基板と、少なくとも前記凸起の側面から結晶成長して前記基板の前記表面上に形成された半導体層とを備え、前記凸起は、それぞれ前記基板の前記表面と平行でない２枚の側面であって互いに接する２枚の側面を少なくとも含み、前記２枚の側面が前記主面に平行な面と交差して生じる２本の線分のなす角は、６０度または１２０度である。
ある実施形態において、前記基板は、六方晶の結晶構造を有する半導体層から構成されており、前記凸起は、当該半導体層の表面に設けられている。
ある実施形態において、前記基板を構成する前記半導体層と、前記基板の前記表面上に形成された前記半導体層とは、共に、窒化物半導体から構成されている。
ある実施形態において、前記凸起の前記側面は、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面である。
ある実施形態において、前記ｎは１である。
ある実施形態において、前記凸起は、前記基板の前記表面に複数個設けられている。
本発明による半導体基板の製造方法は、結晶成長用基板を用意する工程と、前記結晶成長用基板上に、六方晶の結晶構造を有する第１半導体層を堆積する工程と、前記第１半導体層の一部をエッチングすることによって、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面を露出させる工程と、前記露出工程の後、前記第１半導体層の上に、六方晶の結晶構造を有する第２半導体層を堆積する工程とを包含する。
ある実施形態において、前記露出工程は、前記第１半導体層の上に、基板法線方向から見て略正三角形または略正六角形の開口部を有するレジストパターンを設ける工程と、前記レジストパターンをマスクとして、前記第１半導体層のエッチングを行い、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面が内面となる窪みを形成する工程とを包含する。
ある実施形態において、前記レジストパターンは、それぞれ等間隔に配列された複数の前記開口部を有する。
ある実施形態において、前記露出工程は、前記第１半導体層の上に、基板法線方向から見て略正三角形または略正六角形のレジストパターンを設ける工程と、前記レジストパターンをマスクとして、前記第１半導体層のエッチングを行い、面方位が（１，−１，０，ｎ）（ここで、ｎは任意の数）である面、またはそれと等価な面が側面となる凸起を形成する工程とを包含する。
ある実施形態において、前記レジストパターンは、それぞれが等間隔に配列された複数の前記レジストパターンである。
本発明による他の半導体基板の製造方法は、基板法線方向から見て閉じた形状の窪みを表面に有する基板を形成する工程と、前記基板の前記表面上に、六方晶の結晶構造を有する半導体層を形成する工程と、前記基板を除去することによって、前記半導体層を取り出す工程とを包含する。
ある実施形態において、前記窪みは、面方位が（１，−１，０，１）である面またはそれと等価な面が前記窪みの内面となる窪みである。
ある実施形態において、前記窪みは、（０,０,０，１）面を主面とする前記基板の主面において、正三角形または正六角形の底面を有する窪みである。
本発明による更に他の半導体基板の製造方法は、表面に凸起を有する基板を形成する工程と、前記基板の前記表面上に、六方晶の結晶構造を有する半導体層を形成する工程と、前記基板を除去することによって、前記半導体層を取り出す工程とを包含する。
ある実施形態において、前記凸起は、面方位が（１，−１，０，１）である面またはそれと等価な面が前記凸起の側面となる凸起である。
ある実施形態において、前記凸起は、（０,０,０，１）面を主面とする前記基板の主面において、正三角形または正六角形の底面を有する凸起である。
ある実施形態において、前記半導体層を形成する工程は、III族窒化物系化合物半導体からなる層を形成する工程である。
ある実施形態において、ハイドライド気相成長法を用いて、前記III族窒化物系化合物半導体からなる層を形成する。
ある実施形態において、前記基板を形成する工程は、サファイア基板を用意する工程と、前記窪みを表面に有するIII族窒化物系化合物半導体からなる層を、前記サファイア基板上に形成する工程とを包含する。
ある実施形態において、前記基板を形成する工程は、サファイア基板を用意する工程と、前記凸起を表面に有するIII族窒化物系化合物半導体からなる層を、前記サファイア基板上に形成する工程とを包含する。
以上説明したように、本発明によれば、欠陥を半導体層の特定の場所に集中させることができ、それによって、半導体層の欠陥密度を減少させることができる技術を提供することができる。
本発明による実施形態１にかかる半導体装置の構成を説明するための図である。 （ａ）から（ｃ）は、実施形態１にかかる製造方法を説明するための工程図である。 （ａ）および（ｂ）は、実施形態１にかかる製造方法を説明するための工程図である。 実施形態１にかかる製造方法を説明するための工程図である。 （ａ）から（ｃ）は、半導体層１０２および１０３の断面構造を電子顕微鏡によって観察した結果を示す断面図である。 図６は、半導体層１０３における欠陥の様子を示す構成図である。 本発明による実施形態２にかかる半導体装置の構成を説明するための図である。 （ａ）から（ｃ）は、実施形態２にかかる製造方法を説明するための工程図である。 （ａ）から（ｃ）は、半導体層２０２および２０３の断面構造を電子顕微鏡によって観察した結果を示す断面図である。 本発明による実施形態３にかかる半導体装置の構成を説明するための上面図である。 本発明による実施形態４にかかる半導体装置の構成を説明するための上面図である。 実施形態３にかかる構成の改変例を示す上面図である。 実施形態４にかかる構成の改変例を示す上面図である。 実施形態５にかかる半導体レーザ装置の断面図である。 実施形態５にかかる半導体レーザ装置の改変例の断面図である。 （ａ）から（ｃ）は、実施形態６にかかる半導体基板の製造方法を説明するための工程断面図である。 実施形態６にかかる半導体基板の製造方法の改変例を説明するための結晶成長条件を表すグラフである。 従来の半導体装置の断面図である。
以下、図面を参照しながら、本発明による実施形態を説明する。なお、本発明は、以下の実施形態に限定されない。
（実施形態１）
図１から図６を参照しながら、本発明による実施形態１を説明する。図１は、実施形態１にかかる半導体装置の構成を模式的に示している。図１に示した半導体装置は、基板法線方向から見て閉じた形状の窪み１０４が表面に設けられた基板１０２と、窪み１０４の内面（１０５、１０６、１０７）からの結晶成長によって基板１０２の表面上に形成された半導体層１０３とを備えている。半導体層１０３は、窪み１０４の内面（１０５等）からの結晶成長によって形成されているため、半導体層１０３中の欠陥（格子欠陥）は窪み１０４の中心方向へ集中している。すなわち、基板１０２の法線方向とは異なる方向に（例えば、窪み１０４の内面に直角な方向に）半導体層１０３が結晶成長するため、半導体層１０３の欠陥が集合し、それゆえ、半導体層１０３の欠陥密度は減少している。この欠陥密度が減少した半導体層１０３が、半導体素子の能動領域（半導体レーザ素子の活性層や半導体トランジスタ素子のゲート領域など）となる場合には、信頼性に優れ、高性能な半導体装置（半導体レーザ装置、半導体集積回路装置など）が実現される。なお、図１においては、半導体装置を構成する具体的な素子を示していないが、そのような素子は公知の技術を用いて作製することが可能である。
本実施形態における窪み（または凹部）１０４は、互いに接する内面１０５、１０６、１０７によって構成されている。内面１０５、１０６、１０７は、それぞれ、基板１０２の表面（主面）と平行でなく、内面１０５、１０６、１０７のうちの２枚の内面と基板１０２の表面とが交差して生じる２本の線分のなす角は、６０度となっている。６０度の角度にすることによって、内面１０５、１０６、１０７の結晶性を良好にすることができ、基板１０２上に形成される半導体層１０３の結晶性を良好にすることができる。図１からわかるように、基板法線方向から見た窪み１０４の形状は、正三角形となっている。なお、基板１０２の表面（主面）は平面であるので、基板１０２の主面上における窪み１０４の輪郭となる三角形の３つの角の大きさは、それぞれ６０度である。
窪み１０４が設けられる基板１０２は、六方晶の結晶構造を有する半導体層から構成されており、本実施形態では、基板１０２は、（０，０，０，１）面を主面とする六方晶のＧａＮからなる第１の半導体層１０２である。第１の半導体層１０２の厚さは２．０μｍであり、第１の半導体層１０２の窪み１０４の深さは、１．０μｍである。第１の半導体層１０２の主面における窪み１０４の輪郭（正三角形）の一辺の長さは、１．５μｍであり、窪み１０４の内面１０５、１０６、１０７のそれぞれの面方位は、（１，−１，０，１）、（０，１，−１，１）および（−１，０，１，１）である。これらの面方位はそれぞれ六方晶の結晶構造において等価な面方位となっている。（１，−１，０，１）およびそれと等価な面方位の面が窪み１０４の内面（側面）であることより、少なくとも窪み１０４の内面から結晶成長し第１の半導体層１０２上に形成される第２の半導体層１０３の結晶性を良好にすることができる。窪み１０４の底面には、面方位（０，０，０，１）の面が位置している。
なお、本明細書においては、面方位または結晶方位を示す際に通常良く用いられる「１バー」の表記に代えて、「−１」を用いている。また、（１，−１，０，１）およびそれと等価である面方位を総括して｛１，−１，０，１｝と称することがある。
本実施形態において、第１の半導体層（ＧａＮ層）１０２は、結晶成長用基板としてのサファイア基板１０１上に設けられており、窪み１０４の底面１０８は、サファイア基板１０１の上面と平行な面となっている。第１の半導体層１０２の上に位置する第２の半導体層１０３は、Ａｌ０．１Ｇａ０．９Ｎから構成されており、第２の半導体層１０３の厚さは、１．０μｍである。なお、図示していないが、サファイア基板１０１と第１の半導体層１０２との間にはアンドープＧａＮからなるバッファ層（厚さ５０ｎｍ程度）が形成されている。
本実施形態によれば、第２の半導体層１０３は、第１の半導体層１０２に設けられた窪み１０４の内部に位置する３枚の側面１０５、１０６および１０７からの結晶成長によって形成されているため、第１の半導体層１０２の主面の法線方向とは異なる方向に第２の半導体層１０３が結晶成長して欠陥が１カ所に集合するようになり、その結果、３枚の側面１０５、１０６および１０７の上部にある第２の半導体層１０３の欠陥密度を減少させることができる。
次に、図２（ａ）−（ｃ）を参照しながら、本実施形態にかかる半導体装置の製造方法を説明する。
まず、図２（ａ）に示すように、有機気相金属エピタキシャル成長法（以下ＭＯＶＰＥ法という）を用いてサファイア基板１０１上に第１の半導体層１０２を形成する。
次に、図２（ｂ）に示すように、正三角形の開口部を有するレジストパターン（不図示）を第１の半導体層１０２の上に載置し、このレジストパターンをマスクとしてドライエッチングする。このドライエッチングによって、マスク開口部内に位置する部分の第１の半導体層１０２の厚さを小さくし、３枚の側面１０５、１０６および１０７と底面１０８とを露出させる。上述したように３枚の側面１０５、１０６および１０７の面方位は、｛１，−１，０，１｝である。
このようなエッチングは、例えば、図３（ａ）および（ｂ）に示すような工程によって行えばよい。まず、図３（ａ）に示すように、第１の半導体層１０２の上にレジストパターン１１３を形成する。次いで、図３（ｂ）に示すように、サイドエッチングの方法を用いて、レジストパターン１１３で被覆されていない第１の半導体層１０２の部分を除去し、面方位が｛１，−１，０，１｝の面を窪み１０４の側面（１０４、１０５、または１０６）として露出させる。また、図４に示すように、第１の半導体層１０２の上にレジストパターン１１３を形成した後、レジストパターン１１３自身がエッチングされるようなエッチング条件を選択して、面方位が｛１，−１，０，１｝の面を窪み１０４の側面（１０４、１０５、または１０６）として露出させることも可能である。
次に、レジストパターンを除去した後、図２（ｃ）に示すように、ＭＯＶＰＥ法によって第１の半導体層１０２上に第２の半導体層１０３を形成する。その後、公知の技術を利用して、第２の半導体層１０３に半導体素子の能動素子を形成する工程を実行すれば、半導体装置を得ることができる。なお、半導体層を形成するのにＭＯＶＰＥ法を用いたが、これに限らず、ハイドライド気相成長法（ＨＶＰＥ法）のような他の気相成長法を用いることも可能である。
本実施形態における第１の半導体層１０２および第２の半導体層１０３の断面を電子顕微鏡により観察した結果を図５（ａ）から（ｃ）に示す。なお、図５（ａ）、（ｂ）および（ｃ）は、それぞれ第１の半導体層１０２の主面に垂直な面で切断した場合の断面の様子を示している。なお、図５において、一部の層については便宜上ハッチングを施していない。
図５（ａ）、（ｂ）および（ｃ）のいずれの断面においても欠陥１０９が集合していることがわかった。また、窪み１０４近傍の表面を光学顕微鏡により観察したところ、窪み１０４のほぼ中央付近に欠陥１０９が点状になって現れ、欠陥１０９以外に欠陥が見られなかった。
以上に示す観察結果から、本実施形態における第２の半導体層１０３中の欠陥１０９は、図６に示すように１カ所に集合していることがわかった。第１の半導体層１０２の表面に窪み１０４が設けられてない構成では、欠陥密度が１０８〜１０１０個／ｃｍ２であるのに、本実施形態の構成によれば、欠陥密度を１０６〜１０７個／ｃｍ２にまで大幅に低減することができる。
また、本実施形態では、第１の半導体層１０２のエッチングによって窪み１０４を形成するため、従来技術（特開平１１−３１２８２５号公報等）で使用されたＳｉＯ２マスク層を形成する必要がない。このため、半導体装置の放熱性が悪くなること及び製造プロセスが複雑になること等の問題を回避することができる。
なお、上述した本実施形態の構成について以下の改変を行うことも可能である。
本実施形態では、面方位がそれぞれ（１，−１，０，１）、（０，１，−１，１）および（−１，０，１，１）の３枚の側面１０５、１０６および１０７から窪み１０４を構成したが、ｃ軸成分は１に限らず、任意の値をとるようにしてもよい。すなわち、３枚の側面１０５、１０６および１０７の面方位が｛１，−１，０，ｎ｝（ここで、ｎは任意の数）となるようにしてもよい。第２の半導体層１０３の結晶成長面の観点からは、３枚の側面１０５、１０６および１０７の面方位が｛１，−１，０，１｝であることが好ましいが、ｃ軸成分が１からずれた場合でも、第２の半導体層１０３の結晶成長によって、面方位｛１，−１，０，１｝の結晶成長面が自発的に形成されていくからである。また、製造プロセスの関係上、理想的な｛１，−１，０，１｝面を得ることができない場合もあるからである。
また、基板法線方向から見た窪み１０４の形状は、正三角形に限らず、正六角形であってもよい。つまり、窪み１０４の形状が正六角形であれば、窪み１０４の側面を｛１，−１，０，１｝の面から構成することができ、側面の結晶性を良好にすることができるからである。換言すれば、窪み１０４の側面を、（１，−１，０，１）、（−１，１，０，１）、（０，１，−１，１）、（０，−１，１，１）、（−１，０，１，１）および（１，０，−１，１）とすることができるため、側面の結晶性を良好にすることができ、少なくとも側面から結晶成長する第２の半導体層１０３の結晶性を良好にすることができるからである。なお、この場合、第１の半導体層１０２の主面における窪み１０４の輪郭を規定する六角形の６つの角の大きさは、勿論、それぞれ１２０度となる。
さらに、基板法線方向から見た窪み１０４の形状は、閉じた形状であればよく、正三角形または正六角形に限らず、略正三角形や略正六角形、四角形や六角形等の多角形でもよいし、そして円や楕円でもよい。これは、上述したように、第２の半導体層１０３の結晶成長によって、面方位｛１，−１，０，１｝の結晶成長面が自発的に形成されていくため、正三角形や正六角形以外の多角形や円・楕円等の形状を有する窪みの場合でも、窪み１０４によって、欠陥１０９を一箇所に集中させて、第２の半導体層１０３の低欠陥化を図ることができるからである。なお、底面１０８が設けられていない窪み１０４にしてもよい。
また、窪み１０４の深さおよび幅（長さ）などは、第２の半導体層１０３の結晶成長条件等に合わせて適時決定すればよい。例えば、本実施形態におけるＭＯＶＰＥ法の場合、窪み１０４の深さは１μｍ〜３μｍ程度の範囲内にすることができ、窪み１０４の底面１０８の幅（長さ）は、５μｍ〜２０μｍ程度の範囲内にすることができる。また、窪み１０４の深さと幅（長さ）との比（深さ：幅）は、例えば、１：２〜３にすることができる。
また、ＧａＮまたはＡｌ０．１Ｇａ０．９Ｎ以外の六方晶の結晶からなる第１の半導体層および第２の半導体層を用いて本実施形態の半導体装置を構成してもよい。本実施形態では、半導体装置について説明したが、本実施形態における第１の半導体層１０２および第２の半導体層１０３をそのまま半導体基板として利用することも可能である。第１の半導体層１０２および第２の半導体層１０３を半導体基板として利用する場合にサファイア基板１０１が不要であれば、このサファイア基板１０１は例えば研磨して除去すればよい。また、サファイア基板１０１に代えて、窒化物半導体（例えば、ＧａＮ）からなる基板１０１を利用する構成も本実施形態の改変例として含まれる。
（実施形態２）
図７から図９を参照しながら、本発明による実施形態２を説明する。図７は、実施形態２にかかる半導体装置の構成を模式的に示している。本実施形態の半導体装置は、表面に凸起２０４が設けられた基板２０２を有している点が、表面に窪み１０４が設けられた基板１０２を有する上記実施形態１の半導体装置と異なる。以下では、説明の簡略化のため、上記実施形態１と異なる点を主に説明し、同様の説明は省略または簡略化する。
図７に示すように、実施形態２にかかる半導体装置は、サファイア基板２０１の上に形成された（０，０，０，１）面を主面とする六方晶のＧａＮからなる第１の半導体層２０２（厚さ２．０μｍ）と、第１の半導体層２０２の上に形成されたＡｌ０．１Ｇａ０．９Ｎからなる第２の半導体層２０３（厚さ１．５μｍ）とを有している。第１の半導体層２０２の表面には、高さ０．５μｍの凸起２０４が形成されており、第１の半導体層２０２の主面上における凸起２０４の形状は、正三角形の形状であり、その辺の長さは１．０μｍである。凸起２０４は、面方位が（１，−１，０，１）、（０，１，−１，１）および（−１，０，１，１）である３枚の側面２０５、２０６および２０７から構成されており、凸起２０４の上面には、面方位が（０，０，０，１）の面が位置している。また、第２の半導体層２０３は、少なくとも凸起２０４の側面（２０５、２０６および２０７）から結晶成長して第１の半導体層２０２上に形成されている。なお、上記実施形態１と同様に、サファイア基板２０１と第１の半導体層２０２との間にはバッファ層（不図示）が形成されている。また、第１の半導体層２０２の主面上における凸起２０４の三角形の３つの角の大きさは、勿論、それぞれ６０度である。
本実施形態の構成においても、上記実施形態１の構成と同様に、凸起２０４の３枚の側面２０５、２０６および２０７からの結晶成長によって形成されているため、第１の半導体層２０２の主面の法線方向とは異なる方向に第２の半導体層２０３が結晶成長して凸起２０４の外側に欠陥が伸びるようになる。その結果、３枚の側面２０５、２０６および２０７の上部にある第２の半導体層２０３の欠陥密度を減少させることができる。
また、本実施形態の凸起２０４においては、３枚の側面２０５、２０６および２０７のうちの２枚の側面と、第１の半導体層２０２の主面に平行な面とが交差して生じる２本の線分のなす角が６０度であるため、側面２０５、２０６および２０７の結晶性を良好にすることができ、その上に形成される第２の半導体層２０３の結晶性を良好にすることができる。
次に、図８（ａ）から（ｃ）を参照しながら、本実施形態にかかる半導体装置の製造方法を説明する。
まず、図８（ａ）に示すように、サファイア基板２０１上に、ＭＯＶＰＥ法を用いて第１の半導体層２０２を形成する。
次に、図８（ｂ）に示すように、正三角形のレジストパターン（不図示）を第１の半導体層２０２の上に載置し、このレジストパターンをマスクとしてドライエッチングによって、第１の半導体層２０２のうち、マスクのない部分の厚さを小さくする。このドライエッチングによって、３枚の側面２０５、２０６および２０７と上面２０８とが露出する。
その後、図８（ｃ）に示すように、レジストパターンを除去し、ＭＯＶＰＥ法によって第１の半導体層２０２の上に第２の半導体層２０３を形成する。
本実施形態における第１の半導体層２０２および第２の半導体層２０３の断面を電子顕微鏡によって観察した結果を図９Ａ−Ｃに示す。なお、図９Ａ、９Ｂおよび９Ｃは、第１の半導体層２０２の主面に垂直な面で切断した場合の断面の様子を表す。また、図９において、一部の層については便宜上ハッチングを施していない。
図９（ａ）、（ｂ）および（ｃ）のいずれの断面においても欠陥２０９が側面より外側へ伸びていることがわかった。また、凸起２０４近傍の表面を光学顕微鏡により観察したところ、凸起２０４のほぼ中央付近には欠陥が見られなかった。
以上に示す観察結果から、本実施形態における第２の半導体層２０３中の欠陥２０９は、凸起２０４の側面より外側へ伸びていることがわかった。
なお、本実施形態では、第１の半導体層２０２の主面上における凸起２０４の形状は、正三角形だけでなく、四角形や六角形等の多角形でもよいし、円や楕円でもよい。側面の結晶性を良好にする観点からは、側面は｛１，−１，０，１｝面であることが好ましいが、上記実施形態１において説明したのと同様の理由によって、必ずしも｛１，−１，０，１｝面でなくてもよい。
また、ＧａＮまたはＡｌ０．１Ｇａ０．９Ｎ以外の六方晶の結晶からなる第１の半導体層２０２および第２の半導体層２０３を用いてもよい。さらに、凸起２０４の上面２０８はなくてもよい。
（実施形態３）
図１０を参照しながら、本発明による実施形態３を説明する。図１０は、実施形態３にかかる半導体装置に含まれる半導体層１０３の上面構成を模式的に示している。本実施形態は、上記実施形態１の窪み１０４が複数設けられている点が上記実施形態１と異なる。以下では、説明の簡略化のため、上記実施形態１と異なる点を主に説明し、同様の説明は省略または簡略化する。
図１０に示すように、本実施形態にかかる半導体装置は、サファイア基板１０１の上に形成されたＧａＮからなる第１の半導体層１０２（厚さ２．０μｍ）が形成され、その上にＡｌ０．１Ｇａ０．９Ｎからなる第２の半導体層１０３（厚さ１．０μｍ）とを有している。第１の半導体層１０２には、深さ１．０μｍの窪み１０４が複数個形成されている。複数の窪み１０４は、＜１，−１，０，０＞方向（図中、矢印Ｄの方向）および＜１，１，−２，０＞方向（図中、矢印Ｅの方向）に、中心間の距離が１０μｍになるように等間隔に形成されている。上記実施形態１の窪み１０４と同様に、窪み１０４における第１の半導体層１０２の主面に含まれる辺の長さは１．５μｍであり、窪み１０４は、面方位が（１，−１，０，１）、（０，１，−１，１）および（−１，０，１，１）である３枚の側面１０５、１０６および１０７と面方位が（０，０，０，１）である底面１０８とから構成されている。窪み近傍の積層構造については図１と同様である。なお、不図示であるが、サファイア基板１０１と第１の半導体層１０２との間にはバッファ層が形成されている。
本実施形態によれば、窪み１０４の中央へ向けて欠陥を１カ所に集合させることができる窪み１０４が等間隔にて複数個設けられているので、第２の半導体層１０３の欠陥密度をより効果的に減少させることができる。本実施形態においては、１０６個／ｃｍ２程度の窪み１０４が設けられている。
本実施形態にかかる半導体装置の製造方法は、上記実施形態１とほぼ同様であり、異なる点はドライエッチングの際に用いるレジストパターンとして、中心間の距離が１０μｍになるように等間隔に三角形の開口部が並んだものを用いればよい。
本実施形態にかかる半導体装置の表面を光学顕微鏡により観察したところ、窪み１０４のほぼ中央付近に欠陥が点状になって現れる以外は特に目立った欠陥が見られず、従来の半導体装置と比べて欠陥密度が減少したことが確認できた。
（実施形態４）
図１１を参照しながら、本発明による実施形態４を説明する。図１１は、実施形態４にかかる半導体装置に含まれる半導体層２０３の上面構成を模式的に示している。本実施形態は、上記実施形態２の凸起２０４が複数設けられている点が上記実施形態２と異なる。以下では、説明の簡略化のため、上記実施形態２と異なる点を主に説明し、同様の説明は省略または簡略化する。
図１１に示すように、本実施形態にかかる半導体装置は、サファイア基板２０１の上に形成されたＧａＮからなる第１の半導体層２０２（厚さ２．０μｍ）が形成され、その上にＡｌ０．１Ｇａ０．９Ｎからなる第２の半導体層２０３（厚さ１．５μｍ）とを有している。第１の半導体層２０２には、高さ０．５μｍの凸起２０４が複数個形成されている。複数の凸起２０４は、＜１，−１，０，０＞方向（図中、矢印Ｄの方向）および＜１，１，−２，０＞方向（図中、矢印Ｅの方向）に、中心間の距離が１０μｍになるように等間隔に形成されている。上記実施形態２の凸起２０４と同様に、凸起２０４における第１の半導体層２０２の主面に含まれる辺の長さは１．０μｍであり、凸起２０４は、面方位が（１，−１，０，１）、（０，１，−１，１）および（−１，０，１，１）である３枚の側面２０５、２０６および２０７と面方位が（０，０，０，１）である上面２０８とから構成されている。凸起２０４近傍の積層構造については図７と同様である。なお、不図示であるが、サファイア基板２０１と第１の半導体層２０２との間にはバッファ層が形成されている。
本実施形態によれば、複数の凸起２０４が等間隔に形成されているので、隣り合う凸起２０４の中間へ向けて欠陥が集合するようになり、第２の半導体層２０３の欠陥密度を減少させることができる。本実施形態においては、１０６個／ｃｍ２程度の凸起２０４が設けられている。
本実施形態にかかる半導体装置の製造方法は、上記実施形態２とほぼ同様であり、異なる点はドライエッチングの際に用いるレジストパターンとして、中心間の距離が１０μｍになるように等間隔に三角形のマスク（レジストパターン）が並んだものを用いればよい。
本実施形態にかかる半導体装置の表面を光学顕微鏡により観察したところ、隣り合う凸起２０４のほぼ中間付近に欠陥がまばらに現れる以外は特に欠陥が見られず、従来の半導体装置と比べて欠陥密度が減少したことが確認できた。
なお、上記実施形態３および４において、窪み１０４または凸起２０４における第１の半導体層の主面に含まれる辺の長さおよび配列間隔は、第１の半導体層１０３または２０３の厚さ等に応じて適宜選べばよい。また、窪み１０４または凸起２０４の配列パターンは、等間隔に限らず、適時設定して所望の配列パターンにすればよい。
また、上記実施形態３における窪み１０４の形状を、図１２に示すように正六角形にした構成にしてもよい。さらに、上記実施形態４における凸起２０４の形状を、図１３に示すように正六角形にした構成にしてもよい。
なお、上記実施形態１〜４において、基板１０１または２０１としてはサファイア基板以外の六方晶よりなる基板を用いることができ、例えば、スピネル基板、ＳｉＣ基板またはＧａＮ基板を用いてもよい。
また、上記実施形態１〜４において、第１の半導体層に窪みまたは凸起を設ける代わりに基板１０１または２０１に窪みまたは凸起を設けてもよい。このようにすることによっても、第１の半導体層に窪みまたは凸起を形成することができる。
上記実施形態において、第２の半導体層の代わりに、半導体レーザ等の積層構造を有するデバイスを形成してもよい。このようなデバイスを形成した場合、能動領域を欠陥密度の少ない領域に設けることによりデバイスの特性を向上させることができる。
さらに、上記実施形態において、第２の半導体層の代わりに、半導体レーザを形成し、半導体レーザのストライプ方向を窪みまたは凸起の配列の方向に合わせてもよい。このようにすれば、ストライプ領域における欠陥を低減させることができて半導体レーザの特性を向上させることができる。
（実施形態５）
図１４を参照しながら、本発明による実施形態５を説明する。図１４は、実施形態５にかかる半導体レーザ装置の断面構成を模式的に示している。本実施形態は、上記実施形態１における窪み１０４を有する第１の半導体層１０２の上に、少なくとも活性層１６を含む複数の半導体層（半導体レーザ構造）１１４が形成されている点が上記実施形態１と異なる。以下では、説明の簡略化のため、上記実施形態１と異なる点を主に説明し、同様の説明は省略または簡略化する。
図１４に示すように、本実施形態にかかる半導体装置（半導体レーザ装置）は、サファイア基板１０１上に形成された第１の半導体層１０２と、第１の半導体層１０２上に形成された半導体レーザ構造１６とを有している。第１の半導体層１０２は、（０，０，０，１）面を主面とする六方晶のＧａＮから構成されており、第１の半導体層１０２の厚さは２．０μｍである。第１の半導体層１０２の表面には、深さ１．０μｍ程度の窪み１０４が形成されている。窪み１０４は、面方位が（１，−１，０，１）、（０，１，−１，１）、（１，０，−１，１）、（−１，１，０，１）、（０，−１，１，１）および（−１，０，１，１）である６枚の側面と面方位が（０，０，０，１）である底面とから構成されており、第１の半導体層１０２の主面上における窪み１０４の辺の長さは、それぞれ１．５μｍである。
半導体レーザ構造１６は、第１の半導体層１０２側から順次形成された、ｎ型コンタクト層１１３、ｎ型クラッド層１１４、ｎ型光ガイド層１１５、活性層１１６、ｐ型光ガイド層１１７、電流ブロック構造１５、およびｐ型コンタクト層１２０を有している。電流ブロック構造１５は、最大幅１０μｍのストライプ状の開口を有するｎ型電流ブロック層１１８上に、ｐ型クラッド層１１９が形成された構成を有している。この電流ブロック構造１５は、厚さ５００ｎｍのｎ型電流ブロック層１１８を形成し、次いで、幅１０μｍのストライプ状の開口を有するマスクを設けた後、ドライエッチングを施すことよって溝を形成し、そしてマスクを除去した後に、その溝を埋めるように最大厚さ１．０μｍのｐ型クラッド層１９を形成したものである。
また、半導体レーザ構造１６中に含まれる活性層１１６は、Ｉｎ０．２Ｇａ０．８Ｎからなる井戸層（厚さ：３ｎｍ）の３層のそれぞれと、そしてＩｎ０．０５Ｇａ０．９５Ｎからなるバリア層（厚さ５ｎｍ）の４層のそれぞれとを交互に積層した３重量子井戸構造（合計膜厚２９ｎｍ）を有している。なお、活性層１１６以外の半導体レーザ構造１６中の各層の組成、層厚やキャリア濃度等の諸条件は、以下の表１に示した。
Figure 2010161386
なお、ｎ型コンタクト層１１３上にｎ型電極（不図示）を形成してコンタクトをとるために、ｎ型コンタクト層１１３の一部が露出するように、ｐ型コンタクト層１２０からｎ型コンタクト層１１３にわたって半導体レーザ構造１６の一部は、例えばドライエッチングによって除去されている。また、ｐ型コンタクト層１２０上には、ｐ型電極（不図示）が形成されている。本実施形態における半導体レーザ装置の発信波長は４１０ｎｍである。
本実施形態の半導体レーザ装置では、窪み１０４によって欠陥密度が低減された領域に半導体レーザ構造１６が形成されている。このため、従来の半導体レーザ装置と比較して良好な特性（長寿命、優れたレーザ出力など）を有する半導体レーザ装置を得ることができる。
なお、図１４に示した上記半導体レーザ構造１６の代わりに、図１５に示すように、電流ブロック構造１８を有する半導体レーザ構造１９を第１の半導体層１０２の上に形成した半導体レーザ装置でも同様の効果を得ることができる。この電流ブロック構造１８は、厚さ０．８μｍのｐ型クラッド層１１９を形成し、次いで、幅１０μｍのストライプ状のマスクを設けてドライエッチングを施すことによって、ｐ型クラッド層１１９の一部を残すともに他の部分の厚みが３００ｎｍになるまでｐ型クラッド層１１９を除去し、さらにその上に厚さ５００ｎｍのｎ型電流ブロック層１１８を形成した後、マスクを除去したものである。ｐ型クラッド層１１９およびｎ型電流ブロック層１１８の組成およびキャリア密度はそれぞれ、図１４に示した半導体レーザ装置におけるｐ型クラッド層１１９およびｎ型電流ブロック層１１８と同じである。
なお、本実施形態では、上記実施形態１と同様な第１の半導体層１０２を用いたが、これに変えて、上記実施形態２と同様な第１の半導体層２０２を用いても良い。
（実施形態６）
図１６を参照しながら、本発明による実施形態６を説明する。図１６（ａ）から（ｃ）は、実施形態６にかかる半導体基板の製造方法を説明するための工程断面図である。本実施形態は、上記実施形態１における窪み１０４を有する第１の半導体層１０２の上に、比較的厚い第２の半導体層１０３を形成した後、第２の半導体層１０３からなる半導体基板を得る点が上記実施形態１と異なる。以下では、説明の簡略化のため、上記実施形態１と異なる点を主に説明し、同様の説明は省略または簡略化する。
まず、図１６（ａ）に示すように、上記実施形態１にて示したのと同様な方法によって、サファイア基板１０１上に、（０，０，０，１）面を主面とする六方晶のＧａＮからなる第１の半導体層１０２（厚さ：２．０μｍ）を形成する。なお、第１の半導体層１０２には、深さ１．０μｍの窪み１０４が形成されている。窪み１０４は、面方位が（１，−１，０，１）、（０，１，−１，１）、（１，０，−１，１）、（−１，１，０，１）、（０，−１，１，１）および（−１，０，１，１）である６枚の側面と面方位が（０，０，０，１）である底面とから構成されており、第１の半導体層１０２の主面上における窪み１０４の辺の長さはそれぞれ１．５μｍである。以下、サファイア基板１０１上に何らかの層が形成されたものを単に基板という。
次に、図１６（ｂ）に示すように、ハイドライド気相成長法を用いて、第１の半導体層１０２の上にＧａＮからなる第２の半導体層１０３を結晶成長させる。本実施形態において、第２の半導体層１０３の厚さは、窪み１０４の底面を基準として、３００μｍである。本実施形態で用いたハイドライド気相成長法の条件を下記の表２に示す。
Figure 2010161386
なお、成長速度が５０μｍ／ｈの場合、III族原料ガス（ＧａＣｌ３）の流量を
５０ｓｃｃｍとしたが、成長速度が例えば１００μｍ／ｈの場合には、III族原料ガス（ＧａＣｌ３）の流量を例えば１００ｓｃｃｍ程度にすればよい。また、キャリアガスとしては、Ｎ２だけでなく、Ｈ２、またはＮ２とＨ２との混合ガスを用いることもできる。
その後、図１６（ｃ）に示すように、基板からサファイア基板１０１を除去することによって、第２の半導体層１０３を分離し、ＧａＮからなる半導体基板（ＧａＮ基板）を得る。サファイア基板１０１の除去は例えば研磨によって行えばよい。
本実施形態の製造方法では、窪み１０４を有する第１の半導体層１０２上に、第２の半導体層（半導体基板）１０３が形成されている。このため、従来技術と比較して欠陥密度がより低減された第２の半導体層（半導体基板）１０３を得ることができる。
なお、表２に示した条件に代わりに、例えば図１７に示すように、時間ごとに成長速度を変えたハイドライド気相成長法を用いることもできる。さらに詳細に説明する。まず、サファイア基板１０１上に例えば成長速度４０μｍ／ｈ（ｖ０）でＧａＮからなる半導体層（ＧａＮ層）を成長させると、ＧａＮ層の上面に自発的に六角錐の窪みが発生する。この六角錐の内面は、ＧａＮ層の結晶成長面である｛１，−１，０，１｝となっている。六角錐の窪みが自発的に形成する正確な理由はわからないが、通常の成長速度よりも早い条件で結晶成長を行う場合に、このような六角錐の窪みが自発的に発生するものと考えられる。なお、通常、このような窪みが発生しないような条件で結晶成長速度を決定するものと考えられるが、本実施形態では、このような六角錐が発生するような条件を積極的に利用している。
面方位が｛１，−１，０，１｝の内面の窪みを有するＧａＮ層を、第１の半導体層１０２（図１６（ａ）参照）として、この上に、第２の半導体層（ＧａＮ基板）１０３を成長させれば、ドライエッチング等によって窪み１０４を形成する工程を行うことなく、時間ごとに成長速度を適宜変化させたハイドライド気相成長法を実行するだけで、欠陥密度の少ない半導体層（半導体基板）を得ることができる。本実施形態では、図１７中のハイドライド気相成長経過時間（ｈ）として、ｔ１が１時間、ｔ２が２時間、そしてｔ３が１２時間である条件を採用し、そして、成長速度（μｍ／ｈ）として、ｖ０が４０μｍ／ｈ、ｖ１が５０μｍ／ｈ、ｖ２が１０μｍ／ｈである条件を採用して、ハイドライド気相成長法を行っている。ハイドライド気相成長法を用いた場合の結晶成長速度は、他の諸条件に応じて適時選択すればよいが、例えば、０．５μｍ／ｈ以上２００μｍ／ｈ以下の結晶成長速度であれば形成される第２の半導体層（ＧａＮ基板）１０３の結晶性を良好に保つことができる。なお、本実施形態では、上記実施形態１と同様な第１の半導体層１０２を用いたが、これに変えて、上記実施形態２と同様な第１の半導体層２０２を用いても良い。
また、上記実施形態では、化学的な濡れ性を向上させるために、サファイア基板１０１上にバッファ層が形成されたものを用いたが、バッファ層を形成することなく、アンモニア雰囲気処理を施したり、塩化ガリウム処理を施したりして、化学的な濡れ性を向上させたものを用いてもよい。また、図１７に示したような製造方法によって、上面に六角錐の窪みを有する半導体層（ＧａＮ層）を積極的に作製する場合には、バッファ層を形成しないサファイア基板１０１を用いて、上面に六角錐の窪みを有する半導体層について最適な結晶成長条件を選択する手法を採用することも考えられる。
１０１、２０１ サファイア基板
１０２、２０２ 第１の半導体層
１０３、２０３ 第２の半導体層
１０４ 窪み
１０５、１０６、１０７、２０５、２０６、２０７ 側面
１０８ 底面
１０９、２０９ 欠陥
２０４ 凸起
２０８ 上面

Claims (1)

  1. 基板法線方向から見て閉じた形状の窪みが表面に設けられた基板と、
    少なくとも前記窪みの内面からの結晶成長によって前記基板の前記表面上に形成された半導体層と
    を備えた半導体装置。
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