KR20010050884A - 반도체장치 및 반도체 기판과 그들의 제조방법 - Google Patents

반도체장치 및 반도체 기판과 그들의 제조방법 Download PDF

Info

Publication number
KR20010050884A
KR20010050884A KR1020000058709A KR20000058709A KR20010050884A KR 20010050884 A KR20010050884 A KR 20010050884A KR 1020000058709 A KR1020000058709 A KR 1020000058709A KR 20000058709 A KR20000058709 A KR 20000058709A KR 20010050884 A KR20010050884 A KR 20010050884A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor layer
semiconductor
groove
forming
Prior art date
Application number
KR1020000058709A
Other languages
English (en)
Other versions
KR100751617B1 (ko
Inventor
나카무라신지
이시다마사히로
오리타겐지
이마후지오사무
유리마사아키
Original Assignee
모리 가즈히로
마츠시다 덴시 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리 가즈히로, 마츠시다 덴시 고교 가부시키가이샤 filed Critical 모리 가즈히로
Publication of KR20010050884A publication Critical patent/KR20010050884A/ko
Application granted granted Critical
Publication of KR100751617B1 publication Critical patent/KR100751617B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00—Special growth methods for semiconductor lasers
    • H01S2304/04—MOCVD or MOVPE
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0207—Substrates having a special shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H01S5/04257—Electrodes, e.g. characterised by the structure characterised by the configuration having positive and negative electrodes on the same side of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3201—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures incorporating bulkstrain effects, e.g. strain compensation, strain related to polarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
    • H01S5/320275—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth semi-polar orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
    • H01S5/3203—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth on non-planar substrates to create thickness or compositional variations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Lasers (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 격자결함을 더욱 줄인 반도체장치를 제공하기 위한 것으로, 기판법선방향에서 보아 닫힌 형상의 홈(104)이 표면에 설치된 기판(102)과, 적어도 홈(104)의 내면(105, 106, 107)으로부터의 결정성장에 의해 기판(102)의 표면 상에 형성된 반도체층(103)을 구비한 반도체장치이다.

Description

반도체장치 및 반도체 기판과 그들의 제조방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SUBSTRATE, AND MANUFACTURE METHOD}
본 발명은 반도체장치 및 반도체 기판과 그 제조방법에 관한 것이다.
특히 격자결함이 억제된 III족 질화물 반도체층을 포함하는 반도체장치에 관한 것이다.
최근 III족 질화물 반도체(예를 들면 GaN계 화합물 반도체)를 이용한 청색반도체 레이저소자나 고속동작 트랜지스터 등의 연구·개발이 활발히 행해지고 있다. 도 18에 III족 질화물 반도체층을 포함하는 종래의 반도체장치의 단면구조를 도시한다. 단 구조를 명료히 나타내기 위해 단면의 해칭은 생략하고 있다.
도 18에 도시된 반도체장치는 질화물 반도체로 구성된 반도체 레이저소자이고, 이 반도체장치에서는 사파이어기판(1) 위에 GaN으로 이루어지는 버퍼층(2), n형 GaN층(3), n형 AlGaN 클래드층(4), n형 GaN 광가이드층(5), 언도프 InGaN 활성층(6), p형 GaN 광가이드층(7), 제 1 p형 AlGaN 클래드층(8), 개구부(9)를 갖는 전류협착층(10), 제 2 p형 AlGaN 클래드층(11) 및 p형 GaN 콘택트층(12)이 차례로 형성되어 있다. 또 n형 GaN층(3)의 노출면에는 n형 전극(13)이 부착되어 있고, 한편 p형 GaN 콘택트층(12)에는 p형 전극(14)이 부착되어 있다. 또 버퍼층(2)은 사파이어 기판(1)과 n형 GaN층(3)의 격자부정합을 완화하여 결정성장을 쉽게 하기 위해 설치된 것이며, 반도체소자의 동작에는 직접적으로 관계하지 않는다.
이 반도체장치의 언도프 InGaN 활성층(6)은 질화물 반도체로 구성되어 있으므로 n형 전극(13) 및 p형 전극(14)에 소정의 전압을 인가함으로써 이 반도체장치를 청색의 광을 발진하는 레이저소자로서 사용할 수 있다. 그러나 이 종래의 반도체장치에서는 도 18에 도시된 바와 같이 n형 GaN층(3) 중에 격자결함(15)(예를 들면 관통전이)이 줄무늬형상으로 존재하고 있다. 격자결함(15)은 n형 GaN층(3), n형 AlGaN 클래드층(4) 등의 결정성장과 동시에 상방으로 신장되어 가므로 반도체 레이저소자의 능동영역으로서 기능하는 언도프 InGaN 활성층(6)에서의 전류협착층(10)의 개구부(9)에도 격자결함(15)이 존재하게 된다.
반도체 레이저소자와 같은 고전류주입을 필요로 하는 반도체장치의 경우에 격자결함(15)이 있으면 격자결함(15) 부분으로부터 열화가 시작되므로 반도체장치의 수명이나 신뢰성을 현저히 저하시킨다. 또 도 18에 도시된 반도체 레이저소자의 활성층의 경우 뿐만아니라, 예를 들면 고속동작하는 반도체 트랜지스터 소자의 게이트영역에서도 마찬가지로 격자결함의 존재는 문제가 된다. 게이트영역에 격자결함이 존재하면 캐리어 이동도가 저하되기 때문에 반도체 트랜지스터 소자의 성능이 저하되기 때문이다. 이와 같이 반도체 레이저소자의 활성층이나 트랜지스터의 게이트영역 등의 반도체소자의 능동영역을 담당하는 부분에 존재하는 격자결함은 반도체소자의 성능열화의 원인이 되고 있다.
최근 격자결함을 억제한 질화물 반도체층을 얻기 위한 기술이 몇 가지 제안되어 있다. 예를 들면 개구부를 갖는 산화실리콘 마스크층(SiO2마스크층)을 사파이어 기판 상에 형성한 후에 MOCVD법 등으로 GaN층을 횡방향성장(래터럴성장)시켜 격자결함이 적은 질화물 반도체층을 얻는 기술이 제안되어 있다(예를 들면 일본국 특개평 11-312825호 공보, 일본국 특개평 11-340508호 공보, 일본국 특개 2000-21789호 공보 등 참조). 또 표면에 단차(예를 들면 스트라이프 형상의 홈)가 설치된 GaN층을 사파이어 기판 상에 형성한 후 그 위에 질화물 반도체층을 퇴적함으로써 격자결함이 적은 질화물 반도체층을 얻는 기술도 본원 출원인에 의해 제안되어 있다(예를 들면 일본국 특개 2000-156524호 공보 참조).
그러나 전자의 SiO2마스크층을 이용하는 기술에서는 격자결함이 억제된 질화물 반도체층을 얻을 수 있지만 반도체장치 중에 SiO2마스크층이 남게 된다. 질화물 반도체층보다 SiO2마스크층이 열전도율이 낮기 때문에 반도체장치 중에 SiO2마스크층이 남은 채이면 반도체장치의 방열성이 나빠지고, 그 때문에 반도체장치의 신뢰성이 저하된다. 또 질화물 반도체층을 형성하는 공정과는 별도로 SiO2마스크층을 형성하는 공정을 별도로 행해야 하므로 제조공정이 복잡하게 된다. 한편 후자의 본원 출원인이 제안한 기술에서는 SiO2마스크층을 이용하고 있지 않기 때문에 반도체장치의 방열성이 나빠지는 등의 문제는 피할 수 있지만, 격자결함을 억제하기 위해 스트라이프 형상의 홈이 사용된 경우, 스트라이프 방향에 따른 방향의 격자결함의 저감을 도모하는 것이 곤란하게 된다.
본 발명은 이러한 문제점을 감안하여 행해진 것으로서, 그 주된 목적은 격자결함을 더욱 줄인 반도체장치 및 반도체 기판과 그들의 제조방법을 제공하는 데에 있다.
도 1은 본 발명에 의한 제 1 실시예에 관한 반도체장치의 구성을 설명하기 위한 도면
도 2의 (a)∼(c)는 제 1 실시예에 관한 제조방법을 설명하기 위한 공정도
도 3의 (a) 및 (b)는 제 1 실시예에 관한 제조방법을 설명하기 위한 공정도
도 4는 제 1 실시예에 관한 제조방법을 설명하기 위한 공정도
도 5의 (a)∼(c)는 반도체층(102, 103)의 단면구조를 전자현미경으로 관찰한 결과를 도시한 단면도
도 6은 반도체층(103)에서의 결함의 모양을 도시한 구성도
도 7은 본 발명에 의한 제 2 실시예에 관한 반도체장치의 구성을 설명하기 위한 도면
도 8의 (a)∼(c)는 제 2 실시예에 관한 제조방법을 설명하기 위한 공정도
도 9의 (a)∼(c)는 반도체층(202, 203)의 단면구조를 전자현미경으로 관찰한 결과를 도시한 단면도
도 10은 본 발명에 의한 제 3 실시예에 관한 반도체장치의 구성을 설명하기 위한 상면도
도 11은 본 발명에 의한 제 4 실시예에 관한 반도체장치의 구성을 설명하기 위한 상면도
도 12는 제 3 실시예에 관한 구성의 변형예를 도시한 상면도
도 13은 제 4 실시예에 관한 구성의 변형예를 도시한 상면도
도 14는 제 5 실시예에 관한 반도체 레이저장치의 단면도
도 15는 제 5 실시예에 관한 반도체 레이저장치의 변형예의 단면도
도 16의 (a)∼(c)는 제 6 실시예에 관한 반도체 기판의 제조방법을 설명하기 위한 공정단면도
도 17은 제 6 실시예에 관한 반도체 기판의 제조방법의 변형예를 설명하기 위한 결정성장조건을 나타낸 그래프
도 18은 종래의 반도체장치의 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
101, 201 : 사파이어 기판 102, 202 : 제 1 반도체층
103, 203 : 제 2 반도체층 104 : 홈
105, 106, 107, 205, 206, 207 : 측면
108 : 저면 109, 209 : 결함
204 : 철기(凸起) 208 : 상면
본 발명에 의한 반도체장치는 기판법선방향에서 보아 닫힌 형상의 홈이 표면에 설치된 기판과, 적어도 상기 홈의 내면으로부터의 결정성장에 의해 상기 기판의 상기 표면 상에 형성된 반도체층을 구비하고 있다.
어떤 실시예에서, 상기 홈은 각각 상기 기판의 상기 표면과 평행이 아닌 2매의 내면에 있어서 서로 접하는 2매의 내면을 적어도 포함하며, 상기 2매의 내면이 상기 표면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각은 60도 또는 120도이다.
어떤 실시예에서, 상기 홈의 상기 형상은 대략 정삼각형 또는 대략 정육각형이다.
어떤 실시예에서, 상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 홈은 상기 반도체층의 표면에 설치되어 있다.
어떤 실시예에서, 상기 기판을 구성하는 상기 반도체층과 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있다.
어떤 실시예에서, 상기 홈의 상기 내면은 면방위가 (1, -1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이다.
어떤 실시예에서, 상기 n은 1이다.
어떤 실시예에서, 상기 홈은 상기 기판의 상기 표면에 복수개 설치되어 있다.
어떤 실시예에서, 적어도 활성층을 포함하는 복수의 반도체층이 상기 기판 상에 형성되어 있다.
본 발명에 의한 다른 반도체장치는, 표면에 철기가 설치된 기판과 적어도 상기 철기의 측면으로부터 결정성장하여 상기 기판의 상기 표면 상에 형성된 반도체층을 구비하며, 상기 철기는 상기 기판의 상기 표면과 평행이 아닌 2매의 측면에 있어서 서로 접하는 2매의 측면을 적어도 포함하며, 상기 2매의 측면이 상기 주면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각은 60도 또는 120도이다.
어떤 실시예에서, 상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 철기는 상기 반도체층의 표면에 설치되어 있다.
어떤 실시예에서, 상기 기판을 구성하는 상기 반도체층과 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있다.
어떤 실시예에서, 상기 철기의 상기 측면은 면방위가 (1,-1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이다.
어떤 실시예에서, 상기 n은 1이다.
어떤 실시예에서, 상기 철기는 상기 기판의 상기 표면에 복수개 설치되어 있다.
어떤 실시예에서, 적어도 활성층을 포함하는 복수의 반도체층이 상기 기판 상에 형성되어 있다.
본 발명에 의한 반도체장치의 제조방법은, 기판 법선방향에서 보다 닫힌 형상의 홈이 표면에 설치된 기판을 준비하는 공정과, 상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정을 포함한다.
본 발명에 의한 다른 반도체장치의 제조방법은, 기판을 준비하는 공정과, 상기 기판의 표면에 기판 법선방향에서 보아 닫힌 형상의 홈을 형성하는 공정과, 상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정을 포함한다.
어떤 실시예에서, 상기 홈을 형성하는 공정은 면방위가 (1,-1, 0, 1)인 면 또는 그것과 등가인 면이 상기 홈의 내면이 되도록 실행된다.
어떤 실시예에서 상기 홈을 형성하는 공정은 (0, 0, 0, 1)면을 주면으로 하는 상기 기판의 상 기 주면 상에 상기 홈의 저면의 형상이 정삼각형 또는 정육각형인 홈을 형성하는 공정이다.
어떤 실시예에서, 상기 반도체층을 형성하는 공정은 상기 홈의 내면을 결정성장면으로 하여 반도체층을 형성하는 공정이다.
어떤 실시예에서, 상기 반도체층을 형성하는 공정은 상기 홈의 상기 내면으로부터 수직인 방향으로 상기 반도체층을 결정성장시키는 공정을 포함한다.
어떤 실시예에서, 상기 홈의 내면을 결정성장면으로 하여 반도체층을 형성하는 공정이다.
어떤 실시예에서, 상기 반도체층을 형성하는 공정은 상기 홈의 상기 내면으로부터 수직인 방향으로 상기 반도체층을 결정성장시키는 공정을 포함한다.
어떤 실시예에서, 상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정이다.
어떤 실시예에서, 상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정이다.
어떤 실시예에서, 상기 기판을 준비하는 공정은 사파이어 기판 상에 III족 질화물계 화합물 반도체로 이루어지는 층이 형성된 기판을 준비하는 공정이고, 상기 홈을 형성하는 공정은 상기 III족 질화물계 화합물 반도체로 이루어지는 층의 표면에 상기 홈을 형성하는 공정이다.
본 발명에 의한 반도체 기판은 기판 법선방향에서 보아 닫힌 형상의 홈이 표면에 설치된 기판과, 적어도 상기 홈의 내면으로부터의 결정성장에 의해 상기 기판의 상기 표면 상에 형성된 반도체층을 구비한다.
어떤 실시예에서, 상기 홈은 각각 상기 기판의 상기 표면과 평행이 아닌 2매의 내면에 있어서 서로 접하는 2매의 내면을 적어도 포함하며, 상기 2매의 내면이 상기 표면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각이 60도 또는 120도이다.
어떤 실시예에서, 상기 홈의 상기 형상은 대략 정삼각형 또는 대략 정육각형이다.
어떤 실시예에서, 상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 홈은 해당 반도체층의 표면에 설치되어 있다.
어떤 실시예에서, 상기 기판을 구성하는 상기 반도체층과, 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있다.
어떤 실시예에서, 상기 홈의 상기 내면은 면방위가 (1, -1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이다.
어떤 실시예에서, 상기 n은 1이다.
어떤 실시예에서, 상기 홈은 상기 기판의 상기 표면에 복수개 설치되어 있다.
본 발명에 의한 다른 반도체 기판은 표면에 철기가 설치된 기판과, 적어도 상기 철기의 측면으로부터 결정성장하여 상기 기판의 상기 표면 상에 형성된 반도체층을 구비하며, 상기 철기는 상기 기판의 상기 표면과 평행이 아닌 2매의 측면에 있어서 서로 접하는 2매의 측면을 적어도 포함하며, 상기 2매의 측면이 상기 주면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각은 60도 또는 120도이다.
어떤 실시예에서, 상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 철기는 상기 반도체층의 표면에 설치되어 있다.
어떤 실시예에서, 상기 기판을 구성하는 상기 반도체층과 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있다.
어떤 실시예에서, 상기 철기의 상기 측면은 면방위가 (1, -1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이다.
어떤 실시예에서, 상기 n은 1이다.
어떤 실시예에서, 상기 철기는 상기 기판의 상기 표면에 복수개 설치되어 있다.
본 발명에 의한 반도체 기판의 제조방법은 결정성장용 기판을 준비하는 공정과, 상기 결정성장용 기판 상에 육방정의 결정구조를 갖는 제 1 반도체층을 퇴적하는 공정과, 상기 제 1 반도체층의 일부를 에칭함으로써 면방위가 (1, -1, O, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면을 노출시키는 공정과, 상기 노출공정후 상기 제 1 반도체층 상에 육방정의 결정구조를 갖는 제 2 반도체층을 퇴적하는 공정을 포함한다.
어떤 실시예에서, 상기 노출공정은 상기 제 1 반도체층 상에 기판 법선방향에서 보아 대략 정삼각형 또는 대략 정육각형의 개구부를 갖는 레지스트 패턴을 설치하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 제 1 반도체층을 에칭하고, 면방위가 (1, -1, O, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이 내면이 되는 홈을 형성하는 공정을 포함한다.
어떤 실시예에서, 상기 레지스트 패턴은 각각 등간격으로 배열된 복수의 상기 개구부를 갖는다.
어떤 실시예에서, 상기 노출공정은 상기 제 1 반도체층 상에 기판 법선방향에서 보아 대략 정삼각형 또는 대략 정육각형의 레지스트 패턴을 설치하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 제 1 반도체층을 에칭하고, 면방위가 (1, -1, O, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이 측면이 되는 철기를 형성하는 공정을 포함한다.
어떤 실시예에서, 상기 레지스트 패턴은 각각이 등간격으로 배열된 복수의 상기 레지스트 패턴이다.
본 발명에 의한 다른 반도체 기판의 제조방법은, 기판 법선방향에서 보아 닫힌 형상의 홈을 표면에 갖는 기판을 형성하는 공정과, 상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정과, 상기 기판을 제거함으로써 상기 반도체층을 인출하는 공정을 포함한다.
어떤 실시예에서, 상기 홈은 면방위가 (1, -1, 0, 1)인 면 또는 그것과 등가인 면이 상기 홈의 내면이 되는 홈이다.
어떤 실시예에서, 상기 홈은 (0, 0, 0, 1)면을 주면으로 하는 상기 기판의 주면에 있어서, 정삼각형 또는 정육각형의 저면을 갖는 홈이다.
본 발명에 의한 또 다른 반도체 기판의 제조방법은, 표면에 철기를 갖는 기판을 형성하는 공정과, 상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정과, 상기 기판을 제거함으로써 상기 반도체층을 인출하는 공정을 포함한다.
어떤 실시예에서, 상기 철기는 면방위가 (1, -1, 0, 1)인 면 또는 그것과 등가인 면이 상기 철기의 측면이 되는 철기이다.
어떤 실시예에서, 상기 철기는 (0, 0, 0, 1)면을 주면으로 하는 상기 기판의 주면에 있어서, 정삼각형 또는 정육각형의 저면을 갖는 철기이다.
어떤 실시예에서, 상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정이다.
어떤 실시예에서, 하이드라이드 기상성장법을 이용하여 상기 III족 질화물계 화합물 반도체로 이루어지는 층을 형성한다.
어떤 실시예에서, 상기 기판을 형성하는 공정은 사파이어 기판을 준비하는 공정과, 상기 홈을 표면에 갖는 III족 질화물계 화합물 반도체로 이루어지는 층을 상기 사파이어 기판 상에 형성하는 공정을 포함한다.
어떤 실시예에서, 상기 기판을 형성하는 공정은 사파이어 기판을 준비하는 공정과, 상기 철기를 표면에 갖는 III족 질화물계 화합물 반도체로 이루어지는 층을 상기 사파이어 기판 상에 형성하는 공정을 포함한다.
(실시예)
이하 도면을 참조하여 본 발명에 의한 실시예를 설명하기로 한다. 또 본 발명은 이하의 실시예에 한정되지 않는다.
(제 1 실시예)
도 1부터 도 6을 참조하여 본 발명에 의한 제 1 실시예를 설명하기로 한다. 도 1은 제 1 실시예에 관한 반도체장치의 구성을 모식적으로 도시한다. 도 1에 도시된 반도체장치는 기판법선방향에서 보아 닫힌 형상의 홈(104)이 표면에 설치된 기판(102)과, 홈(104)의 내면(105, 106, 107)으로부터의 결정성장에 의해 기판(102)의 표면 상에 형성된 반도체층(103)을 구비하고 있다. 반도체층(103)은 홈(104)의 내면(105등)으로부터의 결정성장에 의해 형성되어 있기 때문에 반도체층(103) 중의 결함(격자결함)은 홈(104)의 중심방향으로 집중하고 있다. 즉 기판(102)의 법선방향과는 다른 방향으로(예를 들면 홈(104)의 내면에 직각인 방향으로) 반도체층(103)이 결정성장하기 때문에 반도체층(103)의 결함이 집합하고, 그 때문에 반도체층(103)의 결함밀도는 감소하고 있다. 이 결함밀도가 감소한 반도체층(103)이 반도체소자의 능동영역(반도체 레이저소자의 활성층이나 반도체 트랜지스터 소자의 게이트영역 등)이 되는 경우에는 신뢰성에 뛰어나고 고성능인 반도체장치(반도체 레이저장치, 반도체 집적회로장치 등)가 실현된다. 또 도 1에서는 반도체장치를 구성하는 구체적인 소자를 도시하고 있지 않지만, 이와 같은 소자는 공지 기술을 이용하여 제작하는 것이 가능하다.
본 실시예에서의 홈(또는 오목부)(104)은 서로 접하는 내면(105, 106, 107)에 의해 구성되어 있다. 내면(105, 106, 107)은 각각 기판(102)의 표면(주면)과 평행이 아니고, 내면(105, 106, 107) 중의 2매의 내면과 기판(102)의 표면이 교차하여 생기는 2개의 선분이 이루는 각은 60도로 되어 있다. 60도의 각도로 함으로써 내면(105, 106, 107)의 결정성을 양호하게 할 수 있고, 기판(102) 상에 형성되는 반도체층(103)의 결정성을 양호하게 할 수 있다. 도 1에서 알 수 있는 바와 같이, 기판법선방향에서 본 홈(104)의 형상은 정삼각형으로 되어 있다. 또 기판(102)의 표면(주면)은 평면이므로 기판(102)의 주면 상에서의 홈(104)의 윤곽이 되는 삼각형의 3개의 각의 크기는 각각 60도이다.
홈(104)이 설치되는 기판(102)은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 본 실시예에서 기판(102)은 (0, 0, 0, 1)면을 주면으로 하는 육방정의 GaN으로 이루어지는 제 1 반도체층(102)이다. 제 1 반도체층(102)의 두께는 2.0㎛이고, 제 1 반도체층(102)의 홈(104)의 깊이는 1.0㎛이다. 제 1 반도체층(102)의 주면에서의 홈(104)의 윤곽(정삼각형)의 한 변의 길이는 1.5㎛이고, 홈(104)의 내면(105, 106, 107) 각각의 면방위는 (1,-1, 0, 1), (0, 1, -1, 1) 및 (-1, O, 1, 1)이다. 이들의 면방위는 육방정의 결정구조에 있어서 등가인 면방위로 되어 있다. (1, -1, 0, 1) 및 그것과 등가인 면방위의 면이 홈(104)의 내면(측면)이므로 적어도 홈(104)의 내면으로부터 결정성장하여 제 1 반도체층(102) 상에 형성되는 제 2 반도체층(103)의 결정성을 양호하게 할 수 있다. 홈(104)의 저면에는 면방위(0, 0, 0, 1)의 면이 위치하고 있다.
또 본 명세서에서는 면방위 또는 결정방위를 나타낼 때에 통상 자주 이용되는 「1바아」의 표기 대신 「-1」을 이용하고 있다. 또 (1, -1, 0, 1) 및 그것과 등가인 면방위를 총괄하여 {1, -1, O, 1}이라 칭하는 일이 있다.
본 실시예에서, 제 1 반도체층(GaN 층)(102)은 결정성장용 기판으로서의 사파이어 기판(101) 상에 설치되어 있고, 홈(104)의 저면(108)은 사파이어 기판(101)의 상면과 평행한 면으로 되어 있다. 제 1 반도체층(102) 위에 위치하는 제 2 반도체층(103)은 Al0.lGa0.9N으로 구성되어 있고, 제 2 반도체층(103)의 두께는 1.0㎛이다. 또 도시되어 있지 않지만, 사파이어 기판(101)과 제 1 반도체층(102) 사이에는 언도프 GaN으로 이루어지는 버퍼층(두께 50nm 정도)이 형성되어 있다.
본 실시예에 의하면 제 2 반도체층(103)은 제 1 반도체층(102)에 설치된 홈(104)의 내부에 위치하는 3매의 측면(105, 106, 107)으로부터의 결정성장에 의해 형성되어 있으므로 제 1 반도체층(102)의 주면의 법선방향과는 다른 방향으로 제 2 반도체층(103)이 결정성장하여 결함이 1개소에 집합하게 되어, 그 결과 3매의 측면(105, 106, 107)의 상부에 있는 제 2 반도체층(103)의 결함밀도를 감소시킬 수 있다.
다음으로 도 2의 (a)∼(c)를 참조하여 본 실시예에 관한 반도체장치의 제조방법을 설명하기로 한다.
우선 도 2의 (a)에 도시된 바와 같이, 유기기상금속 에피텍셜 성장법(이하 MOVPE 법이라 함)을 이용하여 사파이어 기판(101) 상에 제 1 반도체층(102)을 형성한다.
다음으로 도 2의 (b)에 도시된 바와 같이, 정삼각형의 개구부를 갖는 레지스트 패턴(도시 생략)을 제 1 반도체층(102) 상에 재치하고, 이 레지스트 패턴을 마스크로 하여 드라이에칭한다. 이 드라이에칭에 의해 마스크 개구부 내에 위치하는 부분의 제 1 반도체층(102)의 두께를 작게 하고, 3매의 측면(105, 106, 107)과 저면(108)을 노출시킨다. 상술한 바와 같이 3매의 측면(105, 106, 107)의 면방위는 {1, -1, 0, 1}이다.
이러한 에칭은 예를 들면 도 3의 (a) 및 (b)에 도시된 바와 같은 공정으로 행하면 된다. 우선 도 3의 (a)에 도시된 바와 같이 제 1 반도체층(102) 상에 레지스트 패턴(113)을 형성한다. 이어서 도 3의 (b)에 도시된 바와 같이 사이드 에칭방법을 이용하여 레지스트 패턴(113)으로 피복되어 있지 않은 제 1 반도체층(102)의 부분을 제거하고, 면방위가 {1, -1, 0, 1}인 면을 홈(104)의 측면(104, 105, 106)으로 하여 노출시킨다. 또 도 4에 도시된 바와 같이 제 1 반도체층(102) 상에 레지스트 패턴(113)을 형성한 후 레지스트 패턴(113) 자신이 에칭되는 에칭조건을 선택하여 면방위가 {1, -1, 0, 1}인 면을 홈(104)의 측면(104, 105, 106)으로 하여 노출시키는 것도 가능하다.
다음으로 레지스트 패턴을 제거한 후 도 2의 (c)에 도시된 바와 같이, MOVPE 법으로 제 1 반도체층(102) 상에 제 2 반도체층(103)을 형성한다. 그 후 공지의 기술을 이용하여 제 2 반도체층(103)에 반도체소자의 능동소자를 형성하는 공정을 실행하면 반도체장치를 얻을 수 있다. 또 반도체층을 형성하는 데에 MOVPE법을 이용하였으나, 이것에 한정되지 않고 하이드라이드 기상성장법(HVPE법)과 같은 다른 기상성장법을 이용하는 것도 가능하다.
본 실시예에서의 제 1 반도체층(102) 및 제 2 반도체층(103)의 단면을 전자현미경으로 관찰한 결과를 도 5의 (a)∼(c)에 도시한다. 또 도 5의 (a)∼(c)는 각각 제 1 반도체층(102)의 주면에 수직인 면에서 절단한 경우의 단면의 모양을 도시한다. 또 도 5에서 일부의 층에 대해서는 편의상 해칭을 실시하지 않는다.
도 5의 (a)∼(c) 중 어떤 단면에서도 결함(109)이 집합되어 있는 것을 알 수 있었다. 또 홈(104) 근방의 표면을 광학현미경으로 관찰한 바, 홈(104)의 거의 중앙부근에 결함(109)이 점형상으로 되어 나타나 결함(109) 이외에 결함은 보이지 않았다.
이상에 나타내는 관찰결과로부터 본 실시예에서의 제 2 반도체층(103) 중의 결함(109)은 도 6에 도시된 바와 같이 1개소에 집합되어 있는 것을 알 수 있었다. 제 1 반도체층(102)의 표면에 홈(104)이 설치되어 있지 않은 구성에서는 결함밀도가 108∼1O10개/㎠인 데, 본 실시예의 구성에 의하면 결함밀도를 1O6∼1O7개/㎠로까지 대폭 줄일 수 있다.
또 본 실시예에서는 제 1 반도체층(102)의 에칭에 의해 홈(104)을 형성하기 때문에 종래기술(일본국 특개평 11-312825호 공보 등)에서 사용된 SiO2마스크층을 형성할 필요가 없다. 이로 인하여 반도체장치의 방열성이 나빠지는 것 및 제조 공정이 복잡하게 되는 등의 문제점을 피할 수 있다.
또 상술한 본 실시예의 구성에 대하여 이하의 변형을 하는 것도 가능하다.
본 실시예에서는 면방위가 각각 (1, -1, O, 1), (0, 1, -1, 1) 및 (-1, 0, 1, 1)의 3매의 측면(105, 106, 107)으로 홈(104)을 구성하였으나, c축성분은 1에 한정되지 않고, 임의의 값을 취하도록 해도 된다. 즉 3매의 측면(105, 106, 107)의 면방위가 {1, -1, 0, n}(여기에서 n은 임의의 수)으로 되도록 해도 된다. 제 2 반도체층(103)의 결정성장면의 관점에서는 3매의 측면(105, 106, 107)의 면방위가 {1, -1, O, 1}인 것이 바람직하지만, c축성분이 1로부터 어긋난 경우라도 제 2 반도체층(103)의 결정성장에 의해 면방위 {1, -1, 0, 1}의 결정성장면이 자발적으로 형성되어 가기 때문이다. 또 제조공정 관계상, 이상적인 {1, -1, 0, 1}면을 얻을 수 없는 경우도 있기 때문이다.
또 기판법선방향에서 본 홈(104)의 형상은 정삼각형으로 한정되지 않고, 정육각형이라도 된다. 즉 홈(104)의 형상이 정육각형이면 홈(104)의 측면을 {1, -1, 0, 1}인 면으로 구성할 수 있고, 측면의 결정성을 양호하게 할 수 있기 때문이다. 바꾸어 말하면, 홈(104)의 측면을 (1, -1, 0, 1), (-1, 1, 0, 1), (0, 1, -1, 1), (0, -1, 1, 1), (-1, 0, 1, 1) 및 (1, O, -1, 1)로 할 수 있으므로 측면의 결정성을 양호하게 할 수 있어, 적어도 측면으로부터 결정성장하는 제 2 반도체층(103)의 결정성을 양호하게 할 수 있기 때문이다. 또 이 경우 제 1 반도체층(102)의 주면에서의 홈(104)의 윤곽을 규정하는 육각형의 6개의 각의 크기는 물론 각각 120도가 된다.
또 기판법선방향에서 본 홈(104)의 형상은 닫힌 형상이면 되고, 정삼각형 또는 정육각형에 한정되지 않고, 대략 정삼각형이나 대략 정육각형, 사각형이나 육각형 등의 다각형이라도 되고, 그리고 원이나 타원이라도 된다. 이것은 상술한 바와 같이, 제 2 반도체층(103)의 결정성장에 의해 면방위 {1, -1, 0, 1}의 결정성장면이 자발적으로 형성어가기 때문에 정삼각형이나 정육각형 이외의 다각형이나 원·타원 등의 형상을 갖는 홈의 경우라도 홈(104)에 의해 결함(109)을 1개소에 집중시켜 제 2 반도체층(103)의 저결함화를 도모할 수 있기 때문이다. 또 저면(108)이 설치되지 않은 홈(104)으로 해도 된다.
또 홈(104)의 깊이 및 폭(길이) 등은 제 2 반도체층(103)의 결정성장조건 등에 맞추어 적절히 결정하면 된다. 예를 들면 본 실시예에서의 M0VPE법의 경우, 홈(104)의 깊이는 1㎛∼3㎛ 정도의 범위 내로 할 수 있고, 홈(104)의 저면(108)의 폭(길이)은 5㎛∼20㎛ 정도의 범위 내로 할 수 있다. 또 홈(104)의 깊이와 폭(길이)의 비(깊이 : 폭)는 예를 들면 1:2∼3으로 할 수 있다.
또 GaN 또는 Al0.1Ga0.9N 이외의 육방정의 결정으로 이루어지는 제 1 반도체층 및 제 2 반도체층을 이용하여 본 실시예의 반도체장치를 구성해도 된다. 본 실시예에서는 반도체장치에 대하여 설명하였으나, 본 실시예에서의 제 1 반도체층(102) 및 제 2 반도체층(103)을 그대로 반도체 기판으로서 이용하는 것도 가능하다. 제 1 반도체층(102) 및 제 2 반도체층(103)을 반도체 기판으로서 이용하는 경우에 사파이어 기판(101)이 불필요하면 이 사파이어 기판(101)은, 예를 들어 연마하여 제거하면 된다. 또 사파이어 기판(101) 대신 질화물 반도체(예를 들면, GaN)로 이루어지는 기판(101)을 이용하는 구성도 본 실시예의 변형예로서 포함된다.
(제 2 실시예)
도 7부터 도 9의 (a)∼(c)를 참조하여 본 발명에 의한 제 2 실시예를 설명하기로 한다. 도 7은 제 2 실시예에 관한 반도체장치의 구성을 모식적으로 도시한다. 본 실시예의 반도체장치는 표면에 철기(204)가 설치된 기판(202)을 갖고 있는 점이, 표면에 홈(104)이 설치된 기판(102)을 갖는 상기 제 1 실시예의 반도체장치와 다르다. 이하에서는 설명을 간략화하기 위해 상기 제 1 실시예와 다른 점을 주로 설명하고, 같은 설명은 생략 또는 간략화하기로 한다.
도 7에 도시된 바와 같이, 제 2 실시예에 관한 반도체장치는 사파이어 기판(201) 상에 형성된 (0, 0, 0, 1)면을 주면으로 하는 육방정의 GaN으로 이루어지는 제 1 반도체층(202)(두께 2.0㎛)과 제 1 반도체층(202) 상에 형성된 Al0.1Ga0.9N으로 이루어지는 제 2 반도체층(203)(두께 1.5㎛)을 갖고 있다. 제 1 반도체층(202)의 표면에는 높이 0.5㎛의 철기(204)가 형성되어 있고, 제 1 반도체층(202)의 주면 상에서의 철기(204)의 형상은 정삼각형의 형상이고, 그 변의 길이는 1.0㎛이다. 철기(204)는 면방위가 (1, -1, 0, 1), (0, 1, -1, 1) 및 (-1, 0, 1, 1)인 3매의 측면(205, 206, 207)으로 구성되어 있고, 철기(204)의 상면에는 면방위가 (0, 0, 0, 1)인 면이 위치하고 있다. 또 제 2 반도체층(203)은 적어도 철기(204)의 측면(205, 206, 207)으로부터 결정성장하고 제 1 반도체층(202) 상에 형성되어 있다. 또 상기 제 1 실시예와 마찬가지로, 사파이어 기판(201)과 제 1 반도체층(202) 사이에는 버퍼층(도시 생략)이 형성되어 있다. 또 제 1 반도체층(202)의 주면 상에서의 철기(204)의 삼각형의 3개의 각의 크기는 물론 각각 60도이다.
본 실시예의 구성에서도 상기 제 1 실시예의 구성과 마찬가지로, 철기(204)의 3매의 측면(205, 206, 207)으로부터의 결정성장에 의해 형성되어 있기 때문에 제 1 반도체층(202)의 주면의 법선방향과는 다른 방향으로 제 2 반도체층(203)이 결정성장하여 철기(204)의 외측으로 결함이 신장되게 된다. 그 결과, 3매의 측면(205, 206, 207)의 상부에 있는 제 2 반도체층(203)의 결함밀도를 감소시킬 수 있다.
또 본 실시예의 철기(204)에 있어서는 3매의 측면(205, 206, 207) 중의 2매의 측면과, 제 1 반도체층(202)의 주면에 평행한 면이 교차하여 생기는 2개의 선분이 이루는 각이 60도이기 때문에 측면(205, 206, 207)의 결정성을 양호하게 할 수 있고, 그 위에 형성되는 제 2 반도체층(203)의 결정성을 양호하게 할 수 있다.
다음으로 도 8의 (a)∼(c)를 참조하여 본 실시예에 관한 반도체장치의 제조방법을 설명하기로 한다.
우선 도 8의 (a)에 도시된 바와 같이, 사파이어 기판(201) 상에 MOVPE법을 이용하여 제 1 반도체층(202)을 형성한다.
다음으로 도 8의 (b)에 도시된 바와 같이, 정삼각형의 레지스트 패턴(도시 생략)을 제 1 반도체층(202) 상에 재치하고, 이 레지스트 패턴을 마스크로 하여 드라이에칭에 의해 제 1 반도체층(202) 중 마스크가 없는 부분의 두께를 작게 한다. 이 드라이에칭에 의해 3매의 측면(205, 206, 207)과 상면(208)이 노출된다.
그 후 도 8의 (c)에 도시된 바와 같이, 레지스트 패턴을 제거하고, MOVPE법에 의해 제 1 반도체층(202) 상에 제 2 반도체층(203)을 형성한다.
본 실시예에서의 제 1 반도체층(202) 및 제 2 반도체층(203)의 단면을 전자현미경으로 관찰한 결과를 도 9의 (a)∼(c)에 도시한다. 또 도 9의 (a)∼(c)는 제 1 반도체층(202)의 주면에 수직인 면에서 절단한 경우의 단면의 모양을 나타낸다. 또 도 9에서 일부의 층에 대해서는 편의상 해칭을 실시하지 않는다.
도 9의 (a)∼(c)의 어떤 단면에서도 결함(209)이 측면으로부터 외측으로 신장되어 있는 것을 알 수 있었다. 또 철기(204) 근방의 표면을 광학현미경으로 관찰한 바, 철기(204)의 거의 중앙부근에는 결함이 보이지 않았다.
이상에 나타내는 관찰결과로부터 본 실시예에서의 제 2 반도체층(203) 중의 결함(209)은 철기(204)의 측면으로부터 외측으로 신장되어 있는 것을 알 수 있었다.
또 본 실시예에서는 제 1 반도체층(202)의 주면 상에서의 철기(204)의 형상은 정삼각형 뿐만아니라 사각형이나 육각형 등의 다각형이라도 되고, 원이나 타원이라도 된다. 측면의 결정성을 양호하게 하는 관점에서는 측면은 {1, -1, 0, 1}면인 것이 바람직하지만, 상기 제 1 실시예에서 설명한 것과 같은 이유에 의해 반드시 {1, -1, 0, 1}면이 아니어도 된다.
또 GaN 또는 Al0.1Ga0.9N 이외의 육방정의 결정으로 이루어지는 제 1 반도체층(202) 및 제 2 반도체층(203)을 이용해도 된다. 또 철기(204)의 상면(208)은 없어도 된다.
(제 3 실시예)
도 10을 참조하여 본 발명에 의한 제 3 실시예를 설명하기로 한다. 도 10은 제 3 실시예에 관한 반도체장치에 포함되는 반도체층(103)의 상면 구성을 모식적으로 도시한다. 본 실시예는 상기 제 1 실시예의 홈(104)이 복수 설치되는 점이 상기 제 1 실시예와 다르다. 이하에서는 설명을 간략화하기 위해 상기 제 1 실시예와 다른 점을 주로 설명하고, 같은 설명은 생략 또는 간략화하기로 한다.
도 10에 도시된 바와 같이, 본 실시예에 관한 반도체장치는 사파이어 기판(101) 상에 형성된 GaN으로 이루어지는 제 1 반도체층(102)(두께 2.0㎛)이 형성되고, 그 위에 Al0.1Ga0.9N으로 이루어지는 제 2 반도체층(103)(두께 1.0㎛)을 갖고 있다. 제 1 반도체층(102)에는 깊이 1.0㎛의 홈(104)이 복수개 형성되어 있다. 복수의 홈(104)은 〈1, -1, 0, 0〉 방향(도면중 화살표 D 방향) 및 〈1, 1, -2, 0〉 방향(도면중 화살표 E 방향)으로, 중심사이의 거리가 1O㎛가 되도록 등간격으로 형성되어 있다. 상기 제 1 실시예의 홈(104)과 마찬가지로 홈(104)에서의 제 1 반도체층(102)의 주면에 포함되는 변의 길이는 1.5㎛이고, 홈(104)은 면방위가 (1, -1, 0, 1), (0, 1, -1, 1) 및 (-1, 0, 1, 1)인 3매의 측면(105, 106, 107)과 면방위가 (0, 0, 0, 1)인 저면(108)으로 구성되어 있다. 홈 근방의 적층구조에 대해서는 도 1과 마찬가지이다. 또 도시하고 있지는 않지만, 사파이어 기판(101)과 제 1 반도체층(102) 사이에는 버퍼층이 형성되어 있다.
본 실시예에 의하면 홈(104)의 중앙으로 향하여 결함을 1개소에 집합시킬 수 있는 홈(104)이 등간격으로 복수개 설치되어 있으므로 제 2 반도체층(103)의 결함밀도를 더욱 효과적으로 감소시킬 수 있다. 본 실시예에서는 1O6개/㎠ 정도의 홈(1O4)이 설치된다.
본 실시예에 관한 반도체장치의 제조방법은 상기 제 1 실시예와 거의 마찬가지이며, 다른 점은 드라이에칭시에 이용하는 레지스트 패턴으로서 중심 사이의 거리가 1O㎛가 되도록 등간격으로 삼각형의 개구부가 나열된 것을 이용하면 된다.
본 실시예에 관한 반도체장치의 표면을 광학현미경으로 관찰한 바, 홈(104)의 거의 중앙 부근에 결함이 점형상이 되어 나타나는 이외에는 특별히 눈에 띄는 결함이 보이지 않아 종래의 반도체장치에 비해 결함밀도가 감소된 것을 확인할 수 있었다.
(제 4 실시예)
도 11을 참조하여 본 발명에 의한 제 4 실시예를 설명하기로 한다. 도 11은 제 4 실시예에 관한 반도체장치에 포함되는 반도체층(203)의 상면 구성을 모식적으로 도시한다. 본 실시예는 상기 제 2 실시예의 철기(204)가 복수 설치되는 점이 상기 제 2 실시예와 다르다. 이하에서는 설명을 간략화하기 위해 상기 제 2 실시예와 다른 점을 주로 설명하고, 같은 설명은 생략 또는 간략화하기로 한다.
도 11에 도시된 바와 같이, 본 실시예에 관한 반도체장치는 사파이어 기판(201) 상에 형성된 GaN으로 이루어지는 제 1 반도체층(202)(두께 2.0㎛)이 형성되고, 그 위에 Al0.1Ga0.9N으로 이루어지는 제 2 반도체층(203)(두께 1.5㎛)을 갖고 있다. 제 1 반도체층(202)에는 높이 0.5㎛의 철기(204)가 복수개 형성되어 있다. 복수의 철기(204)는 〈1, -1, 0, 0〉 방향(도면중 화살표 D 방향) 및 〈1, 1, -2, 0〉 방향(도면중 화살표 E 방향)으로, 중심사이의 거리가 1O㎛가 되도록 등간격으로 형성되어 있다. 상기 제 2 실시예의 철기(204)와 마찬가지로, 철기(204)에서의 제 1 반도체층(202)의 주면에 포함되는 변의 길이는 1.0㎛이고, 철기(204)는 면방위가 (1, -1, 0, 1), (0, 1, -1, 1) 및 (-1, 0, 1, 1)인 3매의 측면(205, 206, 207)과 면방위가 (0, 0, 0, 1)인 상면(208)으로 구성되어 있다. 철기(204) 근방의 적층구조에 대해서는 도 7과 마찬가지이다. 또 도면에 도시되어 있지는 않지만, 사파이어 기판(201)과 제 1 반도체층(202) 사이에는 버퍼층이 형성되어 있다.
본 실시예에 의하면 복수의 철기(204)가 등간격으로 형성되어 있으므로 이웃하는 철기(204)의 중간으로 향하여 결함이 집합하게 되어, 제 2 반도체층(203)의 결함밀도를 감소시킬 수 있다. 본 실시예에서는 1O6개/㎠ 정도의 철기(2O4)가 설치된다.
본 실시예에 관한 반도체장치의 제조방법은 상기 제 2 실시예와 거의 마찬가지이며, 다른 점은 드라이에칭시에 이용하는 레지스트 패턴으로서 중심 사이의 거리가 1O㎛가 되도록 등간격으로 삼각형의 마스크(레지스트 패턴)가 나열된 것을 이용하면 된다.
본 실시예에 관한 반도체장치의 표면을 광학현미경으로 관찰한 바, 이웃하는 철기(204)의 거의 중간부근에 결함이 드문드문 나타나는 이외에는 특별히 결함이 보이지 않아 종래의 반도체장치에 비해 결함밀도가 감소한 것을 확인할 수 있었다.
또 상기 제 3 실시예 및 제 4 실시예에서, 홈(104) 또는 철기(204)에서의 제 1 반도체층의 주면에 포함되는 변의 길이 및 배열간격은 제 1 반도체층(103, 203)의 두께 등에 따라 적절히 선택하면 된다. 또 홈(104) 또는 철기(204)의 배열 패턴은 등간격으로 한정되지 않고, 적절히 설치하여 원하는 배열패턴으로 하면 된다.
또 상기 제 3 실시예에서의 홈(104)의 형상을 도 12에 도시된 바와 같이 정육각형으로 한 구성으로 해도 된다. 또 상기 제 4 실시예에서의 철기(204)의 형상을 도 13에 도시된 바와 같이 정육각형으로 한 구성으로 해도 된다.
또 상기 제 1 실시예∼제 4 실시예에서, 기판(101, 201)으로서는 사파이어 기판 이외의 육방정으로 이루어지는 기판을 이용할 수 있고, 예를 들면 스피넬 기판, SiC 기판 또는 GaN 기판을 이용해도 된다.
또 상기 제 1 실시예∼제 4 실시예에서, 제 1 반도체층에 홈 또는 철기를 설치하는 대신 기판(101, 201)에 홈 또는 철기를 설치해도 된다. 이와 같이 하는 것에 의해서도 제 1 반도체층에 홈 또는 철기를 형성할 수 있다.
상기 실시예에서 제 2 반도체층 대신 반도체 레이저 등의 적층구조를 갖는 디바이스를 형성해도 된다. 이러한 디바이스를 형성한 경우, 능동영역을 결함밀도가 적은 영역에 설치함으로써 디바이스의 특성을 향상시킬 수 있다.
또 상기 실시예에 있어서, 제 2 반도체층 대신에 반도체 레이저를 형성하고, 반도체 레이저의 스트라이프 방향을 홈 또는 철기의 배열의 방향에 맞추어도 된다. 이와 같이 하면, 스트라이프 영역에서의 결함을 줄일 수 있어 반도체 레이저의 특성을 향상시킬 수 있다.
(제 5 실시예)
도 14를 참조하여 본 발명에 의한 제 5 실시예를 설명하기로 한다. 도 14는 제 5 실시예에 관한 반도체 레이저장치의 단면구성을 모식적으로 도시한다. 본 실시예는 상기 제 1 실시예에서의 홈(104)을 갖는 제 1 반도체층(102) 상에 적어도 활성층(16)을 포함하는 복수의 반도체층(반도체 레이저구조)(114)이 형성되어 있는 점이 상기 제 1 실시예와 다르다. 이하에서는 설명을 간략화하기 위해 상기 제 1 실시예와 다른 점을 주로 설명하고, 같은 설명은 생략 또는 간략화하기로 한다.
도 14에 도시된 바와 같이, 본 실시예에 관한 반도체장치(반도체 레이저장치)는 사파이어 기판(101) 상에 형성된 제 1 반도체층(102)과, 제 1 반도체층(102) 상에 형성된 반도체 레이저구조(16)를 갖고 있다. 제 1 반도체층(102)은 (0, 0, 0, 1)면을 주면으로 하는 육방정의 GaN으로 구성되어 있고, 제 1 반도체층(102)의 두께는 2.0㎛이다. 제 1 반도체층(102)의 표면에는 깊이 1.0㎛ 정도의 홈(104)이 형성되어 있다. 홈(104)은 면방위가 (1, -1, 0, 1), (0, 1, -1, 1), (1, 0, -1, 1), (-1, 1, O, 1), (0, -1, 1, 1) 및 (-1, 0, 1, 1)인 6매의 측면과 면방위가 (0, 0, 0, 1)인 저면으로 구성되어 있고, 제 1 반도체층(102)의 주면 상에서의 홈(104)의 변의 길이는 각각 1.5㎛이다.
반도체 레이저구조(16)는 제 1 반도체층(102)측으로부터 차례로 형성된 n형 콘택트층(113), n형 클래드층(114), n형 광가이드층(115), 활성층(116), p형 광가이드층(117), 전류블록구조(15) 및 p형 콘택트층(120)을 갖고 있다. 전류블록구조(15)는 최대폭 10㎛의 스트라이프 형상의 개구를 갖는 n형 전류블록층(118) 상에 p형 클래드층(119)이 형성된 구성을 갖고 있다. 이 전류블록구조(15)는 두께 500nm의 n형 전류블록층(118)을 형성하고, 이어서 폭 10㎛의 스트라이프 형상의 개구를 갖는 마스크를 설치한 후 드라이에칭을 실시함으로써 홈을 형성하고, 그리고 마스크를 제거한 후 그 홈을 메우도록 최대두께 1.O㎛의 p형 클래드층(19)을 형성한 것이다.
또 반도체 레이저구조(16) 중에 포함되는 활성층(116)은 In0.2Ga0.8N으로 이루어지는 웰층(두께 : 3nm)의 3층의 각각과, 그리고 In0.05Ga0.95N으로 이루어지는 배리어층(두께 5nm)의 4층의 각각을 교대로 적층한 3중량자 웰구조(합계 막두께 29nm)를 갖고 있다. 또 활성층(116) 이외의 반도체 레이저구조(16) 중의 각 층의 조성, 층두께나 캐리어농도 등의 여러 가지 조건은 이하의 표 1에 나타내었다.
또 n형 콘택트층(113) 상에 n형 전극(도시 생략)을 형성하여 콘택트를 취하기 때문에 n형 콘택트층(113)의 일부가 노출되도록 p형 콘택트층(120)으로부터 n형 콘택트층(113)에 걸쳐 반도체 레이저구조(16)의 일부는, 예를 들면 드라이에칭에 의해 제거되어 있다. 또 p형 콘택트층(120) 상에는 p형 전극(도시 생략)이 형성되어 있다. 본 실시예에서의 반도체 레이저장치의 발신파장은 410nm이다.
본 실시예의 반도체 레이저장치에서는 홈(104)에 의해서 결함밀도가 저감된 영역에 반도체 레이저구조(16)가 형성되어 있다. 이 때문에 종래의 반도체 레이저장치와 비교하여 양호한 특성(장수명, 뛰어난 레이저출력 등)을 갖는 반도체 레이저장치를 얻을 수 있다.
또 도 14에 도시된 상기 반도체 레이저구조(16) 대신 도 15에 도시된 바와 같이, 전류블록구조(18)를 갖는 반도체 레이저구조(19)를 제 1 반도체층(102) 상에 형성한 반도체 레이저장치로도 동일한 효과를 얻을 수 있다. 이 전류블록구조(18)는 두께 0.8㎛의 p형 클래드층(119)을 형성하고, 이어서 폭 10㎛의 스트라이프 형상의 마스크를 설치하여 드라이에칭을 실시함으로써 p형 클래드층(119)의 일부를 남기는 것과 아울러, 다른 부분의 두께가 300nm가 될 때까지 p형 클래드층(119)을 제거하고, 또 그 위에 두께 500nm의 n형 전류블록층(118)을 형성한 후 마스크를 제거한 것이다. p형 클래드층(119) 및 n형 전류블록층(118)의 조성 및 캐리어밀도는 각각 도 14에 도시된 반도체 레이저장치에서의 p형 클래드층(119) 및 n형 전류블록층(118)과 같다.
또 본 실시예에서는 상기 제 1 실시예와 마찬가지인 제 1 반도체층(102)을 이용하였으나, 그 대신에 상기 제 2 실시예와 마찬가지인 제 1 반도체층(202)을 이용해도 된다.
(제 6 실시예)
도 16을 참조하여 본 발명에 의한 제 6 실시예를 설명하기로 한다. 도 16의 (a)∼(c)는 제 6 실시예에 관한 반도체 기판의 제조방법을 설명하기 위한 공정단면도이다. 본 실시예는 상기 제 1 실시예에서의 홈(104)을 갖는 제 1 반도체층(102) 상에 비교적 두꺼운 제 2 반도체층(103)을 형성한 후 제 2 반도체층(103)으로 이루어지는 반도체 기판을 얻는 점이 상기 제 1 실시예와 다르다. 이하에서는 설명을 간략화하기 위해 상기 제 1 실시예와 다른 점을 주로 설명하고, 같은 설명은 생략 또는 간략화하기로 한다.
우선 도 16의 (a)에 도시된 바와 같이, 상기 제 1 실시예에서 나타낸 것과 같은 방법으로 사파이어 기판(101) 상에 (0, 0, O, 1)면을 주면으로 하는 육방정의 GaN으로 이루어지는 제 1 반도체층(102)(두께 : 2.0㎛)을 형성한다. 또 제 1 반도체층(102)에는 깊이 1.0㎛의 홈(104)이 형성되어 있다. 홈(104)은 면방위가(1, -1, 0, 1), (0, 1, -1, 1), (1, 0, -1, 1), (-1, 1, 0, 1), (0, -1, 1, 1) 및 (-1, 0, 1, 1)인 6매의 측면과 면방위가 (0, 0, 0, 1)인 저면으로 구성되어 있고, 제 1 반도체층(102)의 주면 상에서의 홈(104)의 변의 길이는 1.5㎛이다. 이하 사파이어 기판(101) 상에 어떠한 층이 형성된 것을 같단히 기판이라고 한다.
다음으로, 도 16의 (b)에 도시된 바와 같이 하이드라이드 기상성장법을 이용하여 제 1 반도체층(102) 상에 GaN으로 이루어지는 제 2 반도체층(103)을 결정성장시킨다. 본 실시예에서 제 2 반도체층(103)의 두께는 홈(104)의 저면을 기준으로 하여 300㎛이다. 본 실시예에서 이용한 하이드라이드 기상성장법의 조건을 하기의 표 2 나타낸다.
또 성장속도가 50㎛/h인 경우 III족 원료가스(GaCl3)의 유량을 50sccm으로 하였지만, 예를 들어 성장속도가 100㎛/h인 경우에는 III족 원료가스(GaCl3)의 유량을, 예를 들어 1OOsccm 정도로 하면 된다. 또 캐리어 가스로서는 N2뿐만아니라 H2또는 N2와 H2의 혼합가스를 이용할 수도 있다.
그 후 도 16의 (c)에 도시된 바와 같이, 기판으로부터 사파이어 기판(101)을 제거함으로써 제 2 반도체층(103)을 분리하고, GaN으로 이루어지는 반도체 기판(GaN 기판)을 얻는다. 사파이어 기판(101)의 제거는 예를 들면 연마에 의해서 행하면 된다.
본 실시예의 제조방법에서는 홈(104)을 갖는 제 1 반도체층(102) 상에 제 2 반도체층(반도체 기판)(103)이 형성되어 있다. 이 때문에 종래기술에 비하여 결함밀도가 저감된 제 2 반도체층(반도체 기판)(103)을 얻을 수 있다.
또 표 2에 나타낸 조건 대신에, 예를 들면 도 17에 도시된 바와 같이 시간마다 성장속도를 바꾼 하이드라이드 기상성장법을 이용할 수도 있다. 더욱 상세히 설명하기로 한다. 우선 사파이어 기판(101) 상에 예를 들면 성장속도 40㎛/h(v0)에서 GaN으로 이루어지는 반도체층(GaN층)을 성장시키면 GaN층의 상면에 자발적으로 육각추의 홈이 발생된다. 이 육각추의 내면은 GaN층의 결정성장면인 {1, -1, 0, 1}로 되어 있다. 육각추의 홈이 자발적으로 형성되는 정확한 이유는 알 수 없으나, 통상의 성장속도보다 빠른 조건으로 결정성장을 하는 경우에 이러한 육각추의 홈이 자발적으로 발생되는 것이라고 생각된다. 또 통상 이러한 홈이 발생되지 않은 조건으로 결정성장속도를 결정하는 것으로 생각되지만, 본 실시예에서는 이러한 육각추가 발생하는 조건을 적극적으로 이용하고 있다.
면방위가 {1, -1, 0, 1}인 내면의 홈을 갖는 GaN층을 제 1 반도체층(102)(도 16의 (a) 참조)으로 하고, 그 위에 제 2 반도체층(GaN 기판)(103)을 성장시키면 드라이에칭 등으로 홈(104)을 형성하는 공정을 행하지 않고, 시간마다 성장속도를 적절히 변화시킨 하이드라이드 기상성장법을 실행하는 것 만으로 결함밀도가 적은 반도체층(반도체 기판)을 얻을 수 있다. 본 실시예에서는 도 17 중의 하이드라이드 기상성장 경과시간(h)으로서 t1이 1시간, t2가 2시간, 그리고 t3이 12시간인 조건을 채용하고, 그리고 성장속도(㎛/h)로서 v0이 40㎛/h, v1이 50㎛/h, v2가 1O㎛/h인 조건을 채용하여 하이드라이드 기상성장법을 행하고 있다. 하이드라이드 기상성장법을 이용한 경우의 결정성장속도는 다른 여러 가지 조건에 따라 적절히 선택하면 되지만, 예를 들면 0.5㎛/h 이상 200㎛/h 이하의 결정성장속도라면 형성되는 제 2 반도체층(GaN 기판)(103)의 결정성을 양호하게 유지할 수 있다. 또 본 실시예에서는 상기 제 1 실시예와 마찬가지인 제 1 반도체층(102)을 이용했지만, 그 대신 상기 제 2 실시예와 마찬가지인 제 1 반도체층(202)을 이용해도 된다.
또 상기 실시예에서는 화학적인 습윤성을 향상시키기 위해 사파이어 기판(101) 상에 버퍼층이 형성된 것을 이용하였으나, 버퍼층을 형성하지 않고 암모니아 분위기처리를 실시하거나 염화갈륨처리를 실시하여 화학적인 습윤성을 향상시킨 것을 이용해도 된다. 또 도 17에 도시된 바와 같은 제조방법에 의해 상면에 육각추의 홈을 갖는 반도체층(GaN층)을 적극적으로 제작하는 경우에는 버퍼층을 형성하지 않는 사파이어 기판(101)을 이용하여 상면에 육각추의 홈을 갖는 반도체층에 대하여 최적의 결정성장조건을 선택하는 방법을 채용하는 것도 생각할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 결함을 반도체층의 특정한 장소에 집중시킬 수 있고, 그것에 의하여 반도체층의 결함밀도를 감소시킬 수 있는 기술을 제공할 수 있다.

Claims (60)

  1. 기판법선방향에서 보아 닫힌 형상의 홈이 표면에 설치된 기판과,
    적어도 상기 홈의 내면으로부터의 결정성장에 의해 상기 기판의 상기 표면상에 형성된 반도체층을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 홈은 상기 기판의 상기 표면과 평행이 아닌 2매의 내면에 있어서 서로 접하는 2매의 내면을 적어도 포함하며,
    상기 2매의 내면이 상기 표면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각은 60도 또는 120도인 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 홈의 상기 형상은 대략 정삼각형 또는 대략 정육각형인 것을 특징으로 하는 반도체장치.
  4. 제 2항에 있어서,
    상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 홈은 상기 반도체층의 표면에 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서,
    상기 기판을 구성하는 상기 반도체층과, 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 4항에 있어서,
    상기 홈의 상기 내면은 면방위가 (1, -1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면인 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 n이 1인 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 홈이 상기 기판의 상기 표면에 복수개 설치되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    적어도 활성층을 포함하는 복수의 반도체층이 상기 기판 상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  10. 표면에 철기가 설치된 기판과,
    적어도 상기 철기의 측면으로부터 결정성장하여 상기 기판의 상기 표면 상에 형성된 반도체층을 구비하며,
    상기 철기는 상기 기판의 상기 표면과 평행이 아닌 2매의 측면에 있어서 서로 접하는 2매의 측면을 적어도 포함하며,
    상기 2매의 측면이 상기 주면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각은 60도 또는 120도인 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 철기는 해당 반도체층의 표면에 설치되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 11항에 있어서,
    상기 기판을 구성하는 상기 반도체층과, 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 11항에 있어서,
    상기 철기의 상기 측면은 면방위가 (1,-1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면인 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 n이 1인 것을 특징으로 하는 반도체장치.
  15. 제 10항에 있어서,
    상기 철기가 상기 기판의 상기 표면에 복수개 설치되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 10항 내지 제 15항 중 어느 한 항에 있어서,
    적어도 활성층을 포함하는 복수의 반도체층이 상기 기판 상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  17. 기판 법선방향에서 보다 닫힌 형상의 홈이 표면에 설치된 기판을 준비하는 공정과,
    상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 기판을 준비하는 공정과,
    상기 기판의 표면에 기판 법선방향에서 보아 닫힌 형상의 홈을 형성하는 공정과,
    상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 18항에 있어서,
    상기 홈을 형성하는 공정은 면방위가 (1,-1, 0, 1)인 면 또는 그것과 등가인 면이 상기 홈의 내면이 되도록 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19항에 있어서,
    상기 홈을 형성하는 공정은 (0, 0, 0, 1)면을 주면으로 하는 상기 기판의 상 기 주면 상에 상기 홈의 저면의 형상이 정삼각형 또는 정육각형인 홈을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 17항에 있어서,
    상기 반도체층을 형성하는 공정은 상기 홈의 내면을 결정성장면으로 하여 반도체층을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 21항에 있어서,
    상기 반도체층을 형성하는 공정은 상기 홈의 상기 내면으로부터 수직인 방향으로 상기 반도체층을 결정성장시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 18항에 있어서,
    상기 반도체층을 형성하는 공정은 상기 홈의 내면을 결정성장면으로 하여 반도체층을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 23항에 있어서,
    상기 반도체층을 형성하는 공정은 상기 홈의 상기 내면으로부터 수직인 방향으로 상기 반도체층을 결정성장시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 17항에 있어서,
    상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 18항에 있어서,
    상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 25항에 있어서,
    유기금속 기상성장법을 이용하여 상기 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 26항에 있어서,
    유기금속 기상성장법을 이용하여 상기 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 18항에 있어서,
    상기 기판을 준비하는 공정은 사파이어 기판 상에 III족 질화물계 화합물 반도체로 이루어지는 층이 형성된 기판을 준비하는 공정이고,
    상기 홈을 형성하는 공정은 상기 III족 질화물계 화합물 반도체로 이루어지는 층의 표면에 상기 홈을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  30. 기판 법선방향에서 보아 닫힌 형상의 홈이 표면에 설치된 기판과,
    적어도 상기 홈의 내면으로부터의 결정성장에 의해 상기 기판의 상기 표면 상에 형성된 반도체층을 구비하는 것을 특징으로 하는 반도체 기판.
  31. 제 30항에 있어서,
    상기 홈은 각각 상기 기판의 상기 표면과 평행이 아닌 2매의 내면에 있어서 서로 접하는 2매의 내면을 적어도 포함하며,
    상기 2매의 내면이 상기 표면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각이 60도 또는 120도인 것을 특징으로 하는 반도체 기판.
  32. 제 31항에 있어서,
    상기 홈의 상기 형상은 대략 정삼각형 또는 대략 정육각형인 것을 특징으로 하는 반도체 기판.
  33. 제 31항에 있어서,
    상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 홈은 상기 반도체층의 표면에 설치되어 있는 것을 특징으로 하는 반도체 기판.
  34. 제 33항에 있어서,
    상기 기판을 구성하는 상기 반도체층과, 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있는 것을 특징으로 하는 반도체 기판.
  35. 제 33항에 있어서,
    상기 홈의 상기 내면은 면방위가 (1, -1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면인 것을 특징으로 하는 반도체 기판.
  36. 제 35항에 있어서,
    상기 n이 1인 것을 특징으로 하는 반도체 기판.
  37. 제 30항 내지 36항 중 어느 한 항에 있어서,
    상기 홈이 상기 기판의 상기 표면에 복수개 설치되어 있는 것을 특징으로 하는 반도체 기판.
  38. 표면에 철기가 설치된 기판과,
    적어도 상기 철기의 측면으로부터 결정성장하여 상기 기판의 상기 표면 상에 형성된 반도체층을 구비하며,
    상기 철기는 각각 상기 기판의 상기 표면과 평행이 아닌 2매의 측면에 있어서 서로 접하는 2매의 측면을 적어도 포함하며,
    상기 2매의 측면이 상기 주면에 평행한 면과 교차하여 생기는 2개의 선분이 이루는 각은 60도 또는 120도인 것을 특징으로 하는 반도체 기판.
  39. 제 38항에 있어서,
    상기 기판은 육방정의 결정구조를 갖는 반도체층으로 구성되어 있고, 상기 철기는 상기 반도체층의 표면에 설치되어 있는 것을 특징으로 하는 반도체 기판.
  40. 제 39항에 있어서,
    상기 기판을 구성하는 상기 반도체층과, 상기 기판의 상기 표면 상에 형성된 상기 반도체층은 모두 질화물 반도체로 구성되어 있는 것을 특징으로 하는 반도체 기판.
  41. 제 40항에 있어서,
    상기 철기의 상기 측면은 면방위가 (1, -1, 0, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면인 것을 특징으로 하는 반도체 기판.
  42. 제 41항에 있어서,
    상기 n이 1인 것을 특징으로 하는 반도체 기판.
  43. 제 38항 내지 제 42항 중 어느 한 항에 있어서,
    상기 철기가 상기 기판의 상기 표면에 복수개 설치되어 있는 것을 특징으로 하는 반도체 기판.
  44. 결정성장용 기판을 준비하는 공정과,
    상기 결정성장용 기판 상에 육방정의 결정구조를 갖는 제 1 반도체층을 퇴적하는 공정과,
    상기 제 1 반도체층의 일부를 에칭함으로써 면방위가 (1, -1, O, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면을 노출시키는 공정과,
    상기 노출공정후 상기 제 1 반도체층 상에 육방정의 결정구조를 갖는 제 2 반도체층을 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  45. 제 44항에 있어서,
    상기 노출공정은 상기 제 1 반도체층 상에 기판 법선방향에서 보아 대략 정삼각형 또는 대략 정육각형의 개구부를 갖는 레지스트 패턴을 설치하는 공정과,
    상기 레지스트 패턴을 마스크로 하여 상기 제 1 반도체층을 에칭하고, 면방위가 (1, -1, O, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이 내면이 되는 홈을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  46. 제 45항에 있어서,
    상기 레지스트 패턴은 각각 등간격으로 배열된 복수의 상기 개구부를 갖는 것을 특징으로 하는 반도체 기판의 제조방법.
  47. 제 44항에 있어서,
    상기 노출공정은 상기 제 1 반도체층 상에 기판 법선방향에서 보아 대략 정삼각형 또는 대략 정육각형의 레지스트 패턴을 설치하는 공정과,
    상기 레지스트 패턴을 마스크로 하여 상기 제 1 반도체층을 에칭하고, 면방위가 (1, -1, O, n)(여기에서 n은 임의의 수)인 면 또는 그것과 등가인 면이 측면이 되는 철기를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  48. 제 47항에 있어서,
    상기 레지스트 패턴은 각각이 등간격으로 배열된 복수의 상기 레지스트 패턴인 것을 특징으로 하는 반도체 기판의 제조방법.
  49. 기판 법선방향에서 보아 닫힌 형상의 홈을 표면에 갖는 기판을 형성하는 공정과,
    상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정과,
    상기 기판을 제거함으로써 상기 반도체층을 인출하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  50. 제 49항에 있어서,
    상기 홈은 면방위가 (1, -1, 0, 1)인 면 또는 그것과 등가인 면이 상기 홈의 내면이 되는 홈인 것을 특징으로 하는 반도체 기판의 제조방법.
  51. 제 50항에 있어서,
    상기 홈은 (0, 0, 0, 1)면을 주면으로 하는 상기 기판의 주면에 있어서, 정삼각형 또는 정육각형의 저면을 갖는 홈인 것을 특징으로 하는 반도체 기판의 제조방법.
  52. 표면에 철기를 갖는 기판을 형성하는 공정과,
    상기 기판의 상기 표면 상에 육방정의 결정구조를 갖는 반도체층을 형성하는 공정과,
    상기 기판을 제거함으로써 상기 반도체층을 인출하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  53. 제 52항에 있어서,
    상기 철기는 면방위가 (1, -1, 0, 1)인 면 또는 그것과 등가인 면이 상기 철기의 측면이 되는 철기인 것을 특징으로 하는 반도체 기판의 제조방법.
  54. 제 52항에 있어서,
    상기 철기는 (0, 0, 0, 1)면을 주면으로 하는 상기 기판의 주면에 있어서, 정삼각형 또는 정육각형의 저면을 갖는 철기인 것을 특징으로 하는 반도체 기판의 제조방법.
  55. 제 49항에 있어서,
    상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정인 것을 특징으로 하는 반도체 기판의 제조방법.
  56. 제 52항에 있어서,
    상기 반도체층을 형성하는 공정은 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 공정인 것을 특징으로 하는 반도체 기판의 제조방법.
  57. 제 55항에 있어서,
    하이드라이드 기상성장법을 이용하여 상기 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 것을 특징으로 하는 반도체 기판의 제조방법.
  58. 제 56항에 있어서,
    하이드라이드 기상성장법을 이용하여 상기 III족 질화물계 화합물 반도체로 이루어지는 층을 형성하는 것을 특징으로 하는 반도체 기판의 제조방법.
  59. 제 49항에 있어서,
    상기 기판을 형성하는 공정은,
    사파이어 기판을 준비하는 공정과,
    상기 홈을 표면에 갖는 III족 질화물계 화합물 반도체로 이루어지는 층을 상기 사파이어 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  60. 제 52항에 있어서,
    상기 기판을 형성하는 공정은,
    사파이어 기판을 준비하는 공정과,
    상기 철기를 표면에 갖는 III족 질화물계 화합물 반도체로 이루어지는 층을 상기 사파이어 기판 상에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
KR1020000058709A 1999-10-06 2000-10-06 반도체장치 및 반도체 기판과 그들의 제조방법 KR100751617B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP28558299 1999-10-06
JP???11-285582 1999-10-06

Publications (2)

Publication Number Publication Date
KR20010050884A true KR20010050884A (ko) 2001-06-25
KR100751617B1 KR100751617B1 (ko) 2007-08-22

Family

ID=17693434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000058709A KR100751617B1 (ko) 1999-10-06 2000-10-06 반도체장치 및 반도체 기판과 그들의 제조방법

Country Status (5)

Country Link
US (1) US6821805B1 (ko)
EP (1) EP1091422A3 (ko)
JP (1) JP5186515B2 (ko)
KR (1) KR100751617B1 (ko)
CN (3) CN100337338C (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4055503B2 (ja) 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
CN1241272C (zh) * 2001-08-22 2006-02-08 索尼公司 氮化物半导体器件及其制造方法
US6812496B2 (en) * 2002-01-10 2004-11-02 Sharp Kabushiki Kaisha Group III nitride semiconductor laser device
US7427555B2 (en) 2002-12-16 2008-09-23 The Regents Of The University Of California Growth of planar, non-polar gallium nitride by hydride vapor phase epitaxy
JP3913194B2 (ja) * 2003-05-30 2007-05-09 シャープ株式会社 窒化物半導体発光素子
JP4390640B2 (ja) * 2003-07-31 2009-12-24 シャープ株式会社 窒化物半導体レーザ素子、窒化物半導体発光素子、窒化物半導体ウェハおよびそれらの製造方法
EP1667241B1 (en) * 2003-08-19 2016-12-07 Nichia Corporation Semiconductor light emitting diode and method of manufacturing the same
JP4818732B2 (ja) * 2005-03-18 2011-11-16 シャープ株式会社 窒化物半導体素子の製造方法
CN101350388B (zh) * 2007-07-20 2010-04-14 广镓光电股份有限公司 供半导体光电组件磊晶用的半导体结构组合及其制程
US8648328B2 (en) * 2011-12-27 2014-02-11 Sharp Laboratories Of America, Inc. Light emitting diode (LED) using three-dimensional gallium nitride (GaN) pillar structures with planar surfaces
CN104603959B (zh) * 2013-08-21 2017-07-04 夏普株式会社 氮化物半导体发光元件
US9892944B2 (en) 2016-06-23 2018-02-13 Sharp Kabushiki Kaisha Diodes offering asymmetric stability during fluidic assembly
US9917226B1 (en) 2016-09-15 2018-03-13 Sharp Kabushiki Kaisha Substrate features for enhanced fluidic assembly of electronic devices
US9985190B2 (en) 2016-05-18 2018-05-29 eLux Inc. Formation and structure of post enhanced diodes for orientation control
US10249599B2 (en) 2016-06-29 2019-04-02 eLux, Inc. Laminated printed color conversion phosphor sheets
US9755110B1 (en) 2016-07-27 2017-09-05 Sharp Laboratories Of America, Inc. Substrate with topological features for steering fluidic assembly LED disks
JP6375890B2 (ja) * 2014-11-18 2018-08-22 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
US9627437B1 (en) 2016-06-30 2017-04-18 Sharp Laboratories Of America, Inc. Patterned phosphors in through hole via (THV) glass
US10243097B2 (en) 2016-09-09 2019-03-26 eLux Inc. Fluidic assembly using tunable suspension flow
US9837390B1 (en) 2016-11-07 2017-12-05 Corning Incorporated Systems and methods for creating fluidic assembly structures on a substrate
DE102017108435A1 (de) * 2017-04-20 2018-10-25 Osram Opto Semiconductors Gmbh Halbleiterlaserdiode und Verfahren zur Herstellung einer Halbleiterlaserdiode
CN114552371B (zh) * 2022-02-23 2024-07-19 安徽格恩半导体有限公司 一种GaN基的激光二极管结构及制造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122223A (en) 1979-05-29 1992-06-16 Massachusetts Institute Of Technology Graphoepitaxy using energy beams
US5091767A (en) * 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
JPH0927612A (ja) 1995-07-10 1997-01-28 Fujitsu Ltd 量子効果半導体装置とその製造方法
JP2828002B2 (ja) 1995-01-19 1998-11-25 松下電器産業株式会社 半導体発光素子およびその製造方法
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
JP3599896B2 (ja) * 1995-05-19 2004-12-08 三洋電機株式会社 半導体レーザ素子および半導体レーザ素子の製造方法
JPH09167739A (ja) 1995-12-15 1997-06-24 Nippon Telegr & Teleph Corp <Ntt> 半導体基板
JP2830814B2 (ja) * 1996-01-19 1998-12-02 日本電気株式会社 窒化ガリウム系化合物半導体の結晶成長方法、及び半導体レーザの製造方法
JP3399216B2 (ja) * 1996-03-14 2003-04-21 ソニー株式会社 半導体発光素子
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
EP0942459B1 (en) * 1997-04-11 2012-03-21 Nichia Corporation Method of growing nitride semiconductors
TW420835B (en) * 1997-06-16 2001-02-01 Matsushita Electric Ind Co Ltd Semiconductor manufacture method and manufacturing device therefor
JP3930161B2 (ja) 1997-08-29 2007-06-13 株式会社東芝 窒化物系半導体素子、発光素子及びその製造方法
JP3955367B2 (ja) * 1997-09-30 2007-08-08 フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー 光半導体素子およびその製造方法
FR2769924B1 (fr) * 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
JP3436128B2 (ja) 1998-04-28 2003-08-11 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3460581B2 (ja) 1998-05-28 2003-10-27 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
KR100277940B1 (ko) * 1998-07-14 2001-02-01 구자홍 지에이엔(gan) 반도체 레이저 다이오드 및 그 제조방법
US6319742B1 (en) * 1998-07-29 2001-11-20 Sanyo Electric Co., Ltd. Method of forming nitride based semiconductor layer
US6335546B1 (en) * 1998-07-31 2002-01-01 Sharp Kabushiki Kaisha Nitride semiconductor structure, method for producing a nitride semiconductor structure, and light emitting device
JP3826581B2 (ja) 1998-08-06 2006-09-27 昭和電工株式会社 半導体基板および半導体基板の製造方法
JP3201475B2 (ja) 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
JP2000124142A (ja) 1998-10-15 2000-04-28 Nippon Telegr & Teleph Corp <Ntt> 半導体層の製造方法
JP3592553B2 (ja) * 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP3659050B2 (ja) * 1998-12-21 2005-06-15 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP2000223417A (ja) * 1999-01-28 2000-08-11 Sony Corp 半導体の成長方法、半導体基板の製造方法および半導体装置の製造方法
US6355541B1 (en) * 1999-04-21 2002-03-12 Lockheed Martin Energy Research Corporation Method for transfer of thin-film of silicon carbide via implantation and wafer bonding
KR100339518B1 (ko) * 1999-06-24 2002-06-03 조장연 질화물 반도체 백색 발광소자
KR20010009602A (ko) * 1999-07-12 2001-02-05 조장연 질화물 반도체 백색 발광소자
JP3427047B2 (ja) * 1999-09-24 2003-07-14 三洋電機株式会社 窒化物系半導体素子、窒化物系半導体の形成方法および窒化物系半導体素子の製造方法
JP4145437B2 (ja) 1999-09-28 2008-09-03 住友電気工業株式会社 単結晶ＧａＮの結晶成長方法及び単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板

Also Published As

Publication number Publication date
EP1091422A2 (en) 2001-04-11
CN100337338C (zh) 2007-09-12
KR100751617B1 (ko) 2007-08-22
US6821805B1 (en) 2004-11-23
CN100435436C (zh) 2008-11-19
CN1295365A (zh) 2001-05-16
CN1661869A (zh) 2005-08-31
JP2010161386A (ja) 2010-07-22
EP1091422A3 (en) 2007-10-10
JP5186515B2 (ja) 2013-04-17
CN1553523A (zh) 2004-12-08
CN1212695C (zh) 2005-07-27

Similar Documents

Publication Publication Date Title
KR100751617B1 (ko) 반도체장치 및 반도체 기판과 그들의 제조방법
KR100700677B1 (ko) 반도체 박막, 반도체 소자와 반도체 장치, 및 이들의 제조방법
KR100527075B1 (ko) Ⅲ족 질화물계 화합물 반도체의 제조방법 및 ⅲ족 질화물계화합물 반도체 소자
US7364805B2 (en) Crystal film, crystal substrate, and semiconductor device
KR100580307B1 (ko) 반도체 레이저 및 반도체 장치
US7294201B2 (en) Method of manufacturing crystal of III-V compound of the nitride system, crystal substrate of III-V compound of the nitride system, crystal film of III-V compound of the nitride system, and method of manufacturing device
US8652918B2 (en) Nitride semiconductor structure
EP1104031A2 (en) Nitride semiconductor, nitride semiconductor device, semiconductor light emiting device and method of fabricating the same
JP2001196697A (ja) 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子
US7244308B2 (en) Method of manufacturing crystal of III-V compound of the nitride system, crystal substrate of III-V compound of the nitride system, crystal film of III-V compound of the nitride system, and method of manufacturing device
US6855571B1 (en) Method of producing GaN-based semiconductor laser device and semiconductor substrate used therefor
JP5367637B2 (ja) 半導体素子
JP2005167194A (ja) 半導体素子
JP4754057B2 (ja) 半導体装置および半導体基板ならびにそれらの製造方法
JP2010222174A (ja) 窒化物半導体構造
JP3471687B2 (ja) 半導体基材及びその製造方法
JP2004007009A (ja) 窒化物半導体素子の製造方法
JP4255937B2 (ja) 半導体素子
KR100616631B1 (ko) 질화물계 반도체 발광 소자 및 그 제조 방법
JP6493511B2 (ja) 窒化ガリウム基板
JP2006013547A (ja) 半導体薄膜および半導体素子の製造方法
JP4895488B2 (ja) 窒化物半導体発光素子、その製造方法、およびウエハ
KR100960764B1 (ko) 레이저 발광 다이오드 및 그 제조 방법
JP4581014B2 (ja) 半導体素子
JP2004006937A (ja) 半導体基材及びその作製方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110720

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee