JP2010108594A - 抵抗変化材料を用いた記憶素子 - Google Patents

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Abstract

【課題】与えられる電気的パルスの極性に応じてその抵抗値が増加／減少する抵抗変化材料を安定的に初期化する。
【解決手段】抵抗変化材料２が製膜後に電気的パルスを未だ１回も印加されていない状態で、抵抗変化材料に接続された第１および第２の電極１，３間に、第１の電極の電位のほうが第２の電極の電位よりも高い第１の極性の電気的パルスを少なくとも１回加えるステップと、前記第１および第２の電極間に印加される電気的パルスの極性と前記抵抗変化材料の抵抗値の増加／減少との関係を決定するステップと、前記ステップにおいて決定した関係に基づいて第１の極性、または、第２の極性の電気的パルスを第１および第２の電極間に印加して抵抗変化材料の抵抗値を増加／減少させることで抵抗変化材料の抵抗値を所望の値に変化させる。
【選択図】図１

Description

本発明は、与えられる電気的パルスの極性に応じてその抵抗値が変化する材料（抵抗変化材料）の初期化方法、抵抗変化材料を用いた記憶素子、および、与えられるパルス電圧の極性に応じてその抵抗値を増加／減少させる可変抵抗体を用いた不揮発性メモリ回路を初期化する方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、固体記憶素子に対し容量の増大およびデータの転送の高速化の要求がますます高まりつつある。こうした要求に対し、与えられる電気的パルスに応じてその抵抗値が変化する材料（例えば、Pr1-xCaxMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)など）を用いて固体記憶素子を構成する技術が米国特許第6,473,332号公報に開示されている。これらの材料（以下、抵抗変化材料という。）は、電気的パルスの極性に応じてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値の状態を異なる数値の記憶に用いることにより、不揮発性の記憶素子として用いるものである。
上述のように抵抗変化材料は、与えられる電気的パルスの極性に応じて抵抗値が増大もしくは減少するという特性を有する。しかしながらこれらの材料に対しある特定の極性の電気的パルスを加えた時に抵抗値が特定の値だけ再現性よく増大もしくは減少するかは抵抗変化材料を形成した段階では不定である。このため、電気的パルスを加えても所望の抵抗状態に変化させることができず記憶素子として動作させることは困難である。また、抵抗変化材料を用いた記憶素子の具体的構成を提供することが必要である。
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するために、不揮発性メモリ素子の要望が大きくなってきており、さらに記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、長寿命化の要求がますます高まりつつある。現在、不揮発性メモリ素子としては半導体トランジスタのゲート部分に浮遊ゲートを設け、その浮遊ゲート内に電子を注入するメカニズムを用いて不揮発性を実現したフラッシュメモリが実用化され、デジタルカメラやパーソナルコンピュータの外部記憶素子として多く用いられている。
しかしながら、フラッシュメモリは書き込み電圧が高い、書き込み／消去時間が遅い、書き換え寿命が短い、大容量化（素子の微細化）が困難等の多くの課題を有している。そのため、現在これらフラッシュメモリの課題を解決すべく、強誘電体を用いた半導体メモリ（ＦｅＲＡＭ）、ＴＭＲ（トンネルＭＲ）材料を用いた半導体メモリ（ＭＲＡＭ）、相変化材料を用いた半導体メモリ（ＯＵＭ）等の新規な不揮発性メモリ素子の開発が盛んに行われている。しかしながらこれらのメモリ素子も、ＦｅＲＡＭに関しては素子の微細化が困難、ＭＲＡＭに関しては書き込み電圧が高い、ＯＵＭに関しては書き換え寿命が短い等の課題を有しており、不揮発性メモリ素子に対する全ての要望を満たす記憶素子がないのが現状である。さらに、それらを克服するための新しい記録方法としてヒューストン大学からパルス電圧によりペロブスカイト構造酸化物の抵抗値を変化させる手法が開発された（米国特許第6,204,139号公報）が、メモリ素子としての安定な動作および製造歩留まりに大きな課題を有するのが現状である。
米国特許第6,473,332号明細書 米国特許第6,204,139号明細書
本発明による初期化方法は、与えられる電気的パルスの極性に応じてその抵抗値が増加／減少する材料（抵抗変化材料）を初期化する方法であって、前記抵抗変化材料に接続された第１および第２の電極間に、第１の電極の電位のほうが第２の電極の電位よりも高い第１の極性の電気的パルスを少なくとも１回加えることを特徴とする。
上記初期化方法において、前記抵抗変化材料の抵抗値の変化率が所定の値よりも小さくなるまで前記第１および第２の電極間に前記第１の電気的パルスを繰り返し加えることが好ましい。
また、前記抵抗変化材料の抵抗値の変化率が所定の値よりも小さくなるまで前記第１および第２の電極間に前記第１の電気的パルスを繰り返し加えた後、前記抵抗変化材料に接続された第１および第２の電極間に、第１の電極の電位のほうが第２の電極の電位よりも低い第２の極性の電気的パルスを少なくとも１回加えることが好ましい。
また、前記抵抗変化材料の抵抗値の変化率が所定の値よりも小さくなるまで前記第１および第２の電極間に前記第２の電気的パルスを繰り返し加えることが好ましい。
本発明による記憶素子は、与えられる電気的パルスの極性に応じてその抵抗値が増加／減少する材料（抵抗変化材料）を用いた記憶素子であって、第１および第２の電極が接続された抵抗変化材料と、前記第１または第２の電極に一端が接続された固定抵抗とを備え、前記第１および第２の電極間に記録のための電気的パルスが印加されることを特徴とする。
上記記憶素子において、前記第１および第２の電極のうち前記固定抵抗の一端が接続されていない方と前記固定抵抗の他端との間に所定の電圧を加えた状態における前記第１および第２の電極間の電圧に基づいて記憶情報を読み出すことが好ましい。
上記記憶素子において、前記第１および第２の電極のうち前記固定抵抗の一端が接続されていない方と前記固定抵抗の他端との間に所定の電圧を加えた状態における前記固定抵抗の両端間の電圧に基づいて記憶情報を読み出すことが好ましい。
上記記憶素子において、抵抗変化材料は、上述の初期化方法によってあらかじめ初期化されていることが好ましい。
電気的パルスにより抵抗値が変化する材料に対して、所定の極性を有する初期化のための電気パルスを少なくとも１回以上加えることにより、初期化後の抵抗変化材料に初期化の電気パルスと同じ極性のパルスを加えると抵抗を減少させ、初期化の電気パルスと反対の極性のパルスを加えると抵抗を増加させることが可能となる。この初期化を行うことにより、初期化のための電気パルスの極性と同極性もしくは反対の極性を選択して、記録のための電気パルスを加えることにより抵抗変化材料の抵抗値を所望の値に変化させることを可能とする。
抵抗変化材料を用いて素子を構成する際、該素子の該抵抗変化材料からなる抵抗部分と直列に抵抗値の変化しない固定抵抗部分が組み入れられ、記録のための電気パルスが該抵抗変化材料の両端に印加される構成であり、かつ記憶状態を読み出すための電極が該可変抵抗の両端に設けられた構成とすることにより、記憶素子として機能させることが可能となる。
また、別の構成として、素子の該抵抗変化材料からなる抵抗部分と直列に抵抗値の変化しない固定抵抗部分が組み入れられ、記録のための電気パルスが該抵抗変化材料の両端に印加される構成であり、かつ記憶状態を読み出すための電極が固定抵抗の両端に設けられた構成とすることにより、記憶素子として機能させることが可能となる。
本発明による初期化方法は、メモリ回路を初期化する方法であって、前記メモリ回路は、第１の端子と第２の端子との間に直列に接続された第１および第２の可変抵抗体を備え、前記第１の可変抵抗体は、前記第１の端子と第３の端子との間に接続され、前記第１の端子と前記第３の端子との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させるものであり、前記第２の可変抵抗体は、前記第３の端子と前記第２の端子との間に接続され、前記第３の端子と前記第２の端子との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させるものであり、前記初期化方法は、前記第１および第２の可変抵抗体が未だパルス電圧の印加を受けたことがない初期状態において、前記第１の端子と前記第３の端子との間に第１の極性の第１のパルス電圧を、前記第３の端子と前記第２の端子との間に第２の極性の第２のパルス電圧をそれぞれ少なくとも１回与えるステップ（ａ）と、前記ステップ（ａ）によるパルス電圧の印加の後に、前記第１の端子と前記第３の端子との間および前記第３の端子と前記第２の端子との間のいずれか一方にステップ（ａ）において与えられた極性と逆の極性の第３のパルス電圧を少なくとも１回与えるステップ（ｂ）とを備えることを特徴とする。
上記初期化方法では、電気的パルスにより抵抗値が変化する可変抵抗体を２つ直列に接続し、これら２つの可変抵抗体に同極性あるいは逆極性のパルス電圧を印可して２つの可変抵抗体の抵抗値を減少させた後に、２つの可変抵抗体のいずれか一方に前回とは逆極性のパルス電圧を印可してこの可変抵抗体の抵抗値を増加させる。これにより、２つの可変抵抗体の抵抗値を低い値（Low）と高い値（High）の２つの状態に初期化する。
本発明による初期化方法により初期化された不揮発性メモリを用いれば、従来の不揮発性メモリ素子で課題となっていた、書き込み電力が高い、書き込み時間が長い、書き換え寿命が短い、大容量化（素子の微細化）が困難等の多くの課題を全て解決することができる。
図１は、抵抗変化材料と電極の構成を示す図である。 図２は、初期化の電気パルスの例を示す図である。 図３は、電気パルスによる抵抗変化例を示す図である。 図４は、初期化の電気パルスの例を示す図である。 図５は、電気パルスによる抵抗変化例を示す図である。 図６は、初期化の電気パルスの例を示す図である。 図７は、電気パルスによる抵抗変化例を示す図である。 図８は、初期化の電気パルスの例を示す図である。 図９は、電気パルスによる抵抗変化例を示す図である。 図１０は、初期化の電気パルスの例を示す図である。 図１１は、電気パルスによる抵抗変化例を示す図である。 図１２は、抵抗変化材料に印加する電気パルスの例を示す図である。 図１３は、電気パルスによる抵抗変化例を示す図である。 図１４は、初期化の電気パルスの例を示す図である。 図１５は、電気パルスによる抵抗変化例を示す図である。 図１６は、抵抗変化材料に印加する電気パルスの例を示す図である。 図１７は、電気パルスによる抵抗変化例を示す図である。 図１８は、電気パルスの波形例を示す図である。 図１９は、電気パルスの波形例を示す図である。 図２０は、抵抗変化材料を用いた記憶素子の構成例を示す図である。 図２１は、記録のための電気パルスの例を示す図である。 図２２は、記憶素子の抵抗変化部分の抵抗値の変化を示す図である。 図２３は、記憶素子の読み出し出力の変化を示す図である。 図２４は、抵抗変化材料を用いた記憶素子の構成例を示す図である。 図２５は、記憶素子の抵抗変化部分の抵抗値の変化を示す図である。 図２６は、記憶素子の読み出し出力の変化を示す図である。 図２７は、本発明の実施形態において初期化されるメモリ回路の構成を示す図である。 図２８は、（ａ）は、図２７に示したメモリ回路における可変抵抗体の構造を示す図であり、（ｂ）は、（ａ）に示した可変抵抗体の表面に−極性のパルス電圧を印加して初期化する過程での抵抗値の変化および可変抵抗体の初期化後の記号を示す図である。 図２９は、（ａ）は、図２７に示したメモリ回路における可変抵抗体の構造を示す図であり、（ｂ）は、（ａ）に示した可変抵抗体の表面に＋極性のパルス電圧を印加して初期化する過程での抵抗値の変化および可変抵抗体の初期化後の記号を示す図である。 図３０は、第３の実施形態によるメモリ回路の初期化方法を説明するための図である。 図３１は、第３の実施形態における記録時の抵抗変化および各記録状態での再生出力電圧、リセット時の抵抗変化および出力電圧の変化を示す図である。 図３２は、第３の実施形態におけるメモリアレイ回路を示す図。 図３３は、第３の実施形態での、記録／リセット時でのメモリセルを構成する可変抵抗体の抵抗変化および出力変化を示す図である。 図３４は、第３の実施形態での、記録／リセット時での他のメモリセル（抵抗変化が小さい場合）を構成する可変抵抗体の抵抗変化および出力変化を示す図である。 図３５は、第４の実施形態によるメモリ回路の初期化方法を説明するための図である。 図３６は、第５の実施形態によるメモリ回路の初期化方法を説明するための図である。 図３７は、第５の実施形態における記録時の抵抗変化および各記録状態での再生出力電圧、リセット時の抵抗変化および出力電圧の変化を示す図である。 図３８は、第６の実施形態によるメモリ回路の初期化方法を説明するための図である。
以下、本発明の実施形態を図面を参照して詳しく説明する。なお、図面において同一または相当する部分には同一の参照符号を付してその説明は繰り返さない。
（第１の実施形態）
＜抵抗変化材料の構成＞
本発明に用いる抵抗変化材料は、ペロブスカイト構造の酸化物ＣＭＲ材料、高温超伝導材料であり、具体的には例えば、Pr1-xCaxMnO3(PCMO)、LaSrMnO3、GdBaCoxOy等である。図１に抵抗変化材料および電極を示す。基板４上にスパッタリングにより膜厚約0.8μmの抵抗変化材料２（ここではPr0.7Ca0.3MnO3）を、抵抗変化材料２の上部電極１および下部電極３として0.4μmの膜厚のPtを製膜した。
＜抵抗変化材料の初期化方法１＞
図１に示した電極１，３間に、図２に示すような上部電極１側が＋となる（電極１の電位の方が電極３の電位よりも高い）電気パルスＰ１１を最初に加える。パルスＰ１１の電圧は１０V、パルス幅は１μｓである。図３に示すように、電気パルスＰ１１が印加された後の抵抗変化材料２の抵抗値は初期値ＲｉｎｉからＲ１１に減少する。なお、図３において記号「＋」は、電極１側が＋となる（電極１の電位の方が電極３の電位よりも高い）電気パルスが与えられたことを示し、記号「−」は、電極１側が−となる（電極１の電位の方が電極３の電位よりも低い）電気パルスが与えられたことを示している。
さらに、同じ極性の電気パルスＰ１２（図２参照）を加えると抵抗変化材料２の抵抗値はＲ１１からＲ１２へとさらに減少する（図３参照）。
パルスＰ１１，Ｐ１２と同じ極性の電気パルスを複数回加えると抵抗変化材料２の抵抗値はさらに減少するが、ある回数を超えると抵抗値の減少が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最小値Ｒｍｉｎ以下には減少しない（図３参照）。
次に、図１に示した電極１，３間に、図２に示すような上部電極１側が−となる（電極１の電位の方が電極３の電位よりも低い）電気パルスＰ２１を加えると抵抗変化材料２の抵抗値はＲｍｉｎからＲ２１へと増加する。
さらに、上部電極１側が−となる電気パルスを加えると抵抗変化材料２の抵抗値はさらに増加し続けるが、ある回数を超えると抵抗の増大が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最大値Ｒｍａｘ以上には増大しない。
その後は、抵抗変化材料２の抵抗値をＲｍａｘとＲｍｉｎとの間で、上部電極１側が＋となる電気パルスにより減少させ、上部電極１側が−となる電気パルスにより増大させることが可能である。
＜抵抗変化材料の初期化方法２＞
図１に示したものと同様に作成した別のサンプルに対し、図４に示すような上部電極１側が−となる電気パルスＰ３１を最初に加える。パルスＰ３１の電圧は−１０V、パルス幅は1μｓとした。図５に示すように、電気パルスＰ３１が印加された後の抵抗変化材料２の抵抗値は初期値ＲｉｎｉからＲ３１に減少する。
さらに、同じ極性の電気パルスＰ３２（図４参照）を加えると抵抗変化材料２の抵抗値はＲ３１からＲ３２へとさらに減少する（図５参照）。
パルスＰ３１，Ｐ３２と同じ極性の電気パルスを複数回加えると抵抗変化材料２の抵抗値はさらに抵抗は減少するが、ある回数を超えると抵抗の減少が飽和し、実質的に最小値Ｒｍｉｎ以下には減少しない（図５参照）。
次に電極１，３間に、図４に示すような上部電極１側が＋となる電気パルスＰ４１を加えると抵抗変化材料２の抵抗値はＲｍｉｎからＲ４１へと増加する。
さらに、上部電極１側が＋となる電気パルスを加えると抵抗変化材料２の抵抗値はさらに増加し続けるが、ある回数を超えると抵抗の増大が飽和し、実質的に最大値Ｒｍａｘ以上には増大しない。
その後は、抵抗変化材料２の抵抗値をＲｍａｘとＲｍｉｎの間で、上部電極１側が−となる電気パルスにより減少させ、上部電極１側が＋となる電気パルスにより増大させることが可能である。
＜抵抗変化材料の初期化方法３＞
図１に示した電極１，３間に、図６に示すような上部電極１側が＋となる（電極１の電位の方が電極３の電位よりも高い）電気パルスＰ５１を最初に加える。パルスＰ５１の電圧は４V、パルス幅は１００ｍｓである。図７に示すように、電気パルスＰ５１が印加された後の抵抗変化材料２の抵抗値は初期値ＲｉｎｉからＲ５１に減少する。なお、図７において記号「＋」は、電極１側が＋となる（電極１の電位の方が電極３の電位よりも高い）電気パルスが与えられたことを示し、記号「−」は、電極１側が−となる（電極１の電位の方が電極３の電位よりも低い）電気パルスが与えられたことを示している。
さらに、同じ極性の電気パルスＰ５２（図６参照）を加えると抵抗変化材料２の抵抗値はＲ５１からＲ５２へとさらに減少する（図７参照）。
パルスＰ５１，Ｐ５２と同じ極性の電気パルスを複数回加えると抵抗変化材料２の抵抗値はさらに減少するが、ある回数を超えると抵抗値の減少が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最小値Ｒｍｉｎ以下には減少しない（図７参照）。
次に、図１に示した電極１，３間に、図６に示すような上部電極１側が−となる（電極１の電位の方が電極３の電位よりも低い）電気パルスＰ６１を加えると抵抗変化材料２の抵抗値はＲｍｉｎからＲ６１へと増加する。
さらに、上部電極１側が−となる電気パルスを加えると抵抗変化材料２の抵抗値はさらに増加し続けるが、ある回数を超えると抵抗の増大が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最大値Ｒｍａｘ以上には増大しない。
その後は、抵抗変化材料２の抵抗値をＲｍａｘとＲｍｉｎとの間で、上部電極１側が＋となる電気パルスにより減少させ、上部電極１側が−となる電気パルスにより増大させることが可能である。
＜抵抗変化材料の初期化方法４＞
図１に示したものと同様に作成した別のサンプルに対し、図８に示すような上部電極１側が−となる電気パルスＰ７１を最初に加える。パルスＰ７１の電圧は−４V、パルス幅は1００ｍｓとした。図９に示すように、電気パルスＰ７１が印加された後の抵抗変化材料２の抵抗値は初期値ＲｉｎｉからＲ７１に減少する。
さらに、同じ極性の電気パルスＰ７２（図８参照）を加えると抵抗変化材料２の抵抗値はＲ７１からＲ７２へとさらに減少する（図９参照）。
パルスＰ７１，Ｐ７２と同じ極性の電気パルスを複数回加えると抵抗変化材料２の抵抗値はさらに抵抗は減少するが、ある回数を超えると抵抗の減少が飽和し、実質的に最小値Ｒｍｉｎ以下には減少しない（図９参照）。
次に電極１，３間に、図８に示すような上部電極１側が＋となる電気パルスＰ８１を加えると抵抗変化材料２の抵抗値はＲｍｉｎからＲ８１へと増加する。
さらに、上部電極１側が＋となる電気パルスを加えると抵抗変化材料２の抵抗値はさらに増加し続けるが、ある回数を超えると抵抗の増大が飽和し、実質的に最大値Ｒｍａｘ以上には増大しない。
その後は、抵抗変化材料２の抵抗値をＲｍａｘとＲｍｉｎの間で、上部電極１側が−となる電気パルスにより減少させ、上部電極１側が＋となる電気パルスにより増大させることが可能である。
＜抵抗変化材料の初期化方法５＞
図１に示した電極１，３間に、図１０に示すような上部電極１側が＋となる（電極１の電位の方が電極３の電位よりも高い）電圧Ｐ９１を最初に加える。電圧は＋１．６Vとし、印加した時間は、２時間とした。時間と共に抵抗変化材料２の抵抗値は初期値Ｒｉｎｉから徐々に減少する。抵抗値の時間依存性を、図１１に示した。記号「＋」は、電極１側が＋となる電圧が与えられたことを示す。
ある時間を超えると抵抗値の減少が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最小値Ｒｍｉｎ以下には減少しない（図１１参照）。
次に、図１に示した電極１，３間に、図１２に示すような上部電極１側が−となる（電極１の電位の方が電極３の電位よりも低い）電気パルスＰ１０１を加える。パルスＰ１０１の電圧は−１０V、パルス幅は１μｓである。抵抗変化材料２の抵抗値はＲminからＲ１０１へと増加する（図１３参照）。
さらに、上部電極１側が−となる電気パルスを加えると抵抗変化材料２の抵抗値はさらに増加し続けるが、ある回数を超えると抵抗の増大が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最大値Ｒmax以上には増大しない。
その後は、抵抗変化材料２の抵抗値をＲｍａｘとＲｍｉｎとの間で、上部電極１側が＋となる電気パルスにより減少させ、上部電極１側が−となる電気パルスにより増大させることが可能である。
＜抵抗変化材料の初期化方法６＞
図１に示した電極１，３間に、図１４に示すような上部電極１側が−となる（電極１の電位の方が電極３の電位よりも高い）電圧を最初に加える。電圧は−１．６Vとし、印加した時間は２時間とした。時間と共に抗変化材料２の抵抗値は初期値Ｒｉｎｉから徐々に減少する。抵抗値の時間依存性を、図１５に示した。記号「−」は、電極１側が−となる電圧が与えられたことを示す。
ある時間を超えると抵抗値の減少が飽和し（抵抗値の変化率が所定の値よりも小さくなる）、実質的に最小値Ｒｍｉｎ以下には減少しない（図１５参照）。
次に、図１に示した電極１，３間に、図１６に示すような上部電極１側が＋となる（電極１の電位の方が電極３の電位よりも低い）電気パルスＰ１３１を加える。パルスＰ１３１の電圧は１０V、パルス幅は１μｓである。図１７に示したように、抵抗変化材料２の抵抗値はＲｍｉｎからＲ１３１へと増加する。
さらに、上部電極１側が＋となる電気パルスを加えると抵抗変化材料２の抵抗値はさらに増加し続けるが、ある回数を超えると抵抗の増大が飽和し、実質的に最大値Ｒmax以上には増大しない。
その後は、抵抗変化材料２の抵抗値をＲｍａｘとＲｍｉｎの間で、上部電極１側が−となる電気パルスにより減少させ、上部電極１側が＋となる電気パルスにより増大させることが可能である。
なお、本実施形態において用いた電気パルスは図１８（ａ）に示したような矩形波であるが、これに代えて、図１８（ｂ），（ｃ）および図１９（ａ）〜（ｃ）に示したような三角波、サイン波、鋸波等の波形を用いても同様の効果が得られる。
＜効果＞
本実施形態において用いた抵抗変化材料２では、図３，図５等に示したように、初期状態（製膜後に電極１，３間に電気パルスが未だ与えられていない状態であり抵抗値がＲｉｎｉである状態）において電極１，３間に最初の電気パルスが与えられるとその電気パルスの極性にかかわらず抵抗値が減少する。そして、最初に与えられた電気パルスと同じ極性の電気パルスを電極１，３間に加えると抵抗変化材料２の抵抗値は減少し、逆の極性の電気パルスを加えると抵抗変化材料２の抵抗値は増大する。したがって、抵抗変化材料２に最初に加える電気パルスの極性によって、その後に加える電気パルスの極性と抵抗値の増減の関係が決定される。すなわち、後から加える電気パルスの極性が最初に加える電気パルスの極性と同極性の場合に抵抗変化材料２の抵抗値は減少し、後から加える電気パルスが逆の極性を有する場合に抵抗値が増大する。抵抗変化材料の抵抗値が保持されることを用いて記憶素子を構成するためには、所定の極性を有する電気パルスにより抵抗変化材料の抵抗値が増大もしくは減少することが一義的に決まる必要がある。そのためには、構成要素の抵抗変化材料に対し、本実施形態で説明したように、特定の極性を有する初期化のための電気パルスを加えることにより、記録のために抵抗値を増大もしくは減少させるための電気パルスの極性を一義的に決めることが可能となる。
(第２の実施形態)
第１の実施形態において説明したような抵抗変化材料を用いた記憶素子の具体的な構成の例を図２０に示す。図２０に示す記憶素子は、抵抗変化のない固定抵抗Ｒ０と抵抗変化材料からなる抵抗Ｒ１（図１参照）とを直列に接続した構造である。なお、図２０に示した端子６は図１の電極１に接続され、端子７は図１の電極３に接続されている。
この記憶素子の抵抗Ｒ１を、第１の実施形態において説明した初期化方法２を用いて初期化する。これにより抵抗Ｒ１は、端子６と端子７との間に、端子６が端子７に対して＋となる電気パルスが与えられると抵抗値が増大し、端子６が端子７に対して−となる電気パルスが与えられると抵抗値が減少するようになる。
次に、この記憶素子の端子６と端子７との間に、図２１に示したような記録のための電気パルスを加える。図２１において、パルスａ，ｂ，ｃは端子６が端子７に対して＋となる電気パルスであり、その振幅は５Ｖ、幅は２０ｎｓである。リセットパルスｒは端子６が端子７に対して−となる電気パルスでありその振幅は−１０Ｖ、幅は５０ｎｓである。図２１に示した電気パルスをａ→ｂ→ｃ→ｒの順に端子６，７間に与えると、抵抗Ｒ１の抵抗値は、図２２に示すように、ｒ１０→ｒ１１→ｒ１２→ｒ１３→ｒ１０と変化する。各抵抗値を有する抵抗状態は、新たな記録パルスが加えられない限り、保持されるので不揮発の記憶素子として動作する。
記憶された状態を読み出す場合は、端子７を接地し、端子５に電圧Ｅｃｃを加え、次式で与えられる端子６の電圧Ｖ１を読み出す。
Ｖ１＝Ｅｃｃ×Ｒ１／（Ｒ０＋Ｒ１）
端子６の出力電圧Ｖ１を図２３に示す。この場合は、４個の異なる出力値ｖ１０、ｖ１１、ｖ１２、ｖ１３を２進法の値としてそれぞれ００、０１、１０、１１に対応させることが可能である。読み出しの際、記憶状態を保持する必要があるためＥｃｃは１．５Ｖとした。
なお、本実施形態では記憶素子を２ビットとして動作させる例を示したが、１ビットもしくは３ビット以上の素子として動作させることも可能である。
(第３の実施形態)
第１の実施形態において説明したような抵抗変化材料を用いた記憶素子の具体的な構成のさらに別の例を図２４に示す。図２４に示す記憶素子は、抵抗変化のない固定抵抗Ｒ０と抵抗変化材料からなる抵抗Ｒ２（図１参照）とを直列に接続した構造である。なお、図２４に示した端子８は図１の電極１に接続され、端子９は図１の電極３に接続されている。
この記憶素子の抵抗Ｒ２を、第１の実施形態において説明した初期化方法１を用いて初期化する。これにより抵抗Ｒ２は、端子８と端子９との間に、端子８が端子９に対して−となる電気パルスが与えられると抵抗値が増大し、端子８が端子９に対して＋となる電気パルスが与えられると抵抗値が減少するようになる。
次に、この記憶素子の端子８と端子９との間に、図２１に示したような記録のための電気パルスを加える。ここでは図２１において、パルスａ，ｂ，ｃは端子８が端子９に対して＋となる電気パルスであり、その振幅は５Ｖ、幅は２０ｎｓである。リセットパルスｒは端子８が端子９に対して−となる電気パルスでありその振幅は−１０Ｖ、幅は５０ｎｓである。図２１に示した電気パルスをａ→ｂ→ｃ→ｒの順に端子８，９間に与えると、抵抗Ｒ２の抵抗値は、図２５に示すように、ｒ２０→ｒ２１→ｒ２２→ｒ２３→ｒ２０と変化する。各抵抗値を有する抵抗状態は、新たな記録パルスが加えられない限り、保持されるので不揮発の記憶素子として動作する。
記憶された状態を読み出す場合は、端子１０を接地し、端子８に電圧Ｅｃｃを加え、次式で与えられる端子９の電圧Ｖ２を読み出す。
Ｖ２＝Ｅｃｃ×Ｒ０／（Ｒ０＋Ｒ２）
端子９の出力電圧Ｖ２を図２６に示す。この場合は、４個の異なる出力値ｖ２０、ｖ２１、ｖ２２、ｖ２３を２進法の値としてそれぞれ００、０１、１０、１１に対応させることが可能である。読み出しの際、記憶状態を保持するため必要があるためＥｃｃは１．５Ｖとした。
なお、本実施形態では記憶素子を２ビットとして動作させる例を示したが、１ビットもしくは３ビット以上の素子として動作させることも可能である。
（第３の実施形態）
図２７に、与えられる電気的パルスの極性に応じて抵抗値が変化する可変抵抗１０１および１０２を直列に接続し、各可変抵抗の両端に電源端子１０４および１０５を設け、可変抵抗を直列に接続した中間点に入出力端子１０３を設けたメモリセル回路の構成例を示す。
本実施例では可変抵抗１０１，１０２の材料としてPr0.7Ca0.3MnO3(PCMO)からなるＣＭＲ材料を用いた。ＰＣＭＯ材料は、印加されるパルス数に依存して抵抗値が変化し、その変化の方向（増加するか減少するか）が印加電圧の極性により異なることが米国特許第6,204,139号公報に報告されているが、そのＰＣＭＯ材料の抵抗値の初期化方法に関しては明記されていない。そこで我々は、基板温度７００℃の基板加熱した状態でスパッタ形成したＰＣＭＯ材料に異なる極性のパルス電圧を印加した時の抵抗変化のパルス数依存性を調べ、本発明における２つの可変抵抗体を直列に接続した構成のメモリ回路における可変抵抗体の抵抗値の初期化方法を検討した。
図２７に示した可変抵抗１０１，１０２の各々の構造を図２８（ａ）に示す。可変抵抗体１０１，１０２の各々は、基盤１１２上に下部電極１１４が形成され、下部電極１１４の上にＰＣＭＯ材料１１１が形成され、ＰＣＭＯ材料１１１の上に上部電極１１３が形成されている。図２８（ｂ）は、成膜後のＰＣＭＯ材料１１１の表面にまず、電源１１５により−極性のパルス電圧（−２Ｖ）を印加した時の抵抗の変化を示す。なお、ここでは上部電極１１３と下部電極１１４との間に上部電極１１３が−となるようにパルス電圧を印加することを−極性のパルス電圧を印加するといい、上部電極１１３が＋となるようにパルス電圧を印加することを＋極性のパルス電圧を印加するというように定義する。図２８（ｂ）に示すように、成膜後のＰＣＭＯ材料１１１は約３０ｋΩの高い抵抗値を示していたが、印加される−極性のパルス数の増加にしたがいその抵抗値は減少していき、約２９パルス後に約１００Ωまで低下した。その後、極性を反転させ＋２Ｖの（＋極性の）パルス電圧を印加すると抵抗値は増加していき、３９パルス目に９ｋΩまで増加した。その後、再び極性を反転させ、−２Ｖの（−極性の）パルス電圧を印加すると抵抗値は再び減少していく傾向を示す。このように初期化を行った後では、可変抵抗に＋極性のパルス電圧を与えるとその抵抗値が増加し、−極性のパルス電圧を与えるとその抵抗値が減少するというように、与えるパルス電圧の極性と抵抗値の増加／減少との関係が一義的に定まる。
また、図２９（ａ），（ｂ）は、成膜後のＰＣＭＯ材料１１１の表面にまず、電源１１５により＋極性のパルス電圧（＋２Ｖ）を印加した時の抵抗の変化を示す。先程と同様に、成膜後のＰＣＭＯ材料１１１は約３０ｋΩの高い抵抗値を示していたが、印加される＋極性のパルス数の増加にしたがいその抵抗値は減少していき、約２９パルス後に約１００Ωまで低下した。その後、極性を反転させ−２Ｖの（−極性の）パルス電圧を印加すると抵抗値は増加していき、３９パルス目に９ｋΩまで増加した。その後、再び極性を反転させ、＋２Ｖの（＋極性の）パルス電圧を印加すると抵抗値は再び減少していく傾向を示す。このように初期化を行った後では、可変抵抗に−極性のパルス電圧を与えるとその抵抗値が増加し、＋極性のパルス電圧を与えるとその抵抗値が減少するというように、与えるパルス電圧の極性と抵抗値の増加／減少との関係が一義的に定まる。
本実施例ではパルス電圧の極性を、便宜上ＰＣＭＯ材料１１１の膜表面に与える電圧の極性と定義して説明したが、回路図で説明する場合は材料の表裏の定義は意味を持たないので、本発明の方法で初期化した可変抵抗体を図２８（ｂ）および図２９（ｂ）に示すような記号で表記すると、図２８で説明した特性も図２９で説明した特性も同時に説明できることになる。すなわち初期化後の可変抵抗体を表す記号を、矢印の先端に＋極性のパルス電圧が印加されると抵抗値が増加し、矢印の先端に−極性のパルス電圧が印加されると抵抗値が減少する特性を有すると定義すると、図２８で説明した方法で初期化した可変抵抗体も図２９で説明した方法で初期化した可変抵抗体も同様の記号で説明することができる。したがって、本明細書では図２８および図２９に示した記号で、本発明の方法で初期化した各可変抵抗体を表すことにする。
次に、第３の実施形態によるメモリ回路の初期化方法について説明する。初期化するメモリ回路の構成は図２７および３０に示すように、電気的パルスにより抵抗値が変化する可変抵抗体１０１および可変抵抗体１０２を電源端子１０４，１０５間に直列に接続し、２つの可変抵抗体１０１，１０２の中間に入出力端子１０３を設けた構成になっている。
初期化の方法は、まず、図３０（ａ）のステップ１に示すように入出力端子１０３をグランドＧＮＤにした状態で、電源端子１０４に＋２Ｖのパルス電圧、電源端子１０５に−２Ｖのパルス電圧を印加する。これにより可変抵抗体１０１，１０２には同極性のパルス電圧が印加されることになり、２つの可変抵抗体１０１，１０２の抵抗値は図３０（ｂ）のステップ１に示すように同じように減少していく。
その後、図３０（ｂ）のステップ２に示すように電源端子１０４をグランドにした状態で、電源端子１０５に先程とは逆極性である＋２Ｖのパルス電圧を印加する。これにより、可変抵抗体１０２のみにステップ１とは逆極性のパルス電圧が印加され、この可変抵抗体１０２の抵抗値が増加していく。この結果、２つの可変抵抗体１０１，１０２の抵抗値を低い値（Low）と高い値（High）の２つの状態に（ここでは可変抵抗体１０１を低い値に、可変抵抗体１０２を高い値に）初期化することができる。
このような方法で２つの可変抵抗体１０１，１０２を初期化したメモリ回路は、図３１（ａ）に示すように電源端子１０４および１０５をグランドＧＮＤにした状態で、入出力端子１０３に＋２Ｖ（＋ＥＣＣ）のパルス電圧（記録パルス）を印加すると、そのパルス数に依存して可変抵抗体１０１の抵抗値は増加し、可変抵抗体１０２の抵抗値は減少するという相補的な変化をする。
このように本実施例では、入出力端子１０３からのパルス電圧の印加により２つの可変抵抗体１０１，１０２の抵抗値を初期値と逆方向に変化させることで情報の記録を行うことができた。また、抵抗値が約２桁変化することから、多ビットの多値情報を記録することが可能となった。また、リセット時には入出力端子１０３に記録時と逆極性のパルス電圧（本実施例の場合は−２Ｖのリセットパルス）を印加すれば各可変抵抗値を初期値に戻すことが可能である。なお、本実施例では初期化および記録、リセット時のパルス電圧のパルス幅を１００ｎｓｅｃ．で実施したが、１０ｎｓｅｃ．の短いパルス幅でも、同様の結果が得られ、非常に高速での書き込み／消去動作が可能であることがわかった。
図３２に本実施例のメモリ回路をトランジスタ回路に組み込んでメモリアレイ回路を作成した例を示す。この場合、入出力端子１０３はトランジスタ１１０のドレイン（あるいはソース）側に接続され、電源端子１０４はプレート線１０８に、電源端子１０５はプレート線１０９に接続され、ワード線１０６でメモリセルを選択し、ビット線１０７から情報を入出力する構成になっている。
本実施例での可変抵抗体の初期化方法は、ワード線１０６で全てのメモリセルを選択してビット線１０７をグランドに落とし、プレート線１０８に＋２Ｖ、プレート線１０９に−２Ｖのパルス電圧を印加して２つの可変抵抗体１０１および１０２の抵抗値を減少させる。その後、プレート線１０８をグランドに落とし、プレート線１０９に先程とは逆極性の＋２Ｖの第２のパルス電圧を印加して可変抵抗体１０２の抵抗値を増加させ、初期状態を決定した。
このような初期化を行った後、記録時にはプレート線１０８およびプレート線１０９はいずれもグランドに落として、ビット線に＋２Ｖのパルス電圧を印加し、また再生時にはプレート線１０８はグランドに落とし、プレート線１０９に＋１Ｖの電圧を印加してビット線の電圧を出力した。またリセット時には、プレート線１０８およびプレート線１０９はいずれもグランドに落として、ビット線に−２Ｖのパルス電圧を印加した。
図３３（ａ）に本メモリ回路における可変抵抗１０１および可変抵抗１０２の抵抗値の記録時およびリセット時の変化の様子を示す。可変抵抗１０１および可変抵抗１０２は＋２Ｖのパルス電圧により相補的に変化することがわかる。また図３３（ｂ）は各記録状態を読み出した時の再生出力電圧を示す。記録時のパルス数（記録状態）に応じて異なるレベルの電圧が出力され、異なる記録状態を分解能良く再生でき、１ビット情報のみならず他ビット情報を記録再生できることがわかった。またリセット時には記録時と同数の逆極性のパルス電圧を与えることで、初期状態にリセットできることがわかった。
また、本メモリ回路構成は２つの可変抵抗の相補的な変化を利用した構成としているため、図３４（ａ）に示すように、メモリアレイ回路における他のメモリセル、あるいはメモリアレイ回路製造時のＳｉウエハ−上の他のメモリアレイ回路におけるメモリセル回路の可変抵抗１０１および可変抵抗１０２の抵抗値の変化量が小さくなったとしても、その出力電圧は図３４（ｂ）に示ように、記録時のパルス数（記録状態）に応じた出力電圧は抵抗変化が通常のものとほぼ同一の値となり、抵抗変化が場所によりばらついても、異なる記録状態を分解能良く再生できることがわかる。またリセット時には記録時と同数の逆極性のパルス電圧を与えることで、初期状態にリセットできることがわかった。
このように２つの可変抵抗を直列に接続して相補的に変化させるメモリ構成により、従来の課題であったメモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができた。
また、本実施例ではリセット時において記録時と逆極性の同電圧（−２Ｖ）を印加した例を示したが、さらに高い電圧（−５Ｖ）を印加することにより、リセットパルス数を１０パルスから１パルスに大幅に減少させることができる。
（第４の実施形態）
第４の実施形態によるメモリ回路の初期化方法について説明する。初期化するメモリ回路の構成は第３の実施形態と同様であり、図２７および図３５に示すように、電気的パルスにより抵抗値が変化する可変抵抗体１０１および可変抵抗体１０２を２つ直列に接続し、可変抵抗体１０１，１０２の両端に電源端子１０４および電源端子１０５、２つの可変抵抗体１０１，１０２の中間に入出力端子１０３を設けた構成になっている。
そして初期化の方法は、図３５（ａ）のステップ１に示すように入出力端子１０３はグランドＧＮＤにした状態で、電源端子１０４に−２Ｖのパルス電圧、電源端子１０５に＋２Ｖのパルス電圧を印加する。これにより、２つの可変抵抗体１０１，１０２には図３５（ａ）に示すような同極性のパルス電圧が印加されることになり、図３５（ｂ）に示すように２つの可変抵抗体１０１，１０２の抵抗値は同じように減少していく。その後、図３５（ａ）のステップ２に示すように電源端子１０４をグランドＧＮＤにした状態で、電源端子１０５に先程とは逆極性である−２Ｖのパルス電圧を印加する。これにより、可変抵抗体１０２のみにステップ１におけるのとは逆極性のパルス電圧が印加され、これにより図３５（ｂ）に示すように可変抵抗体１０２の抵抗値が増加していき、２つの可変抵抗体１０１，１０２の抵抗値を低い値（Low）と高い値（High）の２つの状態に初期化することができる。
このような方法で２つの可変抵抗体１０１，１０２を初期化したメモリ回路は、電源端子１０４および１０５をグランドＧＮＤにした状態で、入出力端子１０３に−２Ｖのパルス電圧を印加すると、そのパルス数に依存して可変抵抗体１０１の抵抗値は増加し、可変抵抗体１０２の抵抗値は減少するという相補的な変化をする。このように本実施形態でも、入出力端子１０３からのパルス電圧の印加により２つの可変抵抗体１０１，１０２の抵抗値を初期値と逆方向に変化させることで実施形態３と同様に情報の記録を行うことができた。
また、このように２つの可変抵抗１０１，１０２を直列に接続して相補的に変化させるメモリ構成により、従来の課題であったメモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができた。
（第５の実施形態）
第５の実施形態によるメモリ回路の初期化方法について説明する。初期化するメモリ回路の構成は第３，第４の実施形態と同様であり、図２７および図３６に示すように、電気的パルスにより抵抗値が変化する可変抵抗体１０１および可変抵抗体１０２を２つ直列に接続し、可変抵抗体１０１，１０２の両端に電源端子１０４および電源端子１０５、２つの可変抵抗体１０１，１０２の中間に入出力端子１０３を設けた構成になっている。
そして初期化の方法は、図３６（ａ）のステップ１に示すように入出力端子１０３はグランドＧＮＤにした状態で、電源端子１０４に＋２Ｖのパルス電圧、電源端子１０５にも同極性の＋２Ｖのパルス電圧を印加する。これにより、２つの可変抵抗体１０１，１０２には図３６（ａ）のステップ１に示すような逆極性のパルス電圧が印加されることになるが、図３６（ｂ）に示すように２つの可変抵抗体１０１，１０２の抵抗値は同じように減少していく。
その後、電源端子１０４をグランドＧＮＤにした状態で、電源端子１０５に先程とは逆極性である−２Ｖのパルス電圧を印加する。これにより、可変抵抗体１０２のみにステップ１におけるのとは逆極性のパルス電圧が印加され、この可変抵抗体１０２の抵抗値が増加していき、２つの可変抵抗体１０１，１０２の抵抗値を低い値（Low）と高い値（High）の２つの状態に初期化することができる。
このような方法で２つの可変抵抗体１０１，１０２を初期化したメモリ回路は、図３７に示すように、入出力端子１０３に、一組の−１Ｖのパルス電圧と＋１Ｖのパルス電圧からなる記録パルス電圧を印加し、それと同期して、電源端子１０５には、一組の＋１Ｖのパルス電圧と＋１Ｖパルス電圧からなるパルス電圧を、電源端子１０４には、一組の−１Ｖのパルス電圧と−１Ｖパルス電圧からなるパルス電圧をそれぞれ印加する。これにより、図３７（ｂ）に示すように２つの可変抵抗体１０１，１０２の抵抗値を逆方向に変化させることができ、入出力端子１０３からのパルス電圧の印加により２つの可変抵抗体１０１，１０２の抵抗値を初期値と逆方向に変化させることで情報の記録を行うことができた。また、抵抗値が約２桁変化することから、多ビットの多値情報を記録することが可能となった。また、リセット時には入出力端子１０３に、一組の−１Ｖのパルス電圧と＋１Ｖのパルス電圧からなるパルス電圧からなるリセットパルス電圧を印加し、それと同期して、電源端子１０５には、一組の−１Ｖのパルス電圧と−１Ｖパルス電圧からなるパルス電圧を、電源端子１０４には、一組の＋１Ｖのパルス電圧と＋１Ｖパルス電圧からなるパルス電圧をそれぞれ印加する。これにより、図３７（ｂ）に示すように２つの可変抵抗体１０１，１０２の抵抗値を逆方向に変化させることができ、２つの可変抵抗体の抵抗値を初期値に戻すことが可能である。
本実施例では初期化および記録、リセット時のパルス電圧のパルス幅を１００ｎｓｅｃ．で実施したが、１０ｎｓｅｃ．の短いパルス幅でも、同様の結果が得られ、非常に高速での書き込み／消去動作が可能であることがわかった。
また、このように２つの可変抵抗１０１，１０２を直列に接続して相補的に変化させるメモリ構成により、従来の課題であったメモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができた。
（第６の実施形態）
第６の実施形態によるメモリ回路の初期化方法について説明する。初期化するメモリ回路の構成は第３〜第５の実施形態と同様であり、図２７および図３８に示すように、電気的パルスにより抵抗値が変化する可変抵抗体１０１および可変抵抗体１０２を２つ直列に接続し、可変抵抗体１０１，１０２の両端に電源端子１０４および電源端子１０５、２つの可変抵抗体１０１，１０２の中間に入出力端子１０３を設けた構成になっている。
そして初期化の方法は、図３８（ａ）のステップ１に示すように入出力端子１０３はグランドＧＮＤにした状態で、電源端子１０４に−２Ｖのパルス電圧、電源端子１０５にも同極性の−２Ｖのパルス電圧を印加する。これにより、２つの可変抵抗体１０１，１０２には図３８（ａ）のステップ１に示すような逆極性のパルス電圧が印加されることになるが、図３８（ｂ）に示すように２つの可変抵抗体１０１，１０２の抵抗値は同じように減少していく。その後、電源端子１０４をグランドＧＮＤにした状態で、電源端子１０５に先程とは逆極性である＋２Ｖのパルス電圧を印加する。これにより、可変抵抗体１０２だけにステップ１におけるのとは逆極性のパルス電圧が印加される。これにより可変抵抗体１０２の抵抗値が増加していき、２つの可変抵抗体１０１，１０２の抵抗値を低い値（Low）と高い値（High）の２つの状態に初期化することができる。
このような方法で２つの可変抵抗体１０１，１０２を初期化したメモリ回路も、第５の実施形態で説明した回路と同様、非常に高速での書き込み／消去動作が可能であることがわかった。
また、このように２つの可変抵抗１０１，１０２を直列に接続して相補的に変化させるメモリ構成により、従来の課題であったメモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができた。
本発明による初期化方法により初期化された不揮発性メモリは、低電力、高速書き込み・消去、大容量化が可能な有用なメモリである。

Claims (4)

  1. 与えられる電気的パルスの極性に応じてその抵抗値が増加／減少する材料（抵抗変化材料）を用いた記憶素子であって、
    第１および第２の電極が接続された抵抗変化材料と、
    前記第１または第２の電極に一端が接続された固定抵抗とを備え、
    前記第１および第２の電極間に記録のための電気的パルスが印加される
    記憶素子。
  2. 前記第１および第２の電極のうち前記固定抵抗の一端が接続されていない方と前記固定抵抗の他端との間に所定の電圧を加えた状態における前記第１および第２の電極間の電圧に基づいて記憶情報を読み出す
    請求項１に記載の記憶素子。
  3. 前記第１および第２の電極のうち前記固定抵抗の一端が接続されていない方と前記固定抵抗の他端との間に所定の電圧を加えた状態における前記固定抵抗の両端間の電圧に基づいて記憶情報を読み出す
    請求項１に記載の記憶素子。
  4. 前記抵抗変化材料は、
    印加される電気的パルスの極性に応じてその抵抗値が増加／減少する材料を記憶素子として利用する方法であって、
    前記抵抗変化材料が製膜後に電気的パルスを未だ１回も印加されていない初期状態において、前記抵抗変化材料に接続された第１および第２の電極間に、第１の電極の電位のほうが第２の電極の電位よりも高い第１の極性の電気的パルスを少なくとも１回加えるステップ（ａ）と、
    前記第１および第２の電極間に印加される電気的パルスの極性と前記抵抗変化材料の抵抗値の増加／減少との関係を、前記ステップ（ａ）において印加した電気的パルスの極性に基づいて一義的に決定するステップ（ｂ）と、
    前記ステップ（ｂ）において決定した関係に基づいて前記第１の極性、または、前記第１の電極の電位のほうが前記第２の電極の電位よりも低い第２の極性を選択し、選択した極性の電気的パルスを前記第１および第２の電極間に印加して前記抵抗変化材料の抵抗値を増加／減少させることで前記抵抗変化材料の抵抗値を所望の値に変化させるステップ（ｃ）と
    を含む方法によってあらかじめ初期化されている
    請求項１に記載の記憶素子。
JP2009269585A 2003-12-18 2009-11-27 抵抗変化材料を用いた記憶素子 Pending JP2010108594A (ja)

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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
JP2006260742A (ja) * 2005-02-15 2006-09-28 Sanyo Electric Co Ltd メモリ
JP4696715B2 (ja) * 2005-06-21 2011-06-08 ソニー株式会社 記憶装置及び記憶装置の駆動方法
JP4742824B2 (ja) * 2005-11-10 2011-08-10 ソニー株式会社 記憶装置の初期化方法
JP4816088B2 (ja) * 2006-01-11 2011-11-16 ソニー株式会社 記憶装置の初期化方法
KR101159075B1 (ko) * 2006-06-27 2012-06-25 삼성전자주식회사 ｎ+ 계면층을 구비한 가변 저항 랜덤 액세스 메모리 소자
US7388771B2 (en) * 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
KR100868105B1 (ko) * 2006-12-13 2008-11-11 삼성전자주식회사 저항 메모리 장치
WO2008126365A1 (ja) 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US7813158B2 (en) * 2007-05-14 2010-10-12 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Recordable electrical memory
JP5201138B2 (ja) * 2007-06-15 2013-06-05 日本電気株式会社 半導体装置及びその駆動方法
JP4545823B2 (ja) * 2007-10-15 2010-09-15 パナソニック株式会社 不揮発性記憶素子、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP4607252B2 (ja) * 2008-02-25 2011-01-05 パナソニック株式会社 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
JP5451011B2 (ja) * 2008-08-29 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び情報処理システム
US20100059729A1 (en) * 2008-09-09 2010-03-11 Ovonyx, Inc. Apparatus and method for memory
WO2010109876A1 (ja) 2009-03-25 2010-09-30 パナソニック株式会社 抵抗変化素子の駆動方法及び不揮発性記憶装置
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US7978498B2 (en) * 2009-04-03 2011-07-12 Sandisk 3D, Llc Programming non-volatile storage element using current from other element
US8139391B2 (en) * 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
US8295083B2 (en) * 2009-04-08 2012-10-23 Avalanche Technology, Inc. Method and apparatus for increasing the reliability of an access transitor coupled to a magnetic tunnel junction (MTJ)
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
CN102301425B (zh) * 2010-02-02 2013-10-30 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法、以及非易失性存储装置
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP5032611B2 (ja) * 2010-02-19 2012-09-26 株式会社東芝 半導体集積回路
JP4838399B2 (ja) * 2010-03-30 2011-12-14 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
WO2011121970A1 (ja) 2010-03-30 2011-10-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
US8385102B2 (en) 2010-05-11 2013-02-26 Sandisk 3D Llc Alternating bipolar forming voltage for resistivity-switching elements
KR101744757B1 (ko) 2010-06-22 2017-06-09 삼성전자 주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
JP5431267B2 (ja) * 2010-08-04 2014-03-05 パナソニック株式会社 抵抗変化素子の駆動方法及び不揮発性記憶装置
WO2012042866A1 (ja) * 2010-09-28 2012-04-05 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法
KR101797106B1 (ko) * 2010-10-26 2017-11-13 삼성전자주식회사 저항성 메모리 장치와 상기 저항성 메모리 장치를 포함하는 전자 장치들
JP5490961B2 (ja) * 2011-03-14 2014-05-14 パナソニック株式会社 不揮発性記憶素子の駆動方法及び不揮発性記憶装置
JP5404683B2 (ja) 2011-03-23 2014-02-05 株式会社東芝 抵抗変化メモリ
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US9390797B2 (en) * 2011-12-13 2016-07-12 Panasonic Intellectual Property Management Co., Ltd. Driving method of variable resistance element and non-volatile memory device
JP6097101B2 (ja) 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
US9053784B2 (en) 2012-04-12 2015-06-09 Micron Technology, Inc. Apparatuses and methods for providing set and reset voltages at the same time
JP5867264B2 (ja) * 2012-04-24 2016-02-24 ソニー株式会社 記憶制御装置、メモリシステム、情報処理システム、および、記憶制御方法
FR3002072B1 (fr) * 2013-02-08 2016-06-24 Commissariat Energie Atomique Methode de programmation d'une memoire resistive non volatile
US9007810B2 (en) 2013-02-28 2015-04-14 Sandisk 3D Llc ReRAM forming with reset and iload compensation
GB2514818B (en) 2013-06-05 2015-12-16 Cambridge Display Tech Ltd Polymer and organic electronic device
JP5748877B1 (ja) * 2014-03-07 2015-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型メモリ
SG10201601703UA (en) * 2016-03-04 2017-10-30 Silicon Storage Tech Inc Multi-step voltage for forming resistive random access memory (rram) cell filament
SG10201606137YA (en) * 2016-07-26 2018-02-27 Silicon Storage Tech Inc Current forming of resistive random access memory (rram) cell filament
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10910051B1 (en) * 2019-11-17 2021-02-02 Winbond Electronics Corp. Method and electronic circuit for verifying operation performed by cell of RRAM
CN116741236B (zh) * 2023-06-29 2024-04-30 厦门半导体工业技术研发有限公司 一种可变电阻式存储器的初始化方法、装置及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP2002537627A (ja) * 1999-02-17 2002-11-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報を保存するマイクロ電子デバイスとその方法
JP2003283003A (ja) * 2002-03-27 2003-10-03 Sharp Corp 集積回路装置及びニューロ素子
JP2003317466A (ja) * 2002-04-17 2003-11-07 Sony Corp 抵抗変化記憶素子を用いた記憶装置及び同装置の参照抵抗値決定方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337279A (en) 1992-03-31 1994-08-09 National Semiconductor Corporation Screening processes for ferroelectric memory devices
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
EP1134743A3 (en) 2000-03-13 2002-04-10 Matsushita Electric Industrial Co., Ltd. Magneto-resistive device and magneto-resistive effect type storage device
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
AU2002354082A1 (en) 2001-12-12 2003-06-23 Matsushita Electric Industrial Co., Ltd. Nonvolatile memory
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6965137B2 (en) * 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
JP4187197B2 (ja) * 2002-11-07 2008-11-26 シャープ株式会社 半導体メモリ装置の制御方法
US6930909B2 (en) * 2003-06-25 2005-08-16 Micron Technology, Inc. Memory device and methods of controlling resistance variation and resistance profile drift
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
US7463506B2 (en) * 2003-12-26 2008-12-09 Panasonic Corporation Memory device, memory circuit and semiconductor integrated circuit having variable resistance
US9533164B2 (en) * 2004-04-12 2017-01-03 Advanced Neuromodulation Systems, Inc. Method for providing multiple voltage levels during pulse generation and implantable pulse generating employing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002537627A (ja) * 1999-02-17 2002-11-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報を保存するマイクロ電子デバイスとその方法
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP2003283003A (ja) * 2002-03-27 2003-10-03 Sharp Corp 集積回路装置及びニューロ素子
JP2003317466A (ja) * 2002-04-17 2003-11-07 Sony Corp 抵抗変化記憶素子を用いた記憶装置及び同装置の参照抵抗値決定方法

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