JP2010055730A - センスアンプ回路及び半導体記憶装置 - Google Patents

Abstract

【課題】低電圧で読み出し動作を行う場合に十分な動作マージンを確保し得るセンスアンプ回路を提供する。
【解決手段】シングルエンド型のセンスアンプ回路は、制御電圧Ｖｇに応じてビット線ＬＢＬとセンスノードＮｓとの接続を制御するＭＯＳトランジスタＱ１と、ゲートがセンスノードＮｓに接続されビット線ＬＢＬからＭＯＳトランジスタＱ１を介して伝送される信号を増幅するＭＯＳトランジスタＱ２と、制御信号ＰＣＬに応じてビット線ＬＢＬを第１の電位に設定する第１の電位設定回路（Ｑ２）と、制御信号ＷＴに応じてセンスノードＮｓを第２の電位に設定する第２の電位設定回路（Ｑ５）とを備え、ビット線ＬＢＬを前記第１の電位に設定し、かつセンスノードＮｓを第２の電位に設定した後、ＭＯＳトランジスタＱ１を介してビット線ＬＢＬを電荷分配モードで駆動してＭＯＳトランジスタＱ２の増幅動作が行われる。
【選択図】図３

Description

本発明は、メモリセルから読み出されてビット線を介して伝送される信号を増幅するシングルエンド型のセンスアンプ回路とそれを備えた半導体記憶装置に関するものである。

近年、ＤＲＡＭ等の半導体記憶装置の微細化に伴い、各々のメモリセルの小型化を図るべく、メモリセルを構成するキャパシタの十分な容量を確保することが困難になっている。従来から、メモリセルから読み出した微小な信号電圧を増幅するために適したセンスアンプ回路として、電荷転送型のセンスアンプ回路が知られている。例えば、以下の特許文献１〜４においては、多様な電荷転送型センスアンプの構成が開示されている。

図２３は、従来の典型的な電荷転送型のセンスアンプ回路の構成例を示している。図２３においては、Ｎ型の選択トランジスタＱ０及びキャパシタＣｓからなるメモリセルＭＣと、２つのＮ型のＭＯＳトランジスタＱｇ、Ｑｐと、ラッチ型差動アンプ１００が示されている。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続される。キャパシタＣｓは、選択トランジスタＱ０のドレインとグランド電位の間に接続される。ＭＯＳトランジスタＱｇは、ゲートに印加された制御電圧Ｖｇに応じて、ビット線ＢＬとセンスノードＮｓとの間の接続を制御する。ＭＯＳトランジスタＱｐは、ゲートに印加された制御信号ＳＥＴに応じて、電源電圧ＶＤＤとセンスノードＮｓとの間の接続を制御する。ラッチ型差動アンプ１００は、センスノードＮｓの信号電圧と、参照電位Ｖｒとをそれぞれ入力し、差動増幅してラッチする。なお、参照電位Ｖｒは、メモリセルＭＣからハイ情報とロー情報をそれぞれ読み出したときのセンスノードＮｓにおける各電位の概ね中間電位に設定される。

図２３において、ビット線ＢＬにはビット線容量Ｃｂが形成され、センスノードＮｓには容量Ｃａが形成される。発明者らの検討により、センスアンプ回路において想定される動作モードは、キャパシタの容量Ｃｓ、ビット線ＢＬの電位とビット線容量Ｃｂ、センスノードＮｓの電位と容量Ｃａ（図１及びその説明を参照）などのパラメータに依存して定まり、後述の（式１）〜（式３）に従って動作することが見出された。図２３に示す従来の電荷転送型のセンスアンプ回路については、前述の動作モードのうち、電荷転送モードが支配的になることが確認されている。
特開２０００−１９５２６８号公報 特開２００２−１５７８８５号公報 特開平１１−１６３８４号公報 特開２００７−７３１２１号公報

しかしながら、図２３の電荷転送型のセンスアンプ回路を用いる場合は、比較的回路規模が大きいラッチ型差動アンプ１００を採用しているため、センスノードＮｓの容量Ｃａの増大が避けられない。例えば、１本のビット線ＢＬに５１２個のメモリセルＭＣを設ける構成において、ビット線容量Ｃｂ＝５０ｆＦ程度に対し、センスノードＮｓの容量Ｃａ＝１０ｆＦ程度になることが想定される。そして、かかる条件に基づき発明者らが検討を行った結果、電源電圧ＶＤＤが比較的高い場合（例えば、３Ｖや２Ｖ）、センスアンプ回路の増幅動作に支障はないものの、特に電源電圧ＶＤＤの低電圧化を図って、例えばＶＤＤ＝１Ｖで動作させる場合、増幅動作に支障を来たすことが判明した（図６及び図７とその説明参照）。このような条件下では、メモリセルＭＣのハイ情報とロー情報をそれぞれ読み出したときにセンスノードＮｓにおける電圧差が小さくなり、動作マージンが十分確保できなくなる。また、このような傾向は、メモリセルＭＣを小型化して容量が小さいキャパシタＣｓを用いる場合には、一層顕著になることがわかった。以上のように、従来の電荷転送型センスアンプ回路は、低容量のメモリセルＭＣを用いて低電圧動作を図る構成に対して適用することが困難であるという問題がある。

そこで、本発明はこれらの問題を解決するためになされたものであり、キャパシタの容量が小さいメモリセルを採用した半導体記憶装置において低電圧動作を図る場合、電荷分配モードの増幅動作を適切に制御することにより、読み出し動作時に十分な動作マージンを確保することが可能なセンスアンプ回路を提供することを目的とする。

上記課題を解決するために、本発明のセンスアンプ回路は、メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、第１の制御信号に応じて、前記ビット線を第１の電位に設定する第１の電位設定回路と、第２の制御信号に応じて、前記センスノードを第２の電位に設定する第２の電位設定回路とを備え、前記ビット線を前記第１の電位に設定し、かつ前記センスノードを前記第２の電位に設定した後、かつ前記第１のＭＯＳトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第２のＭＯＳトランジスタにより増幅することを特徴とする。

本発明のセンスアンプ回路によれば、メモリセルの読み出し動作に際し、第１の電位設定回路によりビット線を第１の電位に設定し、第２の電位設定回路によりセンスノードを第２の電位に設定し、続いて前記第１のＭＯＳトランジスタを電荷転送ゲートとして機能させ、これによりビット線を電荷分配モードで駆動し、センスノードに接続される第２のＭＯＳトランジスタによって信号電圧が増幅される。よって、第１の電位と第２の電位をそれぞれ適切な値に設定することにより、メモリセルのハイ情報とロー情報を読み出すときの電圧差を十分確保することができるとともに、シングルエンド型を採用したためにセンスノードの容量を小さくできるので、低容量のメモリセルを採用した場合であっても、特に低電圧動作時の動作マージンの向上に有効な構成を実現することができる。

本発明のセンスアンプ回路は、特に階層化されたメモリセルアレイに適用する場合に有効である。すなわち、所定数のローカルビット線がローカルセンスアンプを介してグローバルビット線と選択的に接続される構成において、差動構成を採用することなくシングルエンド型のローカルセンスアンプを用いて回路規模の小型化を図りつつ、センスアンプ回路の動作マージンを十分に確保することができる。

また、本発明のセンスアンプ回路は、特に、第１のＭＯＳトランジスタ又は第２のＭＯＳトランジスタの閾値電圧の変動が補償された補償電圧を発生する補償電圧発生回路と組み合わせて用いることが有効である。このような補償電圧をセンスアンプ回路に供給することにより、上述の動作マージンをより一層向上させることが可能となる。

以上述べたように本発明によれば、シングルエンド型のセンスアンプを採用し、電荷分配モードに基いて増幅動作を制御する場合、センスノードの容量を小さく設定できるので、１Ｖ程度の低電圧動作における動作マージンを十分に確保することができる。特に、５ｆＦ以下のように小さい容量のメモリセルを用いて、１Ｖ程度の低電圧動作をさせる場合において有利な構成を実現できる。

また、ビット線構成とセンスアンプ回路が階層化された半導体記憶装置において、特にローカルビット線の容量を小さく設定でき、かつシングルエンド型のローカルセンスアンプの面積を低減させることができ、良好な動作マージンを小さい面積で実現可能となる。

さらに、補償電圧発生回路を用いることで、ＭＯＳトランジスタの閾値電圧の製造プロセスや温度による変動を適切に補償することができ、センス時の動作マージンを一層向上させ、センスアンプ回路の動作の信頼性を高めることができる。あるいは、チップ内のばらつき許容範囲を拡大することができるので、小さい容量のメモリセルを用いる大容量のＤＲＡＭに多数のセンスアンプ回路を組み込む場合、製造歩留まりの向上と製造コストの低減が可能となる。

本発明の実施形態について図面を参照しながら説明する。以下では、センスアンプ回路を備えた半導体記憶装置に対して本発明を適用した２つの実施形態について説明する。

[基本原理]
本実施形態のセンスアンプ回路に関し、基本的な動作原理について図１及び図２を参照して説明する。一般に、センスアンプ回路の基本的な動作モードとして、電荷転送モード（チャージトランスファモード）と電荷分配モード（チャージシェアモード）を想定することができる。図１は、電荷転送モード及び電荷分配モードで動作するセンスアンプ回路の入力側の構成を模式的に示す図である。図１においては、Ｎ型の選択トランジスタＱ０及びキャパシタＣｓからなるメモリセルＭＣと、２つのＮ型のＭＯＳトランジスタＱｇ、Ｑｐからなるセンスアンプ回路が示されている。

選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続される。また、選択トランジスタＱ０のドレインとグランド電位の間にキャパシタＣｓが接続される。電荷転送ゲートとして機能するＭＯＳトランジスタＱｇは、ビット線ＢＬとセンスノードＮｓとの間に接続されている。ビット線電位供給用のＭＯＳトランジスタＱｐは、電源電圧ＶＤＤとセンスノードＮｓとの間に接続されている。ＭＯＳトランジスタＱｇのゲートには制御電圧Ｖｇが印加され、ＭＯＳトランジスタＱｐのゲートには制御信号ＳＥＴが印加されている。図１には、ビット線ＢＬに形成されるビット線容量Ｃｂと、センスノードＮｓに形成される容量Ｃａと、ビット線ＢＬの電位Ｖｂと、センスノードＮｓの電位Ｖａをそれぞれ示している。このうち、ビット線容量Ｃｂ及びセンスノードＮｓの容量Ｃａは、配線の寄生容量、トランジスタ等の入力容量、メモリセルＭＣの接続数などに依存して定まる。

メモリセルＭＣの読み出し動作に先立って、ビット線電位供給用のＭＯＳトランジスタＱｐの動作により、センスノードＮｓが電源電圧ＶＤＤに設定される。このとき、ビット線ＢＬは、ＭＯＳトランジスタＱｇを介して、制御電圧ＶｇとＭＯＳトランジスタＱｇの閾値電圧Ｖｔ１に基づき、Ｖｂ＝Ｖｇ−Ｖｔ１となる電位Ｖｂ（本発明の所定電位）が供給される。

その後、ＭＯＳトランジスタＱｐがオフし、続いてワード線ＷＬが駆動されて選択トランジスタＱ０がオンする。これにより、センスアンプ回路によるセンス動作が開始される。このときのメモリセルＭＣの電荷蓄積ノードＮ０の電圧をＶｓとすると、Ｖｓ、Ｖｂ、ＶＤＤの各値の関係に応じて、次の３つの動作に分けることができる。
（１）ＭＯＳトランジスタＱｇがオフを保持
（２）ＭＯＳトランジスタＱｇを通して上述の電荷転送モードで電荷が移動
（３）ＭＯＳトランジスタＱｇを通して上述の電荷分配モードで電荷が移動

ここで、上記の動作（２）と動作（３）の境界（変化点）となる電位ＶｂをＶｃと定義する。この電圧Ｖｃを用いると、上記動作を完了した後のセンスノードＮｓの電位Ｖａは、動作（１）、（２）、（３）に対応して、それぞれ以下の（式１）、(式２）、（式３）のように表現される。
（式１）Ｖｂ≦Ｖｓ ： Ｖａ＝ＶＤＤ
（式２）Ｖｓ＜Ｖｂ≦Ｖｃ ： Ｖａ＝ＶＤＤ＋（Ｃｓ／Ｃａ）Ｖｓ
−（Ｃｓ／Ｃａ）Ｖｂ
（式３）Ｖｃ＜Ｖｂ ： Ｖａ＝（ＣｓＶｓ＋ＣａＶＤＤ）／（Ｃｓ＋Ｃｂ＋Ｃａ）
＋（Ｃｂ／（Ｃｓ＋Ｃｂ＋Ｃａ））Ｖｂ
ただし、電圧Ｖｃは次式で算出される。
Ｖｃ＝（（Ｃｓ＋Ｃｂ）ＣａＶＤＤ）＋（Ｃｓ＋Ｃｂ）ＣｓＶｓ）
／（Ｃｓ（Ｃｓ＋Ｃｂ＋Ｃａ）＋ＣｂＣａ）

例えば、図２３に示す従来のセンスアンプは、主に上記式（２）の電荷転送モードにより動作させるものであるが、図１に示すセンスアンプ回路は、電荷転送モードと電荷分配モードとを制御しつつ動作させるものである。

次に図２は、本実施形態において、電荷分配モードで動作するセンスアンプ回路の入力側の構成を模式的に示す図である。図２においては、図１と同様のメモリセルＭＣ、Ｎ型のＭＯＳトランジスタＱｇ、Ｑｐに加えて、ビット線ＢＬとグランド電位の間に接続されたＮ型のＭＯＳトランジスタＱｂが設けられている。ＭＯＳトランジスタＱｂは、ゲートに印加されたプリチャージ信号ＰＣ０に応じて、ビット線ＢＬをグランド電位に設定する。なお、ＭＯＳトランジスタＱｐのゲートには、プリチャージ信号ＰＣ１が印加されるものとする。それ以外の構成については、図１と共通するので説明を省略する。

プリチャージ動作時には、ＭＯＳトランジスタＱｇがオフ状態となるように制御される。この場合、ビット線ＢＬはＭＯＳトランジスタＱｂの動作により、グランド電位にプリチャージされ、センスノードＮｓはＭＯＳトランジスタＱｐの動作により、電源電圧ＶＤＤにプリチャージされる。プリチャージ動作を終了してＭＯＳトランジスタＱｐ、Ｑｂをそれぞれオフ状態とした後、ワード線ＷＬを駆動して選択トランジスタＱ０をオンする。これにより、センスアンプ回路によるセンス動作が開始される。ここで、メモリセルＭＣの上述の電圧Ｖｓと、メモリセルＭＣの電荷がビット線ＢＬに読み出されて電荷分配が完了したときのビット線ＢＬの電位Ｖｂとの関係は、
Ｖｂ＝（Ｃｓ／（Ｃｓ＋Ｃｂ））Ｖｓ
と表される。この時点で、ＭＯＳトランジスタＱｇはオフ状態を保っている。そして、電荷分配モードによる動作が開始し、ＭＯＳトランジスタＱｇのゲートに制御電圧Ｖｇが印加される、ここでＭＯＳトランジスタＱｇの閾値電圧Ｖｔ１を用いて、電圧Ｖｘを次式で定義する。
Ｖｘ＝Ｖｇ−Ｖｔ１
この場合、Ｖｂ、Ｖｘ、ＶＤＤの各値の関係に応じて、上述した３つの動作（１）、（２）、（３）に分けることができる。そして、動作（２）と動作（３）の境界となる上記電圧Ｖｃは、
Ｖｃ＝（ＣｓＶｓ＋ＣａＶＤＤ）／（Ｃｓ＋Ｃｂ＋Ｃａ）
と表される。これにより、電荷分配モードによる動作を完了した後のセンスノードＮｓの電位Ｖａは、動作（１）、（２）、（３）に対応して、それぞれ以下に示す（式１´）、(式２´）、（式３´）のように表現される。
（式１´）Ｖｘ≦Ｖｂ ： Ｖａ＝ＶＤＤ
（式２´）Ｖｂ＜Ｖｘ≦Ｖｃ ： Ｖａ＝ＶＤＤ＋（Ｃｓ／Ｃａ）Ｖｓ
−（（Ｃｓ＋Ｃｂ）／Ｃａ）Ｖｘ
（式３´）Ｖｃ＜Ｖｘ
： Ｖａ＝（ＣｓＶｓ＋ＣａＶＤＤ）／（Ｃｓ＋Ｃｂ＋Ｃａ）

本実施形態のセンスアンプ回路では、後述するように制御電圧Ｖｇを適切に設定することにより、メモリセルＭＣからハイ情報を読み出した場合は（式１´）に従って動作させ、メモリセルＭＣからロー情報を読み出した場合は（式３´）に従って動作させる。本実施形態のセンスアンプ回路は、このように電荷転送モードをあまり用いることなく、主に電荷分配モードで動作するように制御されるので、電荷分配制御型センスアンプ回路と呼ぶことができる。

［第１実施形態］
以下、本発明の第１実施形態について説明する。第１実施形態では、階層化されたメモリセルアレイが構成され、ビット線とセンスアンプ回路がともに階層化されたＤＲＡＭに対し、シングルエンド型の電荷分配制御型センスアンプ回路を適用したものである。図３は、第１実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図であり、メモリセルＭＣと、階層化されたビット線としてのローカルビット線ＬＢＬ（本発明のビット線）及びグローバルビット線ＧＢＬと、上述の電荷分配制御型センスアンプ回路としてのローカルセンスアンプ１０と、グローバルセンスアンプ１１とが示されている。

メモリセルＭＣは、Ｎ型の選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣｓとから構成される１Ｔ１Ｃ型のＤＲＡＭメモリセルである。選択トランジスタＱ０は、ソースがローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、選択トランジスタＱ０のドレインとセルプレート電位ＶＰＬＴとの間に接続されている。図２では、１つのメモリセルＭＣを示しているが、実際には複数のワード線ＷＬと複数のローカルビット線ＬＢＬの各交点に配置された多数のメモリセルＭＣが設けられている。第１実施形態では、例えば、１本のローカルビット線ＬＢＬに３２個のメモリセルＭＣが接続されることを想定する。この場合、１本のローカルビット線ＬＢＬに形成されるビット線容量Ｃｂは、例えば３ｆＦとなる。

メモリセルＭＣが接続されたローカルビット線ＬＢＬは、ローカルセンスアンプ１０を介して選択的にグローバルビット線ＧＢＬに接続され、さらに対応するグローバルセンスアンプ１１に伝送される。また、図３では一部のみが図示されるが、第１実施形態においては、各々のローカルセンスアンプ１０を両側のローカルビット線ＬＢＬが共有するとともに、各々のグローバルセンスアンプ１１を両側のグローバルビット線ＧＢＬが共有する構成が採用される。これにより、ローカルセンスアンプ１０とグローバルセンスアンプ１１の個数を減らしてチップ面積の削減が可能となる。

ローカルセンスアンプ１０は、７つのＮ型のＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７から構成されている。電荷転送ゲートとして機能するＭＯＳトランジスタＱ１（本発明の第１のＭＯＳトランジスタ）は、ローカルビット線ＬＢＬとローカルセンスアンプ１０内のセンスノードＮｓとの間に接続され、ゲートに制御信号ＣＴＬが印加されている。図２のＭＯＳトランジスタＱｂに対応するＭＯＳトランジスタＱ２（本発明の第１の電位設定回路）は、ローカルビット線ＬＢＬとグランド電位の間に接続され、ゲートにプリチャージ信号ＰＣＬ（本発明の第１の制御信号）が印加されている。増幅素子として機能するＭＯＳトランジスタＱ３（本発明の第２のＭＯＳトランジスタ）は、ゲートがセンスノードＮｓに接続され、ローカルビット線ＬＢＬからＭＯＳトランジスタＱ１を介して伝送された信号をセンス・増幅してドレイン電流に変換する。

読み出し制御用のＭＯＳトランジスタＱ４は、ゲートに印加される制御信号ＲＴに応じて、グローバルビット線ＧＢＬとＭＯＳトランジスタＱ３のドレインとの接続を制御する。書き込み制御用のＭＯＳトランジスタＱ５（本発明の第２の電位設定回路）は、ゲートに印加される制御信号ＷＴ（本発明の第２の制御信号）に応じて、グローバルビット線ＧＢＬとセンスノードＮｓとの間の接続を制御する。

１つのローカルセンスアンプ１０は２本のローカルビット線ＬＢＬに共有されるので、一方の側のローカルビット線に接続されるＭＯＳトランジスタＱ１、Ｑ２に加えて、他方の側のローカルビット線ＬＢＬ（ノードＮ１０）に接続されるＭＯＳトランジスタＱ６、Ｑ７が設けられている。ＭＯＳトランジスタＱ１に対応するＭＯＳトランジスタＱ６のゲートには制御信号ＣＴＲが印加され、ＭＯＳトランジスタＱ２に対応するＭＯＳトランジスタＱ７のゲートにはプリチャージ信号ＰＣＲが印加されている。両側のローカルビット線ＬＢＬといずれかとローカルセンスアンプ１０を選択的に接続することができる。なお、ローカルセンスアンプ１０には、両側の２本ローカルビット線ＬＢＬを介して、全部で６４個のメモリセルＭＣが接続されることになる。

また、１本のグローバルビット線ＧＢＬには、例えば、８個のローカルセンスアンプ１０が接続されものとする。この場合、１本のグローバルビット線ＧＢＬには、合計で５１２個のメモリセルＭＣを選択的に接続可能となる。各々のグローバルビット線ＧＢＬには、寄生容量Ｃｇｂが形成されている。グローバルセンスアンプ１１の両側には、一方のグローバルビット線ＧＢＬとの間の接続を制御するＭＯＳトランジスタＱ８と、他方のグローバルビット線ＧＢＬとの間の接続を制御するＭＯＳトランジスタＱ９が設けられている。そして、ＭＯＳトランジスタＱ８のゲートに印加される制御信号ＳＨＬと、ＭＯＳトランジスタＱ９のゲートに印加される制御信号ＳＨＲにより、両側のグローバルビット線ＧＢＬのいずれかとグローバルセンスアンプ１１を選択的に接続することができる。

図４は、図３のグローバルセンスアンプ１１の回路構成の一例を示している。図４に示すように、グローバルセンスアンプ１１には、３個のＰ型のＭＯＳトランジスタＱ１０、Ｑ１３、Ｑ１５と８個のＮ型のＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１４、Ｑ１６〜Ｑ２０を含んで構成される。電源電圧ＶＤＤとノードＮ１２との間には、プリチャージ用のＭＯＳトランジスタＱ１０が接続されている。ＭＯＳトランジスタＱ１０は、ゲートに印加される反転プリチャージ信号／ＰＣがローのときにノードＮ１２を電源電圧ＶＤＤにプリチャージする。ＭＯＳトランジスタＱ１１は、ゲートに印加されるラッチ制御信号ＬＴＣに応じて、ノードＮ１２とノードＮ２との間の接続を制御する。また、ＭＯＳトランジスタＱ１２は、ゲートに印加される制御信号ＲＥＳに応じて、ノードＮ１２とノードＮ３との間の接続を制御する。

信号電圧判定ラッチ１１ａは、４つのＭＯＳトランジスタＱ１３〜Ｑ１６から構成され、ローカルセンスアンプ１０からノードＮ１２に伝送された信号電位を２値で判定してラッチする。信号電圧判定ラッチ１１ａにおいて、それぞれゲートがノードＮ２に接続される一対のＭＯＳトランジスタＱ１３、Ｑ１４により、比較的駆動力の大きなセンス用インバータが構成される。同様に、それぞれゲートがノードＮ３に接続される一対のＭＯＳトランジスタＱ１５、Ｑ１６により、比較的駆動力の小さなラッチ用インバータが構成される。

読み出し信号線／ＲＤＬとグランドの間には、読み出し回路としての２つのＭＯＳトランジスタＱ１７、Ｑ１８が直列接続され、信号電圧判定ラッチ１１ａの出力信号ＳＤ（ノードＮ３）がＭＯＳトランジスタＱ１７のゲートに入力される。書き込み信号線／ＷＤＬとノードＮ２の間には、書き込み回路としての２つのＭＯＳトランジスタＱ１９、Ｑ２０が直列接続され、ＭＯＳトランジスタＱ１９のゲートに書き込みイネーブル信号ＷＥが入力される。ＭＯＳトランジスタＱ１８、Ｑ２０の各ゲートには、センスアンプ選択信号ＹＳが共通に入力される。

読み出し動作時は、ラッチ制御信号ＬＴＣがハイ、かつセンスアンプ選択信号ＹＳがハイになり、センス用インバータの出力信号ＳＤが読み出し信号線／ＲＤＬに出力される。このとき、ノードＮ３に現れる出力信号ＳＤは、ノードＮ１２の論理値を反転した電圧となっている。また、読み出し動作後のメモリセルＭＣのデータの破壊を回避するための再書き込み動作時は、ラッチ制御信号ＬＴＣがロー、制御信号ＲＥＳがハイとなり、出力信号ＳＤはＭＯＳトランジスタＱ１２を介してノードＮ１２に出力される。

一方、書き込み動作時は、センスアンプ選択信号ＹＳがハイ、書き込みイネーブル信号ＷＥがハイになり、書き込み信号線／ＷＤＬから書き込みデータが入力される。この書き込みデータは、上述のセンス用インバータにより反転され、ＭＯＳトランジスタＱ１２を介してノードＮ１２に出力される。

次に、第１実施形態のセンスアンプ回路の増幅動作について、図５を用いて説明する。図５は、第１実施形態のセンスアンプ回路の増幅動作を説明するために、２通りの容量の条件に対応する２つのグラフを示している。各グラフにおいて電源電圧ＶＤＤ＝１Ｖを想定し、特性Ｗ１（Ｈ）はメモリセルＭＣからハイ情報を読み出すときの特性であり（Ｖｓ＝１Ｖ）、特性Ｗ１（Ｌ）は、メモリセルＭＣからロー情報を読み出すときの特性である(Ｖｓ＝０Ｖ)。なお、電圧Ｖｓは、キャパシタＣｓの電荷蓄積ノードＮ０（図２）の電圧である。また、ビット線容量Ｃｂと、メモリセルＭＣのキャパシタＣｓの容量（以下、単に容量Ｃｓと呼ぶ）と、センスノードＮｓの容量Ｃａに関し、図５（ａ）では、Ｃｂ＝３ｆＦ、Ｃｓ＝５ｆＦ、Ｃａ＝２ｆＦに設定され、図５（ｂ）は、Ｃｂ＝３ｆＦ、Ｃｓ＝２ｆＦ、Ｃａ＝１ｆＦに設定されるとする。

図５において、ＭＯＳトランジスタＱ３の閾値電圧のばらつき範囲が、例えば、０．３〜０．８Ｖとなっている。よって、ハイ情報の読み出し時の特性Ｗ１（Ｈ）は、ＭＯＳトランジスタＱ３がオンを保持するように、縦軸の電位Ｖａが１Ｖで推移する動作領域が用いられる。この動作領域では、上述の（式１´）に従って電位Ｖａが１Ｖを保っている。一方、ロー情報の読み出し時の特性Ｗ１（Ｌ）は、ＭＯＳトランジスタＱ３がオフするように、例えば、電位Ｖａが０．３Ｖ以下の動作領域が用いられる。このとき、特性Ｗ１（Ｌ）では、横軸の電圧Ｖｘが０を超えると電位Ｖａが急峻に変化して変化点Ｐ１に達し、変化点Ｐ１を超える領域では上述の（式３´）に示すように電界分配モードに従って動作する。各グラフにおいて、特性Ｗ１（Ｈ）と特性Ｗ１（Ｌ）との電圧差により信号電圧の読み出し可能な範囲が定まる。

図５には、ローカルセンスアンプ１０における閾値電圧のばらつき許容範囲Ｒｖｔ１の設定例を重ねて示している。ばらつき許容範囲Ｒｖｔ１の縦軸方向の幅は、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３のばらつき許容範囲を表し、ばらつき許容範囲Ｒｖｔ１の横軸方向の幅は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１のばらつき許容範囲を表している。なお、電圧Ｖｘは、ＭＯＳトランジスタＱ１の一定の制御電圧Ｖｇから、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１だけ低い電圧に設定される。このように、ばらつき許容範囲Ｒｖｔ１が全体的に特性Ｗ１（Ｈ）、Ｗ１（Ｌ）に囲まれた範囲内に存在することが、ローカルセンスアンプ１０による安定な増幅動作の条件となる。この場合、特性Ｗ１（Ｈ）、Ｗ１（Ｌ）に囲まれた範囲内でばらつき許容範囲Ｒｖｔ１を大きく確保できれば、ローカルセンスアンプ１０の動作マージンを大きくでき、その増幅動作の信頼性が向上する。

ここで、図５に対する比較例として、従来のセンスアンプ回路（図２３）の増幅動作に対応する２通りのグラフを図６及び図７に示す。図６及び図７の各々においては、電源電圧ＶＤＤの３Ｖまでの動作を想定し、ＶＤＤ＝３Ｖ、２Ｖ、１Ｖの場合の３通りについて、それぞれハイ情報とロー情報を読み出す場合の特性を示している。また、図６では、図５（ａ）に対応してＣｓ＝５ｆＦに設定され、図７では、図５（ｂ）に対応してＣｓ＝２ｆＦに設定されるとする。図６及び図７においては、ともにＣｂ＝５０ｆＦ、Ｃａ＝１０ｆＦに設定されるとする。図６においては、特性Ｗ、変化点Ｐ、横軸方向及び縦軸方向の各許容範囲Ｘ、Ｙのそれぞれに対し、カッコ書きにてＶＤＤの値（３、２、１）とハイ情報（Ｈ）／ロー情報（Ｌ）を付加して表している。図７においても、特性Ｗ’、変化点Ｐ’、横軸方向及び縦軸方向の各許容範囲Ｘ’、Ｙ’のそれぞれに対し、同様に表している。ここでＸ及びＸ’は電位Ｖｂの設定値の許容範囲を、Ｙ及びＹ’は許容範囲Ｘ及びＸ’におけるハイ情報とロー情報の読み出し信号電圧の差を示している。

従来のセンスアンプ回路では、電源電圧ＶＤＤ＝３Ｖ、２Ｖの場合、変化点Ｐ、Ｐ’の位置が右側にシフトしていることがわかる。この場合、Ｃｓ＝５ｆＦの図６に比べ、メモリセルＭＣを低容量化したＣｓ＝２ｆＦの図７は、読み出し電圧の信号差が小さくなっている。また、図６及び図７から明らかなように、ＶＤＤ＝１Ｖの条件では、上述の許容範囲Ｘ、Ｙを確保することが困難であり、かかる低電圧動作で従来のセンスアンプ回路を用いることは困難である。このように、特にＶＤＤ＝１Ｖの低電圧動作の条件下で、上述の図５の場合において、図６及び図７の動作と比べたときに動作マージンが大幅に向上する点で顕著な相違がある。これは、主にシングルエンド型のローカルセンスアンプ１０を採用したことにより、センスノードＮｓの容量Ｃａを減少することによる効果である。

次に、第１実施形態のＤＲＡＭにおける読み出し動作について図８及び図９を参照して説明する。図８は、メモリセルＭＣからハイ情報を読み出す場合の動作波形を示す図であり、図９は、メモリセルＭＣからロー情報を読み出す場合の動作波形を示す図である。図８及び図９の上部に示すように、全体動作を６つの期間（Ｔ１〜Ｔ６）に細分化して示している。

図８に示すように、ハイ情報の読み出し動作では、プリチャージ解除期間Ｔ１の前の時点でローカルビット線ＬＢＬはグランド電位ＶＳＳ（０Ｖ）にプリチャージされており、センスノードＮｓ及びグローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされている。このとき、プリチャージ信号ＰＣＬとラッチ制御信号ＬＴＣはそれぞれハイを保ち、反転プリチャージ信号／ＰＣと各制御信号ＣＴＬ、ＲＴ、ＲＥＳはそれぞれローを保っている。また、各制御信号ＷＴ、ＳＨＲは、電源電圧ＶＤＤより高い正電圧ＶＰＰを保ち、ワード線ＷＬの電位は、グランド電位ＶＳＳより低い負電圧ＶＫＫを保っている。

プリチャージ解除期間Ｔ１において、プリチャージ信号ＰＣＬがローに制御され、ＭＯＳトランジスタＱ２がオフし、左側のローカルビット線ＬＢＬがグランド電位ＶＳＳにプリチャージされた状態でフローティングとなる。このとき、非選択側の右側のローカルビット線ＬＢＬは、ＭＯＳトランジスタＱ７を介してグランド電位ＶＳＳにプリチャージされた状態を保持する。また、制御信号ＷＴがローに制御され、ＭＯＳトランジスタＱ５がオフし、センスノードＮｓが電源電圧ＶＤＤにプリチャージされた状態でフローティングとなる。このとき、制御信号ＳＨＲがローに制御されて、非選択側のグローバルビット線ＧＢＬがグローバルセンスアンプ１１から切り離される。なお、非選択側のグローバルセンスアンプ１１については、図８には示されないが、プリチャージ信号ＰＣＬ、ＰＣＲがハイ、制御信号ＣＴＬ、ＣＴＲ、ＲＴがローの状態を保ち、ワード線ＷＬの電位が正電圧ＶＰＰを保っている。

セル選択期間Ｔ２において、ワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＰに駆動され、これによりハイ情報を保持するメモリセルＭＣの信号電圧がローカルビット線ＬＢＬに読み出される。これにより、ローカルビット線ＬＢＬは電位Ｖｂに上昇する。

電荷分配期間Ｔ３において、制御信号ＣＴＬが制御電圧Ｖｇに制御される。このとき、Ｖｘ＝Ｖｇ−Ｖｔ１で与えられる電圧Ｖｘがローカルビット線ＬＢＬの電位Ｖｂより低くなっているので、ＭＯＳトランジスタＱ１はオフの状態に保たれ、センスノードＮｓが電源電圧ＶＤＤを維持する。

センス期間Ｔ４において、制御信号ＲＴがハイに制御され、その状態を一定期間保持する。このとき、センスノードＮｓは、ＭＯＳトランジスタＱ３の閾値電圧のばらつき許容範囲Ｒｖｔの上限より高い電位にあるため、ＭＯＳトランジスタＱ３には大きなドレイン電流が流れる。従って、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷がＭＯＳトランジスタＱ３により短時間で引き抜かれることになり、グローバルビット線ＧＢＬが急速に放電されて、その電位が電源電圧ＶＤＤからグランド電位ＶＳＳに変化する。センス期間Ｔ４の終了時点で、グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳとなり、その電位がグローバルセンスアンプ１１の信号電圧判定ラッチ１１ａで反転され、出力信号ＳＤが電源電圧ＶＤＤに変化する。その後、ラッチ制御信号ＬＴＣがローに制御され、センス期間Ｔ４が終了する。

なお、ＭＯＳトランジスタＱ３の閾値電圧のばらつき許容範囲Ｒｖｔは、トランジスタ形成時の寸法の微細なばらつきやゲート絶縁膜厚のばらつき、あるいはチャネル不純物分布のランダムなゆらぎや温度などに依存して、全体的なばらつきが分布する範囲に依存して定まる。

続いてリストア期間Ｔ５において、制御信号ＲＥＳが正電圧ＶＰＰに制御され、グローバルセンスアンプ１１の出力信号ＳＤがＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力され、グローバルビット線ＧＢＬの電位が電源電圧ＶＤＤに変化する。次いで制御信号ＷＴが再び正電圧ＶＰＰに制御され、グローバルビット線ＧＢＬがＭＯＳトランジスタＱ５を介してセンスノードＮｓに接続される。そして、ほぼ同じタイミングで、制御電圧Ｖｇを保持する制御信号ＣＴＬが正電圧ＶＰＰに制御され、ローカルビット線ＬＢＬがＭＯＳトランジスタＱ１を介してセンスノードＮｓに接続される。これにより、メモリセルＭＣにハイ情報が再書き込みされる。

プリチャージ期間Ｔ６において、ワード線ＷＬが負電圧ＶＫＫに戻される。続いて、各制御信号ＣＴＬ、ＲＥＳがローに制御され、ラッチ制御信号ＬＴＣがハイに制御される。続いて、プリチャージ信号ＰＣＬがハイ、かつ反転プリチャージ信号／ＰＣがローにそれぞれ制御され、ローカルビット線ＬＢＬがグランド電位ＶＳＳにプリチャージされるとともに、センスノードＮｓ及びグローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされる。これにより、信号電圧判定ラッチ１１ａの出力信号ＳＤがローに変化する。最後に、制御信号ＳＨＲが正電圧ＶＰＰに制御され、読み出し動作が完了する。

次に図９に示すように、ロー情報の読み出し動作において、プリチャージ解除期間Ｔ１までの動作は図８と同様になる。続くセル選択期間Ｔ２において、ワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＰに駆動され、ロー情報を保持するメモリセルＭＣから信号電圧がローカルビット線ＬＢＬに読み出さる。このとき、ローカルビット線ＬＢＬの電位Ｖｂはグランド電位に維持される。

電荷分配期間Ｔ３において、制御信号ＣＴＬが制御電圧Ｖｇに制御される。このとき、上述の電圧Ｖｘが電圧Ｖｃより高い電圧にあるので、ＭＯＳトランジスタＱ１がオンし、（式３´）に示すように電荷分配モードで動作する。これにより、ローカルビット線ＬＢＬとセンスノードＮｓが同電位となって、Ｖａ＝Ｖｃとなる。

センス期間Ｔ４において、制御信号ＲＴがハイに制御され、その状態を一定期間保持する。このとき、センスノードＮｓがＭＯＳトランジスタＱ３の閾値電圧Ｖｔのばらつき許容範囲Ｒｖｔの下限より低い電位にあるため、ＭＯＳトランジスタＱ３にはドレイン電流が流れない。よって、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤを保持する。センス期間Ｔ４の終了時点でグローバルビット線ＧＢＬの電位が電源電圧ＶＤＤとなり、その電位がグローバルセンスアンプ１１の信号電圧判定ラッチ１１ａで反転され、出力信号ＳＤがグランド電位ＶＳＳを保つ。その後、ラッチ制御信号ＬＴＣがローに制御され、センス期間Ｔ４が終了する。

リストア期間Ｔ５において、制御信号ＲＥＳが正電圧ＶＰＰに制御され、グローバルセンスアンプ１１の出力信号ＳＤがＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力され、グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳに変化する。次いで制御信号ＷＴが再び正電圧ＶＰＰに制御され、グローバルビット線ＧＢＬがＭＯＳトランジスタＱ５を介してセンスノードＮｓに接続される。そして、ほぼ同じタイミングで、制御電圧Ｖｇを保持する制御信号ＣＴＬが正電圧ＶＰＰに制御され、ローカルビット線ＬＢＬがＭＯＳトランジスタＱ１を介してセンスノードＮｓに接続される。これにより、メモリセルＭＣにロー情報が再書き込みされる。

プリチャージ期間Ｔ６において、ワード線ＷＬが負電圧ＶＫＫに戻される。続いて、各制御信号ＣＴＬ、ＲＥＳがローに制御され、ラッチ制御信号ＬＴＣがハイに制御される。続いて、プリチャージ信号ＰＣＬがハイ、かつ反転プリチャージ信号／ＰＣがローにそれぞれ制御され、ローカルビット線ＬＢＬがグランド電位ＶＳＳにプリチャージされるとともに、センスノードＮｓ及びグローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされる。最後に、制御信号ＳＨＲが正電圧ＶＰＰに制御され、読み出し動作が完了する。

次に、第１実施形態の変形例について説明する。図１０は、第２実施形態の変形例として、ローカルセンスアンプ１０の一部を変更した場合の構成である。すなわち、図１０においては、図３と同様の回路構成において、ローカルセンスアンプ１０のセンスノードＮｓと電源ＶＰＣとの間にＭＯＳトランジスタＱ３０が設けられ、電源ＶＰＣがグランド電位及び所定の電位とに駆動される。この所定の電位は、例えば、１．５Ｖに設定される。なお、図１０の他の回路部分は図３と共通であるため、説明を省略する。

図１１は、本変形例のセンスアンプ回路の増幅動作を説明するために、図５と同様の２つのグラフを示している。各グラフにおいて電源電圧ＶＤＤ＝１Ｖである点は図５と共通であるが、さらに上記の電圧ＶＰＣ＝１．５Ｖに設定するとともに、図１１（ａ）では、Ｃｂ＝１３ｆＦ、Ｃｓ＝１０ｆＦ、Ｃａ＝２ｆＦに設定され、図１１（ｂ）では、Ｃｂ＝１３ｆＦ、Ｃｓ＝２０ｆＦ、Ｃａ＝２ｆＦに設定されるとする。この場合、図１１（ａ）の特性Ｗ２（Ｈ）、Ｗ２（Ｌ）と、図１１（ｂ）の特性Ｗ２（Ｈ）、Ｗ２（Ｌ）が得られ、上記のパラメータの相違を反映して、電圧Ｖｘと電位Ｖａの関係は図５とは異なっている。また、図１１において、ばらつき許容範囲Ｒｖｔ２は、比較的広い範囲に分布することがわかる。

図１２及び図１３は、本変形例のＤＲＡＭにおける読み出し動作を説明する図であり、図８及び図９に対応する動作波形を示している。図１２及び図１３の動作波形の多くは図８及び図９と共通するので、以下では相違点のみを説明する。本変形例では、プリチャージ動作時に、プリチャージ信号ＰＣがハイに制御され、ＭＯＳトランジスタＱ３０を介してセンスノードＮｓが電圧ＶＰＣの電位まで上昇する。図１２及び図１３に示すように、センスノードＮｓの電位Ｖａが上昇する結果、閾値電圧Ｖｔ２のばらつき許容範囲Ｒｖｔが拡大するという効果がある。

［第２実施形態］
次に、本発明の第２実施形態について説明する。第２実施形態のＤＲＡＭは、第１実施形態と同様、ビット線とセンスアンプ回路が階層化され、概ね第１実施形態と同様に構成されるが、一部の電源系の構成が変更されている。第２実施形態では、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動を補償した補償電圧発生回路と、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の変動を補償した補償電圧発生回路を採用している。これらの具体的な構成については後述する。

図１４は、第２実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図であり、第１実施形態の図３に対応する図である。また、図１５は、図１４のグローバルセンスアンプ１１の回路構成の一例を示す図である。図１４及び図１５の基本的な回路構成は、第１実施形態の図３及び図４と概ね共通であるが、上述したように電源系の構成が異なっている。すなわち、ローカルセンスアンプ１０において、ＭＯＳトランジスタＱ２、Ｑ７の各ソースに供給されるグランド電位が電圧ＶＳＮＬに置き換えられている。また、グローバルセンスアンプ１１において、ＭＯＳトランジスタＱ１０のソースと信号電圧判定ラッチ１１ａに供給される電源電圧ＶＤＤが電圧ＶＳＮＨに置き換えら、ＭＯＳトランジスタＱ１６のソースと信号電圧判定ラッチ１１ａに供給されるグランド電位が電圧ＶＳＮＬに置き換えられている。これらの各電圧ＶＳＮＨ、ＶＳＮＬを発生するために、後述の構成を備える補償電圧発生回路が用いられる。

図１６は、第２実施形態の上記補償電圧発生回路として機能する制御電圧発生回路の回路構成例を示す図である。この制御電圧発生回路は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動が補償された制御電圧Ｖｇを発生するフィードバック型電圧発生回路であり、例えば、ＭＯＳトランジスタＱ１のゲートに制御信号ＣＴＬのハイ電圧を印加するために用いられる。図１６に示すように制御電圧発生回路は、レプリカＭＯＳトランジスタＱ１ｒと、定電流源４０と、２つのオペアンプ４１、４２とを含んで構成されている。また、一対の定電圧電源として正電圧ＶＤＬと負電圧ＶＥＬが用いられ、正電圧ＶＤＬがレプリカＭＯＳトランジスタＱ１ｒとオペアンプ４１、４２に供給され、負電圧ＶＥＬが定電流源４０の一端とオペアンプ４１、４２に供給される。

図１６において、レプリカＭＯＳトランジスタＱ１ｒは、ローカルセンスアンプ１０（図３）のＭＯＳトランジスタＱ１のレプリカトランジスタとして機能し、ＭＯＳトランジスタＱ１とほぼ同形状かつ同サイズとなるように形成される。レプリカＭＯＳトランジスタＱ１ｒには、ソースに接続された定電流源４０を流れる一定の電流Ｉｂ１と等しいドレイン電流が流れる。オペアンプ４１には、マイナス側入力端子にレプリカＭＯＳトランジスタＱ１ｒのソース電圧が抵抗を介して入力され、プラス側入力端子に電圧Ｖｘが入力される。オペアンプ４１の出力電圧は抵抗を介して、レプリカＭＯＳトランジスタＱ１ｒのゲートに入力される。この場合、オペアンプ４１の出力電圧は、レプリカＭＯＳトランジスタＱ１ｒの閾値電圧Ｖｔ１に電圧Ｖｘを加えた値に一致するようにフィードバック制御される。一方、オペアンプ４１の出力電圧が入力される後段のオペアンプ４２は、電流駆動能力を強化するためのボルテージフォロアを構成し、Ｖｘ＋Ｖｔ１に一致する制御電圧Ｖｇを出力する。

図１６の制御電圧発生回路から出力される制御電圧Ｖｇは、センス動作時にＭＯＳトランジスタＱ１のゲートに印加される。図３の構成において、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動に伴い、Ｖｘ＝Ｖｇ−Ｖｔ１で与えられるローカルビット線ＬＢＬの電圧Ｖｘが変動する。一方、第２実施形態では、図１６の制御電圧発生回路により、閾値電圧Ｖｔ１の変動が補償された制御電圧Ｖｇを生成するので、製造プロセスや温度によりＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、電圧Ｖｘの値が常に一定になる。従って、図４や図９における閾値電圧のばらつき許容範囲Ｒｖｔに対し、実際のばらつきを小さくできるので、センスアンプ回路の動作マージンを一層向上させることができる。図１６の制御電圧発生回路を採用することで、実際に残存するばらつき要因は、ＭＯＳトランジスタＱ１とレプリカＭＯＳトランジスタＱ１ｒとの特性の差に基づく限定的なものとなるため、製造プロセスや温度による変動要因を確実に補償することが可能となる。

図１７は、上記制御電圧発生回路により出力される制御電圧Ｖｇのプロセス／温度依存性の一例を示すグラフである。図１７では、製造プロセスのばらつきに対応して、標準的な動作特性Ｓａ（ｔｙｐ）と、高速な動作特性Ｓａ（ｆａｓｔ）と、低速な動作特性Ｓａ（ｓｌｏｗ）の３通りを比較し、それぞれについて温度と制御電圧Ｖｇの変動量の関係をグラフにして示している。なお、縦軸の制御電圧Ｖｇの変動量は、製造プロセスが“ｔｙｐ”で温度が５０℃の場合を基準として求めた値である。ここで、図１７の定電流源４０の電流Ｉｂ１は、例えば、１０ｎＡ程度の小さい値に設定することが望ましい。これは、ローカルビット線ＬＢＬを電荷分配モードで駆動するときにＭＯＳトランジスタＱ１を流れる電流は最終的に極めて小さい値となり、この値に電流Ｉｂ１を合わせる必要があるからである。

次に図１８は、第２実施形態の補償電圧発生回路の他の例の構成を示すブロック図であり、例えば、図１４及び図１５の電圧ＶＳＮＨ、ＶＳＮＬ、図１４のセルプレート電位ＶＰＬＴ、電圧Ｖｘを発生するために用いられる。図１８に示すように、補償電圧発生回路は、ローカルセンスアンプ１０のＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３をモニタしてモニタ信号Ｓｍを生成する閾値電圧モニタ部３０と、閾値電圧モニタ部３０から出力されるモニタ信号Ｓｍを製造プロセスに応じた補正量だけシフトして補正信号δＶｔを生成するレベル補正部３１と、参照電圧とレベル補正部３１の補正信号δＶｔとを加算して補償電圧を生成する補償電圧加算部３２とにより構成される。

図１９は、図１８の閾値電圧モニタ部３０の回路構成例を示す図である。図１９に示すように閾値電圧モニタ部３０は、レプリカＭＯＳトランジスタＱ３ｒと、定電流源４３と、オペアンプ４４とを含んで構成されている。ＭＯＳトランジスタＱ３ｒは、モニタ対象であるＭＯＳトランジスタＱ３のレプリカトランジスタとして機能し、ＭＯＳトランジスタＱ３とほぼ同形状かつ同サイズとなるように形成される。一定の電流Ｉｂ２が流れる定電流源４３は、図１６の定電流源４０と同様の接続関係となっている。オペアンプ４４には、マイナス側入力端子にレプリカＭＯＳトランジスタＱ３ｒのソース電圧が抵抗を介して入力され、プラス側入力端子にグランド電位に接続される。オペアンプ４４の出力電圧は抵抗を介して、レプリカＭＯＳトランジスタＱ３ｒのゲートに入力される。この場合、オペアンプ４４の出力信号Ｓｍは、レプリカＭＯＳトランジスタＱ３ｒのソース電圧がグランド電位に一致するようにフィードバック制御される。従って、出力信号Ｓｍに基づき、グランド電位を基準としたＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３をモニタすることができる。

図２０は、図１８のレベル補正部３１の回路構成例を示す図である。図２０に示すように、レベル補正部３１は、セレクタ４５と、タップ選択回路４６と、ローパスフィルタ４７と、３つのオペアンプ４８、４９、５０とを含んで構成されている。セレクタ４５は、補正量設定回路として機能し、タップ選択回路４６から送られる補正量情報に基づき、正の電源電圧ＶＤＬと負の電源電圧ＶＥＬの間の多数の中間電位の中から抵抗分割により所望の電位を選択的に設定し、補正量Ｖｍを出力する。タップ選択回路４６には、セレクタ４５における中間電位の選択がプログラムされている。例えば、製造プロセスが“ｔｙｐ”で温度が５０℃のときに後述の補正信号δＶｔが０Ｖになるように補正量Ｖｍが設定される。このように補正量Ｖｍを設定すると、温度５０℃における製造プロセス変動によるＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の変動が補償された補正信号δＶｔを得ることができる。補正量Ｖｍのプログラム手段としては、例えば、レーザヒューズ、電気ヒューズ、不揮発性メモリ素子、ワンタイムプログラマブル素子等を利用することができる。

初段のオペアンプ４８は、閾値電圧モニタ部３０のモニタ信号Ｓｍを反転増幅し、反転モニタ信号−Ｓｍを出力する。２段目のオペアンプ４９には、反転モニタ信号−Ｓｍがマイナス側入力端子に入力され、抵抗とキャパシタからなるローパスフィルタ４７を通って平滑化された上述の補正量Ｖｍがプラス側入力端子のシフト電圧として入力される。図２０に示すように各抵抗Ｒ１、Ｒ２を配置した場合、オペアンプ４９から、信号Ｓｍに２Ｖｍが加算された信号Ｓｍ＋２Ｖｍが出力される。３段目のオペアンプ５０はボルテージフォロアを構成し、Ｓｍ＋２Ｖｍに一致する補正信号δＶｔを出力する。

図２１は、上記レベル補正部３１から出力される補正信号δＶｔのプロセス／温度依存性の一例を示すグラフである。図２１では、図１７と同様の３通りの動作特性Ｓｂをそれぞれグラフにして示している。ここで、図１９の定電流源４３の電流Ｉｂ２は、例えば、１μＡ程度の比較的大きい値に設定することが望ましい。これは、グローバルビット線ＧＢＬをグランド電位ＶＳＳに駆動するときにＭＯＳトランジスタＱ３を流れる電流はある程度大きな値になるため、この値に電流Ｉｂ２を合わせる必要があるからである。

図２２は、図１８の補償電圧加算部３２の回路構成例を示す図である。図２２に示すように、補償電圧加算部３２は、３つのオペアンプ５１、５２、５３を含んで構成されている。初段のオペアンプ５１は、基準電圧Ｖｒｅｆと、レベル補正部３１の補正信号δＶｔとを加算して反転増幅する。２段目のオペアンプ５２は、オペアンプ５１の出力をさらに反転増幅して電圧Ｖｒｅｆ＋δＶｔを生成する。３段目のオペアンプ５３はボルテージフォロアを構成し、電圧Ｖｒｅｆ＋δＶｔを出力する。図２２における基準電圧Ｖｒｅｆとしては、上述したように、電圧ＶＳＮＨ、ＶＳＮＬ、セルプレート電位ＶＰＬＴ、電圧Ｖｘに対応する所定の電圧をそれぞれ用いることができる。基準電圧Ｖｒｅｆの値は、例えば、電圧ＶＳＮＨに対して１．０Ｖ、電圧ＶＳＮＬに対して０Ｖ、セルプレート電位に対して０．５Ｖに設定される。この場合、補正信号δＶｔの値を０±０．１Ｖと仮定すると、それぞれの基準電圧Ｖｒｅｆに対して変動成分±０．１を加えた電圧を生成し、目的の回路に供給することができる。

以上説明したように、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の製造プロセスと温度による変動を、閾値電圧モニタ部３０の動作に基づき、それぞれの電源に反映させることができる。よって、電圧ＶＳＮＨ、ＶＳＮＬ、セルプレート電位ＶＰＬＴ、電圧Ｖｘのそれぞれの値は、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の変動を補償するように適切に設定可能となる。例えば、ローカルセンスアンプ１０内のセンスノードＮｓのプリチャージに用いる電圧ＶＳＮＨは、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の上昇に追随して高くなるようにし、逆に閾値電圧Ｖｔ２の低下に追随して低くなるように制御できる。また、メモリセルＭＣに書き込まれるハイ情報及びロー情報の電圧は、同様にＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の変動に追随して、同様に高く又は低くなるように制御可能となる。さらに、電圧Ｖｘ、あるいは電圧Ｖｘを基準に生成される制御電圧Ｖｇについても、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の変動に追随して、同様に高く又は低くなるように制御可能となる。その結果、ＭＯＳトランジスタＱ３の閾値電圧Ｖｔ３の変動と同じだけセンス系全体の各電圧が変動することになるので、上述の閾値電圧のばらつき許容範囲Ｒｖｔに対して実際のばらつきを減少させ、センスアンプ回路の動作マージンを一層向上させることができる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、７つのＭＯＳトランジスタから構成されるローカルセンスアンプ１０（センスアンプ回路）について説明したが、電荷転送ゲートとして機能する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタを介して信号電圧を増幅する第２のＭＯＳトランジスタと、ビット線を第１の電位に設定する第１の電位設定回路と、センスノードを第２の電位に設定する第２の電位設定回路を備えていれば、他の構成要素については特に制約されることなく、多様なセンスアンプ回路に対して広く本発明を適用することができる。

本実施形態のセンスアンプ回路に関し、基本的な動作原理を説明する図である。 本実施形態において電荷分配型モードで動作するセンスアンプ回路に関し、基本的な動作原理を説明する図である。 第１実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図である。 図３のグローバルセンスアンプの回路構成の一例を示す図である。 第１実施形態のセンスアンプ回路の増幅動作について説明する図である。 従来のセンスアンプ回路の増幅動作に対応する第１の比較例を示す図である。 従来のセンスアンプ回路の増幅動作に対応する第２の比較例を示す図である。 第１実施形態のＤＲＡＭにおける読み出し動作を説明する図であり、メモリセルからハイ情報を読み出す場合の動作波形を示す図である。 第１実施形態のＤＲＡＭにおける読み出し動作を説明する図であり、メモリセルからロー情報を読み出す場合の動作波形を示す図である。 第１実施形態の変形例にＤＲＡＭのうちセンス系の回路構成の一例を示す図である。 第１実施形態の変形例に係るセンスアンプ回路の増幅動作を説明する図である。 第１実施形態の変形例に係るＤＲＡＭにおける読み出し動作を説明する図であり、メモリセルからハイ情報を読み出す場合の動作波形を示す図である。 第１実施形態の変形例に係るＤＲＡＭにおける読み出し動作を説明する図であり、メモリセルからロー情報を読み出す場合の動作波形を示す図である。 第２実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図である。 図１４のグローバルセンスアンプの回路構成の一例を示す図である。 第２実施形態の補償電圧発生回路として機能する制御電圧発生回路の回路構成例を示す図である。 図１７の制御電圧発生回路により出力される制御電圧Ｖｇのプロセス／温度依存性の一例を示すグラフである。 第２実施形態の補償電圧発生回路の他の例の構成を示すブロック図である。 図１８の閾値電圧モニタ部の回路構成例を示す図である。 図１８のレベル補正部の回路構成例を示す図である。 図２０のレベル補正部から出力される補正信号δＶｔのプロセス／温度依存性の一例を示すグラフである。 図１８の補償電圧加算部の回路構成例を示す図である。 従来の典型的な電荷転送型のセンスアンプ回路の構成例を示す図である。

符号の説明

１０…ローカルセンスアンプ
１１…グローバルセンスアンプ
１１ａ…信号電圧判定ラッチ
３０…閾値電圧モニタ部
３１…レベル補正部
３２…補償電圧加算部
４０、４３…定電流源
４１、４２、４４、４８、４９、５０、５１、５２、５３…オペアンプ
４５…セレクタ
４６…タップ選択回路
４７…ローパスフィルタ
ＷＬ…ワード線
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＭＣ…メモリセル
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１〜Ｑ２０、Ｑ３０、Ｑｇ、Ｑｐ…ＭＯＳトランジスタ
Ｑ１ｒ、Ｑ３ｒ…レプリカＭＯＳトランジスタ
ＰＣ、ＰＣＲ、ＰＣＬ…プリチャージ信号
／ＰＣ…反転プリチャージ信号
ＳＥＴ、ＲＴ、ＷＴ、ＲＥＳ、ＣＴＬ、ＣＴＲ、ＳＨＬ、ＳＨＲ…制御信号
ＷＥ…書き込みイネーブル信号
ＬＴＣ…ラッチ制御信号
ＳＤ…出力信号
ＹＳ…センスアンプ選択信号
／ＲＤＬ…読み出し信号線
／ＷＤＬ…書き込み信号線
Ｖａ…センスノードの電位
Ｖｂ…ビット線の電位
Ｖｇ…制御電圧
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＰＬＴ…セルプレート電位
Ｎｓ…センスノード
Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｎ１０、Ｎ１１、Ｎ１２…ノード

Claims (10)

1. メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
   ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
   ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
   第１の制御信号に応じて、前記ビット線を第１の電位に設定する第１の電位設定回路と、
   第２の制御信号に応じて、前記センスノードを第２の電位に設定する第２の電位設定回路と、
   を備え、前記ビット線を前記第１の電位に設定し、かつ前記センスノードを前記第２の電位に設定した後、前記第１のＭＯＳトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第２のＭＯＳトランジスタにより増幅することを特徴とするセンスアンプ回路。
2. 前記第１の電位は接地電位であり、前記第２の電位は所定の電源電圧であることを特徴とする請求項１に記載のセンスアンプ回路
3. 前記第１の電位設定回路は、ゲートに印加される前記第１の制御信号に応じて、前記ビット線と前記接地電位との間の接続を制御する第３のＭＯＳトランジスタであることを特徴とする請求項２に記載のセンスアンプ回路
4. 前記第１のＭＯＳトランジスタの閾値電圧のばらつき許容範囲と、前記第２のＭＯＳトランジスタの閾値電圧のばらつき許容範囲は、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際の前記センスノードにおける所要の電圧差の範囲内に設定されることを特徴とする請求項１に記載のセンスアンプ回路。
5. 前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第１の電位設定回路、前記第２の設定回路をそれぞれ含み、前記ビット線としてのローカルビット線を介して伝送される信号を増幅するローカルセンスアンプと、
   前記ローカルセンスアンプを介して所定数の前記ローカルビット線と選択的に接続されるグローバルビット線に接続され、前記グローバルビット線の信号電圧のレベルを判定する信号電圧判定回路を含むグローバルセンスアンプと、
   を備えることを特徴とする請求項１に記載のセンスアンプ回路。
6. 前記第２の電位は、前記グローバルセンスアンプから前記グローバルビット線を経由して前記第２の電位設定回路に供給されることを特徴とする請求項５に記載のセンスアンプ回路。
7. 前記第２の電位設定回路は、ゲートに印加される前記第２の制御信号に応じて、前記センスノードと前記グローバルビット線との間の接続を制御する第４のＭＯＳトランジスタであることを特徴とする請求項６に記載のセンスアンプ回路
8. ゲートに印加される第３の制御信号に応じて、前記第２のＭＯＳトランジスタのドレインと前記グローバルビット線との間の接続を制御する第５のＭＯＳトランジスタをさらに備えることを特徴とする請求項６に記載のセンスアンプ回路。
9. 入力された基準電圧に対し、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタの閾値電圧の変動が補償された補償電圧を発生し、前記ローカルセンスアンプ又は前記グローバルセンスアンプに供給する補償電圧発生回路をさらに備えることを特徴とする請求項５に記載のセンスアンプ回路。
10. 請求項１から９のいずれかに記載のセンスアンプ回路を備えたことを特徴とする半導体記憶装置。
    

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