JP2010040679A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2010040679A JP2010040679A JP2008200235A JP2008200235A JP2010040679A JP 2010040679 A JP2010040679 A JP 2010040679A JP 2008200235 A JP2008200235 A JP 2008200235A JP 2008200235 A JP2008200235 A JP 2008200235A JP 2010040679 A JP2010040679 A JP 2010040679A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- external electrode
- semiconductor device
- semiconductor element
- mounting pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims abstract description 269
- 229910018104 Ni-P Inorganic materials 0.000 claims abstract description 44
- 229910018536 Ni—P Inorganic materials 0.000 claims abstract description 44
- 239000002344 surface layer Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 24
- 229920005989 resin Polymers 0.000 claims description 24
- 239000011347 resin Substances 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 230000007423 decrease Effects 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 11
- 238000007747 plating Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000005323 electroforming Methods 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 2
- 238000004070 electrodeposition Methods 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 abstract description 11
- 150000002739 metals Chemical class 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 8
- 230000002411 adverse Effects 0.000 abstract description 7
- 229910052802 copper Inorganic materials 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010949 copper Substances 0.000 description 89
- 239000010931 gold Substances 0.000 description 68
- 230000002500 effect on skin Effects 0.000 description 17
- 238000007789 sealing Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 230000001678 irradiating effect Effects 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 230000005389 magnetism Effects 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910020836 Sn-Ag Inorganic materials 0.000 description 2
- 229910020988 Sn—Ag Inorganic materials 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000003287 bathing Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【解決手段】外部電極3を構成するCu層12と表面層(Au層)10との間に、Ni−P層11を介在させる。かかるNi−P層11を構成するNi−Pは、CuおよびAuの両者に対して優れた密着性を示し、また、Auの拡散を効果的に防止することができる。また、Ni−Pは非磁性体であり、加えて外部電極3から一切の磁性金属層を廃したため、外部電極3の全体を完全に非磁性化できる。これにて、磁性金属層に由来する磁気的な影響が半導体素子2に及ぶことを確実に防ぐことができるので、半導体素子2の動作不良を防いで、半導体装置の信頼性向上に貢献できる。
【選択図】図1
Description
具体的には、外部電極等の表面にしか電流が流れなくなる「表皮効果」の影響がある。このように、表皮効果が生じると、実質的に通電に寄与する部分(通電部)の断面積が減少するため、通電部材そのものの導電性が高くなければ、その分だけ外部電極等のインピーダンスは増加し、半導体素子の動作特性に悪影響を与える。
次に、磁性の影響がある。磁性を持つ外部電極の場合は、伝送信号の周波数が増加すればするほど、インピーダンス虚数部分、すなわち減衰項が増大して導電率が劣化することが予想される。かかる不具合は、先のNiのほか、2%Fe含有の銅合金や42アロイでは、相当の磁性を持つので、この効果が無視できない。
本発明の目的は、さらに表皮効果に由来するインピーダンスの増加が生じず、優れた導電率を備えた外部電極を具備する半導体装置、およびその製造方法を得ることにある。
そして、外部電極3が、Cu層12と、該Cu層12の下方側に形成された表面層10とを含み、加えて一切の磁性金属層を具備しないものであり、これらCu層12と表面層10との間に、Ni−P層11が介在されていることを特徴とする。Ni−PにおけるPの含有率は8〜14%程度であることが好ましく、9〜10%が最適である。
加えて、外部電極3の全体を非磁性化していると、磁性を持つ外部電極3においては不可避であった、伝送信号の周波数の増加に伴って導電率が劣化する問題を確実に解消できる。従って、動作周波数や伝送信号の周波数を増加させた場合にも、外部電極3の導電率が低下する不具合は生じず、この点でも信頼性に優れた半導体装置を得ることができる。
加えて、搭載パッド4の全体を非磁性化することができるので、磁気的な影響が半導体素子2に及ぶことは無く、磁気的影響に由来する動作不良が生じることも無い。
かかる作用効果は、Cu層12上にAu層13、Ag層14、Pd層等を形成した場合でも同様であり、フランジ部12bの張り出し分だけ、Au層13、Ag層14、Pd層の表面積を大きくすることができるので、表皮効果の影響を小さくすることができる。また、Cu層12とAu層13やAg層14等との間の接着面積の増加を図ることができるので、この点でも表皮効果を影響を小さくすることができる。
加えて、外部電極3と搭載パッド4の全体を非磁性化することができるので、磁気的な影響が半導体素子2に及ぶことは無く、磁気的影響に由来する半導体素子の動作不良の発生も効果的に防止することができる。
図1および図2に示すように、この半導体装置1は、一つの半導体素子2と、この半導体体素子2を囲むように配された複数個(6個)の外部電極3と、半導体素子2が載置される搭載パッド4と、半導体素子2の上面に形成された電極5と外部電極3とを電気的に接続するワイヤ6とを有し、これら半導体素子2、外部電極3、搭載パッド4およびワイヤ6をエポキシ樹脂等の樹脂7により封止してなるものである。
図2に示すように、半導体装置1は、全体として四角ブロック形状に形成されており、その底面側には、搭載パッド4と外部電極3とが露出している。
図4(a)〜(e)に、このメッキ工程のより詳細を示す。そこではまず、必要に応じて化学エッチングによる表面酸化皮膜除去や薬品による周知の化学処理等の表面活性化処理を基板20に対して行ったのち、基板20を所定の条件に建浴した電鋳槽に入れ、図4(a)に示すごとく、先のレジスト体25aで覆われていない基板20の表面(通孔25b・25c)に、Auを電鋳してAu層10を形成する。次に、先と同様の手順で、Au層10上に、Ni−Pをメッキ(無電解)してNi−P層11を形成する(図4(b))。
加えて、外部電極3の全体を非磁性化していると、磁性を持つ外部電極においては不可避であった、伝送信号の周波数の増加に伴って導電率が劣化する問題を確実に解消できる。従って、動作周波数や伝送信号の周波数を増加させた場合にも、外部電極3の導電率が低下する不具合は生じず、この点でも信頼性に優れた半導体装置1を得ることができる。
加えて、最表面層として、導電特性に優れたAg層14を採用していると、表皮効果の発生を効果的に抑えることができる。
また、フランジ部12bが樹脂7に食い込むため、樹脂7に対する外部電極3の結合強度の向上を図ることができる。従って、外部電極3の不用意な脱落や位置ずれを確実に防ぐことができる。
表面層10としては、Au層のほか、Sn層やSn−Ag層などであってもよい。
外部電極3の位置や形状等は、上記実施形態に示したものに限られない。
上記第2実施形態に係る半導体装置1においては、Cu層12にフランジ部12bを形成していたが、これは無くとも良く、貫通孔30のみを備える形態であってもよい。
2 半導体素子
3 外部電極
4 搭載パッド
6 ワイヤ
7 樹脂
10 表面層(Au層)
11 Ni−P層
12 Cu層
13 Au層
14 Ag層
20 基板
25 パターンレジスト
25a レジスト体
30 貫通孔
Claims (11)
- 半導体素子(2)と、該半導体素子(2)と電気的に接続されている外部電極(3)とを有し、これら半導体素子(2)および外部電極(3)が樹脂(7)により封止されている半導体装置であって、
外部電極(3)が、Cu層(12)と、該Cu層(12)の下方側に形成された表面層(10)とを含み、加えて一切の磁性金属層を具備しないものであり、
これらCu層(12)と表面層(10)との間に、Ni−P層(11)が介在されていることを特徴とする半導体装置。 - 半導体素子(2)は、搭載パッド(4)上に配置されており、
搭載パッド(4)が、Cu層(12)と、該Cu層(12)の下方側に形成された表面層(10)とを含み、加えて一切の磁性金属層を具備しないものであり、
これらCu層(12)と表面層(10)との間に、Ni−P層(11)が介在されている請求項1記載の半導体装置。 - 前記表面層(10)がAu層である請求項1又は2記載の半導体装置。
- 外部電極(3)および搭載パッド(4)の少なくともいずれか一方は、表面層(10)、Ni−P層(11)およびCu層(12)の順に、各層を積層してなるものであり、
Cu層(12)が、周縁が上下方向に真っ直ぐに伸びるストレート部(12a)と、該ストレート部(12a)の上端から水平方向に張り出し形成されたフランジ部(12b)とを含んでいる請求項1乃至3のいずれかに記載の半導体装置。 - フランジ部(12b)の上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状に形成されている請求項4記載の半導体装置。
- 外部電極(3)は、表面層(10)、Ni−P層(11)およびCu層(12)の順に、各層を積層してなるものであり、
Cu層(12)は、その盤面中央部に貫通孔(30)を有する中空構造となっている請求項1乃至5のいずれかに記載の半導体装置。 - Cu層(12)上に、Au層(13)、Ag層(14)およびPd層から選択される一層又は複数層が形成されている請求項1乃至6のいずれかに記載の半導体装置。
- 半導体素子(2)と、該半導体素子(2)が搭載される搭載パッド(4)と、該半導体素子(2)と電気的に接続される外部電極(3)とを有し、
これら半導体素子(2)、搭載パッド(4)、および外部電極(3)が樹脂(7)により封止されている半導体装置の製造方法であって、
基板(20)の表面に、搭載パッド(4)および外部電極(3)の形成箇所を除く部分に対応するレジスト体(25a)を有するパターンレジスト(25)を形成する工程と、 レジスト体(25a)を用いて、基板(20)上に表面層(10)、Ni−P層(11)およびCu層(12)をメッキ法により形成するメッキ工程と、
パターンレジスト(25)を除去する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記電鋳工程のCu層(12)の形成に際しては、電着金属をレジスト体(25a)の高さ位置を超えて電着させることで、Cu層(12)に周縁が上下方向に真っ直ぐに伸びるストレート部(12a)と、該ストレート部(12a)の上端から水平方向に張り出し形成されたフランジ部(12b)とを形成するようになっていること請求項8記載の半導体装置の製造方法。
- Cu層(12)の形成工程に際しては、フランジ部(12b)の上面が、水平方向の中央部分の厚み寸法が大きく、周縁部に行くに従って厚み寸法が漸次小さくなるドーム状となるようにしている、請求項9記載の半導体装置の製造方法。
- Cu層(12)上に、Au層(13)、Ag層(14)およびPd層から選択される一層又は複数層を形成する工程を含む、請求項8乃至10のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008200235A JP5580522B2 (ja) | 2008-08-01 | 2008-08-01 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008200235A JP5580522B2 (ja) | 2008-08-01 | 2008-08-01 | 半導体装置とその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014056571A Division JP5866719B2 (ja) | 2014-03-19 | 2014-03-19 | 半導体装置用の中間成形品及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010040679A true JP2010040679A (ja) | 2010-02-18 |
JP5580522B2 JP5580522B2 (ja) | 2014-08-27 |
Family
ID=42012930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008200235A Active JP5580522B2 (ja) | 2008-08-01 | 2008-08-01 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5580522B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012244159A (ja) * | 2011-05-20 | 2012-12-10 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージ構造およびその製造方法 |
JP2016143731A (ja) * | 2015-01-30 | 2016-08-08 | Shマテリアル株式会社 | リードフレーム及びその製造方法 |
JP2018067669A (ja) * | 2016-10-20 | 2018-04-26 | トレックス・セミコンダクター株式会社 | 半導体装置の製造方法および半導体装置 |
JP2020174203A (ja) * | 2020-07-10 | 2020-10-22 | マクセルホールディングス株式会社 | 半導体装置 |
JP2021145060A (ja) * | 2020-03-12 | 2021-09-24 | マクセルホールディングス株式会社 | 半導体装置用基板、半導体装置用基板の製造方法および半導体装置 |
JP2022036268A (ja) * | 2020-07-10 | 2022-03-04 | マクセル株式会社 | 半導体装置用基板および半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62199796A (ja) * | 1986-02-27 | 1987-09-03 | Nippon Mining Co Ltd | 電子・電気機器用部品 |
JPS6372895A (ja) * | 1986-09-17 | 1988-04-02 | Nippon Mining Co Ltd | 電子・電気機器用部品の製造方法 |
JPH0888307A (ja) * | 1994-09-19 | 1996-04-02 | Mitsubishi Shindoh Co Ltd | リードフレーム材およびリードフレーム |
JPH1126673A (ja) * | 1997-07-03 | 1999-01-29 | Mitsui High Tec Inc | リ−ドフレ−ムの製造方法 |
JP2000277895A (ja) * | 1999-01-21 | 2000-10-06 | Furukawa Electric Co Ltd:The | 半田接合方法 |
JP2001144392A (ja) * | 1999-11-17 | 2001-05-25 | Kyocera Corp | 配線基板 |
JP2004214265A (ja) * | 2002-12-27 | 2004-07-29 | Kyushu Hitachi Maxell Ltd | 半導体装置および半導体装置の製造方法 |
-
2008
- 2008-08-01 JP JP2008200235A patent/JP5580522B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62199796A (ja) * | 1986-02-27 | 1987-09-03 | Nippon Mining Co Ltd | 電子・電気機器用部品 |
JPS6372895A (ja) * | 1986-09-17 | 1988-04-02 | Nippon Mining Co Ltd | 電子・電気機器用部品の製造方法 |
JPH0888307A (ja) * | 1994-09-19 | 1996-04-02 | Mitsubishi Shindoh Co Ltd | リードフレーム材およびリードフレーム |
JPH1126673A (ja) * | 1997-07-03 | 1999-01-29 | Mitsui High Tec Inc | リ−ドフレ−ムの製造方法 |
JP2000277895A (ja) * | 1999-01-21 | 2000-10-06 | Furukawa Electric Co Ltd:The | 半田接合方法 |
JP2001144392A (ja) * | 1999-11-17 | 2001-05-25 | Kyocera Corp | 配線基板 |
JP2004214265A (ja) * | 2002-12-27 | 2004-07-29 | Kyushu Hitachi Maxell Ltd | 半導体装置および半導体装置の製造方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012244159A (ja) * | 2011-05-20 | 2012-12-10 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージ構造およびその製造方法 |
JP2016143731A (ja) * | 2015-01-30 | 2016-08-08 | Shマテリアル株式会社 | リードフレーム及びその製造方法 |
JP2018067669A (ja) * | 2016-10-20 | 2018-04-26 | トレックス・セミコンダクター株式会社 | 半導体装置の製造方法および半導体装置 |
JP2021145060A (ja) * | 2020-03-12 | 2021-09-24 | マクセルホールディングス株式会社 | 半導体装置用基板、半導体装置用基板の製造方法および半導体装置 |
JP7481865B2 (ja) | 2020-03-12 | 2024-05-13 | マクセル株式会社 | 半導体装置用基板、および半導体装置 |
JP2020174203A (ja) * | 2020-07-10 | 2020-10-22 | マクセルホールディングス株式会社 | 半導体装置 |
JP7011685B2 (ja) | 2020-07-10 | 2022-01-27 | マクセル株式会社 | 半導体装置 |
JP2022036268A (ja) * | 2020-07-10 | 2022-03-04 | マクセル株式会社 | 半導体装置用基板および半導体装置 |
JP7256303B2 (ja) | 2020-07-10 | 2023-04-11 | マクセル株式会社 | 半導体装置用基板および半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5580522B2 (ja) | 2014-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8659131B2 (en) | Structure for multi-row lead frame and semiconductor package capable of minimizing an under-cut | |
US9735106B2 (en) | Semiconductor lead frame, semiconductor package, and manufacturing method thereof | |
JP5580522B2 (ja) | 半導体装置とその製造方法 | |
JP2013073994A5 (ja) | ||
TW201325341A (zh) | 配線基板及製造其之方法 | |
JP5948881B2 (ja) | 半導体装置用リードフレーム | |
TWI413210B (zh) | 電子裝置封裝及製造方法 | |
JP2013247199A (ja) | リードフレーム及びその製造方法 | |
JP2019169729A (ja) | 半導体装置用基板および半導体装置 | |
JP6099370B2 (ja) | 半導体素子搭載用基板及びその製造方法 | |
JP2005244033A (ja) | 電極パッケージ及び半導体装置 | |
JP5866719B2 (ja) | 半導体装置用の中間成形品及び半導体装置 | |
JP2019057587A (ja) | 半導体素子搭載用基板及びその製造方法 | |
KR20150012474A (ko) | 인쇄회로기판 및 그 제조방법 | |
JP6327427B1 (ja) | 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法 | |
US8786108B2 (en) | Package structure | |
JP6676854B2 (ja) | リードフレーム、並びにリードフレーム及び半導体装置の製造方法 | |
JP6524526B2 (ja) | 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法 | |
JP2010080656A (ja) | 半導体装置とその製造方法 | |
JP6644978B2 (ja) | 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 | |
JP6489615B2 (ja) | 半導体素子搭載用基板、半導体装置及びそれらの製造方法 | |
JP2012248891A (ja) | 配線基板及びその製造方法 | |
JP2014086686A (ja) | 半導体素子搭載用基板 | |
JP2012164936A (ja) | 半導体装置の製造方法 | |
KR101250379B1 (ko) | 반도체 패키지의 다열 리드프레임 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110715 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120423 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20120507 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120509 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130417 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130617 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140408 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140702 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140711 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5580522 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |