JP2012244159A - パッケージ構造およびその製造方法 - Google Patents

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Abstract

【課題】比較的厚みが小さいパッケージ構造を提供する。また、隣接するはんだボールをリフロープロセスによる短絡から保護することができるパッケージ構造及びその製造方法を提供する。
【解決手段】パターン化絶縁層１３０が第１シード層上に形成され、第１シード層の一部を露出する。パターン化回路層１４０が第１シード層の露出された部分上に形成され、パターン化絶縁層１３０の一部を覆う。チップボンディングプロセスが、チップをパターン化回路層１４０に電気接続するように実行される。チップとパターン化回路層１４０を封止し、パターン化絶縁層１３０を覆う封止剤１７０が形成される。金属基板と第１シード層がパターン化絶縁層１３０の底面１３２とパターン化回路層１４０の下表面１４２を露出するように除去される。はんだボール１８０がパターン化回路層１４０の下表面１４２上に形成される。
【選択図】図１Ｅ

Description

この発明は、パッケージ構造およびその製造方法に関する。特に、この発明は、比較的厚みが小さいパッケージ構造およびパッケージ構造の製造方法に関する。
チップパッケージの目的は、露出されたチップ（exposed chip）を保護し、チップの接点密度を低下させ、かつチップにより発生した熱を効果的に放散させることにある。一般的なチップをパッケージする方法は、ワイヤーボンディング（wire bonding）プロセスやフリップチップボンディング（flip chip bonding）プロセスを行って、パッケージキャリアにチップを装着し、それによりチップの結合部がパッケージキャリアに電気接続される。従って、チップの結合分布は、次の階層の外部デバイスの結合分布を満足させるようにパッケージキャリアを介して再分布される。
一般的に、パッケージキャリアを形成するために、コア（core）誘電体層がしばしばコア材として用いられ、パターン化回路層とパターン化誘電体層は、フルアディティブ法（fully additive process）、セミアディティブ法（semi-additive process）、サブトラクティブ法（subtractive process）、或いはその他の方法によりコア誘電体層上に交互に積み重ねられる。従って、コア誘電体層は、パッケージキャリア全体の厚みの大部分を占める。コア誘電体層の厚みが実質的に減少できなければ、チップパッケージの厚みを減らすことは非常に困難である。
本発明の目的は、比較的厚みが小さいパッケージ構造を提供することにある。
本発明の目的は、パッケージ構造を製造するためのパッケージ構造製造方法を提供することにある。製造方法を適用することによって、前述したパッケージ構造が形成されることができる。
本発明の実施の形態では、パッケージ構造を製造する方法を提供する。製造方法に基づくと、金属基板が提供される。金属基板は、その上に第１シード層が形成された第１表面を有する。パターン化絶縁層が第１シード層上に形成され、パターン化絶縁層が第１シード層の一部を露出する。パターン化回路層がパターン化絶縁層により露出された部分の第１シード層上に形成される。パターン化回路層は、パターン化絶縁層の一部を覆う。チップボンディングプロセス（chip-bonding process）は、チップをパターン化回路層に電気接続するために実行される。封止剤が形成される。封止剤はチップとパターン化回路層を封止し、パターン化絶縁層の一部を覆う。金属基板と第１シード層は、パターン化絶縁層の底面およびパターン化回路層の下表面を露出するように除去される。複数のはんだボールがパターン化回路層の下表面上に形成される。
本発明の実施の形態では、パターン化回路層を形成するステップが以下を含む。パターン化絶縁層上に第２シード層を形成し、そのうち第２シード層がパターン化絶縁層を封止する。第１シード層の一部、第２シード層の一部および金属基板の第１表面に対向する第２表面上にパターン化フォトレジスト層を形成し、そのうちパターン化フォトレジスト層が第１シード層の一部と第２シード層の一部を露出する。パターン化回路層がパターン化フォトレジスト層により露出された部分の第１シード層および第２シード層上に電気メッキされ、そのうちパターン化回路層はパターン化フォトレジスト層を電気メッキマスクとして使用して電気メッキされる。パターン化絶縁層の一部と金属基板の第２表面を露出するように、パターン化フォトレジスト層とパターン化フォトレジスト層の下方の第２シード層の一部を除去する。
本発明の実施の形態では、パッケージ構造の製造方法は、更に、パターン化フォトレジスト層とパターン化フォトレジスト層の下方の第２シード層の一部を除去する前に、パターン化回路層上に表面処理層を形成することを含む。
本発明の実施の形態では、パターン化回路層を形成するステップが以下を含む。第１シード層上に金属層を形成し、そのうち金属層は、パターン化絶縁層と第１シード層の一部を覆う。金属層上にパターン化フォトレジスト層を形成し、パターン化フォトレジスト層は金属層の一部を露出する。パターン化フォトレジスト層をエッチングマスクとして使用して金属層の一部を除去することにより、パターン化絶縁層の一部を露出して、パターン化回路層を形成する。パターン化フォトレジスト層を除去する。
本発明の実施の形態では、パッケージ構造の製造方法が、更に、パターン化フォトレジスト層を除去した後で、パターン化回路層上に表面処理層を形成することを含む。
本発明の実施の形態では、チップボンディングプロセスが、ワイヤーボンディング（wire bonding）プロセスやフリップチップボンディング（flip chip bonding）プロセスを含む。
本発明の実施の形態では、パターン化絶縁層、パターン化回路層、複数のはんだボール、チップ、封止剤を含むパッケージ構造が提供される。パターン化絶縁層は底面を有する。パターン化回路層は、パターン化絶縁層上に配置され、パターン化絶縁層の一部を覆う。パターン化回路層の下表面は、パターン化絶縁層の底面と実質的に揃えられる。はんだボールが、パターン化回路層の下表面上に配置される。チップがパターン化回路層に電気接続される。封止剤は、チップとパターン化回路層を封止し、パターン化絶縁層の一部を覆う。
本発明の実施の形態に基づくと、パッケージ構造が更に、パターン化回路層上に配置された表面処理層を含む。
本発明の実施の形態に基づくと、表面処理層は、ニッケル層、金層、銀層、ニッケル-パラジウム-金層を含む。
本発明の実施の形態に基づくと、ワイヤーボンディング（wire bonding）プロセスやフリップチップボンディング（flip chip bonding）プロセスによりチップがパターン化回路層に電気接続される。
本発明の実施の形態で記述されるパッケージ構造は、パターン化絶縁層を有する。故に、はんだボールがパターン化回路層の下表面上に形成されるとき、パターン化回路層は、隣接するはんだボールを短絡から保護することができる。従って、本発明の実施の形態で記述されるパッケージ構造は、良好な電気的性能を有する。さらに、本発明の実施の形態では、金属基板がキャリアとして提供され、パターン化回路層がメッキ法（plating）又はサブトラクティブ法（subtractive process）により形成される。チップが完全にパッケージされた後、金属基板とシード層が除去される。それにより、コア誘電体層を有する従来のパッケージ構造と比較すると、本発明の実施の形態に記述されるパッケージ構造は、比較的小さな厚さを有することができる。
この発明の実施形態にかかるパッケージキャリアを製造する方法を示す断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す断面図である。 この発明のその他の実施形態にかかるパッケージ構造の製造方法の幾つかのステップを示す断面図である。 この発明のその他の実施形態にかかるパッケージ構造の製造方法の幾つかのステップを示す断面図である。
以下、この発明を実施するための形態を図面に基づいて説明する。
図１Ａ〜図１Ｅは、この発明の実施形態にかかるパッケージキャリアを製造する方法を示す断面図である。図１Ａにおいて、本発明の実施形態にかかるパッケージ構造を製造する方法において、金属基板１１０が提供される。詳しくは、この実施の形態の金属基板１１０は、第１表面１１２と、第１表面１１２に対向する第２表面１１４を有し、第１シード層１２０が既に第１表面１１２上に形成されている。この実施の形態において、第１シード層１２０の材料は、例えば、銅であり、第１シード層１２０は、例えば電気メッキ法により形成される。
図１Ｂを参照すると、パターン化絶縁層１３０が、第１シード層１２０上に形成される。ここでは、パターン化絶縁層１３０は、第１シード層１２０の一部を露出する。この実施の形態では、パターン化絶縁層１３０は、例えばスクリーン印刷プロセス（screen printing process）又は露光現像プロセス（exposure and development process）を実行することにより形成される。
図１Ｃを参照すると、第２シード層１２５は、パターン化絶縁層１３０上に形成される。第２シード層１２５は、パターン化絶縁層１３０を封止し、第２シード層１２５は、例えば銅から作られる。パターン化フォトレジスト層１９２は、第２シード層１２５の一部上および金属基板１１０の第２表面１１４上に形成される。パターン化フォトレジスト層１９２は、第１シード層１２０の一部及び第２シード層１２５の一部を露出する。
図１Ｃと図１Ｄを参照すると、パターン化回路層１４０は、パターン化フォトレジスト層１９２により露出された部分の第１シード層１２０及び第２シード層１２５上に電気メッキされる。ここで、パターン化回路層１４０は、パターン化フォトレジスト層１９２を電気メッキマスクとして使用して電気メッキされる。即ち、本実施の形態に基づくと、パターン化回路層１４０は、電気メッキプロセスを実行することにより形成される。特に、本実施の形態では、パターン化フォトレジスト層１９２をコントロールすることにより、パターン化回路層１４０の線幅と厚さを調節することができる。ここで、パターン化回路層１４０の線幅は、例えば、３０μｍより小さく、故に、この実施の形態のパターン化回路層１４０は、従来の一般的な回路層と比較してより良い回路層と言える。
図１Ｄを参照すると、表面処理層１５０は、パターン化回路層１４０上に形成される。表面処理層１５０は、例えば、パターン化フォトレジスト１９２（図１Ｃに示す）を電気メッキマスクとして使用して、パターン化回路層１４０上に電気メッキされる。表面処理層１５０は、例えば、ニッケル層、金層、銀層、ニッケル-パラジウム-金層又はその他の適切な材料層であるが、本発明は、それに限るものではない。パターン化絶縁層１３０の一部及び金属基板１１０の第２表面１１４が露出するように、パターン化フォトレジスト層１９２とパターン化フォトレジスト層１９２の下方部分の第２シード層１２５が除去される。パターン化回路層１４０は、パターン化絶縁層１３０により露出された第１シード層１２０の一部上に位置し、パターン化絶縁層１３０の一部を覆う。
図１Ｅを参照すると、チップボンディングプロセスは、チップ１６０をパターン化回路層１４０上方に位置する表面処理層１５０に電気接続することにより実行される。この実施の形態のチップボンディングプロセスは、例えば、ワイヤボンディングプロセスである。この実施の形態に基づくと、チップ１６０は、複数のボンディングワイヤ１９６を介してパターン化回路層１４０に電気接続されることができる。ここで、チップ１６０は、例えば、LEDチップ、レーザーダイオードチップ、グラフィックチップ、メモリチップ、半導体チップなどを含むチップモジュール又は単一チップである。
チップ１６０は、ワイヤボンディングプロセスを実行することにより、パターン化回路層１４０の上方に位置する表面処理層１５０に電気接続されているが、本発明では、チップ１６０とパターン化回路層１４０を接続する方法は、制限されるものではない。本発明のその他の実施の形態では、チップ１６０は、フリップチップボンディングプロセスを実行することにより、パターン化回路層１４０上方に位置する表面処理層１５０に電気接続されてもよい。即ち、チップ１６０とパターン化回路層１４０を接続する方法は、説明のための例であるだけであり、発明を制限するものではない。
図１Ｅを参照すると、封止剤１７０が形成される。封止剤１７０がチップ１６０、表面処理層１５０、パターン化回路層１４０を封止し、パターン化絶縁層１３０の露出された部分を覆う。金属基板１１０と第１シード層１２０は、パターン化絶縁層１３０の底面１３２とパターン化回路層１４０の下表面１４２を露出するように除去される。パターン化回路層１４０の下表面１４２は、パターン化絶縁層１３０の底面１３２と実質的に揃えられる。そして、複数のはんだボール１８０は、パターン化回路層１４０の下表面１４２上に形成される。これで、パッケージ構造１００の製造は実質的に完成する。
図１Ｅで示されるとおり、パッケージ構造１００は、パターン化絶縁層１３０、パターン化回路層１４０、表面処理層１５０、チップ１６０、封止剤１７０、はんだボール１８０、及びボンディングワイヤ１９６を含む。パターン化絶縁層１３０は、底面１３２を有する。パターン化回路層１４０は、パターン化絶縁層１３０上に配置され、パターン化絶縁層１３０の一部を覆う。パターン化回路層１４０の下表面１４２は、パターン化絶縁層１３０の底面１３２と実質的に揃えられる。表面処理層１５０は、パターン化回路層１４０上に配置される。ここで、表面処理層１５０は、例えば、ニッケル層、金層、銀層、ニッケル-パラジウム-金層である。チップ１６０は、ボンディングワイヤ１９６を介してパターン化回路層１４０に電気接続される。封止剤１７０は、チップ１６０、表面処理層１５０、パターン化回路層１４０を封止し、パターン化絶縁層１３０の一部を覆う。はんだボール１８０は、パターン化回路層１４０の下表面１４２上に配置される。
この実施の形態のパッケージ構造１００は、パターン化絶縁層１３０を有する。そこで、はんだボール１８０がパターン化回路層１４０の下表面１４２上に形成されたとき、パターン化絶縁層１３０は、隣接するはんだボール１８０をリフロープロセスによる短絡から保護することができる。そのように、この実施の形態のパッケージ構造１００は、良好な電気的性能と構造利便性を有する。この実施の形態のパッケージ構造１００の製造方法は、チップ１６０が完全にパッケージされ（即ち、封止剤１７０が形成される）、金属基板１１０と金属基板１１０を覆う第１シード層１２０が除去される。それにより、コア誘電体層を有する従来のパッケージ構造と比較すると、本発明のこの実施の形態で記述されるパッケージ構造１００は、金属基板１１０を有さないので、比較的小さな厚みを有することができる。そのうえ、この実施の形態に基づくと、パターン化回路層１４０の線幅と厚みは、パターン化フォトレジスト層１９２をコントロールすることにより、調節することができ、従って、必要とされる良好な回路層を形成することができる。
この実施の形態のパターン化回路層１４０は、電気メッキプロセスを実行することにより形成されるが、その他の実施の形態のパターン化回路層１４０は、サブトラクティブ法を実行することにより形成される。図２Ａ及び図２Ｂは、この発明のその他の実施形態にかかるパッケージ構造の製造方法の幾つかのステップを示す断面図である。特に、図１Ｂで示されるステップが実行された後、即ち、パターン化絶縁層１３０が第１シード層１２０上に形成された後、図２Ａに示されるように、金属層１４０ａが第１シード層１２０上に形成される。ここで、金属層１４０ａは、パターン化絶縁層１３０と第１シード層１２０の一部を覆う。パターン化フォトレジスト層１９４が金属層１４０ａ上に形成される。パターン化フォトレジスト層１９４が金属層１４０ａの一部を露出する。図２Ａと図２Ｂを参照すると、パターン化フォトレジスト層１９４をエッチングマスクとして使用して、金属層１４０ａの一部が除去されることにより、パターン化絶縁層１３０の一部を露出し、パターン化回路層１４０を形成する。パターン化フォトレジスト層１９４が除去され、表面処理層１５０がパターン化回路層１４０上に形成される。図１Ｅに示すステップは、そうしてパッケージ構造１００の形成を完了してもよい。
まとめると、本発明の実施の形態に記述されるパッケージ構造は、パターン化絶縁層を有する。故に、はんだボールがパターン化回路層の下表面上に形成されるとき、パターン化絶縁層は、隣接するはんだボール１８０をリフロープロセスによる短絡から保護することができる。そのように、本発明の実施の形態に記述されるパッケージ構造は、良好な電気的性能と構造利便性を有する。本発明の実施の形態に基づくと、金属基板がキャリアとして提供され、パターン化回路層がメッキプロセス又はサブトラクティブ法を実行することにより形成される。チップが完全にパッケージされた後、金属基板とシード層が除去される。それによって、コア誘電体層を有する従来のパッケージ構造に比べて、本発明の実施の形態に記述されるパッケージ構造は、比較的小さな厚みを有することができる。更に、本発明では、パターン化回路層の線幅と厚みは、パターン化フォトレジスト層をコントロールすることにより、調節することができ、従って、必要とされる良好な回路層を形成することができる。
以上のように、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
本発明は、隣接するはんだボールをリフロープロセスによる短絡から保護することができるパッケージ構造及びその製造方法に関するものである。
１００ パッケージ構造
１１０ 金属基板
１１２ 第１表面
１１４ 第２表面
１２０ 第１シード層
１２５ 第２シード層
１３０ パターン化絶縁層
１３２ 底面
１４０ パターン化回路層
１４０ａ 金属層
１４２ 下表面
１５０ 表面処理層
１６０ チップ
１７０ 封止剤
１８０ はんだボール
１９２，１９４ パターン化フォトレジスト層
１９６ ボンディングワイヤ

Claims (10)

  1. 第１表面を有し、かつ前記第１表面上に第１シード層が形成されている金属基板を提供するステップと、
    前記第１シード層の一部を露出するパターン化絶縁層を前記第１シード層上に形成するステップと、
    前記パターン化絶縁層により露出された前記第１シード層の一部上に、前記パターン化絶縁層の一部を覆うパターン化回路層を形成するステップと、
    チップを前記パターン化回路層に電気接続するようにチップボンディングプロセスを実行するステップと、
    前記チップと前記パターン化回路層を封止し、前記パターン化絶縁層の一部を覆う封止剤を形成するステップと、
    前記パターン化絶縁層の底面と前記パターン化回路層の下表面を露出するように前記金属基板と前記第１シード層を除去するステップと、
    はんだボールを前記パターン化回路層の前記下表面上に形成するステップと
    を備えるパッケージ構造の製法方法。
  2. 前記パターン化回路層を形成するステップが、さらに、
    前記パターン化絶縁層上に、前記パターン化絶縁層を封止する第２シード層を形成するステップと、
    前記第２シード層の一部及び前記金属基板の前記第１表面に対向する第２表面上に、前記第１シード層の一部及び前記第２シード層の一部を露出するパターン化フォトレジスト層を形成するステップと、
    前記パターン化回路層が、前記パターン化フォトレジスト層を電気メッキマスクとして使用して、前記パターン化フォトレジスト層により露出された前記第１シード層の一部と前記第２シード層の一部上に電気メッキされるステップと、
    前記パターン化絶縁層の一部と前記金属基板の前記第２表面を露出するように、前記パターン化フォトレジスト層と、前記第２シード層のうち前記パターン化フォトレジスト層下に位置する一部分を除去するステップと
    を含む請求項１記載のパッケージ構造を製造する方法。
  3. さらに、前記パターン化フォトレジスト層と前記第２シード層の前記一部を除去する前に前記パターン化回路層に表面処理層を形成するステップを含む請求項２記載のパッケージ構造を製造する方法。
  4. 前記パターン化回路層を形成するステップが、
    前記第１シード層上に、前記パターン化絶縁層と前記第１シード層の一部とを覆う金属層を形成するステップと、
    前記金属層上に、前記金属層の一部を露出するパターン化フォトレジスト層を形成するステップと、
    前記パターン化フォトレジスト層をエッチングマスクとして使用して、前記金属層の前記一部を除去し、それにより前記パターン化絶縁層の一部を露出して、前記パターン化回路層を形成するステップと、
    前記パターン化フォトレジスト層を除去するステップと
    を含む請求項１記載のパッケージ構造を製造する方法。
  5. さらに、前記パターン化フォトレジスト層を除去した後、前記パターン化回路層上に表面処理層を形成するステップを含む請求項４記載のパッケージ構造を製造する方法。
  6. 前記チップボンディングプロセスが、ワイヤボンディングプロセス又はフリップチップボンディングプロセスを含む請求項１記載のパッケージ構造を製造する方法。
  7. 請求項１に記載の製造方法により形成されるパッケージ構造であって、
    前記底面を有する前記パターン化絶縁層と、
    前記パターン化絶縁層上に配置され、当該パターン化絶縁層の一部を覆い、前記下表面が前記パターン化絶縁層の前記底面と位置合わせされる前記パターン化回路層と、
    前記パターン化回路層の前記下表面上に配置される前記はんだボールと、
    前記パターン化回路層に電気接続される前記チップと、
    前記チップと前記パターン化回路層を封止し、前記パターン化絶縁層の前記一部を覆う前記封止剤と
    を備えるパッケージ構造。
  8. 更に、
    前記パターン化回路層上に位置する表面処理層を含む請求項７に記載のパッケージ構造。
  9. 前記表面処理層が、ニッケル層、金層、銀層或いはニッケル-パラジウム-金層を含む請求項８に記載のパッケージ構造。
  10. 前記チップが、ワイヤボンディングプロセス又はフリップチップボンディングプロセスにより、前記パターン化回路層に電気接続される請求項７に記載のパッケージ構造。
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