JP2010039484A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2010039484A5 JP2010039484A5 JP2009162816A JP2009162816A JP2010039484A5 JP 2010039484 A5 JP2010039484 A5 JP 2010039484A5 JP 2009162816 A JP2009162816 A JP 2009162816A JP 2009162816 A JP2009162816 A JP 2009162816A JP 2010039484 A5 JP2010039484 A5 JP 2010039484A5
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- voltage value
- scanning
- liquid crystal
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Description
図5はその走査電極と信号電極の一部を拡大し、液晶パネルの基板面に垂直な方向から見た平面図であり、TP1〜TP4は走査電極、SG1〜SG4は信号電極である。この走査電極と信号電極の間にメモリ性液晶が介在しており、走査電極TP1〜TP4と信号電極SG1〜SG4とがメモリ性液晶を挟んで対向する部分(図5において走査電極TP1〜TP4と信号電極SG1〜SG4とが重なっている部分)でそれぞれ画素Pix(x,y)を形成している。
ところで、図5に示したようにマトリクス状に画素Pix(x,y)を形成した液晶パネルは、通常、時分割駆動方法によって画面書き換えを行っている。
すなわち、走査電極TP1〜TP4を1ライン毎に例えばTP1、TP2、・・・へと、走査電極駆動回路(図示せず)から走査電圧が順次出力され、それに同期した信号電圧が信号電極駆動回路(図示せず)から各信号電極SG1〜SG4に並列に出力される。なお、信号電圧は各画素Pix(x,y)に表示される画像データに応じた電圧波形となる。
すなわち、走査電極TP1〜TP4を1ライン毎に例えばTP1、TP2、・・・へと、走査電極駆動回路(図示せず)から走査電圧が順次出力され、それに同期した信号電圧が信号電極駆動回路(図示せず)から各信号電極SG1〜SG4に並列に出力される。なお、信号電圧は各画素Pix(x,y)に表示される画像データに応じた電圧波形となる。
それによって、リセット期間RSにおいて、信号電圧に走査電圧を加えた合成電圧が印加されることになり、したがって、合成電圧波形TS(1,1)に示すように、電圧値が(VRT+VRS)および−(VRT+VRS)のリセットパルスが、画素Pix(1,1)に印加される。
その透過率はTV(1,1)に示すように、選択期間SEの後半部において、選択パルスとして、図6で説明した正側の閾値+Vtを超える正電圧であるため、第2の強誘電状態から第1の強誘電状態すなわち透過率が高い白表示となる。
さらに、非選択期間NSEでは、駆動回路が走査電極TP1に走査電圧として電圧値0Vを出力し、信号電極SG1に、信号電圧として電圧値0Vまたは−VD、+VDの双極性パルスを出力する。
さらに、非選択期間NSEでは、駆動回路が走査電極TP1に走査電圧として電圧値0Vを出力し、信号電極SG1に、信号電圧として電圧値0Vまたは−VD、+VDの双極性パルスを出力する。
そして、各画素に表示する画像データを複数の走査期間F1,F2で表示するようにし、その複数の走査期間において、合成電圧波形(TP1−SG1)、(TP2−SG1)を図15に示すように、信号電圧に走査電圧を加えた合成電圧が、画素TS(1,1)、TS(2,1)に印加されることで交流化が成されるようにした。
その走査期間F1は、各画素のメモリ性液晶を第1の安定状態にするリセット期間RSと、第1の安定状態あるいは第2の安定状態にする選択期間SE1,SE2と、その後の安定状態を保持する非選択期間NSE1とからなり、走査期間F2では、走査期間F1で保持された安定状態をそのまま維持する。
さらに、その複数の走査期間のうち、一つの走査期間が、画素に表示させるために上記電極間にセレクトパルスを印加する選択期間を有し、該選択期間を有する走査期間の前に配置される走査期間は、画素の状態をリセットするために上記電極間にリセットパルスを印加するリセット期間を有し、該リセット期間を有する走査期間の前に配置される走査期間は、上記交流化のための補正用パルスを印加する補正期間を有する。
上記駆動回路が出力する上記走査電圧の電圧波形と上記信号電圧の電圧波形の合成波形を、画素を構成する部分の走査電極と信号電極間に印加される合成電圧の波形とするとよい。その場合、上記複数の走査期間のうち、上記補正期間では画素におけるメモリ性液晶を二つの安定状態のうち一方の安定状態にし、上記リセット期間ではそのメモリ性液晶を他方の安定状態にし、上記選択期間ではそのメモリ性液晶を上記一方あるいは他方の安定状態にするとよい。
上記合成電圧の波形は、上記補正期間において補正用パルスを有し、上記リセット期間においてリセットパルスを有し、上記選択期間においてセレクトパルスを有する。
そして、上記補正用パルスは、主として上記走査電圧の電圧波形により構成され、上記リセットパルスは、上記走査電圧を電圧値0Vとして上記信号電圧の電圧波形により構成され、上記セレクトパルスは、上記信号電圧の電圧波形と上記走査電圧の電圧波形とにより構成されるようにするとよい。
そして、上記補正用パルスは、主として上記走査電圧の電圧波形により構成され、上記リセットパルスは、上記走査電圧を電圧値0Vとして上記信号電圧の電圧波形により構成され、上記セレクトパルスは、上記信号電圧の電圧波形と上記走査電圧の電圧波形とにより構成されるようにするとよい。
上記駆動回路が出力する上記走査電圧の電圧波形と信号電圧の電圧波形を、いずれも、上記メモリ性液晶の安定状態が変化する閾値よりも絶対値において大きい正又は負の第1の電圧値(VS)、その第1の電圧値と同じ極性で上記閾値よりも絶対値において小さい第2の電圧値(VD)、この第2の電圧値と同じ極性で第2の電圧値よりも絶対値において小さい第3の電圧値(VH)、および電圧値0Vの4値で構成するのが望ましい。
上記第2の電圧値(VD)は上記第1の電圧値(VS)の1/2とし、上記第3の電圧値(VH)は上記第1の電圧値(VS)の1/4にするとよい。
上記選択期間においては、上記走査電圧の電圧波形は上記セレクトパルスだけが上記第1の電圧値(VS)で、それ以外の期間は第3の電圧値(VH)と電圧値0Vとで構成するとよい。
上記選択期間においては、上記走査電圧の電圧波形は上記セレクトパルスだけが上記第1の電圧値(VS)で、それ以外の期間は第3の電圧値(VH)と電圧値0Vとで構成するとよい。
上記補正期間、リセット期間、および選択期間において、上記駆動回路が出力する走査電圧と信号電圧の基準電位は常に0Vにすることができる。上記補正期間、リセット期間、および選択期間は、いずれも上記メモリ性液晶パネルの画面全体を1回書き換える1走査期間にすることができる。
上記補正期間には上記走査電極と信号電極との電極間に上記補正用パルスを印加し、上記リセット期間には上記電極間に上記リセットパルスを印加し、その補正用パルスとリセットパルスはそれぞれ全ての上記走査電極と信号電極に同時に印加するようにすれば、画面の更新時間を短縮することができる。
上記選択期間には、上記セレクトパルスが印加された直後には、上記走査電極と上記信号電極のいずれにも電圧値0Vを印加する休止期間を設けることにより、誤表示が生じるのを防ぐことができる。その休止期間の長さは、上記セレクトパルスの1パルスの幅と同等以上であるのが望ましい。
図1は、この発明による液晶表示装置の一実施形態を示すブロック構成図であり、図2は、そのメモリ性液晶パネルの構成を示す模式的な断面図である。なお、図2はパネルの厚さ方向の寸法を大幅に拡大して示しており、その各部の厚さの比率も正確なものではない。図3は、図1に示した液晶表示装置におけるメモリ性液晶パネルに印加する駆動電圧波形と透過率との関係を示す波形図であり、図4は、図1における駆動回路を構成する走査電極駆動回路及び信号電極駆動回路の具体例を示すブロック回路図である。
そのメモリ性液晶パネル40は図2に示すように構成されている。これは一般的なメモリ性液晶パネルと同様な構成であり、約2μmの厚さのメモリ性液晶層42を挟持した一対のガラス基板43a、43bを一定の間隔(約2μm)を保ってシール剤47で接着している。その一対のガラス基板43a、43bの対向面には、多数の画素をドットマトリクス状に形成するように、それぞれ複数のストライプ状の透明電極(ITO)による走査電極44aと信号電極44bが互いに直交する方向に並んで形成されており、その上にそれぞれ配向膜45a、45bが形成されて配向処理が成されている。
したがって、1本目から128本目までの走査電極に2パルスずつがタイミングを遅らせて、順次印加される。それによって、電圧値VDのパルスと電圧値VSのパルスとからなる補正用のパルス電圧が各走査電極に順次印加されることになる。
一方、図3の(c)に信号電極SG1に印加される信号電圧波形が示されている。そこで、前述したカラムドライバICは、走査電極に印加された2パルスの前半で補正用の電圧値VHのパルスを出力し、その後、そのフレームの残りの期間は電圧値0Vを出力する。
一方、図3の(c)に信号電極SG1に印加される信号電圧波形が示されている。そこで、前述したカラムドライバICは、走査電極に印加された2パルスの前半で補正用の電圧値VHのパルスを出力し、その後、そのフレームの残りの期間は電圧値0Vを出力する。
図5に示した画素Pix(1,2)は、画素Pix(1,1)と同じ走査電極上の画素であるから、その画素を構成する部分の走査電極TP1と信号電極SG2との間に、図3の(a)に示した走査電圧波形と図3の(d)に示した信号電圧波形との合成電圧波形、つまり図3の(f)に示す波形を有する電圧が印加され、補正期間(フレームF0)には補正用パルスCP2が印加される。
次に、これらのパルスについて詳細に説明する。図3の(c)に示す信号電極SG1に印加される電圧波形として、最初に電圧値VSのパルスが連続して2パルス出力され、その後の残りのフレームは電圧値0Vである。
図3の(d)に示す次の信号電極SG2に印加される電圧波形は、最初の2パルス分の期間では電圧値0Vであり、次に電圧値VSのパルスが連続して2パルスあり、その後残りのフレームは電圧値0Vである。このように、各信号電極SG1〜SG160には2パルスずつずらして、リセット用パルス電圧として電圧値VSのパルスが連続して2パルス順次印加される。
図3の(d)に示す次の信号電極SG2に印加される電圧波形は、最初の2パルス分の期間では電圧値0Vであり、次に電圧値VSのパルスが連続して2パルスあり、その後残りのフレームは電圧値0Vである。このように、各信号電極SG1〜SG160には2パルスずつずらして、リセット用パルス電圧として電圧値VSのパルスが連続して2パルス順次印加される。
図3の(c)に示す信号電極SG1に印加される電圧波形は、第1列の各画素を1番目から順次白、黒、黒、白、黒・・・に表示させるためのセレクト用のパルス電圧の例を示している。図3の(d)に示す信号電極SG2に印加される電圧波形は、第2列の各画素を1番目から順次黒、黒、黒、白、黒・・・に表示させるためのセレクト用のパルス電圧の例を示している。
一方、セレクトパルスSPbは、図6で説明したメモリ性液晶の安定状態が変化する閾値+Vtよりいずれも小さい電圧値+VHと電圧値+VDのパルスしか有していないので、図3の(h)に示すように、黒(OFF)状態にリセットされていた画素はそのままの状態を保持し、黒(OFF)状態のままである。
したがって、このフレームF2においては、図9に示すように、メモリ性液晶パネルの画面48が全て黒(OFF)表示のリセット状態から、画像データに応じて1行目から128行目まで、矢示C方向に順次白(ON)又は黒(OFF)の画像表示状態に書き換えられる。
したがって、このフレームF2においては、図9に示すように、メモリ性液晶パネルの画面48が全て黒(OFF)表示のリセット状態から、画像データに応じて1行目から128行目まで、矢示C方向に順次白(ON)又は黒(OFF)の画像表示状態に書き換えられる。
これらの実施形態では、図1に示した駆動回路30によって、メモリ性液晶パネル40の各走査電極TP1〜TP128には電圧値0Vと正の単一極性の電圧値で構成される電圧波形の走査電圧が、複数の走査期間F0,F1,F2に亘って一貫して印加され、かつ信号電極SG1〜SG160にも電圧値0Vと走査電圧と同極性である正の単一極性の電圧値で構成される電圧波形の信号電圧が複数の走査期間F0,F1,F2に亘って一貫して印加される。
ところで、図3のフレームF0からF2の3フレーム間で、図3の(e)に示した画素Pix(1,1)に相当する部分の電極間に印加される電圧波形は、補正用パルスCP1の後半の電圧値+VSのパルスとセレクトパルスSPwの後半の電圧値+VSのパルスとが、電圧値−VSの2パルスからなるリセットパルスRPと正負の極性が同等であり、また、補正用パルスCP1の前半の電圧値+VHのパルスとセレクトパルスSPwの前半の電圧値−VHのパルスと正負の極性が同等であり、セレクトパルスSPwの後の電圧波形は正負均等である。したがって、完全に交流化され、直流成分は全く残らない。
同様に、図3のフレームF0からF2の3フレーム間で、図3の(f)に示した画素Pix(1,2)に相当する部分の電極間に印加される電圧波形も、補正用パルスCP2の1番目の電圧値VDのパルスと2番目の電圧値+VSのパルスとセレクトパルスSPbの後半の電圧値+VDのパルスとが、電圧値−VSの2パルスからなるリセットパルスRPと正負の極性が同等であり、また、補正用パルスCP2の3番目の電圧値−VHのパルスはセレクトパルスSPbの前半の電圧値+VHのパルスと正負の極性が同等であり、セレクトパルスSPbの後の電圧波形は正負均等である。したがって、完全に交流化され、直流成分は全く残らない。
図12に示す補正期間であるフレームF0では、走査電極TP1,TP2に対して、電圧値VD(=2/4*VS)と電圧値VSの連続した2パルスを同時に出力する。すなわち、128本の全ての走査電極に対して、この連続した2パルスからなる走査電圧を同時に印加する。
また、フレームF0では、電圧値VH(=1/4*VS)のパルスと電圧値0Vを信号電極SG1,SG2に対して同時に出力する。すなわち、160本の全ての信号電極に対して、電圧値VHのパルスと電圧値0Vとからなる信号電圧を同時に印加する。
また、フレームF0では、電圧値VH(=1/4*VS)のパルスと電圧値0Vを信号電極SG1,SG2に対して同時に出力する。すなわち、160本の全ての信号電極に対して、電圧値VHのパルスと電圧値0Vとからなる信号電圧を同時に印加する。
図示していない信号電極SG3〜SG160にも、そのカラムドライバICによって同様な信号電圧が出力される。すなわち、1ラインごとの各走査電極TP1〜TP128に対する2パルスの走査電圧の順次出力に同期して、160本の信号電極SG1〜SG160に同時に並列に1ラインの各画素の画像データに応じた信号電圧を出力する。しかし、その各走査電極及び信号電極への電圧印加期間の間に、走査電圧と信号電圧のいずれにも電圧値0Vの休止期間t2を設けている。
この休止期間t2は、あまり短いと誤表示を防ぐ効果が不十分になるので、セレクトパルスの1パルスの幅(走査電極及び信号電極に印加する各電圧波形の1パルスの幅と同じ)と同等以上の期間にするのが望ましい。
しかし、休止期間t2が長すぎると、フレームF2の期間が長くなり、画面の書き換えが遅くなるので適切な長さに設定する。例えば、セレクトパルスの1パルスの幅が1.5msec野場合、休止期間t2を2msec〜10msec程度に設定すればよい。
しかし、休止期間t2が長すぎると、フレームF2の期間が長くなり、画面の書き換えが遅くなるので適切な長さに設定する。例えば、セレクトパルスの1パルスの幅が1.5msec野場合、休止期間t2を2msec〜10msec程度に設定すればよい。
Claims (3)
- 前記駆動回路が出力する前記走査電圧の電圧波形と前記信号電圧の電圧波形の合成波形が、前記画素を構成する部分の前記走査電極と信号電極間に印加される合成電圧の波形であり、
前記複数の走査期間のうち、前記補正期間では前記画素における前記メモリ性液晶を二つの安定状態のうち一方の安定状態にし、前記リセット期間では該メモリ性液晶を他方の安定状態にし、前記選択期間では該メモリ性液晶を前記一方あるいは他方の安定状態にすることを特徴とする請求項1に記載の液晶表示装置。 - 前記駆動回路が出力する前記走査電圧の電圧波形と前記信号電圧の電圧波形は、いずれも、前記メモリ性液晶の安定状態が変化する閾値よりも絶対値において大きい正又は負の第1の電圧値(VS)、該第1の電圧値と同じ極性で前記閾値よりも絶対値において小さい第2の電圧値(VD)、該第2の電圧値と同じ極性で該第2の電圧値よりも絶対値において小さい第3の電圧値(VH)、および電圧値0Vの4値で構成されていることを特徴とする請求項1から5のいずれか一項に記載の液晶表示装置。
- 前記選択期間においては、前記信号電圧の電圧波形は前記第2の電圧値(VD)と電圧値0Vとで構成されていることを特徴とする請求項6又は7に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009162816A JP5346719B2 (ja) | 2008-07-09 | 2009-07-09 | 液晶表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008178671 | 2008-07-09 | ||
JP2008178671 | 2008-07-09 | ||
JP2009162816A JP5346719B2 (ja) | 2008-07-09 | 2009-07-09 | 液晶表示装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010039484A JP2010039484A (ja) | 2010-02-18 |
JP2010039484A5 true JP2010039484A5 (ja) | 2012-07-26 |
JP5346719B2 JP5346719B2 (ja) | 2013-11-20 |
Family
ID=41504732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009162816A Expired - Fee Related JP5346719B2 (ja) | 2008-07-09 | 2009-07-09 | 液晶表示装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8400387B2 (ja) |
JP (1) | JP5346719B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140013931A (ko) * | 2012-07-26 | 2014-02-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 |
CN106873204B (zh) * | 2017-02-21 | 2020-04-21 | 合肥鑫晟光电科技有限公司 | 显示装置及其制作方法和驱动方法和对置基板 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2725003B2 (ja) | 1987-03-02 | 1998-03-09 | 富士通株式会社 | 液晶表示装置の駆動方法 |
JP2954429B2 (ja) | 1992-08-25 | 1999-09-27 | シャープ株式会社 | アクティブマトリクス方式駆動装置 |
DE69317640T2 (de) | 1992-12-28 | 1998-07-30 | Canon Kk | Verfahren und Einrichtung für eine Flüssigkristallanzeige |
JP3603904B2 (ja) | 1995-04-25 | 2004-12-22 | シチズン時計株式会社 | 反強誘電性液晶表示素子の駆動方法及び装置 |
WO1996035976A1 (fr) | 1995-05-11 | 1996-11-14 | Citizen Watch Co., Ltd. | Procede de commande d'affichage a cristaux liquides antiferroelectriques et appareil afferent |
US6163360A (en) | 1996-06-24 | 2000-12-19 | Casio Computer Co., Ltd. | Liquid crystal display apparatus |
JP4100719B2 (ja) | 1997-06-20 | 2008-06-11 | シチズンホールディングス株式会社 | 液晶ディスプレイ |
JP2001042812A (ja) | 1999-08-03 | 2001-02-16 | Minolta Co Ltd | 液晶表示装置 |
JP2001091923A (ja) * | 1999-09-24 | 2001-04-06 | Sharp Corp | 強誘電性液晶表示装置 |
JP2003050397A (ja) | 2001-06-01 | 2003-02-21 | Citizen Watch Co Ltd | 配向膜を備えた基板とその製造方法 |
KR100751311B1 (ko) | 2001-09-29 | 2007-08-22 | 삼성에스디아이 주식회사 | 반강유전성 액정 디스플레이 패널의 투과도를 균일하게하는 구동 방법 |
JP4654070B2 (ja) | 2004-06-17 | 2011-03-16 | シチズンホールディングス株式会社 | 液晶表示装置及びメモリ性液晶パネルの駆動回路 |
JP2006154078A (ja) * | 2004-11-26 | 2006-06-15 | Citizen Watch Co Ltd | メモリ性液晶パネル |
JP4705494B2 (ja) * | 2006-03-23 | 2011-06-22 | シチズンホールディングス株式会社 | メモリ性液晶パネル |
-
2009
- 2009-07-07 US US12/498,690 patent/US8400387B2/en not_active Expired - Fee Related
- 2009-07-09 JP JP2009162816A patent/JP5346719B2/ja not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5182878B2 (ja) | 液晶表示装置 | |
US20080284695A1 (en) | Display Device and Driving Method of Display Device | |
US8237647B2 (en) | Driving method for liquid crystal display apparatus, liquid crystal display apparatus, and electronic device | |
JPH07239463A (ja) | アクティブマトリクス型表示装置およびその表示方法 | |
JP2006047847A (ja) | ゲート線駆動回路 | |
JP2005156661A (ja) | 液晶表示装置ならびにその駆動回路および駆動方法 | |
JP4744912B2 (ja) | 液晶表示装置、及び液晶表示装置の駆動方法 | |
JP2006058638A (ja) | ゲート線駆動回路 | |
JP2006053428A (ja) | ゲート線駆動回路 | |
JP4654070B2 (ja) | 液晶表示装置及びメモリ性液晶パネルの駆動回路 | |
JP2014186158A (ja) | 表示装置 | |
JPH10104576A (ja) | 液晶表示装置およびその駆動方法 | |
JP2010039484A5 (ja) | ||
WO2005013252A1 (ja) | 表示装置およびその駆動方法 | |
JP2008216893A (ja) | 平面表示装置及びその表示方法 | |
JP5346719B2 (ja) | 液晶表示装置 | |
JP4705494B2 (ja) | メモリ性液晶パネル | |
JP4966022B2 (ja) | 平面表示装置及びその制御方法 | |
JP3582101B2 (ja) | 液晶表示装置と液晶表示素子の駆動方法 | |
US20120013586A1 (en) | Method and device for driving bistable liquid crystal display panel | |
JP2006047848A (ja) | ゲート線駆動回路 | |
JP2003202542A (ja) | 液晶表示装置の駆動方法 | |
WO2015075845A1 (ja) | 表示装置 | |
JP4086089B2 (ja) | 表示装置および表示装置の駆動方法 | |
JP2011232443A (ja) | 液晶表示装置 |