JP2009545863A5 - - Google Patents

Claims (17)

1. フォイルである支持層(２)と、該支持層(２)上に配置された層積層体(８)とを備える薄膜半導体構成素子(１)であって、
   前記層積層体(８)は、半導体材料を含有し、ビームを放射するために設けられており、
   前記支持層(２)上には、前記薄膜半導体構成素子(１)を冷却するための設けられた放熱層(３)が取り付けられている薄膜半導体構成素子。
2. 請求項１記載の薄膜半導体構成素子(１)であって、
   前記放熱層(３)は、前記層積層体(８)に対してずらされている薄膜半導体構成素子。
3. 請求項１または２記載の薄膜半導体構成素子(１)であって、
   前記放熱層(３)は、前記層積層体(８)と前記支持層(２)との間に配置されている薄膜半導体構成素子。
4. 請求項１から３までのいずれか一項記載の薄膜半導体構成素子(１)であって、
   前記放熱層(３)は、導電性材料を含む薄膜半導体構成素子。
5. 請求項１から４までのいずれか一項記載の薄膜半導体構成素子(１)であって、
   前記放熱層(３)は基面を有し、該基面は前記層積層体(８)の基面と少なくとも同じ大きさである薄膜半導体構成素子。
6. 請求項１から５までのいずれか一項記載の薄膜半導体構成素子(１)であって、
   前記放熱層(３)の厚さ(Ｄｗ)は、一桁から二桁のマイクロメータ領域にある薄膜半導体構成素子。
7. 請求項１から６までのいずれか一項記載の薄膜半導体構成素子(１)であって、
   前記支持層(２)はプラスチック材料を含む薄膜半導体構成素子。
8. 請求項１から７までのいずれか一項記載の薄膜半導体構成素子(１)であって、
   前記支持層(２)は、第１の部分層(２ａ)と第２の部分層(２ｂ)を有し、
   前記第１の部分層(２ａ)は、前記第２の部分層(２ｂ)に取り付けられた層であり、前記第２の部分層(２ｂ)はフォイルである薄膜半導体構成素子。
9. 請求項１から８までのいずれか一項記載の薄膜半導体構成素子(１)であって、
   前記支持層(２)は、１００μｍ以下の厚さを有する薄膜半導体構成素子。
10. 請求項１から９までのいずれか一項記載の薄膜半導体構成素子(１)であって、
    前記支持層(２)に対向する側の層積層体(８)の上には、カバー層(１０)が該層積層体(８)を覆うために配置されている薄膜半導体構成素子。
11. 請求項１０記載の薄膜半導体構成素子(１)であって、
    前記カバー層(１０)はフォイルである薄膜半導体構成素子。
12. 請求項１０または１１記載の薄膜半導体構成素子(１)であって、
    前記カバー層(１０)は透明な材料を含む薄膜半導体構成素子。
13. 請求項１０から１２までのいずれか一項記載の薄膜半導体構成素子(１)であって、
    前記カバー層(１０)は光学的構造体を有する薄膜半導体構成素子。
14. 請求項１３記載の薄膜半導体構成素子(１)であって、
    前記カバー層(１０)は部分的にミラー化されている薄膜半導体構成素子。
15. 請求項１から１４までのいずれか一項記載の薄膜半導体構成素子(１)を少なくとも２つ有する構成素子結合体(１３)であって、
    前記薄膜半導体構成素子(１)は、１つの共通の支持層(２)を有する構成素子結合体。
16. 請求項１５記載の構成素子結合体(１３)であって、
    共通のコンタクトパッド(１２)が、前記層積層体(８)を出力結合側で電気接続するために、前記層積層体(８)の間の支持層(２)の上に設けられている構成素子結合体。
17. 請求項１５または１６記載の構成素子結合体(１３)であって、
    前記薄膜半導体構成素子(１)は直列に接続されている構成素子結合体。