JP2009529788A - 歪み補償パッケージおよび方法 - Google Patents

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エム． ヘイズ、スコット
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Abstract

電気接触端子（３６）を有する一時面（３１）、対向する後面（３３）およびそれらの間の縁部（３２）を備えた１つまたは複数の電子デバイス（３０）を提供する工程を含む、電子パネル・アセンブリ（ＥＰＡ）（８２、８３）用の方法および装置が提供される。デバイス（３０）は、支持体（６０）に取り付けられた歪み制御シート（ＷＣＳ）（４０）の開口（４４）内の一時支持体（６０）上に一時面（３１）を下にして取り付けられている。プラスチック封入部（５０）は、少なくともデバイス（３０）の横縁部（３２、４３）とＷＣＳ開口（４４）の間に形成されている。封入中の望ましくないパネル歪み（７６）は、ＷＣＳ熱膨張係数（ＣＴＥ）を封入部ＣＴＥより小さくなるように選択するようによって緩和される。封入部硬化後に、デバイス（３０）およびＷＣＳ（４０）を含むＥＰＡ（８２）は、一時支持体（６０）から分離され、任意選択では、電気接触端子（３６）を露出させた状態で別の担体（７０）上に取り付けられている。薄いフィルム絶縁体（８５）および導体（８７）は、様々なデバイス（３０）上の電気接触端子（３６）を互いにおよび外部端子（８８）に結合させるように塗布されることが望ましく、それによって集積マルチ・デバイスＥＰＡ（８４）が形成される。

Description

本発明は概して、電子デバイスに関し、より詳細には平面パネル構成における半導体および他のタイプのチップデバイスのパッケージに関する。
半導体および他のタイプの電子デバイスはしばしば、環境保護を行い、デバイスへの外部接続を容易にするようにプラスチック樹脂内に全体的にまたは部分的に入れられている。説明を容易にするために、本発明は半導体デバイスに関して説明されるが、制限することを意図したものではなく、当業者は本発明が実質的にチップの形であるあらゆるタイプの電子デバイスに適用されることが分かるだろう。したがって、以下に与えた非限定的な例を含むこのような他のタイプのデバイスは、単数であるか複数であるかに関わらず、「デバイス」、「電子デバイス」、「半導体デバイス」および「集積回路」という用語に含まれることを意図しており、「デバイス」、「金型」および「チップ」という用語は実質的に等価であることを意図している。適切なデバイスの非限定的な例は、半導体集積回路、個別半導体デバイス、圧電デバイス、磁歪デバイス、固体フィルタ、磁気トンネル構造、コンデンサ、レジスタおよびインダクタなどの集積受動デバイス、およびこれらのタイプのデバイスおよび素子のいずれかおよび全ての組合せおよびアレイである。さらに、本発明は、使用されている金型またはチップのタイプ、またはこのような材料が封入工程に耐える条件で構成された材料によるものではない。
パッケージ内に含まれる複数のデバイスへの接続が封入の後に行われる特定のタイプの電子デバイス・パッケージでは、封入中に歪みと呼ばれる問題が起こる可能性がある。歪みは、主面上にデバイス電気接続が露出された比較的平らなまたは平面的なパネルの形である電子アセンブリにおける特定の問題である。平面処理技術を使用して、パネル内に様々なデバイスを相互接続することによって集積電子アセンブリを形成することがしばしば望ましい。パネルが封入中に歪んだ場合、相互接続を加える方法は難しくなり、それによって全体の歩留まりおよび費用に影響を与える可能性がある。したがって、このような封入平面アセンブリにおいて、高い製造歩留まりおよび低い製造費用を達成するためには、歪みの制御または除去が重要である。
したがって、封入中の歪みの悪影響を避けるまたは緩和する電子デバイスにパッケージを提供することが望ましい。さらに、パッケージは複数のデバイスおよび／または複数のタイプのデバイスを含むアレイ、および特に、デバイスが封入内に固定された後の平面処理などによりデバイスの主面がそことの電気接続に利用可能であることが望ましい場合のデバイス・アレイでの使用に適切であることが望ましい。加えて、利用される方法、材料および構造は、利用可能な製造能力および材料に適合し、製造過程の実質的な変更が必要なく、製造費用が実質的に増加することがないことが望ましい。
さらに、本発明の他の望ましい特性および特徴は、添付の図面および前述の技術分野および背景と併せて、以下の詳細な説明および添付の特許請求の範囲から明らかになるだろう。
本発明はこれ以下、以下の図面を参照して説明する。同じ番号は同じ要素を示す。
以下の詳細な説明は、単に例示的な性質であり、本発明または本発明の応用および使用を制限することを意図したものではない。さらに、先行する技術分野、背景、簡単な要約、または以下の詳細な説明で示された、あらゆる明示または暗示理論によって拘束されることを意図したものではない。
図示を単純および明確にするために、図面は一般的な構成の方法を示し、よく知られている特性および技術の説明および詳細は、本発明を不必要に不明瞭にするのを避けるために省略されていることがある。加えて、図面の要素は必ずしも実際の尺度で描かれてはいない。例えば、図面のいくつかの要素または領域のいくつかの寸法は、本発明の実施形態の理解を良くするのを助けるために、同じまたは他の図の他の要素または領域に対して誇張されていることがある。
明細書および特許請求の範囲内の「第１の」、「第２の」、「第３の」、「第４の」などの用語は、もしあれば、必ずしも特定の連続または時系列を説明するためではなく、同様の要素を区別するために使用されていることがある。このように使用された用語は、本明細書に記載された本発明の実施形態が例えば、本明細書で図示あるいは記載されたもの以外の順序の動作または使用が可能であるように、適当な状況で交換可能であることを理解されたい。さらに、「備える」、「含む」、「有する」という用語およびあらゆるその変形は、要素のリストを備えた工程、方法、物体、または装置が必ずしもこれらの要素に限られるわけでないが、明示的には挙げられていない、またはこのような工程、方法、物体、または装置に固有である他の要素を含むことができるように、非排他的包含を含むことを意図している。明細書および特許請求の範囲内の「左」、「右」、「中」、「外」、「前」、「後」、「上側に」、「下側に」、「上部」、「底部」、「上に」、「下に」、「上」、「下」などの用語は、もしあれば、必ずしも空間における永久的な位置を説明するためではなく、相対位置を説明するために使用されている。本明細書に記載された本発明の実施形態は、例えば、本明細書に図示あるいは記載されたもの以外の配向で使用することもできることを理解されたい。本明細書で使用する「結合された」という用語は、電気的または非電気的に、直接または間接的に接続されていると定義される。「結合パッド」という用語は単数でも複数でも、デバイス上のあらゆるタイプの電気接続位置のことを言うことを意図しており、ワイヤまたは他のリード上の溶接またははんだ付けによる電気接続に適切なものに単に限るものではない。
図１は、穿孔歪み補償シート（ＷＣＳ）４０が封入部５０内で個別のデバイス３０を横方向に囲んだ、本発明の一実施形態による、複数のデバイス３０の一次面３１上の電気接続位置３６（これ以下、結合パッド３６）が電気パネル・アセンブリ（ＥＰＡ）８０の主面５７上で露出された、ＥＰＡ８０を形成するように部分的に封入された複数の電子デバイス３０のアレイ２４の一部の平面図２０を示している。図２は、歪みのない理想的な状態における別の詳細を示す、図１のＥＰＡ８０を通る単純断面図である。ＷＣＳ４０は、デバイス３０が配置される開口または窓４４を中に有する。窓４４は、デバイス３０の幅３５より大きい幅４５を有し、それによって幅４８のフレーム形間隙４７がデバイス３０の横縁部３２とＷＣＳ４０内の窓４４の横縁部４６の間に存在する。窓４４の縁部４６とデバイス３０の縁部３２の間の間隙４７は、プラスチック封入部５０で満たされている。封入部５０はまた、デバイス３０の後面３３および／またはＷＣＳ４０の後面４３の上に延ばすことができる。図２〜３の実施形態では、デバイス３０はＷＣＳ４０より厚く図示されており、それによって封入部５０は、デバイス３０の後面３３ではなくＷＣＳ４０の後面４３を覆っているが、これは単に例示的なものであり、限定することを意図したものではない。デバイス３０は普通、約０．３から０．８５ｍｍの厚さであるが、より厚いまたはより薄いデバイスを使用することもできる。ＷＣＳ４０の厚さ４１は、デバイス３０の厚さ３４より厚くても薄くてもよく、厚さ４１は様々な実施形態で便利である厚さ３４の約２５から２００％である。本明細書に例示する実施形態では、ＷＣＳ４０の厚さ４１はデバイス３０の厚さ３４の約半分として示されているが、これは単に例示を容易にするためのものであり、限定することを意図したものではない。デバイス３０は本明細書では、矩形であり同じ寸法であるように示されているが、これは単に説明を容易にするためのものであり、限定することを意図したものではない。デバイス３０は、パネル設計者が望むようなあらゆる寸法および形状を有することができ、デバイス３０が中に配置される開口４４の対応する寸法および形状は、フレーム形間隙４７だけデバイス３０のものを超える。
図３は、ＥＰＡ８０の様々なデバイス３０を集積電子パネル・アセンブリ（ＩＥＰＡ）８４内に相互接続するための別の処理の後の、図１〜２のＥＰＡ８０を通る図２と同様の単純略断面図である。デバイス３０は、簡便性のために包括的に「結合パッド」と呼ばれる電気接続位置３６を有し、様々な実施形態で、あらゆるタイプの電気接続をそこで行うことができることが分かる。１つまたは複数の絶縁層８５、絶縁層８５を通るビア８６、および導体層または相互接続部８７が、同じまたは異なるデバイス３０上の様々な結合パッド３６を互いに、または外部端子８８に、または両方に相互連結させるように、ＥＰＡ８０の上表面５７の上に設けられる。図３は、様々なデバイス３０が互いに、および／または外部端子８８に結合される一般的原理を単に例示することを意図したものであり、特定の回路配置を示すことを意図したものではない。当業者は、ＥＰＡ８０内の特定のデバイス、およびＩＥＰＡ８４によって与えられる電気的機能によって、このような相互接続をどのように選択するかが分かるだろう。絶縁体８５、ビア８６、および相互接続部８７は、従来の平面処理技術を使用して提供されることが好適であるが、別の実施形態では、スクリーン印刷、選択メッキまたは蒸着、および他の方法などの他の技術を使用することもできる。
図４は、絶縁層８５、ビア８６、および相互接続部８７を提供するための別の処理のために、スピナまたはアライメント・チャック６４上に配置された歪んだ電子パネル・アセンブリ（ＥＰＡ）８１を通る単純略断面図２６を示している。図４のＥＰＡ８１は、図１〜２のＥＰＡ８０と同様であるが、封入中に凹状歪みが生じる可能性がある。本明細書で使用するように、「凹状」という用語は、図４に示す屈曲の方向のことを言い、パネル８１の周面部は結合パッド３６を含む上表面５７に向かって面する観察者に向かって突起し、パネルの中心部は観察者に対して窪んでいる。図４は、封入中のＥＰＡ８１の歪みが、ＩＥＰＡ８４を形成するのに必要な別の処理のために、チャック６４の上表面６５に対してＥＰＡ８１の下または後表面５６を密封することをどのように干渉することができるかを示している。ＥＰＡ８１は、量７６だけ「凹状」歪みを有すると言われている。「凹状部」は、結合パッド３６が配置されるパネル上表面５７に向かって画定されている。真空６６がチャック６４上で引かれると、空気は凹状歪み量７６によりＥＰＡ８１の開口周面７７の周りで漏洩し、ＥＰＡ８１はチャック６４に対して密封しない。湾曲した上表面を備えたチャックがＥＰＡ８１に対して密封を得るように設けられた場合でさえも、ＥＰＡ８１の上表面５７の平面性がないことにより、従来の平面処理技術を使用してビア８６を形成し、相互接続部８７を画定することが難しくなる。したがって、このような凹状の歪みパネルは、所望の集積電子アセンブリを形成するように処理するのが難しい。
図５は、別の処理のためにスピナまたはアライメント・チャック６４の上表面６５上に配置された電子パネル・アセンブリ（ＥＰＡ）８２を通ること以外は図４と同様の単純略断面図２７である。ＥＰＡ８２は、本発明の一実施形態による凸状歪みがパネル表面５７に向いているが、図１〜２のＥＰＡ８０と同様である。本明細書で使用するように、「凸状」という用語は、図５に示す屈曲の方向のことを言い、パネル８２の中心部が結合パッド３６を含む上表面５７に向かって面する観察者に向かって突起し、パネルの周面部が観察者に対して窪んでいる。図５は、本発明の一実施形態による歪みの方向を逆にすることにより、周面７９でチャック６４の上表面６５に対してＥＰＡ８２を密封することがどのように容易になるかを示している。チャック６４に真空６６を加えることにより普通は、ＥＰＡ８２をチャック６４の上表面６５に対して平らに引き、それによって図３のＩＥＰＡ８４を形成するために望ましいのと同様に、平面処理技術を使用して、絶縁層８５、ビア８６および相互接続部８７を設けることができる。
図６〜１３は、ＥＰＡ８２、８３、および本発明の別の実施形態による製造の異なる段階９０から９６での歪み制御シート（ＷＰＳ）４０を含む集積電子パネル・アセンブリ（ＩＥＰＡ）８４の図２〜３と同様の単純略断面図である。同じ参照番号が、同じ領域に対して使用される。次に図６の製造段階９０を参照すると、上表面６１を有する一時基板６０が設けられている。基板６０は、好適には多孔質セラミック、これに限らないが例として、リフラクトトン・テクノロジーズ社（Ｒｅｆｒａｃｔｒｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ）［米国ニューヨーク（Ｎｅｗ Ｙｏｒｋ）州所在］によって製造された約０．５マイクロメートルの連続多孔性を備えたアルミナであるが、他の比較的不活性な材料も使用することができる。その後にＥＰＡ８２からこれを分離する際に助けとなるように多孔質であることが好適である。図６の段階９０では、４１で示される厚さのＷＣＳ４０は、ＷＣＳ４０の表面４２と接触した上表面６３を有する薄い一時接着層６２を使用して、一時基板６０の表面６１上に取り付けられている。好適な一実施形態では、パーマセル社（Ｐｅｒｍａｃｅｌ）［米国ニュージャージー（Ｎｅｗ Ｊｅｒｓｅｙ）州所在］によって製造された両面にシリコーン接着剤を備えた両面ポリイミド粘着テープが使用されるが、別の実施形態では、他のタイプの非永久接着材料も使用することができる。重要なことは、接着層６２が脆弱になるまたは定位置に永久的に固定されることなく連続処理に耐えることである。というのは、製造の後の段階で、埋め込まれたデバイス３０を備えたＷＣＳ４０が接着層６２から分離されるからである。ＷＣＳ４０内の穿孔または開口４４は、横縁部４６を有する。
銅または他の比較的高い熱膨張係数（ＣＴＥ）材料がＷＣＳ４０に使用される場合、図４に図示するような実質的に凹状の歪みが得られる。これに限らないが例えば、合金４２または合金４９などのより低いＣＴＥ材料をＷＣＳ４０に利用することによって、歪みの方向が逆になって、凸状歪みが得られ、それによりＥＰＡ８２をスピナまたはアライメント・チャック６４および他のポスト封入処理機器に対してはるかに容易に密封することが可能になる。ＷＣＳ４０がこのような金属でできていることが好適な場合、適当なＣＴＥを備えた非電導性材料を使用することもできる。ＷＣＳ４０の最適な選択は、デバイス３０および封入部５０のＣＴＥによる。デバイス３０に普通使用されるシリコンは、約２．７〜３．５百万分の１／℃（ｐｐｍ／℃）のＣＴＥを有する。本明細書に記載したようなプラスチック封入部５０は、約１３ｐｐｍ／℃のＣＴＥを有する。本明細書に記載した電子パネル・アセンブリの製造の際に使用される基板および担体６０、７０（図９および１１参照）は、アルミナで約６．０〜７．７ｐｐｍ／℃およびＰｙｒｅｘ（登録商標）ガラスで約３．２５ｐｐｍ／℃の範囲のＣＴＥを有することができる。封入中に生じる約３０〜２００℃の温度範囲でのシートの形で利用可能な様々な材料、およびそのＣＴＥは、銅で１７．２ｐｐｍ／℃、アルミニウムで２３．２ｐｐｍ／℃、積層繊維板１５．０ｐｐｍ／℃、および様々なＮｉＦｅ合金では、合金５２で１０．４ｐｐｍ／℃、合金２９では約１０ｐｐｍ／℃、合金４８では９．４ｐｐｍ／℃、合金４６では７．９ｐｐｍ／℃、合金４２では４．５ｐｐｍ／℃、インバール３６では１．７２ｐｐｍ／℃などである。このような材料は当技術分野でよく知られており、これに限らないが例えば、ナショナル・エレクトロニック・アロイズ社（Ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ａｌｌｏｙｓ，Ｉｎｃ）［米国カルフォルニア州サンタ・アナ（Ｓａｎｔａ Ａｎａ）所在］などの多くの製造者から市販されている。ＷＣＳ４０は実質的に平面的であることが望ましい。
以下の表Ｉは、約２００ｍｍ直径および約０．６５０ｍｍ厚さのＥＰＡ８０、８２に対する異なるＷＣＳ材料、および本明細書に記載した封入材料のＥＰＡ歪み量および方向を示す。この組合せでは、凹状歪みを製造するので銅はＷＣＳ材料として望ましくはなく、それによって得られるパネルは、図４のチャック６４などの標準的なポスト処理チャックに対して密封することが困難または不可能であった。合金４２は所望の凸状歪みを提供したが、歪みの大きさ（５〜６．５％）は、パネルを例えば別の処理のためにアライメント・チャックに対して密封することを困難にするのに十分なほど大きかった。したがって、ＷＣＳ４０は封入部５０の材料と組み合わせて、パネルの横寸法の約５％未満のポスト封入凸状歪みを与える材料でできていることが望ましい。合金４９は、パネル直径または横寸法の約１〜１．５％だけの凸状歪みを有する優れた結果を提供し、それによって真空６６（図５参照）は、別の平面処理のためにアライメントまたは他のツール・チャック上で平らにパネルを容易に引くことができた。したがって、封入部５０と比べて適当な範囲のＣＴＥを有する材料のＷＣＳ４０を選択することによって、従来の平面処理を使用して集積電子パネル・アセンブリ８４を提供する次の処理を容易に可能にするように、凸状および十分平らであるパネル８０、８２を提供することができる。ＷＣＳ４０のＣＴＥの適切な選択は、封入材料およびデバイス３０、ＷＣＳパネル４０および封入部５０の相対厚さの選択によるが、パネル設計者によって行われる選択により過度の実験なしで判断することができる。しかし、ＷＣＳ４０は、封入部５０より小さい、有用には封入部５０のＣＴＥの約５０〜９０％、より好適には封入部５０のＣＴＥの約５５〜８５％、および好適には封入部５０のＣＴＥの約６０〜８０％のＣＴＥを有することが普通は望ましい。すなわち、ＷＣＳ４０は、有用には約６．５〜１２．４ｐｐｍ／℃、より好適には約７．２〜１１．１ｐｐｍ／℃、および好適には約７．８〜１０．４ｐｐｍ／℃の範囲のＣＴＥを有することが望ましい。さらに別の言い方をすれば、ＷＣＳ４０および封入部５０の材料は、得られるＥＰＡ８２の得られる歪みが凸状であり、ＥＰＡ８２の横範囲の約５％未満、好適には約１〜２％以下の範囲であるように選択することが望ましい。
Figure 2009529788
 図７の段階９１では、デバイス３０は、その一次面３１を備えたデバイス３０を接着層６２上に配置することによって、すなわち結合パッド３６を接着層６２に向けて、ＷＣＳ４０の開口４４内に取り付けられている。デバイス３０の縁部３２は、開口４４内のＷＣＳ４０の縁部４６に面しており、それによってＷＣＳ４０をそれから離す各デバイス３２を囲む中間幅４８の環状空間または間隙４７がある。様々な実施形態では、環状空間または間隙４７の幅４８が有用には約２５から７００マイクロメートル、より好適には約１００から５００マイクロメートル、および好適には約２００から３００マイクロメートルの範囲である。すなわち、空間または間隙４７の幅４８は、実用的にはＷＣＳ４０の厚さ４１の約２５から２００％、より好適には厚さ４１の約５０から１５０％、および好適には厚さ４１の約７５から１２５％である。段階９０および９１はいずれの順序で行うこともできるが、段階９０を最初に行うことが好適である。図８の段階９２では、樹脂封入部５０は少なくともデバイス３０とＷＣＳ４０の間の環状間隙４７内に、また任意選択で別の実施形態では、デバイス３０の後面３３および／またはＷＣＳ４０の後面４３の上に加えられる。ナガセ社（Ｎａｇａｓｅ ｃｏｍｐａｎｙ）［日本国東京都所在］によって製造されたタイプＲ１００７ＲＣ−Ｈシリカ充填エポキシが、封入部５０に適切な材料であるが、タイプＲ１００７ＲＣ−Ｈのバリエーションを含む、他のよく知られている封入剤を使用することもできる。図８の構造の結果は、デバイス３０は現在、封入部５０によってＷＣＳ４０に対して定位置に保持されている。封入部５０は、選択した樹脂に対する製造者によって勧められた熱処理を使用して硬化することが望ましい。上記樹脂では、３０〜１２０分間の約５０〜１７０℃の範囲の温度での１または２工程硬化が有用であり、約６０〜９０分間の約１００〜１５０℃が好適である。
図９の最適な製造段階９３の別の実施形態では、デバイス３０の後面３３およびＷＣＳ４０の後面４３の上にある封入部５０の部分５２（図８参照）を、デバイス３０の後面３３を露出させるために（例えば、研磨または化学エッチングまたは他の便利な技術によって）取り除くことができる。これは好適には、「バックグラインド」または「裏面研磨」と呼ばれるが、様々な実施形態では、研磨以外の他の技術を使用して封入部５０の部分５２を取り除くことができ、このような他の技術は「バックグラインド」および「裏面研磨」という用語に含まれることが意図される。裏面研磨により、放熱板をデバイス３０の後面３３と直接接触させることが容易になるが、必要不可欠なことではない。裏面研磨段階９３の後に、ＷＣＳ４０の後面４３は、デバイス３０と比較したＷＣＳ４０の相対厚さおよび行われる裏面研磨の量によって、封入部５０から露出されても、されなくてもよい。
図１０の製造段階９４では、一時支持基板６０および接着層６２が取り除かれ、それによってデバイス３０の一次面３１および結合パッド３６が露出され、独立マルチ・デバイス電子パネル・アセンブリ（ＥＰＡ）８２を形成し、デバイス３０が少なくとも封入部５０内に埋め込まれた縁部３２によって定位置に保持される。接着剤６２がシリコーン接着剤である場合、図９の構造をアセトン内に浸漬することにより、一時支持体６０からデバイス３０、ＷＣＳ４０および残りの封入部５０を一体的に分離することが容易になり、図１０のマルチ・デバイス電子パネル・アセンブリ（ＥＰＡ）８２が提供される。図１０では、ＥＰＡ８２は図６〜９の配向と比較してめくられ、それによって結合パッド３６および表面３１が上向きになる。様々なデバイス３０上の結合パッド３６は次に露出され、パネル設計者または使用者が望むあらゆる方法で相互接続するために利用可能である。このように、非常に複雑な機能をＥＰＡ８２によって与えることができる。というのは、異なるタイプおよび機能の複数のデバイス３０を単一のパネル内で組み合わせる、および相互接続することができる。これは、全体の性能を最適化するために、異なる工程によって異なる材料でできた異なるチップまたは金型を使用することが望ましい場合に、非常に便利である。図１５に関してより完全に説明し、図３で図示したように、図１０のＥＰＡ８２は、ＩＥＰＡ８４を提供するためにＥＰＡ８２上に直接加えられた絶縁層８５、ビア８６および相互接続部８７を備えることができる、またはＥＰＡ８２は図１１の任意の製造段階９５に進むことができる。
図１１の製造段階９５によって示す別の実施形態では、ＥＰＡ８２は必ずではなく任意選択で、複合パネルまたはＥＰＡ８３を形成するために、接着層７２によって支持担体７０の上表面７１上に取り付けられている。接着層７２は、接着層６２と同じタイプであることが好適であるが、様々な取付材料を様々な実施形態で使用することができる。支持担体７０は、セラミック、ガラス、金属、半導体、サファイア、グラスファイバ、様々なプラスチックおよびその組合せ、または電子業界でよく知られている他の材料であってもよい。支持担体７０の使用は、ＥＰＡ８２、８３の連続処理に便利であるが、必要不可欠なものではない。封入段階９２の後に、封入部５０の十分な硬化が行われなかった場合に、第２の硬化サイクルを行うこともできる。ＥＰＡ８２、８３は、その全体の形で有用である、または他の実施形態では、ＥＰＡ８２、８３内で様々なデバイスを相互接続するために別の処理を行うこともできる。
別の実施形態による図１２の任意の製造段階９６では、１つまたは複数の絶縁層８５が、デバイス３０の表面３１、封入部５０の表面５４、およびＷＣＳ４０の外表面４２に、集合的にＥＰＡ８２、８３の上表面５７上に設けられている。層８５、ビア８６、相互接続部８７、および外部端子８８は、従来の平面処理技術を使用して設けられることが好適であるが、これらの構造物を形成する他の方法を使用することもできる。液体または乾燥フィルム内の有機ポリマーは絶縁層８５に適切であるが、様々な他の実施形態では、層間絶縁膜に対して電子業界でよく知られている幅広い範囲の他の材料を使用することもできる。層８５をパターン化およびエッチングして、ビア８６を形成し、デバイス３０上に結合パッド３６を露出させ、１つまたは複数の導体８７が、デバイス３０上の様々な結合パッド３６を互いに、または外部端子８８に、または両方に相互接続するように加えられ、それによりＥＰＡ８２、８３の設計者が望むどんな回路またはシステム構成も備えた集積電子パネル・アセンブリ（ＩＥＰＡ）８４が提供される。導体８７は、金属、金属合金、ドープ半導体、半金属、および／またはその組合せであってもよい。このような材料およびこれらを加える技術が、当技術分野でよく知られている。３つの結合パッドのみが図１２の各デバイス３０で、接続されていること、および／または隣接するデバイスおよび外部端子８８に対してのみ示されているが、これは原則として単に図示の都合のためであり、限定することを意図したものではない。当業者は、本明細書の教示に基づいて、結合パッド３６およびデバイス３０は、同じまたは異なるタイプの複数のデバイス上に存在する複数の結合パッドを代表するものであり、デバイス３０のいずれかの上のあらゆる数の結合パッド３６を、あらゆる所望の組合せで、同じまたはあらゆる他のデバイス３０上のあらゆる結合パッド３６、またはパネル８２、８３内の他の能動または受動デバイスに相互接続して、図１２に全体的に示すように、中にＷＣＳ４０を備えたＩＥＰＡ８４を形成することができることが分かるだろう。ＷＣＸ４０の開口４４内へのデバイス３０の配置を容易にするために、および結合パッド３６、導体８７および外部接続部８８を露出させるのに必要な絶縁層８５、ビア８６を形成するための様々なマスクおよび印刷層のアライメントのために、様々な基準マーク４９、６９（図１および１３参照）をＷＣＳ４０上に設けることができる。
図１３は、さらなる詳細を示す、後面３３、４３に向かって見た、封入部の直ぐ前の図７の段階９１に対応する電子デバイス３０およびＷＣＳ４０のアレイ２５の製造段階９１−１のさらに別の実施形態による平面図を示す。デバイス３０は、一時基板６０上の接着層６２上に取り付けられた、ＷＣＳ４０の開口４４内に配置されている。デバイス３０およびＷＣＳ４０のアレイ２５はまた、接着剤６２上に取り付けられた金型フレーム６７によって横方向に囲まれていることが望ましい。金型フレーム６７は、これに限らないが例えば、冷間圧延またはばね鋼などの金属でできていることが好適であるが、他の材料を使用することもできる。金型フレーム６７は図１３では、平面図で開口（すなわち、上部のない）円形を有するが、これは単に説明の都合のためであり、これに限ることを意図したものではない。金型フレーム６７は、あらゆる従来の平面形状を有することができ、開口しているまたは部分的に開口していてもよい。金型フレーム６７は好適には、デバイス３０の縁部３２とＷＣＳ４０の開口４４の縁部４６の間の間隙４７内にまさに配置される封入部５０の横範囲を制限するように働く。この実施形態では、封入部５０は必ずではないが、好適には、図１４から分かるように、デバイス３０の後面３３およびＷＣＳ４０の後面４３の上に延びている。製造段階９２−１として示された図１４は、図１３に示した線１４に沿った図１３のアレイ２５を通る単純略断面図であり、封入部５０が設けられた直ぐ後の、図８の段階９２に対応する。図１４の段階９２−１では、金型フレーム６７が封入部５０を横方向に含む一時ダムとして働くことが記されている。この実施形態では、金型フレーム６７の高さ６８は好適には、デバイス３０の後面３３およびＷＣＳ４０の後面４３の上の封入部５０の部分５２の厚さを設定するために使用することができる。金型フレーム６７の使用が好適であるが、必要不可欠なものではない。
図１５は、図６〜１４の製造段階に関する、さらなる詳細を示す本発明のさらに別の実施形態による、歪み補償シート（ＷＣＳ）４０を利用した、電子デバイスのプラスチック封入方法１００を示している。方法１００は、開始１０２、および接着層６２を含む一時支持体６０が設けられる、最初の一時支持体提供工程１０４で始まる。歪み補償シート（ＷＣＳ）提供工程１０６では、図９のＷＣＳ４０が本明細書に記載されるように、特に、その後の工程１１２で提供される封入部に適当なＣＴＥを有するように製造されるか、または得られ、それによって得られるパネルは凹状歪みがなく、平らである、または集積マルチ・デバイス・パネルを形成するための後段の処理に使用されるように意図されたツールのプルダウン範囲内のある量の凸状歪みを有するいずれかである。ＷＣＳ４０の開口４４は、中に取り付けることを意図した金型または他のチップまたはデバイス３０に対する寸法を有しており、異なる寸法の様々なタイプの金型が同じパネル内に含まれる場合、異なる開口は異なる寸法の金型に対応するように異なる寸法を有することができる。図１〜１４では、開口４４およびデバイス３０は均一な寸法および形状であると考えられるが、これは単に説明の都合のためであり、これに限ることを意図したものではない。工程１０４、１０６は、いずれかの順序で行うこともできる。図６の段階９０に対応する工程１０８では、ＷＣＳ４０は接着層６２上に取り付けられる、あるいは一時支持体６０に脱着可能に取り付けられる。図７の製造段階９１に対応する工程１１０では、デバイス３０は接着剤６２上に表を下にして取り付けられる、あるいはＷＣＳ４０の開口４４内で一時支持体６０に脱着可能に取り付けられる。図１３の段階９１−１はまた、これらの２つの工程の結果を示す。ＷＣＳ４０の開口４４の幅４５（図１および１３参照）は、デバイス３０の幅３５より間隙４７の約２倍の幅４８だけ大きい。ＷＣＳ４０上の基準マーク４９、６９は、開口４４内にデバイス３０を正確に位置決めするために使用することができ、それによってＷＣＳ４０および互いに対するその位置を十分判断する。２つの基準マーク４９、６９だけが図１および１３でＷＣＳ４０上に示されているが、当業者は、これらが単に例示的なものであり、これに限定するものではないこと、およびあらゆる数の基準マークを、設計者が望むように、各開口４４に隣接してまたはＷＣＳ４０上のどこでも、およびＷＣＳ４０の一方または両方の面４２、４３上にＷＣＳ４０の一部として設けることができることが分かるだろう。本発明は決定的に、デバイス３０の厳密な性質に決定的には依存せず、これらは例えば、集積回路、個別デバイス、フィルタ、磁歪デバイス、電気光学デバイス、電気音響デバイス、レジスタ、コンデンサおよびインダクタなどの集積受動デバイス、または他のタイプの素子および／またはその組合せであってもよく、封入工程に耐えることができるあらゆる材料で形成することができる。非限定的な例は、本発明の様々な実施形態による、様々な有機および無機半導体、タイプＩＶ、ＩＩＩ−ＶおよびＩＩ−ＶＩ材料、ガラス、セラミック、金属、半金属、金属間化合物などである。
その後の工程１１２では、図８の段階９２、および図１４の段階９２−１に関して記載したように、樹脂封入部５０が一時支持基板６０、ＷＣＳ４０およびデバイス３０に加えられて、少なくともデバイス３０の縁部３２とＷＣＳ４０の開口４４の縁部４６との間隔または間隙４７を充填する。封入部５０の熱膨張係数（ＣＴＥ）は、封入工程１１２後のＥＰＡ８２のあらゆる得られた歪みが凸状であり、好適にはＥＰＡ８２の直径または横範囲の少なくとも約５％未満、より好適にはその約１〜２％未満またはそれと等しい大きさであるように、ＷＣＳ４０のＣＴＥに対して選択されることが重要である。様々な実施形態では、封入部５０の部分５２（図８および１４参照）は、デバイス３０の後面３３およびＷＣＳ４０の後面４３を覆うことができるが、これは必要不可欠ではない。工程１１４では、封入部５０は既に記載したように、硬化されることが望ましい。５０〜１７０℃で３０〜１２０分間、窒素または実質的に不活性な気体内で加熱することが有用であり、約１００〜１５０℃で６０〜９０分が好適であることが分かった。接着層６２が不溶性にならないように注意すべきである。したがって、接着層６２の選択によって、工程１１８の後の第２の段階で、２段階硬化が望ましい可能性があるが、これは必要不可欠なことではない。別の実施形態では、図８〜１０に関して既に記載したように、任意のバックグランド工程１１６をその後行うことができ、これに限らないが例えば、封入部５０の部分５２は研磨、エッチング、その組合せ、または他の便利な手段によって取り除かれて、埋め込まれたデバイス３０を備えたＷＣＳ４０が残り、ＥＰＡ８２が形成される。ＥＰＡ８２は、デバイス３０の厚さ３４とＷＣＳ４０の厚さ４１により、望ましくは約２００〜１０００マイクロメートル、好適には約５５０〜７５０マイクロメートルの上面５７と下面５６の間の厚さ５８（図１０参照）を有する。湿式研磨が任意のバックグラインド工程１１６中に使用される場合、バックグラインド中に吸収された可能性があるあらゆる水分を取り除くために、デバイス・パネル８２に対して簡単な乾燥サイクルを行うことが望ましい。８０〜１２０℃で約１０〜２０分が有用であり、約１００℃で約１５分が好適である。別の方法では、様々な実施形態で、方法１００は、形成されるデバイス・アレイの設計者の需要によって、経路１１５に示すように工程１１４から工程１１８まで直接進むことができる。
工程１１８を含む一実施形態では、デバイス・パネル５７は、図１０に関して示すように、一時支持基板６０から離れている。基板６０は、接着層６２を軟化させる溶剤にパネル８２および基板６０の組合せを浸漬することによって、デバイス・パネル８２から解放することができる。溶剤の選択は、接着層６２の選択による。接着層６２がシリコーン接着表面を備えた両面ポリイミド・テープを含む好適な一実施形態では、アセトンが適切な溶剤である。得られる構造は、図１０に示されている。デバイス・パネル８２はそのままで有用であり、このような実施形態では、方法１００は任意選択で、パネル設計者および製造者の需要によって、経路１１９−１によって示される終了１２８まで、または経路１１９−２によって示される一体化工程１２２〜１２６に進むことができる。別の方法では、方法１００は、図１１に示し、これに関して記載したように、ＥＰＡ８２が支持担体７０上に下面５６によって取り付けられる経路１１９に示す工程１２０まで、さらに別の実施形態で進むことができる。接着剤７２は、図１１に関して既に記載したように、支持担体７０上にデバイス・パネル８２を取り付けるために使用されることが好適であり、それによって図１１の強化複合電子パネル・アセンブリ８３が形成される。強化ＥＰＡ８３はそのままで有用であり、このような実施形態では、方法１０は任意選択で経路１２１に示す工程１２０の後に終了１２８まで進むことができる。しかし、別の実施形態では、図３および１２に示すような電気集積パネル８４、８４’を提供するために、方法１００はその後の工程１２２、１２４、１２６に進むことができ、デバイス３０上の結合パッド３６のいくつかまたは全てが所望の方法で相互接続され、適当な入出力（Ｉ／Ｏ）端子８８に結合される（例えば、図３および１２参照）。集積パネルが望ましい実施形態では、その後、工程１２２では、絶縁層８５がデバイス３０の表面３１、ＷＣＳ４０の表面４３および封入部５０の表面５４（集合的に、ＥＰＡ８２の表面５７）に塗布され、工程１２４では、接触領域ビアが所望の結合パッド３６に対して絶縁層８５内に開口しており、工程１２６では、導電性相互接続部８７を加えることによって、互いにまたは外部端子に電気結合される。当業者は、本明細書の教示に基づき、ＩＥＰＡ８４、８４’を形成するためにＥＰＡ８２内で複数のデバイス３０の所望の相互接続を得るのに、２つ以上の絶縁層８５、２セット以上のビア８６、および２つ以上の導体層８７が必要である可能性があることが分かるだろう。したがって、このような別の実施形態に対応する経路１２７によって示されるように、ＥＰＡ８２内および外部端子８８に対する所望の相互接続を得るために、工程１２２、１２４、１２６は必要に応じて何度も繰り返すことができる。所望の相互接続が達成されると、このような実施形態により、方法１００は経路１２９によって示された終了１２８に進み、図３および１２に示したようなＩＥＰＡ８４、８４’が得られる。
第１の例示的な実施形態によると、電気接触端子が配置される一次面、対向する後面、および一次面と後面の間に延びている縁部を備えた複数の電子デバイスを提供する工程と、複数の電子デバイスを受けるような寸法をしている複数の開口を有し、第１の熱膨張係数（ＣＴＥ）を有する穿孔歪み制御シートを提供する工程と、その主面上に複数の電子デバイスおよび穿孔歪み制御シートを受けるようになっている一時支持体を提供する工程と、その後、いずれかの順序で、一時基板の主面上に穿孔歪み制御シートおよび複数の電子デバイスを配置する工程であって、間隙が電子デバイスの縁部と穿孔歪み制御シート内の開口の縁部の間に配置されるように、複数の電子デバイスが穿孔歪み制御シート内の開口内にある状態であり、電子デバイスの一次面が一時支持体の主面に向かって配向している工程と、少なくとも間隙内にプラスチック封入部を提供する工程であって、封入材料の第２のＣＴＥが第１のＣＴＥに等しい、またはそれより大きい工程と、デバイス、穿孔歪み制御シートおよび間隙内のプラスチック封入部を一時支持体から分離する工程であって、それによってプラスチック封入部によって結合された複数の電子デバイスおよび穿孔歪み制御シートを含むパネルを提供する工程とを含む、電気アセンブリを形成する方法が提供される。別の例示的な実施形態によると、この方法はさらに、分離する工程の後に、少なくともパネル内のデバイスの一次電気面の上に１つまたは複数の絶縁層を塗布する工程と、１つまたは複数の絶縁層のいくつかを通してデバイスの様々な電気接触端子にビアを提供する工程と、様々な電気接触端子を互いに、または外部端子に、または両方に相互接続するために、絶縁層の１つまたは複数の上にビアの１つまたは複数を通して導体を形成し、それによって集積電気アセンブリを提供する工程とを含む。さらに別の例示的な実施形態によると、穿孔歪み制御シートを提供する工程およびプラスチック封入部を提供する工程は、封入および分離の後に、パネルのあらゆる歪みが凸状であるように、相対的な第１および第２の熱膨張係数を有する歪み制御シートおよびプラスチック封入部を提供する工程を含む。さらに別の例示的な実施形態によると、歪みは凸状であり、パネルの横範囲の約５％未満である。さらに別の例示的な実施形態によると、歪みは約２％未満である。さらに別の例示的な実施形態によると、第１のＣＴＥは第２のＣＴＥの５０〜９５％の範囲である。別の例示的な実施形態によると、第１のＣＴＥは第２のＣＴＥの５５〜８５％の範囲である。別の例示的な実施形態によると、少なくとも間隙内にプラスチック封入部を提供する工程は、間隙内および複数の電子デバイスおよび穿孔歪み制御シートの後面の上にプラスチック封入部を提供する工程と、その後、複数の電子デバイスの後面を露出させるようにプラスチック封入部を裏面研磨する工程とを含む。さらに別の例示的な実施形態によると、第１のＣＴＥは約６．５〜１２．４ｐｐｍ／℃の範囲内である。さらに別の例示的な実施形態によると、第１のＣＴＥは約７．２〜１１．１ｐｐｍ／℃の範囲内である。
第２の例示的な実施形態によると、その上に結合パッドを有する第１の面、対向する後面、および第１の面および後面の間に延びている縁部を備えた複数の電子デバイスを提供する工程と、主面を有する一時支持体を提供する工程と、複数の電子デバイスを受けるようになっている開口を中に有する歪み制御平面を提供する工程であって、歪み制御平面は第２の熱膨張係数（ＣＴＥ）より小さい第１のＣＴＥを有する工程と、歪み制御平面および複数の電子デバイスを一時支持体上に取り付ける工程であって、複数の電子デバイスはその結合パッドを主面に向けて配向した状態で歪み制御平面の開口内に配置され、間隙が複数の電子デバイスそれぞれの縁部を歪み制御平面の各開口から分離する工程と、少なくとも複数の電子デバイスの縁部と一時支持体上の歪み制御平面の開口の間に第２のＣＴＥを有するプラスチック封入部を提供する工程と、複数の電子デバイスおよび歪み制御平面を封入部内に実質的に固定するために少なくとも十分にプラスチック封入部を硬化させ、それによって一時支持体上に複数の電子デバイスのパネルを形成する工程と、結合パッドが露出されるようにパネルを一時支持体から分離する工程と、パネル上の結合パッドのいくつかを互いに、または外部端子に、または両方に接続する工程とを含む、複数の電子デバイスを有する集積電子パネル・アセンブリ（ＩＥＰＡ）を形成する方法が提供される。別の例示的な実施形態によると、この方法はさらに、分離する工程の後および相互接続する工程の前に、複数の電子デバイスの後面が担体および露出した結合パッドに面した状態でパネルを担体上に取り付ける工程を含む。さらに別の例示的な実施形態によると、相互接続する工程は、１つまたは複数の絶縁層を複数の電子デバイスの上に塗布する工程と、結合パッドの少なくともいくつかにビアを開口させる工程と、結合パッドのいくつかを互いに、またはパネルへの外部接続部に、または両方に電気結合させるために、１つまたは複数の絶縁層内にビアのいくつかを通して延びる導電性相互接続部を提供する工程とを含む。さらに別の例示的な実施形態によると、歪み制御平面は、約４０〜５２％のニッケルを備えたニッケル鉄合金を含む。さらに別の例示的な実施形態によると、第１のＣＴＥは第２のＣＴＥの約５０〜９５％の範囲内である。さらに別の例示的な実施形態によると、第１のＣＴＥは第２のＣＴＥの約５５〜８５％の範囲内である。
第３の例示的な実施形態によると、集積電子アセンブリであって、その上に結合パッドを備えた前面、対向する後面およびそれらの間に延びている縁部を有する複数の電子デバイスと、複数の電子デバイスが配置される開口を有し、第１の熱膨張係数（ＣＴＥ）を有する実質的に平らなシートと、初期電子アセンブリが実質的に平らなシート内の少なくとも開口にあり、結合パッドを露出させた状態で形成されるように、実質的に平らなシートに電子デバイスを結合させると共に、初期電子アセンブリが実質的に平らである、または凸状歪みを有するように、第１のＣＴＥに対して第２のＣＴＥを有するプラスチック封入部と、初期電子アセンブリの複数の電子デバイスのいくつかまで延び、それによって結合パッドのいくつかを互いに、または外部端子に、または両方に結合させて、集積電子アセンブリを形成する相互接続部とを備えた、集積電子アセンブリが提供される。別の例示的な実施形態によると、凸状歪みは、初期電子アセンブリの横範囲の約５％未満である。さらに別の実施形態によると、凸状歪みは約２％未満である、またはそれと等しい。さらに別の実施形態によると、実質的に平らなシートはニッケルおよび鉄を含む。
少なくとも１つの例示的な実施形態を前述の詳細な説明で提示したが、複数の変更形態が存在することを理解すべきである。これに限らないが例えば、デバイス３０および封入部５０は、あらゆるタイプおよび技術のものであってもよく、挙げた例のみに限るものではない。同様に、金型パネル用の様々な好適な材料およびパッケージ方法が本明細書に記載されているが、当業者は複数の代替形態が本発明の異なる実施形態により、これに限らないが例えば、本明細書で使用された様々な支持基板、担体、ＷＣＳ、接着剤および他の層に対して存在し、このようなものは添付の特許請求の範囲内に含まれることを意図する。さらに、本明細書に提示した例示的な実施および実施形態により、中間のおよび仕上げの形で有用である終了の様々な段階において金型パネルが生じ、このようなものは添付の特許請求の範囲内に含まれることを意図する。
また、１つまたは複数の例示的実施形態は単なる例であり、いかなる方法においても本発明の範囲、適用可能性、または構成を制限することを意図したものではないことを理解すべきである。むしろ、前述の詳細な説明は、１つまたは複数の例示的な実施形態を実行するための便利な計画図を当業者に提供するものである。添付の特許請求の範囲およびその法的同等物に記載されているような、本発明の範囲から逸脱することなく要素の機能および配置に様々な変更を行うことができることを理解すべきである。
本発明の一実施形態による、複数のデバイス上の電気接続位置が、パネル・アセンブリの主面上に露出されている、電子パネル・アセンブリ（ＥＰＡ）を形成するように部分的に封入された複数の電子デバイスのアレイの平面図。 歪みのない理想的な状態での、図１の電子パネル・アセンブリ（ＥＰＡ）を通る単純略断面図。 集積電子パネル・アセンブリ（ＩＥＰＡ）を形成するように、パネルの様々なデバイスを相互接続するための別の処理後の、図１の電子パネル・アセンブリを通る、図２と同様の単純略断面図。 封入中のパネルの凹状歪みがどのように、このような別の処理のためにチャックに対して電子パネル・アセンブリ（ＥＰＡ）の密封に干渉するかを示す、別の処理のためにチャック上に配置された図１の電子パネル・アセンブリ（ＥＰＡ）を通る単純略断面図。 本発明の一実施形態による凸状歪みがどのように、このような別の処理のためにチャックに対してＥＰＡを密封することを容易にするかを示す、別の処理のためにチャック上に配置された図１のパネル・アセンブリを通ること以外は図４と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 本発明のさらに別の実施形態による、マルチ・デバイスＥＰＡおよびＩＥＰＡの製造の異なる段階で、歪み補償シートでの電子デバイス・プラスチック封入の図２〜３と同様の単純略断面図。 封入の直前で、さらなる詳細を示す、本発明の別の実施形態による、デバイスおよびシートの後面に向かって見た、および金型フレームによって囲まれた、図６の歪み補償シートを備えた電子デバイスのアレイの平面図。 金型フレームがまだ定位置にある状態での封入直後の、図１４のアレイを通る単純略断面図。 さらなる詳細を示す、本発明のさらに別の実施形態による、図６〜１４の製造段階に対応する電子デバイスのプラスチック封入の方法を示す図。

Claims (20)

  1. 電気アセンブリを形成する方法であって、
    電気接触端子が配置される一次面、対向する後面、および該一次面と該後面との間に延びている縁部を有する複数の電子デバイスを提供する工程と、
    該複数の電子デバイスを受けるような寸法の複数の開口を中に有し、第１の熱膨張係数（ＣＴＥ）を有する穿孔歪み制御シートを提供する工程と、
    一時支持体であって、該一時支持体の主面上に該複数の電子デバイスおよび該穿孔歪み制御シートを受容するように構成された一時支持体を提供する工程と、
    その後、いずれかの順序で、該一時基板の該主面上に該穿孔歪み制御シートおよび該複数の電子デバイスを配置する工程であって、間隙が該電子デバイスの該縁部と該穿孔歪み制御シート内の該開口の縁部との間に配置されるように、該複数の電子デバイスが該穿孔歪み制御シート内の該開口内にあり、該電子デバイスの該一次面が該一時支持体の該主面に向かって配向している、配置する工程と、
    少なくとも該間隙内にプラスチック封入部を提供する工程であって、封入材料の第２のＣＴＥが該第１のＣＴＥに等しいか、または大きい、プラスチック封入部を提供する工程と、
    該デバイス、該穿孔歪み制御シートおよび該間隙内の該プラスチック封入部を該一時支持体から分離する工程であって、この工程によって該プラスチック封入部によって結合された該複数の電子デバイスおよび該穿孔歪み制御シートを含むパネルを提供する、分離する工程と
    を備える方法。
  2. 前記分離する工程の後に、
    少なくとも前記パネル内の前記デバイスの前記一次電気面の上に１つまたは複数の絶縁層を塗布する工程と、
    該１つまたは複数の絶縁層のいくつかを介して前記デバイスの様々な電気接触端子にビアを提供する工程と、
    様々な電気接触端子を互いに、または外部端子に、または両方に相互接続するために、該絶縁層の１つまたは複数の上に該ビアの１つまたは複数を通して導体を形成する工程であって、それによって集積電気アセンブリを提供する、形成する工程と
    をさらに備える、請求項１に記載の方法。
  3. 前記穿孔歪み制御シートを提供する工程および前記プラスチック封入部を提供する工程は、封入および分離の後に、前記パネルのあらゆる歪みが凸状であるように、相対的な第１および第２の熱膨張係数を有する穿孔歪み制御シートおよびプラスチック封入部を提供する工程を含む、請求項１に記載の方法。
  4. 前記歪みは凸状であり、前記パネルの横範囲の約５％未満である、請求項３に記載の方法。
  5. 前記歪みは約２％未満である、請求項４に記載の方法。
  6. 前記第１のＣＴＥは前記第２のＣＴＥの５０〜９５％の範囲である、請求項１に記載の方法。
  7. 前記第１のＣＴＥは前記第２のＣＴＥの５５〜８５％の範囲である、請求項６に記載の方法。
  8. 少なくとも前記間隙内にプラスチック封入部を提供する工程は、前記間隙内および前記複数の電子デバイスおよび前記穿孔歪み制御シートの前記後面の上に前記プラスチック封入部を提供する工程と、その後、前記複数の電子デバイスの前記後面を露出させるように該プラスチック封入部を裏面研磨する工程と、を含む、請求項１に記載の方法。
  9. 前記第１のＣＴＥは約６．５〜１２．４ｐｐｍ／℃の範囲内である、請求項１に記載の方法。
  10. 前記第１のＣＴＥは７．２〜１１．１ｐｐｍ／℃の範囲内である、請求項１に記載の方法。
  11. 複数の電子デバイスを有する集積電子パネル・アセンブリ（ＩＥＰＡ）を形成する方法であって、
    第１の面であって、該第１の面上に結合パッドを有する第１の面、対向する後面、および該第１の面および該後面の間に延びている縁部を有する複数の電子デバイスを提供する工程と、
    主面を有する一時支持体を提供する工程と、
    該複数の電子デバイスを受容するようになっている開口を中に有する歪み制御平面を提供する工程であって、該歪み制御平面は第２の熱膨張係数（ＣＴＥ）より小さい第１のＣＴＥを有する、歪み制御平面を提供する工程と、
    該歪み制御平面および該複数の電子デバイスを該一時支持体上に取り付ける工程であって、該複数の電子デバイスはその結合パッドを該主面に向けて配向した状態で該歪み制御平面の該開口内に配置され、間隙が該複数の電子デバイスそれぞれの該縁部を該歪み制御平面の各開口から分離する、取り付ける工程と、
    少なくとも該複数の電子デバイスの縁部と該一時支持体上の該歪み制御平面の該開口の間に該第２のＣＴＥを有するプラスチック封入部を提供する工程と、
    該複数の電子デバイスおよび該歪み制御平面を該封入部内に実質的に固定するために少なくとも十分に該プラスチック封入部を硬化させる工程であって、それによって該一時支持体上に複数の電子デバイスのパネルを形成する、硬化させる工程と、
    該結合パッドが露出されるように該パネルを該一時支持体から分離する工程と、
    該パネル上の該結合パッドのいくつかを互いに、または外部端子に、または両方に接続する工程と
    を備える、方法。
  12. 前記分離する工程の後でかつ前記相互接続する工程の前に、前記複数の電子デバイスの前記後面が担体および露出した前記結合パッドに面した状態で前記パネルを担体上に取り付ける工程をさらに備える、請求項１１に記載の方法。
  13. 前記相互接続する工程は、
    １つまたは複数の絶縁層を前記複数の電子デバイスの上に塗布する工程と、
    前記結合パッドの少なくともいくつかにビアを開口させる工程と、
    前記１つまたは複数の絶縁層内に前記ビアのいくつかを通して延びて、前記結合パッドのいくつかを互いに、またはパネルへの外部接続部に、または両方に電気結合させる導電性相互接続部を提供する工程と
    を含む、請求項１２に記載の方法。
  14. 前記歪み制御平面は、約４０〜５２％のニッケルを備えたニッケル鉄合金からなる、請求項１１に記載の方法。
  15. 前記第１のＣＴＥは前記第２のＣＴＥの約５０〜９０％の範囲内である、請求項１１に記載の方法。
  16. 前記第１のＣＴＥは前記第２のＣＴＥの約５５〜８５％の範囲内である、請求項１１に記載の方法。
  17. 集積電子アセンブリであって、
    前面であって、該前面の上に結合パッドを有する前面、対向する後面およびそれらの間に延びている縁部を有する複数の電子デバイスと、
    該複数の電子デバイスが配置される開口を中に有し、第１の熱膨張係数（ＣＴＥ）を有する実質的に平らなシートと、
    該実質的に平らなシート内の少なくとも該開口にあり、該結合パッドを露出させた状態で初期電子アセンブリが形成されるように、該実質的に平らなシートに該電子デバイスを結合させるプラスチック封入部であって、該初期電子アセンブリが実質的に平らであるか、または凸状歪みを有するように、該第１のＣＴＥに対して第２のＣＴＥを有するプラスチック封入部と、
    該初期電子アセンブリの該複数の電子デバイスのいくつかまで延び、それによって該結合パッドのいくつかを互いに、または外部端子に、または両方に結合させて、該集積電子アセンブリを形成する相互接続部と
    を備える、アセンブリ。
  18. 前記凸状歪みは、前記初期電子アセンブリの横方向の大きさの約５％未満である、請求項１７に記載のアセンブリ。
  19. 前記凸状歪みは約２％以下である、請求項１８に記載のアセンブリ。
  20. 前記実質的に平らなシートはニッケルおよび鉄を含む、請求項１７に記載のアセンブリ。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829661B2 (en) 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method
JP5084323B2 (ja) * 2007-03-29 2012-11-28 株式会社リコー 半導体装置
JP4518114B2 (ja) * 2007-07-25 2010-08-04 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
JP4518113B2 (ja) 2007-07-25 2010-08-04 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US8609471B2 (en) * 2008-02-29 2013-12-17 Freescale Semiconductor, Inc. Packaging an integrated circuit die using compression molding
KR100965339B1 (ko) * 2008-06-04 2010-06-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
US7981730B2 (en) 2008-07-09 2011-07-19 Freescale Semiconductor, Inc. Integrated conformal shielding method and process using redistributed chip packaging
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US8460972B2 (en) * 2009-11-05 2013-06-11 Freescale Semiconductor, Inc. Method of forming semiconductor package
US8236617B2 (en) 2010-06-04 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure
US8963310B2 (en) * 2011-08-24 2015-02-24 Tessera, Inc. Low cost hybrid high density package
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
US9396999B2 (en) 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
CN107848878B (zh) * 2015-07-24 2021-06-29 Ａｇｃ株式会社 玻璃基板、层叠基板、层叠基板的制造方法、层叠体、捆包体以及玻璃基板的制造方法
US9570387B1 (en) 2015-08-19 2017-02-14 Nxp Usa, Inc. Three-dimensional integrated circuit systems in a package and methods therefor
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US20180177045A1 (en) * 2016-12-21 2018-06-21 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding Component in Component Carrier by Component Fixation Structure
TWI642334B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
CN109714888B (zh) * 2017-10-25 2020-08-18 欣兴电子股份有限公司 电路板及其制造方法
TWI642333B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US10615130B1 (en) 2018-11-29 2020-04-07 Nxp Usa, Inc. Devices and methods for isolating signals in semiconductor devices
JP2023514497A (ja) * 2020-01-30 2023-04-06 ラム リサーチ コーポレーション 局所応力調整のためのｕｖ硬化
US11404288B1 (en) 2021-03-23 2022-08-02 Nxp Usa, Inc. Semiconductor device packaging warpage control
US11791283B2 (en) 2021-04-14 2023-10-17 Nxp Usa, Inc. Semiconductor device packaging warpage control
US11728285B2 (en) 2021-08-26 2023-08-15 Nxp Usa, Inc. Semiconductor device packaging warpage control

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4722914A (en) 1984-05-30 1988-02-02 Motorola Inc. Method of making a high density IC module assembly
US4783695A (en) 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
JPH03136338A (ja) 1989-10-23 1991-06-11 Mitsubishi Electric Corp 半導体装置およびその製造のためのロウ付け方法
US5005069A (en) 1990-04-30 1991-04-02 Motorola Inc. Rectifier and method
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US6224936B1 (en) 1998-10-07 2001-05-01 Micron Technology, Inc. Method for reducing warpage during application and curing of encapsulant materials on a printed circuit board
JP3214470B2 (ja) 1998-11-16 2001-10-02 日本電気株式会社 マルチチップモジュール及びその製造方法
JP3408987B2 (ja) * 1999-03-30 2003-05-19 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3919398B2 (ja) * 1999-10-27 2007-05-23 三菱電機株式会社 半導体モジュール
JP2001144218A (ja) 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6426545B1 (en) 2000-02-10 2002-07-30 Epic Technologies, Inc. Integrated circuit structures and methods employing a low modulus high elongation photodielectric
KR100344833B1 (ko) 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
JP3798220B2 (ja) 2000-04-07 2006-07-19 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール
US6775150B1 (en) 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
US6586822B1 (en) 2000-09-08 2003-07-01 Intel Corporation Integrated core microelectronic package
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6470946B2 (en) 2001-02-06 2002-10-29 Anadigics, Inc. Wafer demount gas distribution tool
US6706553B2 (en) 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US20030016899A1 (en) 2001-06-18 2003-01-23 Xiantao Yan Optical components with controlled temperature sensitivity
JP4177571B2 (ja) 2001-09-20 2008-11-05 三菱電機株式会社 半導体装置
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US6826830B2 (en) * 2002-02-05 2004-12-07 International Business Machines Corporation Multi-layered interconnect structure using liquid crystalline polymer dielectric
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US6713366B2 (en) 2002-06-12 2004-03-30 Intel Corporation Method of thinning a wafer utilizing a laminated reinforcing layer over the device side
US6964881B2 (en) 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
TW564533B (en) 2002-10-08 2003-12-01 Siliconware Precision Industries Co Ltd Warpage-preventing substrate
US6869894B2 (en) 2002-12-20 2005-03-22 General Chemical Corporation Spin-on adhesive for temporary wafer coating and mounting to support wafer thinning and backside processing
JP2004288834A (ja) 2003-03-20 2004-10-14 Fujitsu Ltd 電子部品の実装方法、実装構造及びパッケージ基板
US6921975B2 (en) 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
US7400040B2 (en) 2003-06-10 2008-07-15 Intel Corporation Thermal interface apparatus, systems, and methods
US7164197B2 (en) 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
US7408258B2 (en) 2003-08-20 2008-08-05 Salmon Technologies, Llc Interconnection circuit and electronic module utilizing same
US6940181B2 (en) * 2003-10-21 2005-09-06 Micron Technology, Inc. Thinned, strengthened semiconductor substrates and packages including same
US7489032B2 (en) 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
US8829661B2 (en) 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method

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