JP2009522549A - 接続検査技術 - Google Patents

Abstract

本発明の実施形態は、概してメモリデバイスの、回路基板もしくは他のデバイスへの接続を検査する事を対象とする。一実施形態において、デバイスと、プリント回路基板もしくは他のデバイスの間の導通検査を容易にするように構成された、メモリデバイスが開示される。このメモリデバイスは基板と２つの接続パッド（５８）を含み、この接続パッド同士がテストパス（６６）を介して電気的に接続される。また、メモリデバイスと、回路基板もしくは他のデバイスの間の接続を検査するためのシステムおよび方法が開示される。
【選択図】図８

Description

本発明は概してメモリデバイスなどの電子デバイスに関する。本発明は、より詳細には、電子デバイスの相互接続を効率的に検査するデバイスと方法に関する。

本節は、以下に説明し、特許請求の範囲で請求される本発明の様々な態様と関係しうる技術の各種の側面を、読者に紹介することを目的としている。本議論は、本発明の様々な態様のより良い理解を助けるための背景的な情報を読者に提供するのに役立つと思われる。従って、これらの記述はこの観点から読まれるべきであり、従来技術を承認するものでは無い事を理解されたい。

マイクロプロセッサによって制御される回路は多種多様な用途に利用されている。そのような用途には、パーソナルコンピュータ、制御システム、電話回線網、および、他の消費者製品のホストが含まれる。パーソナルコンピュータもしくは制御システムは、マイクロプロセッサなどのそのシステムのためのさまざまな機能を担う各種の構成要素を含んでいる。これらの構成要素を組み合わせることで、様々な消費者製品およびシステムが、特定の要求に合うように設計されうる。マイクロプロセッサは基本的に汎用デバイスであり、ソフトウェアプログラムの制御下で特定の機能を果たす。これらのソフトウェアプログラムは一般に、マイクロプロセッサもしくは他の周辺機器に接続される1つもしくは複数のメモリデバイスに記憶される。

ダイナミックランダムアクセスメモリ（DRAM）デバイスなどの半導体メモリデバイスは、コンピュータシステムなどのシステムにデータを保存するのに広く利用されている。これらのメモリデバイスは一般に、表面実装技術（SMT）を用いてプリント回路基板（PCB）などの基板に接続される。ファインピッチ表面実装（FPT : fine pitch surface mount）、ピングリッドアレイ（PGA : pin grid array）、およびボールグリッドアレイ（BGA : ball grid array）は代表的な表面実装技術の例である。当然の事として、BGA技術はFPTおよびPGAに比していくつかの利点がある。最もよく挙げられるBGAの利点のいくつかとしては、リードが無いためにコプラナリティ（co-planarity）の問題が軽減されること、配置の問題が軽減されること、ペーストプリントの問題が軽減されること、取り扱い時に損傷しにくいこと、より小さいサイズであること、より優れた電気的および熱的性能であること、パッケージの歩留まりが良いこと、基板アセンブリの歩留まりが良いこと、相互接続が高密度であること、多層相互接続が選択可能であること、既定の設置面積に対する入力および出力の数が多いこと、マルチチップモジュールへの拡張がより容易であること、ならびに設計−生産サイクル時間がより短いことがある。

BGA半導体パッケージは一般に、基板に実装された半導体チップを含む。半導体チップは、ボンドワイヤによって基板に電気的に接続されうる。基板は導電経路を含むので、信号が基板上の半導体チップから、基板を通り、基板の下部にある接続パッドへ伝わる。複数のハンダボールは、基板の裏面に配置され、そこで接続パッドに電気的に接続され、基板をPCBもしくは他の外部デバイスと電気的に接続するための入力／出力端子として使用される。しかしながら、いったんBGAパッケージがPCBもしくは他のデバイスに固定されると、パッケージ自体がパッケージとPCBもしくはデバイスとの間の接続を覆い隠し、電気的なショートおよび開路などのハンダ付けの不良の識別が難しくなり、パッケージが適切に接続されたかの全体的な確認に関する困難さが増大する。

様々なエックス線装置および特殊顕微鏡が、これらの問題のいくつかを打開しようとす
る試みの中で開発されてきたが、当然のことながら、これらの解決手法は不十分であり、実施に高い費用がかかる。また、電気電子学会（IEEE）によって公開されたJTAG標準などの境界走査（boundary scans）は、メモリデバイスのいくつかの接続の検査を可能にする。しかしながら、JTAGは、追加のデバイス相互接続を必要とし、ダイサイズを増加し、時間がかかり、高速I/Oへの負荷に影響を与えうる。さらにJTAGは、電源および接地接続などの類の接続の検査に関してはサポートしていない。

それゆえ、集積回路（I/C）デバイスの基板とPCBといった2つの基板の接続パッド間の全相互接続の効率的な検査を容易にする、デバイスおよび方法の必要性が存在する。その様な検査を、ダイサイズを増加すること無しに、もしくはI/Cデバイスの動作に影響を及ぼすこと無しに、可能にするデバイスおよび方法がさらに求められている。

当初から請求される本発明の範囲と一致する一部の態様が以下に説明される。当然の事ながら、これらの様態は、ただ単に本発明がとりうる一部の形態の概要を読者に提供するために、提示されているにすぎず、これらの態様が、本発明の範囲を制限することは意図されていない。実際、本発明は以下に説明されていない、様々な態様を包含しうる。

本発明の実施形態は、概してI/Cデバイスと実装表面の間の相互接続を検査することに関する。いくつかの実施形態において、メモリデバイスの接続パッドは、検査を容易にするための一時的な電流路を確立するために、デバイスの少なくとも一つの他の接続パッドと、テストパスを介して電気的に接続される。他の実施形態では、プリント回路基板の接続パッドは、回路基板の少なくとも一つの他の接続パッドと、同様に接続される。以下で説明するように、その後、これら接続パッドにおける適切な接続を確かめるために、導通検査を実行できる。導通検査が完了したら、接続パッド間のテストパスを、メモリデバイスの動作に干渉するのを避けるために、無効化できる。いくつかの実施形態では、本開示の技術は、デバイスが回路基板の表面に実装された際、プリント回路基板への全デバイス相互接続の接続性の効率的な検査を可能にする。

本発明の1つもしくは複数の具体的な実施形態を、以下で説明する。これら実施形態の簡潔な説明を提供する目的で、本明細書には、実際の実施の全ての特徴は記述されてはいない。当然の事ながら、いかなる工学もしくは設計計画などのようにいかなる実際の実施の開発において、多くの実施の具体的な決定は、システムに関連した制約、およびビジネスに関連した制約に従うなどの、開発者の具体的な目標を達成するためにされなければならず、これらは、ある実施から別の実施へと変化することがある。さらに、当然の事ながら、そのような開発努力は複雑であり時間を消費するものであるが、にもかかわらず、本開示の利益を有する当業者にとっては、ルーチン的な設計、製作、および製造の取り組みに過ぎない。

次に図を参照すると、図1は本発明の実施形態を使用しうる集積回路デバイスを含む電子システムのブロック図である。この電子デバイスもしくは電子システムは、参照数字10で全般にわたって言及され、コンピュータ、ポケベル、携帯電話、電子手帳、またはそれに類するものなどの様々な種類のいずれかでありえる。典型的なプロセッサベースのデバイスにおいて、マイクロプロセッサなどのプロセッサ12は、システム機能と要求の動作を制御する。

システム10は、例えば、1つもしくは複数のバッテリ、交流電源アダプタ、もしくは直流電源アダプタからなる電源14を含みうる。システム10が実行する機能に応じて、様々な他のデバイスがプロセッサ12と接続されうる。例えば、入力デバイス16は、ユーザからの
入力を受け取るためにプロセッサ12と接続されうる。入力デバイス16は、ユーザインターフェースを含んでもよく、ボタン、スイッチ、キーボード、ライトペン、マウス、デジタイザ、音声認識システム、もしくは多数の他の入力デバイスのいずれかを含みうる。また、オーディオおよびビデオディスプレー18も、ユーザに情報を供給するために、プロセッサ12と接続されうる。ディスプレー18は、例えば、LCDディスプレー、CRTディスプレー、LEDディスプレー、もしくはオーディオディスプレーを含みうる。

RFサブシステム／ベースバンドプロセッサ20は、無線通信機能を提供するために、プロセッサ12と接続されうる。RFサブシステム／ベースバンドプロセッサ20は、RF受信機およびRF送信機と接続されるアンテナを含みうる（図示していない）。さらに、通信ポート22が、電子システム10と周辺機器24の間の通信インターフェースを提供するように構成されうる。周辺機器24は、ドッキング（docking）ステーション、拡張ベイ、もしくは他の外部要素を含みうる。

プロセッサ12は、その動作を助けるために様々な種類のメモリデバイスと接続されうる。例えば、プロセッサ12は、揮発性メモリ、不揮発性メモリ、もしくはその両方を含みうる、メモリ26と接続されうる。メモリ26の揮発性メモリは、スタティックランダムアクセスメモリ（SRAM）、ダイナミックランダムアクセスメモリ（DRAM）、第一、第二、もしくは第三世代のダブルデータレートメモリ（それぞれ、DDR1、DDR2、もしくはDDR3）またはそれに類するものなどの、様々なメモリ種類を含みうる。不揮発性メモリは、例えば、電気的プログラム可能な読み取り専用メモリ（EPROM）もしくはフラッシュメモリなどの、様々な種類のメモリを含みうる。さらに、不揮発性メモリは、テープもしくはディスクドライブメモリなどの大容量メモリを含みうる。プロセッサ12およびメモリ26は、1つもしくは複数の集積回路素子を使用しうる。また、プロセッサ12およびメモリ26は、集積回路素子の例であり、これは本発明の実施形態によって構成されるセンス増幅器回路を含みうる。

いくつかの実施形態において、図2に説明されるように、メモリ26はマルチチップメモリアレイを含みうる。この構成では、メモリ制御器31は、複数のメモリデバイス33に接続される。メモリ制御器31とメモリデバイス33は、プリント回路基板などの同じ基板35上に平面的に表面実装される。以下で述べるように、メモリデバイス33と基板35は、本発明の技術による、基板35へのデバイス33の相互接続の効率的な検査を可能にする、様々な接続パッドとテストパスを含みうる。

本発明の技術は様々な電子デバイスのいくつかに広く適用可能だが、ここで開示される技術は、図3および図4に説明されるボールグリッドアレイ（BGA）などのメモリデバイス38に関して、際だった用途がある。ここで説明されるBGAパッケージは積層型ボールグリッドアレイ（SBGA：stacked ball grid array）であるが、他の実施形態では、本技術に完全に従いつつ、非積層型アレイおよびファインピッチボールグリッドアレイ（FBGA）を含む他のBGA技術を使用しうる事に留意されたい。実際のところ、言及は例示的なメモリデバイス38に対してされるが、本発明の技術は、他の非BGAメモリデバイスおよび他の電子デバイスに関しても有益に用いられうることが理解されるであろう。

ここで説明される実施形態において、メモリデバイス38は、相互の上に積み重ねられうる複数の基板40を含む。それぞれの例示的な基板40は、ダイ面42とボール面43を含む。例えば、メモリチップもしくはマイクロプロセッサチップなどの1つもしくは複数のチップまたはダイ（図示されていない）は、基板40のダイ面42に実装されうることが理解されよう。さらに、そのようなチップは、メモリデバイス38を対象とした特定の用途に応じて、完全にカプセル化されてもよく、部分的にカプセル化されてもよく、もしくはむき出しでもよいことが理解されるであろう。特定の実施形態において、ダイ面42には、メモリデバ
イス38の積み重ねと組立てを容易にするための位置合せ構造44を含めてもよい。

基板40のボール面43は、ハンダボール50を含む。ハンダボール50は、それぞれの基板40のビアもしくは配線（図示されていない）を通じてチップと電気的に接続されることが理解されるであろう。ハンダボール50は、接着および電気的導電性のために利用されうる。ハンダボール50は、また、図4に説明されるように、プリント回路基板（PCB）52などの基板の接続パッドへのメモリデバイス38の接続を容易にしうる。そのような接続は、メモリデバイス38と、PCB52および他の外部回路との間の電気的な通信を可能にすることが理解されるであろう。ハンダボール50は一般に、基板40およびPCB52の下部接続パッド46と上部接続パッド48の間に配置される。

以下で説明するように、特定の実施形態において、一部もしくは全ての下部接続パッド46、上部接続パッド48、またはそれらのいくつかの組み合わせは、複数の導電性パッドを有するマルチステージ接続パッドを含みうる。そのような実施形態の一部において、マルチステージ接続パッドは、内側導電性パッド、ならびに、一部もしくは全ての内側導電性パッドの周囲に配置された外側導電性パッドを含み、この内側と外側の導電性パッドが互いに電気的に絶縁されるように構成されうる。以下により詳細に説明されるように、ハンダボールを内側導電性パッドと接続して、テストパスを一対の外側導電性パッドの間に設置してもよい。接続パッドに隣接するハンダボールが熱せられると、これらハンダボールは変形し、内側導電性パッドに加えて、外側導電性パッドとも電気的な接点を作り出しうる。従ってその場合、ある1つのハンダボールから、他のハンダボールへ、外側導電性パッドとテストパスを介した電気的な経路が確立される。以下に説明するように、導通検査は、その後、それぞれの表面へのハンダボールの適切な上部接続および下部接続を検証するために用いられる。当然の事として、加熱前の適切な位置決めを前提として、ある1つのハンダボールから他のハンダボールへの、外側導電性パッドを介しての経路の導通は、通常、内側導電性パッドへのハンダボールの適切な電気的接続を示す。

一部のさらなる詳細は、この発明の説明を通して、および図5−7を参照することで、よりよく理解されうる。図5は1つのハンダボール50、および上部接続パッド48の上面図である。本実施形態において、上部接続パッド48は、内側もしくは一次（あるいは主たる）導電性パッド58ならびに外側もしくはターゲット導電性パッド60などの、複数の導電性接続パッドを含む、マルチステージ接続パッドである。明瞭性のために、上部接続パッド48については、関連する基板40とは分けて説明する。

図3に記述される配置のように、メモリデバイス38をプリント回路基板52と接続するために、ハンダボール50は、図6に説明されるように、回路基板52上の下部接続パッド46と、基板40の下面に位置する上部接続パッド48との間に位置決めされる。本実施形態において、上部接続パッド48の内側導電性パッド58および外側導電性パッド60は、実質的に同心である。しかしながら、本発明の技術に従う他の幾何学的構造もまた、想定される。

ハンダボール50は、最初に配置されたとき、図6の説明で提供されるように、外側導電性パッド60と接触すること無しに、下部接続パッド46、および対応する上部接続パッド48のパッドの内側導電性パッド58と接触しうる。メモリデバイス38をPCB52にしっかりとつなぐために、そのアセンブリは、リフロー炉にかけて処理するなどの様々な方法で熱せられる。十分な加熱でハンダボール50が溶解しはじめたら、メモリデバイス38をPCB52にハンダボール50を介して固定する。PCB52に対するメモリデバイス38のズレを防止するために、熱処理の前に、高温のハンダペーストがPCB52の接続パッド46に塗りつけられてもよいことが理解されるであろう。ハンダボール50が溶けたとき、ハンダボールは変形し、図7で説明されるように、上部接続パッド48の外側導電性パッド60と接点を形成する。

メモリデバイス38もしくはプリント回路基板52の様々な接続パッドは、図8−10に説明されるように、互いに電気的に接続されうる。本実施形態は、内側導電性パッド58と外側導電性パッド60を有する上部接続パッド48を含むが、他の実施形態では、代わりとしてかもしくは追加で、一次導電性パッド58ならびにターゲットもしくは二次接続パッド60などのマルチステージ導電性パッドを含む、1つもしくは複数の基板40もしくはPCB52のいずれか上に下部接続パッド46を含みうることに留意されたい。図8−10には有限の数の接続パッドが図示されるが、本技術の実施形態はあらゆる数の多様な要素を有する複数の接続パッドを含み得ることが理解されるであろう。

図8に説明される実施形態において、ボール（Ball）1−10のための接続パッドは、テストパス66を介して対で接続される。以下に概略的に説明されるように、テストパス66は、検査段階の間は、2つの接続パッドの間に電流伝搬パスが確立され、その後、そのような検査が完了すると、デバイスの通常動作に干渉することを避けるために遮断されるように、選択的に遮断可能に構成される。テストパス66は、基板40またはPCB52の内部もしくは外部にありうる。いったんアセンブリが、メモリデバイス38をPCB52に固定するために適切に熱せられると、各ハンダボール50は、それぞれの内側と外側の導電性パッド58と60をお互いに電気的に接続する。さらに、テストパス66は、各接続パッドを少なくとも1つの他の接続パッドと接続する。

2つのハンダボールと導電性パッドの間のそのような所定の電気的経路をもちいて、ボール1（Ball 1）に対応する導電性パッドとボール2に対応する導電性パッドの間などの、2つのノード間の導通検査が、ハンダボール50が基板40およびPCB52の両方に適切に接続されているかを確かめるために、実行されうる。そのようなテストは、ベッドオブネイル（bed-of-nails）検査装置もしくは何か他の方法で実行されうる。当然の事として、ボール1とボール2のそれぞれが、上部接続パッドと下部接続パッドの間に適切に接続された場合、2つのボールの間の抵抗は実質的に0オームである。反対に、これらボールの一方もしくは両方が、上部接続パッドと下部接続パッドの間に適切に接続されていない場合、導通検査からこれら2つのボールの間のかなり高い抵抗が明らかとなり、一方もしくは両方のハンダボールの接続不良に起因する開（放）回路を示唆する。さらに、いくつかの実施形態は、2つの接続パッドの外側導電性パッドが電気的に接続されうるマルチステージ接続パッドを含みうるが、他の実施形態は、本技術に完全に従うそのような検査のために互いに電気的に接続された単一ステージ接続パッドを使用しうる。

ボール1−10は図8では2つ1組で相互接続されるが、本技術に従う図9に説明される構成などの他の構成および配置が使用されうる。特に、ボール1のためのパッドのような1つの接続パッドが、例えば、ボール2、8、9および10などの複数の他のボールにテストパス66を介して独立に接続されうる。先に述べたように導通検査は、検査される対のそれぞれのボールのハンダ接合が開路であるか、もしくは適切なハンダ接続であるかを判断するために、相互接続された接続パッドおよびハンダボールの各対もしくは組み合わせの間で実行されうる。

そのような導通検査が、パッドの目的とする機能にかかわりなく、一対の接続パッド間で実行されてもよい事に、留意されたい。特に、上記技術は、電源接続パッド、接地接続パッド、もしくはその両方のパッドの付近のハンダボールの開回路を検査するために使用されうる。通常動作中のデバイスへの干渉を避けるために、テストパス66は、いったんデバイスが検査されると、無効化が容易なように構成される。多様な接続パッドが特定の機能を果たすために提供されうることが理解されるであろう。例えば図10で説明されるように、多様なバッドの例を少し挙げれば、電源接続パッドVdd、接地接続パッドVss、アドレス指定パッドA0 およびA1、データ接続パッドDQ1およびDQ2、非接続パッドNCなどがある。典型的な構成において、全ての電源接続パッドVddは内部電源面と接続されうるし、および全ての接地接続パッドVssは、内部接地面と接続されうる。

ここで開示される技術を通して、しかしながら、これらパッドへのハンダボール50のハンダ接続は、これら接続パッドのうちの1つと、異なる機能のために働く1つの他の接続パッドの間のテストパス66を備えることによって検査されうる。例えば、前述の技術に従う導通検査を容易にするために、電源接続パッドはアドレス接続パッドと接続されうるし、接地接続パッドはデータ接続パッドと接続されうるし、もしくは電源接続パッドは接地接続パッドと接続されうる。これら技術を通して、電源および接地接続パッドは、これらパッドの対向する基板への適切な接続を検証するために、簡便に検査されうる。

電気的なテストパス66は、ハンダ接続の検査、および何らかの開回路の検知に有用であるが、これらテストパス66は、動作可能な状態のままにしておくと、メモリデバイス38の動作に干渉することが理解されよう。従って、電気的なテストパス66によって供給される多様なパッド間の電気的な接続は、導通検査の後に、無効化もしくは切断されうる。いくつかの実施形態において、テストパス66は、特定の閾値を超える電力が印加されると、ヒューズと同じように動作して、開路になるように構成されうる。結果として、これらの実施形態において、いったんメモリデバイスが、別のメモリデバイスもしくはPCB52などの他の回路との適切な接続を検査されると、接続パッド間のこれら接続を切断するために、電力がテストパス66へ適用されうる。他の実施形態では、そのようなテストパス66を有する基板40もしくはPCB52は、モードレジスタを介するか、もしくは何か他の方法などの、テストパス66を有効化もしくは無効化する働きをする論理回路を含みうる。

先に述べたように、ターゲットパッド60は、ハンダボール50の周囲の接続パッド間の適切な接続を検査するために利用されうるが、これらターゲットパッド60は他の機能性も提供しうる。例えば、ターゲットパッド60は他の回路と電気的に接続されうるし、および、ハンダボール50の高温リフロー処理の間だけ有効にされるメモリデバイスの特別な機能を有効にするために利用されうる。さらに、そのようなターゲットパッドは、デバイスアセンブリの部品にダメージを与えうる加熱を検知するために利用されうる。そのような実施形態において、外側導電性パスのサイズは、特定の閾温度を超えたハンダボールのみが、このパッドとの接点を作るように調節されうる。さらに、いくつかの上記実施形態は、一対の接続パッドを含むマルチステージ接続パッドとともに説明されたが、追加のパッドが利用可能である事にも留意されたい。例えば、いくつかの実施形態では、第3の導電性パッドが、先に述べたように追加の機能性もしくは過剰加熱の検知を提供するために、他の導電性パッドの付近に、もしくは周囲に配置されうる。

本発明は様々な変形形態、代替形態を許容し得るが、特定の実施形態が例として図に示されており、本明細書で詳細に説明されてきた。しかしながら、本発明は、開示された特定の形態に制限されることを意図してはいない事を理解されたい。むしろ、本発明は、前述の付随の特許請求の範囲によって定義される本発明の趣旨と範囲に含まれる全ての変形形態、均等物、および代替形態をカバーする。

本発明の効果は前述の詳細な説明を読み、以下の図面を参照することで明らかとなるだろう。
本発明の実施形態に従う例示的なプロセッサベースのデバイスのブロック図を説明する。 例示的なメモリアレイを説明する。 本発明の一実施形態に従うマルチステージ接続パッドを有する例示的なメモリデバイスの一部の斜視図である。 図3のメモリデバイスの一部の立面図である。 本発明の特定の実施形態に従う、メモリデバイスもしくはプリント回路基板の例示的なマルチステージ接続パッドおよびハンダボールの上面図である。 本発明の一実施形態に従う、リフロー炉で処理する前の例示的なシステムの接続パッドとハンダボールの立面図である。 本発明の一実施形態に従う、図6の接続パッドとハンダボールをリフロー炉で処理した後のこれら部品の立面図である。 本発明の例示的な実施形態に従う、複数の接続パッドの平面図であり、導通検査を容易にするために電気的に相互接続される接続パッドの例示的な構成を説明する。 図8の接続パッド間の相互接続の代替構成である。 本発明の一実施形態に従う接続パッド間の導通検査を可能にする、電源接続パッドおよび接地接続パッドを含む多様な接続パッド間の例示的な相互接続を説明する。

Claims (25)

1. メモリデバイスであって、
   基板と、
   前記基板に接続され、前記メモリデバイスと外部回路の間の電気的な通信を容易にするように構成された、第１の接続パッド、および第２の接続パッドと、
   前記第１の接続パッドと前記第２の接続パッドをつなぐテストパスと、を含み、
   前記テストパスが、前記第１の接続パッドと第２の接続パッドの間の直接の電気的な通信を容易にする、
   メモリデバイス。
2. 前記第１の接続パッドが、内側導電性パッドと外側導電性パッドとを含んだマルチステージ接続パッドを含む、請求項１のメモリデバイス。
3. 前記内側導電性パッドが、前記メモリデバイスと前記外部回路の間の電気的な通信を可能にするように構成される、請求項２のメモリデバイス。
4. 前記テストパスが、前記外側導電性パッドから、前記第２の接続パッドまで外側に延びる、請求項２のメモリデバイス。
5. 前記内側導電性パッドと前記外側導電性パッドが、前記基板上で互いに電気的に絶縁される、請求項２のメモリデバイス。
6. 前記テストパスが、それぞれの前記接続パッドの前記外側導電性パッド同士の直接の電気的な通信を容易にするように構成される、請求項１のメモリデバイス。
7. 前記複数の接続パッドのそれぞれの接続パッドと接続される複数のハンダボールを含む、請求項１のメモリデバイス。
8. 前記メモリデバイスがボールグリッドアレイを含む、請求項１のメモリデバイス。
9. 前記メモリデバイスが積層型ボールグリッドアレイを含む、請求項８のメモリデバイス。
10. 前記基板に接続されたメモリチップを含む、請求項１のメモリデバイス。
11. 第一の複数の接続パッドを有するプリント回路基板と、
    前記プリント回路基板に接続され、前記第一の複数の接続パッドと電気的に接続された第２の複数の接続パッドを有する基板を含むメモリデバイスと、
    前記第１の複数の接続パッドの中の２つの接続パッド、もしくは前記第２の複数の接続パッドの中の２つの接続パッドを電気的に接続するテストパスと、
    を含むシステム。
12. 前記プリント回路基板が前記テストパスを含む、請求項１１のシステム。
13. 前記基板が前記テストパスを含む、請求項１１のシステム。
14. 前記メモリデバイスがボールグリッドアレイを含む、請求項１１のシステム。
15. 前記２つの接続パッドが２つのマルチステージ接続パッドを含む、請求項１１のシステ
    ム。
16. 前記マルチステージ接続パッドが一次接続パッドと、ターゲット接続パッドを含む、請求項１５のシステム。
17. 前記一次接続パッドと前記ターゲット接続パッドが実質的に同心である、請求項１６のシステム。
18. 前記第１の複数の接続パッドの構成要素を、前記第２の複数の接続パッドの構成要素と電気的に接続する複数のハンダボールを含む、請求項１６のシステム。
19. 前記複数のハンダボールの中の２つのハンダボールが、前記２つのマルチステージ接続パッドのうちの前記一次接続パッドと前記ターゲット接続パッドとにそれぞれ接続される、請求項１８のシステム。
20. 前記メモリデバイスに動作可能なように接続されたプロセッサを含む、請求項１１のシステム。
21. デバイスをプリント回路基板に接続するステップであって、前記デバイスが第１の複数の接続パッドを有し、前記プリント回路基板が第２の複数の接続パッドを有し、前記第１もしくは第２の複数の接続パッドの中の２つの接続パッドがテストパスを介して互いに直接に電気的に接続されている事を特徴とするステップと、
    前記２つの接続パッドと前記テストパスを通して導通検査を実行するステップと、
    前記テストパスを無効にするステップと、
    を含む方法。
22. 前記テストパスを無効にするステップが、前記テストパスを切断するのに十分な大きさの電力を適用するステップを含む、請求項２１の方法。
23. 前記テストパスを無効にするステップが、前記テストパスに接続された論理回路を介して実行される、請求項２１の方法。
24. 前記２つの接続パッドが、２つのマルチステージ接続パッドを含み、前記２つのマルチステージ接続パッドのそれぞれがともに、一次接続パッドとターゲット接続パッドを含む、請求項２１の方法。
25. 前記メモリデバイスを前記プリント回路基板に接続するステップが、
    前記２つの接続パッドと、前記第１もしくは第２の複数の接続パッドの２つの対応するパッドとの間に、ハンダボールを配置するステップであって、前記ハンダポールがそれぞれ、前記２つの接続パッドのうちの１つと、前記第１もしくは第２の複数の接続パッドのうちの１つの対応するパッドとの間に配置されることを特徴とするステップと、
    前記ハンダボールを熱するステップと、を含み、
    ここで前記ハンダボールを熱するステップが、前記ハンダボールのそれぞれによって、前記一次接続パッドと、前記一次接続パッドに隣接する前記ターゲット接続パッドとの間に、電気的接続を確立するように、前記ハンダボールを変形させることを特徴とする、請求項２４の方法。
    

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