JP2009503861A - 寸法の制御が改善された、プラスチック半導体パッケージ - Google Patents

寸法の制御が改善された、プラスチック半導体パッケージ Download PDF

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Abstract

平らな基板（８０２）上に組み立てられた半導体チップ（８０１）、及び組み立てられたチップとそのチップ近辺の基板の一部とを囲む封止化合物（８１０）を備えたデバイスであって、この封止化合物は平らな上面領域（８１１）を有する。封止化合物は、基板から上面領域まで達する複数の側面領域（８１２）を有し、これらの側面領域は上面領域とのエッジラインを形成し、上面領域面は各側面領域のそれぞれの面と交差する。封止化合物は、エッジラインに沿って窪んでいて（８１３）、材料がこれらのエッジラインに沿って落ち込むようになっており、この特徴によって、窪みが如何なる化合物も側面領域面から上面領域面まで達しないようにさせ、これにより、上面領域の平面性が保たれる。

Description

本発明は、全般的に、半導体デバイス及びプロセスの分野に関し、更に具体的には、改善された寸法制御及び基板アッセンブリ特性を有する、薄く、実質的に平坦なパッケージとなる集積回路チップのための封止方法に関連する。
（背景）
過去数年の間、半導体業界における大きな流れは、顧客の回路基板上に搭載したときにパッケージ外形が占める面積が一層小さく高さが一層低くなるように、半導体パッケージを縮小するため、及び、最小コスト（材料、及び製造コストの両方）でこれらの目的に達するための取り組みとなっている。最も成功しているアプローチの１つは、いわゆる「チップ・スケール・パッケージ」の開発である。これらのパッケージでは、チップ領域に付加される外形は２０％に満たない。チップ自体の外形しか有さないチップ・スケール・パッケージを「チップ・サイズ・パッケージ」と呼ぶこともある。
チップ・スケール・パッケージを封止するプロセスには２つの異なる方式がある。１つのアプローチでは、被覆されるべきデバイス表面の予め選択された領域上に注入器の開口から半粘性材料が分布され、その後、この材料は、毛細引力により領域全体にわたって及び開口内に分布される。この手法には幾つかの欠点がある。まず第１に、このプロセスは均一性を制御することが難しく、不均一な充填、顕著なメニスカス形成、又はボイドなどの欠陥、などにより統計的変動となる傾向がある。材料の選択は、典型的に半流動体材料に制限され、重合及び固化のため長い「硬化」時間を必要とし、製品に高い機械的応力を生じさせる。第２に、既存の技術プロセスは経済的ではない。実用限界のディスペンサーの数を維持するため、１つの製造工程において封止され得るパッケージの数は限られており、このプロセスは大量生産には向いていない。
薄い半導体製品を製造するために従来の移送成形技術を利用するため、かなりの労力が費やされてきている。しかし、総厚が約０．８ｍｍより薄いデバイスを製造することは非常に難しいことが実証されている。主な問題点は、スチールモールドのキャビティ壁にモールディング化合物が接着することであり、この接着は、モールディングされる層を厚さ約０．２ｍｍ（化合物の成分に依存する）より薄く縮小するとき、モールディング化合物のデバイス部品への接着よりも強くなることが分かっている。
（概要）
出願人は、薄く、機械的に安定した半導体デバイスを製造するため、低コストで、頑強で、機能的に信頼性の高いモールド設計及び方法が必要とされていることを認識している。モールド・キャビティ壁を、薄く、連続するプラスチック・フィルムで被覆することで、モールディング化合物のモールド・キャビティ壁への有害な接着を妨げることによって、部分的な解決が成されている。この目的のため、多数の開口から「ディスペンス」される真空による引力が、柔軟性のあるフィルムを壁に対して押し付け、これによりモールディング化合物を壁から離している。
チップ・スケール・パッケージ、特に、薄いデバイスでは、これらの特徴は、圧縮成形技術によって達成され得る。モールド自体は、最終製品の輪郭に所望の形状からの望ましくないずれが生じないよう、特に、均一なデバイス厚さ及び高さが確保されるように設計されるべきである。また、モールド設計は、高い温度を伴う適用例で最終製品に生じる歪みが最小限ですむように、如何なるプロセス固有の応力も最小に保つモールディング・プロセスを提供する必要がある。
本発明の一実施例は、平らな基板上に組み立てられた半導体チップを有するデバイスである。組み立てられたチップとチップ近辺の基板の一部とを封止化合物が囲み、この化合物は平らな上面領域を有する。封止化合物は、更に、基板から上面領域に達する複数の側面領域を有し、これらの側面領域は上面領域とのエッジラインを形成し、上面領域面は、各側面領域のそれぞれの面と交差する。封止化合物は、エッジラインに沿って窪んでいて、材料がこれらのエッジラインに沿って落ち込むようになっており、この特徴のため、この窪みが如何なる化合物も側面領域面から上面領域面まで達しないようにさせ、これにより上面領域の平面性が保たれる。
本発明の別の実施例は、半導体デバイスをパッケージングするための方法であって、このパッケージは平らな上面及び側面領域を有する。平らな基板上に予め組み立てられた半導体チップを保持するためのキャビティを形成するため、モールドは上部及び下部を有する。下部モールド部は基板を収容するように構成される。上部モールド部は、パッケージの平らな上面領域を画定するためのセンター・ダイと、基板上に載置され、パッケージの平らな側面領域を画定するためのサイド・ダイとを有する。或る幅を有するギャップが、センター・ダイをサイド・ダイから分離する。突出する部材がセンター・ダイの周囲に沿っており、これらの部材は、キャビティに向かって伸長し、ギャップの幅にほぼ等しい高さを有する。
他の実施例は、前記基板に対して載置される領域を拡大するため、サイド・ダイの突出部を付加する。これらの突出部は複数の選択されたダイ位置にあり、パッケージング・プロセスの間、ダイは下部モールド部に対して基板を一層強くクランプできる。
本発明の別の実施例は、半導体デバイスを封止するための方法である。モールドが供給され、このモールドは、平らな上面及び側面領域を有するパッケージを形成するため上部及び下部を有する。上部モールド部は、パッケージの平らな上面領域を画定するためのセンター・ダイと、パッケージの平らな側面領域を画定するためのサイド・ダイとを有する。センター・ダイは、或る幅を有するギャップによってサイド・ダイから分離され、センター・ダイ周囲に沿って突出する部材を更に有し、これらの部材は、キャビティに向かって伸長し、ギャップの幅にほぼ等しい高さを有する。キャビティ上部は、保護プラスチック・テープで被覆される。このテープは、ギャップに真空を加えることにより上部モールド部の輪郭にぴったりと引き寄せられ、それにより、テープが、ギャップを架橋する前にセンター・ダイ部材を被覆するようになされる。半導体チップが、基板上に予め組み立てられて供給される。この基板は、チップが下部モールドから離れて面するように下部モールド部上に配置される。チップとチップ近辺の基板の一部とを覆うように、所定の量の低粘性の封止化合物が、チップの上にディスペンスされる。上部モールド部は、下部モールド上に上部モールド部をクランプすることによって閉じられ、それにより、テープが、基板を囲むシーリングを形成する。封止化合物は、テープの輪郭に従うように形作られ、如何なる化合物も上面領域面まで達する側面領域面を形成しないようにすることによって上部パッケージ領域の平面性が保たれる。
本発明が、如何なるボイドもなく、著しく平坦な面及び高い光沢を有する、薄いデバイスを提供することは技術的利点である。また、製造スループットは、従来のポッティング封止と比べてほぼ一桁高い。
本発明が、種々の異なる半導体デバイス、特に、薄いパッケージに適用され得ることは、別の技術的利点である。モールドプレスから開放されることで、完成したデバイス上にほとんど応力を及ぼさず、完成したデバイスの基板アッセンブリに生じる歪みが著しく減少される。更に、低弾性モールディング化合物及び圧縮成形手法は、ワイヤ流れを最小にする。
本発明の特定の実施例によって示される技術的利点は、添付の図面及び添付の特許請求の範囲に記載する新規な特徴と関連して考慮すれば、以下の本発明の好ましい実施例の記述から明らかとなろう。
図１Ａは、本発明の一実施例に従って、デバイス、特に、半導体デバイスをパッケージするための装置を示し、全体を１００で示す。デバイスのパッケージは、平らな上面領域及び平らな側面領域を有することが意図されている。図１Ａの装置は、本発明の革新技術を用いるための好ましい技術として圧縮成形手法用に設計されている。しかし、移送成形手法又はポッティング手法に適した装置も本発明の特徴を組み込むことができることを強調しておきたい。図１Ａの装置の左側部分１００ａは、クランピングのプロセス工程前の装置を図示し、右側部分１００ｂは、クランピングのプロセス工程後の装置を図示し、クランピング工程の方向を矢印１０１で示す。図１Ａに示すような圧縮成形手法の装置は、例えば、日本の企業ヤマダから市販されている。
図１Ａの装置は、上部１１０及び下部１２０を備えたモールドを含む。右側部分１００ｂに示すクランピング工程の後、上部１１０及び下部１２０は、平らな基板上に予め組み立てられた少なくとも１つの半導体チップを保持するため、高さ１３１及び幅１４０のキャビティ１３０を形成する。図１Ａの例では、チップ１５１及び１５２の積層が、各チップがそれぞれの基板にワイヤによって接続されて、基板１６１及び１６２の積層上に示されている。
モールドの下部１２０は、基板を収容するように構成される。モールドの上部１１０は、パッケージの平らな上面領域を画定するためのセンター・ダイ１１１を有する（図１Ａでは、上部１１１は、図１Ａに示すクランピング動作のため２つの部分で示す）。また、上部モールド部１１０は、サイド・ダイ１１２及び１１３を含み、これらは、クランピング動作の後、基板１４０上に載置され、パッケージの平らな側面領域を画定する。
図１Ａに、及び図１Ｂに拡大して図示するように、センター・ダイ１１１をサイド・ダイ１１２及び１１３から分離するギャップ１７０がある。ギャップ１７０は幅１７０ａを有する。センター・ダイ１１１の周囲に沿い、それによりギャップ１７０に面しているのは、センター・ダイの突出する部材１８０である。図１Ｂが示すように、部材１８０は、キャビティ１３０に向かって伸長し、ギャップ１７０の幅１７０ａにほぼ等しい高さ１８０ａを有する。多くの半導体パッケージ・タイプにとって、部材１８０の好ましい高さ１８０ａは、約１００から４００μｍの間である。幾つかのパッケージ・タイプに最も好ましい部材の高さ１８０ａは、約３００μｍである。
図２から図６は、デバイス、特に、半導体デバイスを封止するためのプロセス・フローにおける、選択された工程を説明するためのモールドの部分を示し、これらのプロセス工程は本発明の特徴を用いる。図２に示すように、この封止方法は、平らな上面及び側面領域を有するパッケージを生成するためのキャビティ２１０を形成するため、上部２０１及び下部２０２を有するモールドを提供する工程で開始する。上部モールド部２０１は、パッケージの平らな上面領域を画定するためのセンター・ダイ２０３と、パッケージの平らな側面領域を画定するためのサイド・ダイ２０４及び２０５とを有する。センター・ダイ２０３は、幅２０６ａを有するギャップ２０６によってサイド・ダイから分離される。
センター・ダイ２０６は、更に、センター・ダイ周囲に沿って突出する部材２０７を有する。この部材は、キャビティ２１０に向かって伸長し、ギャップ２０６の幅２０６ａにほぼ等しい高さ２０７ａを有する。
次のプロセス工程において、上部モールド部２０１は、キャビティ２１０に面する側において、不活性ポリマー材料でつくられた保護プラスチック・テープ２２０で被覆される。このテープは、圧縮成形されたパッケージがモールド（通常はスチール）の表面に接着しないことを確実する。このため、完成したパッケージは容易に外れ、また、モールディング・プロセス後にモールドを洗浄する必要がない。
図２が示すように、テープ２２０は、平坦な面（テープ部２２０ａ）にわたって滑らかに被覆されるが、角や他の平坦でない表面部（テープ部２２０ｂ）間では幾らか緩く渡っている。テープ２２０を、上部モールド部２０１のあらゆる輪郭にぴったりと沿わせて引き寄せるため、ギャップ２０６に真空が加えられる。この真空の吸引力がテープ部２２０ｂを引き、テープ部２２０ｂをダイ２０３、２０４、及び２０５のあらゆる輪郭にぴったりと被覆させる。
図３は、センター・ダイ２０３の部材２０７の近辺のテープ部２２０ｂの被覆を更に詳細に図示する（同一の部分は図２に示したものと同一の番号で識別されている）。加えられた真空３０１は、テープ２２０をキャビティ２１０に向かって伸長する部材２０７の表面上にぴったりとつくようにさせ、テープ部２２０ｃを形成する。この真空はまた、ギャップの幅２０６ａをテープ２２０に架橋させ、テープ部２２０ｄを形成する。テープ部２２０ｄの正確な形状は、テープの弾性強度、及び真空の力に依存する。
図４は、図３において「図４」で記した部分を拡大したものである。図４は、センター・ダイ２０３の部材２０７（キャビティ２１０に面する部材）、更に、センター・ダイ２０３とサイド・ダイ２０５との間のギャップ２０６、及びポリマー材料の強度及び真空力から生じる平均的な形状のテープ２２０を示す。テープ及びキャビティ２１０に向かって伸長するテープ表面の最終的な形状を考察すると、センター・ダイ２０３上のテープの高いレベル４０１と、ギャップ２０６内の最大隆起点のテープの低いレベル４０２との間に、かなり大きな距離４１０が形成されていることに注意されたい。部材２０７の高さによって生じる距離４１０のため、レベル４０２はレベル４０１より高くなく、キャビティ２１０はレベル４０１での最高レベルを保つ。
この結果は、図５に示す、図３の「図４」部分に類似するモールド部の従来の状況とは対照的である。本発明の部材２０７を欠いている。その結果、テープ２２０のレベル５０１はレベル５０２より低い。テープ２２０は高さ５１０の隆起を形成し、キャビティ２１０がレベル５０１を超えて伸長してしまう。キャビティ２１０が封止化合物で充填された後、隆起５１０も化合物で充填され、レベル５０１と一致しない望ましくない頂点が生成される。
次のプロセス工程において、半導体チップが基板上に予め組み立てられて提供される。図２を参照すると、チップ２３０が基板２４０に取り付けられて示され、ワイヤ・ボンド２３１がチップ・ボンド・パッドを基板コンタクト・パッドに接続する。基板２４０は、チップ２３０が下部モールド２５０から離れて面するように、下部モールド部２５０上に配置される。
次に、所定の量の低粘性の封止化合物２６０が、チップ２３０、及びそのワイヤ・ボンド２３１の上にディスペンスされる。化合物２６０は、チップ近辺の基板２４０の一部も覆う。化合物の量は、ボイドを残すことなく及びあふれることなく、上部モールド部が下げられた後キャビティ２１０を充填するように計算される。
図６は次のプロセス工程を図示し、下部２０２上に上部２０１をクランプすることによって、しっかりと真空保持されかつモールド部２０１に密着するテープ２２０とともに上部モールド部２０１を閉じる。この操作において、テープ２２０は基板２４０を囲むシーリングを形成する。図６が図示するように、この操作は、封止化合物２６０が上部モールド部２０１に密着するように、テープ２２０の輪郭に沿うように封止化合物２６０を押し付け及び成形する。圧力下のこの成形の結果、封止化合物２６０は、ボイドを残すことなく及びあふれることなく、モールド・キャビティを充填する。この圧縮成形プロセスは、上部モールド２０１に密着するテープ２２０の輪郭を忠実に再現する輪郭を有するパッケージを生成する。
図７は、圧縮成形プロセスによってつくられたパッケージの一部を拡大したものである。チップ２３０、基板２４０、及びワイヤ・ボンド接続２３１を封止するモールディングされた化合物２６０は、平らな上面パッケージ領域７０１を有する。側面領域面７０２からの化合物は、上面領域面７０１のどこにも達し得ない。その代わりに、側面７０２は、上面領域面７０１とのエッジライン７０３を形成し、上面領域面は、各側面領域からのそれぞれの面と交差する。これらのエッジライン７０３に沿って封止化合物２６０は窪んでおり、その材料２６０がエッジラインに沿って落ち込むようになっている。その結果、窪み７０３は、如何なる化合物も側面領域面７０２から上面領域面７０１まで達しないようにする。上面領域の平面性は常に保たれる。
後続のプロセス工程において、封止化合物は重合化され（「硬化」され）、これにより、少なくとも部分的に、デバイス輪郭が固化される。図８に示すように、その後、モールドは上部モールド部２０１を持ち上げることによって開けることができる。これで、パッケージングされたデバイス８００をモールドから外すことが可能となる。
図８のデバイス８００が図示するように、本発明の一実施例は、基板８０２上に組み立てられた半導体チップ８０１を含み、このアッセンブリは、チップ・ボンド・パッド及び基板コンタクト・パッドを相互接続するボンディング・ワイヤ８０３を含み得る。代替として、はんだ要素を用いるフリップ・チップ・アッセンブリによりチップ・パッドと基板パッドとの間の相互接続を完成させてもよい。封止化合物８１０は、組み立てられたチップ８０１とチップ近辺の基板８０２の少なくとも一部とを囲む。封止化合物８１０は平らな上面領域８１１を有する。封止化合物８１０は、更に、基板８０２から上面領域８１１まで達する複数の側面領域８１２を有する。側面領域８１２は、上面領域８１１とのエッジラインを形成し、上面領域面は、各側面領域からのそれぞれの面と交差する。封止化合物はエッジラインに沿って窪んでいて（８１３）、その材料８１０がこれらのエッジラインに沿って８１３で落ち込むようになっている。その結果、窪み８１３が、如何なる化合物も側面領域面から上面領域面まで達しないようにさせ、それにより上面領域８１１の平面性が保たれる。
図８は、封止化合物の平らな上面領域８１１が、平らな基板８０２に平行であることを示す。多くの実施例において、側面領域は基板に対して或る角度８３０を形成し、この角度は９０度以下である。多くのデバイスにおいて、窪み８１３は、約０．１から０．４ｍｍの間の深さを有し、好ましい深さは約０．３ｍｍである。
デバイス（図９参照）を完成するため、はんだボール９０１のアレイが基板表面２４１にチップ２３０とは反対側に取り付けられ得る。図９の例において、基板２５０は、チップ２３０及びパッケージ化合物２６０よりも大きく示されている。しかし、他の実施例において、特に、チップ・サイズ・デバイスにおいて、基板２５０及びパッケージ２６０は、実質的に同じ寸法を有していてもよいことを強調しておきたい。また、更に他の実施例において、はんだボール９０１は、チップ２３０と同じ側の基板表面２４２上に配置されてもよい。最後に、基板２５０がもともとウエハ全体の大きさを有する場合、ソーイングなどの個別化工程が付加され得ることに注意されたい。
本発明の別の実施例は、デバイス、特に、半導体デバイスをパッケージングするための装置であり、このパッケージは、平らな上面領域及び平らな側面領域を有することが意図されている。この装置の好ましい適用例は圧縮成形手法であるが、この装置を他の封止手法に適用することもできる。この装置は、平らな基板上に予め組み立てられた半導体チップなどの対象を保持するためのキャビティを形成するため、上部及び下部を有するモールドで構成される。下部モールド部は、基板を収容するように構成される。
上部モールド部は、パッケージの平らな上面領域を画定するためのセンター・ダイと、基板上に載置され、パッケージの平らな側面領域を画定するためのサイド・ダイとを有する。所定の幅のギャップが、センター・ダイをサイド・ダイから分離する。突出する部材がセンター・ダイの周囲に沿っており、これらの部材は、キャビティに向かって伸長し、ギャップの幅にほぼ等しい高さを有する。
サイド・ダイの突出部は、基板に対してサイド・ダイが載置される領域を拡大するように設計される（図２では、サイド・ダイを２０５で示す）。突出部は、ダイが、パッケージング・プロセスの間、基板を下部モールド部に対して一層強くクランプすることができるように、複数の選択されたダイ位置に配置される。その結果、基板の高温でゆがむ傾向が低減される。
図１０Ａは、基板に対してサイド・ダイが載置される領域の好ましい設計を示す。サイド・ダイ突出部は城郭状構成を有し、サイド・ダイ突出部の位置は、少なくとも基板の角を含む。図１０Ａにおいて、角の突出部は１００１、１００２、１００３、及び１００４で示されている。パッケージ基板の角に位置する城郭状の突出部は、それらの突出部に割り当てられた領域サイズに応じ、図１０Ｂに図示する標準の技術との比較として示すように、クランプされる基板領域を約５から２０％拡大する。
図９に示すようなデバイスタイプの場合、城郭状の突出部によって可能となる向上したクランピングは、基板取り付け中の上昇したはんだリフロー温度でのデバイス歪みを、次の２つの点で改善させる。まず、最大デバイス歪みが約５から１５％だけ減少する。次に、角の領域での基板の変位がほぼ完全に抑制される。いずれの改良点も、すべての溶融はんだボールが切断せずにそれぞれのリフロー相手を見つける、信頼性の高い基板取り付け手法をもたらす。
本発明を例示の実施例を参照して説明したが、この説明が限定的な意味に解釈されることを意図していない。例示の実施例の種々の変形及び組み合わせばかりでなく、本発明の他の実施例は、以上の説明を参照すれば当業者に明らかであろう。一例として、サイド・ダイの突出部は、種々の対称的な位置に、例えば側面の中心に、選択され得る。別の例として、複数のデバイスが、基板ストリップ上でモールディング・プロセスにかけられ、このモールディング・プロセスの完了後、ソーイングによって個別化される。別の例としては、モールディングされるべきデバイスが、ガラス・プレートを正確に取り付けるため、上面領域の平面性が保たれる必要のあるマイクロメカニカル・デバイスがある。従って、特許請求の範囲は、如何なるこのような変形又は実施例も含むことが意図されている。
図１Ａは、圧縮成形の略断面図を示し、図１Ａの左半分はクランピング前、図１Ａの右半分はクランピング後を示す。モールドの上部は本発明の特徴を含む。 図１Ｂは、上部モールドの一部の拡大した断面図であり、本発明の一実施例を詳細に示す。 図２は、本発明の一実施例を有する圧縮成形、及び低粘性の封止化合物で覆われた組み立てられた半導体デバイスの一部の略断面図である。 図３は、本発明の一実施例を説明する圧縮成形の上部の一部の略断面図である。 図４は、図３の「図４」部分の拡大した断面図である。 図５は、従来の技術に従った、図３の「図４」部分の拡大した断面図である。 図６は、本発明の実施例を備えたモールディング・プロセスにおける一工程を示す略断面図である。 図７は、図４の詳細の略断面図を示す。 図８は、モールドの上部を持ち上げた後の、モールディングされたデバイスを示す略断面図である。 図９は、本発明の特徴を含む、モールディングされた半導体デバイスの略断面図を示す。 図１０Ａ及び１０Ｂは、圧縮成形の上部（サイド・ダイ）のクランピング・インプリントの概略上面図であり、図１０Ａは本発明の一実施例によるインプリントを図示し、図１０Ｂは従来のモールド部のインプリントである。

Claims (11)

  1. 半導体デバイスであって、
    平らな基板上に組み立てられた半導体チップと、
    前記組み立てられた半導体チップと前記半導体チップ近辺の前記基板の一部とを囲む封止化合物であって、平らな上面領域を有する前記封止化合物、とを含み、
    前記封止化合物が、前記基板から前記上面領域まで達しかつ前記上面領域とのエッジラインを形成する複数の側面領域を更に有し、前記上面領域の面が、各側面領域のそれぞれの面と交差し、更に、
    前記封止化合物が、前記上面領域の面の上に達しないように、前記エッジラインに沿って窪んでおり、前記上面領域の平面性を保つ、
    半導体デバイス。
  2. 請求項１に記載の半導体デバイスであって、前記封止化合物の前記平らな上面領域が前記平らな基板に実質的に平行であり、前記側面領域が前記基板に対して或る角度を形成し、この角度が９０度以下である、半導体デバイス。
  3. 請求項１又は２に記載の半導体デバイスであって、前記窪みが約０．１から０．４ｍｍの間の深さを有する、半導体デバイス。
  4. 半導体デバイスを封止するための方法であって、
    平らな上面及び側面領域を有するパッケージをつくるためのキャビティを形成するため、上部及び下部を有するモールドを供給し、該上部モールド部は、前記パッケージの平らな上面領域を画定するためのセンター・ダイと、前記パッケージの平らな側面領域を画定するためのサイド・ダイとを有し、前記センター・ダイは、或る幅を有するギャップによって前記サイド・ダイから分離され、更に、前記センター・ダイの周囲に沿って突出する部材を有し、この部材は、前記キャビティに向かって伸長し、前記ギャップの幅にほぼ等しい高さを有し、
    前記キャビティに面する前記上部モールド部を保護プラスチック・テープで被覆し、
    前記ギャップに真空を加えることにより前記プラスチック・テープを前記上部モールド部の輪郭にぴったりと引き寄せ、それにより、前記プラスチック・テープを前記センター・ダイ部材に被覆させかつ前記ギャップに架橋させ、
    基板上に半導体チップを供給し、
    前記チップが前記下部モールド部から離れて面するように、前記基板を前記下部モールド部上に配置し、
    前記チップと前記チップ近辺の前記基板の一部とを覆うように、所定の量の封止化合物を前記チップの上にディスペンスし、更に、
    前記下部モールド部上に前記上部モールド部をクランプすることにより前記上部及び下部モールド部を閉じ、それにより、前記基板を囲む前記プラスチック・テープのシーリングを形成し、更に、
    前記封止化合物を前記プラスチック・テープの輪郭に従うように成形し、それにより、如何なる化合物も前記上部領域面の上に達しないようにすることにより、上部パッケージ領域の平面性を保つ、
    工程を含む、方法。
  5. 請求項４に記載の方法であって、更に、
    少なくとも部分的に前記封止化合物を硬化させ、それにより、デバイス輪郭を固化させ、
    前記モールドを開き、封止された前記チップと共に前記基板を前記モールドから外し、
    はんだボールのアレイを前記チップとは反対の基板表面に取り付け、前記封止された半導体デバイスを個別化する、
    工程を含む、方法。
  6. 平らな上面領域及び側面領域からなる半導体デバイスのパッケージを形成するための装置であって、
    平らな基板上に予め組み立てられた半導体チップを保持するためのキャビティを形成するための上部及び下部を有するモールドであって、
    前記下部モールド部は、前記基板を収容するように構成されており、
    前記上部モールド部は、前記パッケージの前記平らな上面領域を画定するためのセンター・ダイと、前記基板上に載置され、前記パッケージの前記平らな側面領域を画定するためのサイド・ダイとを有しており、
    前記サイド・ダイから前記センター・ダイを分離するギャップであって、或る幅を有する前記ギャップ、及び
    前記センター・ダイの周囲に沿った突出する部材であって、前記キャビティに向かって伸長し、前記ギャップの幅にほぼ等しい高さを有する前記部材、
    を含む、装置。
  7. 請求項６に記載の装置であって、前記部材の高さが約１００から４００マイクロメートルの間である装置。
  8. 請求項６又は７に記載の装置であって、更に、
    前記基板に対して載置される領域を拡大するためのサイド・ダイの突出部であって、パッケージング・プロセスの間、前記ダイが、前記基板を前記下部モールド部に対して一層強くクランプすることができるように、複数の選択されたダイ位置にある前記サイド・ダイ突出部、
    を含む、装置。
  9. 請求項８に記載の装置であって、前記サイド・ダイ突出部が城郭状の配置を有する、装置。
  10. 請求項６又は７に記載の装置であって、前記サイド・ダイ突出部の位置が少なくとも前記基板の角を含む、装置。
  11. 請求項１０に記載の装置であって、前記基板の角に位置する城郭状のサイド・ダイ突出部が、クランプされる基板領域を約５から２０％拡大する、装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
US7147447B1 (en) * 2005-07-27 2006-12-12 Texas Instruments Incorporated Plastic semiconductor package having improved control of dimensions
US8048358B2 (en) * 2006-04-18 2011-11-01 Texas Instruments Incorporated Pop semiconductor device manufacturing method
US8252615B2 (en) 2006-12-22 2012-08-28 Stats Chippac Ltd. Integrated circuit package system employing mold flash prevention technology
US7915089B2 (en) * 2007-04-10 2011-03-29 Infineon Technologies Ag Encapsulation method
US8852986B2 (en) * 2007-05-16 2014-10-07 Stats Chippac Ltd. Integrated circuit package system employing resilient member mold system technology
JP5172590B2 (ja) * 2008-10-14 2013-03-27 新光電気工業株式会社 積層配線基板の樹脂封止方法及び樹脂封止装置
US8022538B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Base package system for integrated circuit package stacking and method of manufacture thereof
JP5672652B2 (ja) * 2009-03-17 2015-02-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
KR101708272B1 (ko) * 2009-10-28 2017-02-21 삼성전자주식회사 반도체 패키지의 제조 장치 및 반도체 패키지의 제조 방법
US8470641B2 (en) * 2009-12-17 2013-06-25 Texas Instruments Incorporated Exposed mold
DE102012006038A1 (de) * 2012-03-27 2013-10-02 Mbb Fertigungstechnik Gmbh Umformwerkzeug zur Herstellung eines im Wesentlichen schalenförmigen, faserverstärkten Kunststoffteils
JP6398399B2 (ja) * 2013-09-06 2018-10-03 富士電機株式会社 半導体装置およびその製造方法
CN104465417A (zh) * 2014-12-17 2015-03-25 大连泰一精密模具有限公司 一种用封装模块封装半导体结构的方法
CN105810645A (zh) * 2015-07-15 2016-07-27 维沃移动通信有限公司 生物识别芯片封装结构和移动终端
KR102497577B1 (ko) 2015-12-18 2023-02-10 삼성전자주식회사 반도체 패키지의 제조방법
CN105599315B (zh) * 2016-02-18 2017-12-22 东莞市正爱实业有限公司 智能餐具的制造方法
NL2021845B1 (en) * 2018-10-22 2020-05-13 Besi Netherlands Bv Mould half and mould method for encapsulating electronic components mounted on a carrier including a dual support surface and a method for using such
CN110047959B (zh) * 2019-04-26 2021-08-06 圣晖莱南京能源科技有限公司 柔性太阳能薄膜电池的封装结构、封装工装及封装方法
CN116299850B (zh) * 2023-05-15 2023-09-05 甬矽电子(宁波)股份有限公司 硅光子封装结构和硅光子封装结构的制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5708300A (en) 1995-09-05 1998-01-13 Woosley; Alan H. Semiconductor device having contoured package body profile
US6507116B1 (en) * 1997-04-24 2003-01-14 International Business Machines Corporation Electronic package and method of forming
JP3134815B2 (ja) * 1997-06-27 2001-02-13 日本電気株式会社 半導体装置
US5962810A (en) * 1997-09-09 1999-10-05 Amkor Technology, Inc. Integrated circuit package employing a transparent encapsulant
JP3017485B2 (ja) 1998-01-23 2000-03-06 アピックヤマダ株式会社 半導体装置の樹脂封止方法及び樹脂封止装置
DE69942479D1 (de) * 1998-07-10 2010-07-22 Apic Yamada Corp Verfahren zur Herstellung einer Halbleitervorrichtung und Harzformmaschine zu diesem Zweck
JP3019096B1 (ja) * 1999-01-14 2000-03-13 日本電気株式会社 リリ―スフィルム封入金型
JP3494586B2 (ja) * 1999-03-26 2004-02-09 アピックヤマダ株式会社 樹脂封止装置及び樹脂封止方法
JP2000323623A (ja) * 1999-05-13 2000-11-24 Mitsubishi Electric Corp 半導体装置
JP4077118B2 (ja) * 1999-06-25 2008-04-16 富士通株式会社 半導体装置の製造方法および半導体装置製造用金型
US6825550B2 (en) * 1999-09-02 2004-11-30 Micron Technology, Inc. Board-on-chip packages with conductive foil on the chip surface
JP3510554B2 (ja) * 2000-02-10 2004-03-29 山形日本電気株式会社 樹脂モールド方法、モールド成形用金型及び配線基材
JP3429246B2 (ja) 2000-03-21 2003-07-22 株式会社三井ハイテック リードフレームパターン及びこれを用いた半導体装置の製造方法
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6770236B2 (en) * 2000-08-22 2004-08-03 Apic Yamada Corp. Method of resin molding
JP2002270638A (ja) * 2001-03-06 2002-09-20 Nec Corp 半導体装置および樹脂封止方法および樹脂封止装置
TW486793B (en) * 2001-05-29 2002-05-11 Siliconware Precision Industries Co Ltd Packaging method for preventing a low viscosity encapsulant from flashing
US7220615B2 (en) * 2001-06-11 2007-05-22 Micron Technology, Inc. Alternative method used to package multimedia card by transfer molding
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6555924B2 (en) * 2001-08-18 2003-04-29 Siliconware Precision Industries Co., Ltd. Semiconductor package with flash preventing mechanism and fabrication method thereof
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US6867500B2 (en) * 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
US6869824B2 (en) * 2002-10-29 2005-03-22 Ultratera Corporation Fabrication method of window-type ball grid array semiconductor package
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
TWI297938B (en) * 2003-07-15 2008-06-11 Advanced Semiconductor Eng Semiconductor package
TWI246756B (en) * 2004-06-28 2006-01-01 Siliconware Precision Industries Co Ltd Semiconductor package having exposed heat sink and heat sink therein
US7279785B2 (en) * 2005-02-14 2007-10-09 Stats Chippac Ltd. Stacked die package system
US7147447B1 (en) * 2005-07-27 2006-12-12 Texas Instruments Incorporated Plastic semiconductor package having improved control of dimensions
US20070111399A1 (en) * 2005-11-14 2007-05-17 Goida Thomas M Method of fabricating an exposed die package
US7659608B2 (en) * 2006-09-15 2010-02-09 Stats Chippac Ltd. Stacked die semiconductor device having circuit tape
KR100809702B1 (ko) * 2006-09-21 2008-03-06 삼성전자주식회사 반도체 패키지

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