JP2009289848A - 多層配線基板の中間製品、多層配線基板の製造方法 - Google Patents

多層配線基板の中間製品、多層配線基板の製造方法 Download PDF

Info

Publication number
JP2009289848A
JP2009289848A JP2008138885A JP2008138885A JP2009289848A JP 2009289848 A JP2009289848 A JP 2009289848A JP 2008138885 A JP2008138885 A JP 2008138885A JP 2008138885 A JP2008138885 A JP 2008138885A JP 2009289848 A JP2009289848 A JP 2009289848A
Authority
JP
Japan
Prior art keywords
product
wiring board
side conductor
multilayer wiring
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008138885A
Other languages
English (en)
Other versions
JP5203045B2 (ja
Inventor
Masatake Ueno
正剛 上野
Toshiya Asano
俊哉 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2008138885A priority Critical patent/JP5203045B2/ja
Priority to TW98117594A priority patent/TWI412302B/zh
Priority to US12/473,609 priority patent/US7977580B2/en
Publication of JP2009289848A publication Critical patent/JP2009289848A/ja
Application granted granted Critical
Publication of JP5203045B2 publication Critical patent/JP5203045B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06131Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/0909Preformed cutting or breaking line
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969Apertured conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/016Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/007Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】反りを防止して製品の歩留まりを向上させることができる多層配線基板の中間製品を提供すること。
【解決手段】多層配線基板の中間製品11は、複数の樹脂絶縁層を積層した構造を有する。中間製品11は、製品となるべき製品部27が平面方向に沿って複数配置された製品形成領域28と、製品形成領域28の周囲を取り囲む枠部29とからなる。製品部27内の領域における樹脂絶縁層上には製品部側導体層51が形成され、枠部29内の領域における樹脂絶縁層上には枠部側導体層54が形成される。枠部29には、枠部29及び枠部側導体層54を厚さ方向に貫通する複数の切欠部61が互いに等間隔に配置される。
【選択図】図2

Description

本発明は、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなる多層配線基板の中間製品、及び、多層配線基板の中間製品から得られる多層配線基板の製造方法に関するものである。
配線基板を効率よく製造する技術の1つとして、多数個取りという手法が従来よく知られている。ここで多数個取りとは、1枚の配線基板の中間製品から複数の製品を得る手法であって、通常このような中間製品は、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とによって構成されている。なお、製品にならない枠部については、その表面に従来何ら導体層は形成されていなかった。しかしながら近年では、反りの軽減等を目的として、枠部の表面にめっきからなるダミー導体層をベタ状に設けることがある。また、このようなダミー導体層をベタ状ではなく、メッシュ状に形成したものも従来知られている(例えば特許文献1参照)。
なお、配線基板の中間製品としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板の中間製品が実用化されている。この多層配線基板の中間製品において、コア基板は、例えば、補強繊維に樹脂を含浸させた樹脂基板(ガラスエポキシ基板など)が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板の中間製品において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線(具体的には、スルーホール導体など)が貫通形成されている。さらに、多層配線基板の中間製品には、コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(ICチップ)が搭載可能となっている。
ところで、近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、多層配線基板を、コア基板を有さないコアレス配線基板とすることが提案されている(例えば特許文献2参照)。このコアレス配線基板は、比較的に厚いコア基板を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
特開2007−180212号公報(図1,図2等参照) 特許第3664720号公報
ところが、上記コアレス配線基板は、コア基板を省略して製造されているため、その強度を十分に確保することができない。ゆえに、多層配線基板をコアレス配線基板とする場合には、たとえ枠部の表面に上記したダミー導体層を設けたとしても、多層配線基板の中間製品の強度を確保できなくなる。その結果、例えば中間製品に対して半導体集積回路素子やチップコンデンサなどの部品を接合し、接合に用いたはんだが冷却される際に、製品形成領域と枠部との熱膨張係数差に起因する熱応力の影響を受けて中間製品に反りが生じてしまうため、多層配線基板の歩留まりが低下してしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、反りを防止して製品の歩留まりを向上させることができる多層配線基板の中間製品を提供することにある。また、本発明の別の目的は、歩留まりを向上させることができる多層配線基板の製造方法を提供することにある。
そして、上記課題を解決するための手段(手段1)としては、複数の樹脂絶縁層を積層した構造を有し、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成されている多層配線基板の中間製品であって、前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を互いに等間隔に配置したことを特徴とする多層配線基板の中間製品がある。
従って、手段1の多層配線基板の中間製品によれば、製品部側導体層に部品を接続する際に、製品形成領域と枠部との熱膨張係数差に起因する熱応力が多層配線基板の中間製品に加わったとしても、複数の切欠部の変形によって熱応力の影響が緩和される。しかも、各切欠部が枠部において等間隔に配置されることで、熱応力が加わった際の各切欠部の変形量が均一となるため、熱応力の影響は均一に緩和される。これにより、多層配線基板の中間製品の反りを防止できるため、中間製品から得られる製品の歩留まりを向上させることができる。
なお、前記多層配線基板が、コア基板を有さず、前記樹脂絶縁層と前記製品部側導体層とを交互に積層した構造を有し、同一の前記樹脂絶縁層を主体として形成され、同一方向に拡径したビアのみによりそれぞれの前記製品部側導体層を接続する配線基板である場合、強度を十分に確保することができず、多層配線基板の中間製品の反りがより顕著になる。よって、多層配線基板がコア基板を有しない場合に切欠部を設けるようにすれば、より効果的に中間製品の反りを防止することができる。
ここで、「多層配線基板の中間製品」とは、多層配線基板の完成品に対する概念であって、具体的には、製品形成領域から枠部を除去するとともに、製品形成領域を製品部の外形線に沿って設定された切断予定線に沿って切断することにより、製品部同士を分割する分離工程が完了していない状態の多層配線基板のことを指す。一般的に、多層配線基板の中間製品、製品形成領域及び製品部は、いずれも平面視略矩形状となるように形成される。また、製品部の面積は、製品形成領域の面積に比べてかなり小さく設定される。従って、製品形成領域内には、製品部が例えば数十個から数百個配置される。
一方、「枠部」は、製品とはならず製造時に製品形成領域から分離、除去されてしまう部分であって、製品形成領域の周囲を取り囲んでいる。前記枠部には、枠部側導体層がいわゆるダミー導体層として形成されている。
また、多層配線基板の中間製品は、複数の樹脂絶縁層を積層した構造を有する。前記樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。前記樹脂絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。なお、樹脂絶縁層には、層間接続のためのビア導体を形成するために、あらかじめビア穴が形成されていてもよい。
前記製品部側導体層及び前記枠部側導体層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって、樹脂絶縁層上にパターン形成される。前記製品部側導体層及び前記枠部側導体層の形成に用いられる金属材料の例としては、銅、銅合金、ニッケル、ニッケル合金、スズ、スズ合金などが挙げられる。
なお、最表層の前記樹脂絶縁層上に形成された前記製品部側導体層上には、例えば部品接続用のはんだバンプが設けられている。このはんだバンプを介して製品部側導体層と部品との電気的接続が図られる。
前記はんだバンプをなす金属としては、搭載される部品の接続端子の材質等に応じて適宜選択すればよいが、90Pb−10Sn、95Pb−5Sn、40Pb−60SnなどのPb−Sn系はんだ、Sn−Sb系はんだ、Sn−Ag系はんだ、Sn−Ag−Cu系はんだ、Au−Ge系はんだ、Au−Sn系はんだなどが挙げられる。
また、好適な前記部品としては、コンデンサ、半導体集積回路素子(ICチップ)、半導体製造プロセスで製造されたMEMS(Micro Electro Mechanical Systems)素子などを挙げることができる。さらに、ICチップとしては、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory )などを挙げることができる。ここで、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。
前記複数の切欠部は、前記枠部を厚さ方向に貫通するとともに前記枠部の外周縁において開口する。ここで、厚さ方向から見たときの切欠部の形状としては、略V字状、略U字状などを挙げることができる。なお、前記複数の切欠部のうち少なくとも1つは、前記製品部の外形線に沿って設定された切断予定線の延長線上に配置され、隣接する前記製品部の外形線同士の間隔と同じ幅に設定されたスリットであってもよい。このようにした場合、一般的に等間隔に配置される製品部に合わせて複数の切欠部を配置するため、複数の切欠部を互いに等間隔に配置しやすくなる。また、切欠部の深さは、特に限定される訳ではないが、例えば、枠部の幅(枠部と製品形成領域との境界部分から枠部の外周縁までの距離)と等しく設定されていてもよい。即ち、枠部は、複数の切欠部によって分断されていてもよい。つまり、切欠部が深くなるほど、多層配線基板の中間製品にかかる熱応力の影響をより効果的に緩和することができるため、中間製品の反りをより確実に防止できる。
さらに、前記枠部は、前記製品形成領域を取り囲むように配置される複数の縁部と、前記縁部同士の接続部分に位置する複数の角部とを有し、前記複数の切欠部のうち前記角部に位置する切欠部は、前記角部を除去するように配置されていることが好ましい。このようにすれば、縁部に位置する切欠部よりも大きい切欠部を角部に形成できるため、多層配線基板の中間製品に加わる熱応力の影響をより確実に緩和することができる。これにより、中間製品の反りをより確実に防止することができ、製品の歩留まりがよりいっそう向上する。
なお、前記複数の切欠部は、前記製品部側導体層及び前記枠部側導体層を形成した後で形成されることがよい。仮に、複数の切欠部を製品部側導体層及び枠部側導体層を形成する前に形成すると、エッチングによる金属箔のパターンニングによって製品部側導体層及び枠部側導体層を形成する場合に、エッチングに用いるマスクを貼付しにくくなってしまう。
上記課題を解決するための別の手段(手段2)としては、複数の樹脂絶縁層を積層した構造を有し、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成されている多層配線基板の中間製品を準備する準備工程と、前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を形成する切欠部形成工程とを含むことを特徴とする多層配線基板の製造方法がある。
従って、手段2の多層配線基板の製造方法によれば、切欠部形成工程後に製品部側導体層に対して部品を接続する際に、製品形成領域と枠部との熱膨張係数差に起因する熱応力が複数の樹脂絶縁層に加わったとしても、複数の切欠部の変形によって熱応力の影響が緩和される。これにより、多層配線基板の中間製品の反りを防止できるため、中間製品から得られる多層配線基板の歩留まりを向上させることができる。
以下、手段2にかかる多層配線基板の製造方法について説明する。
準備工程では、複数の樹脂絶縁層を積層した構造を有し、製品となるべき製品部が平面方向に沿って例えば縦横に複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成されている多層配線基板の中間製品を準備する。
なお、前記準備工程としては、片面に金属箔を有する基材上に前記複数の樹脂絶縁層を積層する積層工程と、前記積層工程後、前記基材を除去して前記金属箔を露出させる基材除去工程と、前記基材除去工程後、前記金属箔に対するパターニングを行うことにより、最表層の前記樹脂絶縁層上における前記製品部内の領域に前記製品部側導体層を形成する製品部側導体層形成工程と、前記製品部側導体層形成工程後、最表層の前記樹脂絶縁層上に形成された前記製品部側導体層上に部品接続用のはんだバンプを形成するはんだバンプ形成工程とからなる工程などが挙げられる。なお、前記製品部側導体層形成工程と同時に、最表層の前記樹脂絶縁層上における前記枠部内の領域に前記枠部側導体層を形成する枠部側導体層形成工程を実行すれば、多層配線基板の製造工程を短縮することができる。
ここで、金属箔としては、例えば、銀、金、白金、銅、チタン、アルミニウム、パラジウム、ニッケル、タングステンのいずれかからなるものを挙げることができる。特に金属箔は、銅からなることが好ましい。このようにすれば、金属箔が他の材料からなる場合よりも、金属箔の低抵抗化が図られるとともに、金属箔の導電性が向上する。
続く切欠部形成工程では、前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を形成する。切欠部を形成する方法としては、枠部に対するドリル加工を行って切欠部を形成する方法、枠部に対するレーザ加工を行って切欠部を形成する方法、打ち抜き金型を用いて枠部を打ち抜くことにより、枠部に切欠部を形成する方法などが挙げられる。
なお、前記切欠部形成工程は、前記製品部側導体層形成工程後に実行されることが好ましい。仮に、切欠部形成工程を製品部側導体層形成工程前に実行すると、製品部側導体層形成工程においてエッチングによるパターニングを行う場合に、エッチングに用いるマスクを貼付しにくくなってしまう。さらに、前記切欠部形成工程は、前記はんだバンプ形成工程前に実行されることが好ましい。仮に、切欠部形成工程をはんだバンプ形成工程後に実行すると、切欠部を形成する際に、部品接続用として重要なはんだバンプを傷付ける可能性がある。
その後、製品形成領域から枠部を除去するとともに、製品形成領域を製品部の外形線に沿って設定された切断予定線に沿って切断することにより、製品部同士を分割する分離工程を行えば、複数ピースの製品(多層配線基板)を得ることができる。
以下、本発明を具体化した一実施形態を図面に基づき詳細に説明する。
図1は、本実施形態のコアレス配線基板101(多層配線基板)を示す概略断面図である。コアレス配線基板101は、コア基板を有さず、エポキシ樹脂からなる4層の樹脂絶縁層41,42,43,44と銅からなる導体層51とを交互に積層した構造を有する配線基板である。樹脂絶縁層41〜44は、同一の厚さ及び材料からなる層間絶縁層である。
コアレス配線基板101の主面102上(第4層の樹脂絶縁層44の表面上)には、端子パッド52がアレイ状に配置されている。さらに、樹脂絶縁層44の表面はソルダーレジスト128によってほぼ全体的に覆われている。このソルダーレジスト128には、各端子パッド52を露出させる開口部129が形成されている。各端子パッド52の表面上には、複数のはんだバンプ130が配設されている。各はんだバンプ130は、矩形平板状をなすICチップ131(部品)の面接続端子132に電気的に接続されている。なお、各端子パッド52及び各はんだバンプ130が形成されている領域は、ICチップ131を搭載可能なICチップ搭載領域133である。
図1に示されるように、コアレス配線基板101の裏面103上(第1層の樹脂絶縁層41の下面上)には、BGA用パッド53がアレイ状に配設されている。また、樹脂絶縁層41の下面は、ソルダーレジスト142によってほぼ全体的に覆われている。ソルダーレジスト142には、各BGA用パッド53を露出させる開口部145が形成されている。各BGA用パッド53の表面上には、複数のはんだバンプ155が配設されており、各はんだバンプ155により、コアレス配線基板101は図示しないマザーボード上に実装される。
さらに、各樹脂絶縁層41〜44には、それぞれビア穴146及びビア導体147が設けられている。各ビア穴146は、逆円錐台形状をなし、各樹脂絶縁層41〜44に対してYAGレーザまたは炭酸ガスレーザを用いた穴あけ加工を施すことで形成される。各ビア導体147は、同一方向(図1では上方向)に拡径した導体であって、各導体層51、前記端子パッド52及びBGA用パッド53を相互に電気的に接続している。
次に、コアレス配線基板101の中間製品11について説明する。
図2,図3に示されるように、コアレス配線基板101の中間製品11は、平面視で略矩形状であって、製品形成領域28と、その製品形成領域28の周囲を取り囲む枠部29とからなっている。製品形成領域28には、製品(コアレス配線基板101)となるべき正方形状の製品部27が平面方向に沿って5個配置されている。また、枠部29は、製品形成領域28を取り囲むように配置される4つの縁部30と、縁部30同士の接続部分に位置する4つの角部31とを有している。
図3に示されるように、製品部27内の領域における樹脂絶縁層41〜44の表面上には、製品部側導体層である前記導体層51が形成されている。さらに、製品部27内の領域における最表層の樹脂絶縁層44の表面上には、製品部側導体層である前記各端子パッド52が形成され、製品部27内の領域における最表層の樹脂絶縁層41の下面上には、製品部側導体層である前記各BGA用パッド53が形成されている。また、枠部29内の領域におけるそれぞれの樹脂絶縁層41〜44上には、枠部側導体層54が形成されている。枠部側導体層54は、枠部29内の略全体の領域において略矩形枠状に形成されたプレーン状導体である。枠部側導体層54は、いずれも最終製品に残るものではなく、いわばダミー導体層と言うべきものである。
図2,図3に示されるように、このコアレス配線基板101の中間製品11は、各製品部27の外形線120に沿って切断される。このような外形線120に沿った線のことを切断予定線121と定義する。詳述すると、各製品部27同士を互いに分割するための切断予定線121は、隣接する製品部27の外形線120同士の間に設定されている。また、前記製品形成領域28から枠部29を分離するための切断予定線121は、製品部27の外形線120と枠部側導体層54の内周縁との間であって、製品形成領域28と枠部29との境界部分に設定されている。
そして図2に示されるように、枠部29には、厚さ方向から見て略U字状をなす複数のスリット61(切欠部)が配置されている。各スリット61は、前記各縁部30において互いに等間隔に配置されるとともに、切断予定線121の延長線上に配置されている。そして、各スリット61の一部は、縁部30と前記角部31との境界部分に配置されている。各スリット61は、枠部29において広面積となる部分をなくすように配置されている。また、各スリット61は、枠部29(具体的には、樹脂絶縁層41〜44、枠部側導体層54及びソルダーレジスト128,142)を厚さ方向に貫通するとともに、枠部29の外周縁において開口するようになっている。なお、各スリット61の幅は、隣接する製品部27の外形線120同士の間隔、及び、製品部27の外形線120と枠部側導体層54の内周縁との間隔と等しく設定されている。また、各スリット61の深さ(即ち、スリット61の開口部から奥までの長さ)は、枠部側導体層54の幅(枠部側導体層54の内周縁から枠部側導体層54の外周縁までの距離)よりもやや小さく設定されている。
次に、コアレス配線基板101の製造方法について説明する。
準備工程では、図2,図3に示したようなコアレス配線基板101の中間製品11を作製し、あらかじめ準備しておく。コアレス配線基板101の中間製品11は以下のように作製される。まず、図4に示されるように、ガラスエポキシ基板などの十分な強度を有する支持基板70を準備する。次に、支持基板70上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を半硬化の状態で貼り付けて下地樹脂絶縁層71を形成することにより、支持基板70及び下地樹脂絶縁層71からなる基材69を得る。そして、図5に示されるように、基材69の片面(具体的には下地樹脂絶縁層71の上面)に、積層金属シート体72を配置する。ここで、半硬化の状態の下地樹脂絶縁層71上に積層金属シート体72を配置することにより、以降の製造工程で積層金属シート体72が下地樹脂絶縁層71から剥がれない程度の密着性が確保される。積層金属シート体72は、2枚の銅箔73,74(金属箔)を剥離可能な状態で密着させてなる。具体的には、金属めっき(例えば、クロムめっき)を介して各銅箔73,74を積層することで積層金属シート体72が形成されている。
その後、図6に示されるように、積層金属シート体72上にシート状の絶縁樹脂基材40を積層し、真空圧着熱プレス機(図示略)を用いて真空下にて加圧加熱することにより、絶縁樹脂基材40を硬化させて第1層の樹脂絶縁層41を形成する(積層工程)。そして、図7に示されるように、レーザ加工を施すことによって樹脂絶縁層41の所定の位置にビア穴146を形成し、次いで各ビア穴146内のスミアを除去するデスミア処理を行う。その後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴146内にビア導体147を形成する。さらに、従来公知の手法(例えばセミアディティブ法)によってエッチングを行うことで、樹脂絶縁層41上に導体層51をパターン形成する(図8参照)。
また、第2層〜第4層の樹脂絶縁層42〜44及び導体層51についても、上述した第1層の樹脂絶縁層41及び導体層51と同様の手法によって形成し、樹脂絶縁層41上に積層していく。そして、端子パッド52が形成された樹脂絶縁層44上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト128を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト128に開口部129をパターニングする。以上の製造工程によって、支持基板70上に積層金属シート体72、樹脂絶縁層41〜44及び導体層51を積層した積層体80を形成する(図9,図10参照)。なお図9に示されるように、積層体80において積層金属シート体72上に位置する領域が、コアレス配線基板101の中間製品11となるべき配線積層部81となる。また図10に示されるように、積層体80には、中間製品11を平面方向に沿って3個配置したブロック82が平面方向に沿って2個配置され、各ブロック82の周囲が周囲部83によって取り囲まれている。
続く第1分離工程では、積層体80をダイシング装置(図示略)により切断し、各ブロック82の周囲領域を除去する。この際、図10に示すように、各ブロック82とその周囲部83との境界において、配線積層部81の下方にある下地樹脂絶縁層71及び支持基板70ごと切断する。これにより、各ブロック82同士が分割され、2個のブロック82(図11参照)となる。
次に、各ブロック82において基材69を除去し、銅箔73を露出させる(基材除去工程)。具体的に言うと、積層金属シート体72における2枚の銅箔73,74の界面にて剥離して、配線積層部81を支持基板70から分離する(図12参照)。そして、図13に示されるように、配線積層部81(樹脂絶縁層41)の裏面103(下面)上にある銅箔73に対してエッチングによるパターンニングを行うことにより、最表層の樹脂絶縁層41における前記製品部27内の領域にBGA用パッド53を形成する(製品部側導体層形成工程)。その後、図14に示されるように、BGA用パッド53が形成された樹脂絶縁層41上に感光性エポキシ樹脂を塗布して硬化させることにより、配線積層部81の裏面103を覆うようにソルダーレジスト142を形成する(ソルダーレジスト形成工程)。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト142に開口部145をパターニングする。
続く切欠部形成工程では、ブロック82を構成する各中間製品11の枠部29に、複数のスリット61を形成する(図15参照)。具体的に言うと、枠部29において隣接する中間製品11の枠部29が接する部分に対してルータ加工を行うことにより、長孔60を形成する。この長孔60が、特定の中間製品11のスリット61と、特定の中間製品11に隣接する中間製品11のスリット61となる。また、枠部29において隣接する中間製品11の枠部29が接しない部分に対してルータ加工を行うことにより、スリット61を形成する。なお、各スリット61は、導体層51、端子パッド52、BGA用パッド53及び枠部側導体層54を形成した後(製品部側導体層形成工程後)で形成される。
次に、最表層の樹脂絶縁層44上に形成された複数の端子パッド52上に、ICチップ接続用のはんだバンプ130を形成する(はんだバンプ形成工程)。即ち、切欠部形成工程は、はんだバンプ形成工程前に実行される。具体的には、図示しないはんだボール搭載装置を用いて各端子パッド52上にはんだボールを配置した後、はんだボールを所定の温度に加熱してリフローすることにより、各端子パッド52上にはんだバンプ130を形成する。同様に、配線積層部81の裏面103側に形成されている複数のBGA用パッド53上にもはんだバンプ155を形成する。
続く第2分離工程では、ダイシング装置(図示略)を用いて、ブロック82を中間製品11同士の境界線に沿って切断する。これにより、各中間製品11同士が分割され、図2,図3に示したコアレス配線基板101の中間製品11を得ることができる。
続くICチップ搭載工程では、中間製品11を構成する各製品部27(コアレス配線基板101)のICチップ搭載領域133にそれぞれICチップ131を載置する。このとき、ICチップ131側の面接続端子132と、製品部27側のはんだバンプ130とを位置合わせするようにする。そして、加熱して各はんだバンプ130をリフローすることにより、面接続端子132とはんだバンプ130とが接合され、製品部27にICチップ131が搭載される。
続く第3分離工程では、従来周知の切断装置などを用いて製品形成領域28から枠部29を切断除去するとともに、製品形成領域28における切断予定線121に沿って切断する。これにより、製品部27同士が分割され、複数ピースのコアレス配線基板101となる(図1参照)。
従って、本実施形態によれば以下の効果を得ることができる。
(1)本実施形態のコアレス配線基板101の中間製品11では、ICチップ131の接続に用いたはんだバンプ130が冷却される際に、製品形成領域28と枠部29との熱膨張係数差に起因する熱応力が中間製品11に加わったとしても、複数のスリット61の変形によって熱応力の影響が緩和される。しかも、各スリット61が枠部29において等間隔に配置されることで、熱応力が加わった際の各スリット61の変形量が均一となるため、熱応力は均一に緩和される。これにより、中間製品11の反りを防止できるため、中間製品11から得られる製品(コアレス配線基板101)の歩留まりを向上させることができる。
(2)本実施形態では、製品形成領域28の一部が製品部側導体層(導体層51及び端子パッド52)で覆われる一方、枠部29の略全体が枠部側導体層54で覆われている。このため、製品形成領域28に占める製品部側導体層の面積率と枠部29に占める枠部側導体層54の面積率との間には、大きな差が生じてしまう。ゆえに、端子パッド52上にICチップ131を接続し、接続に用いたはんだバンプ130が冷却される際に、上記の面積率の差を起因とする熱応力が中間製品11に加わってしまう。しかし本実施形態では、面積率の差を起因とする熱応力の影響を複数のスリット61によって緩和させることができる。
なお、本実施形態を以下のように変更してもよい。
・上記実施形態のコアレス配線基板101の中間製品11は、複数の切欠部の全てがスリット61であったが、切欠部の一部をスリット61とは異なる形態の切欠部とした中間製品であってもよい。図16は、その中間製品111を示している。中間製品111においては、縁部30に位置する切欠部が、上記実施形態と同様のスリット61となる一方、角部31に位置する切欠部が、角部31を除去するように配置された切欠部112となっている。このようにすれば、縁部30に位置する切欠部(スリット61)よりも大きい切欠部112を角部31に形成できるため、中間製品111に加わる熱応力の影響をより確実に緩和することができる。これにより、中間製品111の反りをより確実に防止することができ、製品の歩留まりがよりいっそう向上する。
・上記実施形態のスリット61は、枠部29において製品部27の外形線120に沿って設定された切断予定線121の延長線上に配置されていたが、切断予定線121の延長線から平面方向にずれた位置に配置されていてもよい。
・上記実施形態の切欠部形成工程は、製品部側導体層形成工程とはんだバンプ形成工程との間に実行されていた。しかし、切欠部形成工程を、はんだバンプ形成工程後と第2分離工程との間や、第2分離工程とICチップ搭載工程との間などに実行するようにしてもよい。
・上記実施形態のコアレス配線基板101の製造方法では、最表層の樹脂絶縁層44上に形成された複数の端子パッド52上に、ICチップ接続用のはんだバンプ130を形成していたが、端子パッド52をマザーボード等の他の接続部品に実装されるBGA用パッドとし、BGA用パッド上にはんだバンプを形成してもよい。この場合、配線積層部81の裏面103側にはICチップ接続用の端子パッドが形成される。
・上記実施形態の製品部側導体層形成工程では、銅箔73に対してエッチングによるパターニングを行うことによってBGA用パッド53を形成していた。しかし、銅箔73をエッチングによって完全に除去した後で、別途BGA用パッド53を形成するようにしてもよい。
・上記実施形態の積層工程において、銅箔73上にBGA用パッド53となる金属層を形成した後で、樹脂絶縁層41を形成してもよい。この場合、樹脂絶縁層41に金属層を露出させるビア穴146を形成した後、ビア穴146内にビア導体147を形成する。このようにすれば、銅箔73をエッチングによって完全に除去して金属層を露出させ、金属層をBGA用パッド53とすることができる。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
(1)コア基板を有さず、同一の樹脂絶縁層を主体として形成され、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成され、前記樹脂絶縁層と前記製品部側導体層とを交互に積層した構造を有し、同一方向に拡径したビアのみによりそれぞれの前記製品部側導体層を接続する多層配線基板の中間製品であって、前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を互いに等間隔に配置したことを特徴とする多層配線基板の中間製品。
(2)複数の樹脂絶縁層を積層した構造を有し、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成されている多層配線基板の中間製品を準備する準備工程と、前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を形成する切欠部形成工程と、前記製品形成領域から前記枠部を除去するとともに、前記製品形成領域を前記製品部の外形線に沿って設定された切断予定線に沿って切断することにより、前記製品部同士を分割する分離工程とを含むことを特徴とする多層配線基板の製造方法。
本実施形態におけるコアレス配線基板の概略構成を示す概略断面図。 コアレス配線基板の中間製品を示す概略平面図。 図2のA−A線断面図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 コアレス配線基板の製造方法を示す説明図。 他の実施形態におけるコアレス配線基板の中間製品を示す概略平面図。
符号の説明
11,111…多層配線基板の中間製品
27…製品部
28…製品形成領域
29…枠部
30…縁部
31…角部
41,42,43,44…樹脂絶縁層
51…製品部側導体層としての導体層
52…製品部側導体層としての端子パッド
53…製品部側導体層としてのBGA用パッド
54…枠部側導体層
61…切欠部としてのスリット
69…基材
73,74…金属箔としての銅箔
101…多層配線基板としてのコアレス配線基板
112…切欠部
120…外形線
121…切断予定線
130…はんだバンプ
131…部品としてのICチップ
146…ビアとしてのビア穴
147…ビアとしてのビア導体

Claims (10)

  1. 複数の樹脂絶縁層を積層した構造を有し、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成されている多層配線基板の中間製品であって、
    前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を互いに等間隔に配置した
    ことを特徴とする多層配線基板の中間製品。
  2. 前記複数の切欠部のうち少なくとも1つは、前記製品部の外形線に沿って設定された切断予定線の延長線上に配置され、隣接する前記製品部の外形線同士の間隔と同じ幅に設定されたスリットであることを特徴とする請求項1に記載の多層配線基板の中間製品。
  3. 前記枠部が、前記製品形成領域を取り囲むように配置される複数の縁部と、前記縁部同士の接続部分に位置する複数の角部とを有し、
    前記複数の切欠部のうち前記角部に位置する切欠部は、前記角部を除去するように配置されている
    ことを特徴とする請求項1または2に記載の多層配線基板の中間製品。
  4. 前記複数の切欠部は、前記製品部側導体層及び前記枠部側導体層を形成した後で形成されることを特徴とする請求項1乃至3のいずれか1項に記載の多層配線基板の中間製品。
  5. 最表層の前記樹脂絶縁層上に形成された前記製品部側導体層上に、部品接続用のはんだバンプが設けられていることを特徴とする請求項1乃至4のいずれか1項に記載の多層配線基板の中間製品。
  6. 前記多層配線基板は、前記樹脂絶縁層と前記製品部側導体層とを交互に積層した構造を有し、同一の前記樹脂絶縁層を主体として形成され、同一方向に拡径したビアのみによりそれぞれの前記製品部側導体層を接続する配線基板であることを特徴とする請求項1乃至5のいずれか1項に記載に多層配線基板の中間製品。
  7. 複数の樹脂絶縁層を積層した構造を有し、製品となるべき製品部が平面方向に沿って複数配置された製品形成領域と、その製品形成領域の周囲を取り囲む枠部とからなり、前記製品部内の領域における樹脂絶縁層上に製品部側導体層が形成され、前記枠部内の領域における樹脂絶縁層上に枠部側導体層が形成されている多層配線基板の中間製品を準備する準備工程と、
    前記枠部に、前記枠部を厚さ方向に貫通する複数の切欠部を形成する切欠部形成工程と
    を含むことを特徴とする多層配線基板の製造方法。
  8. 前記準備工程は、片面に金属箔を有する基材上に前記複数の樹脂絶縁層を積層する積層工程と、前記積層工程後、前記基材を除去して前記金属箔を露出させる基材除去工程と、前記基材除去工程後、前記金属箔に対するパターニングを行うことにより、最表層の前記樹脂絶縁層上における前記製品部内の領域に前記製品部側導体層を形成する製品部側導体層形成工程と、前記製品部側導体層形成工程後、最表層の前記樹脂絶縁層上に形成された前記製品部側導体層上に部品接続用のはんだバンプを形成するはんだバンプ形成工程とからなり、
    前記切欠部形成工程は、前記製品部側導体層形成工程後に実行されることを特徴とする請求項7に記載の多層配線基板の製造方法。
  9. 前記切欠部形成工程は、前記はんだバンプ形成工程前に実行されることを特徴とする請求項8に記載の多層配線基板の製造方法。
  10. 前記多層配線基板は、前記樹脂絶縁層と前記製品部側導体層とを交互に積層した構造を有し、同一の前記樹脂絶縁層を主体として形成され、同一方向に拡径したビアのみによりそれぞれの前記製品部側導体層を接続する配線基板であることを特徴とする請求項7乃至9のいずれか1項に記載に多層配線基板の製造方法。
JP2008138885A 2008-05-28 2008-05-28 多層配線基板の中間製品、多層配線基板の製造方法 Expired - Fee Related JP5203045B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008138885A JP5203045B2 (ja) 2008-05-28 2008-05-28 多層配線基板の中間製品、多層配線基板の製造方法
TW98117594A TWI412302B (zh) 2008-05-28 2009-05-27 中間多層配線板製品及製造多層配線板之方法
US12/473,609 US7977580B2 (en) 2008-05-28 2009-05-28 Intermediate multilayer wiring board product, and method for manufacturing multilayer wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008138885A JP5203045B2 (ja) 2008-05-28 2008-05-28 多層配線基板の中間製品、多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2009289848A true JP2009289848A (ja) 2009-12-10
JP5203045B2 JP5203045B2 (ja) 2013-06-05

Family

ID=41378363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008138885A Expired - Fee Related JP5203045B2 (ja) 2008-05-28 2008-05-28 多層配線基板の中間製品、多層配線基板の製造方法

Country Status (2)

Country Link
US (1) US7977580B2 (ja)
JP (1) JP5203045B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030603A (ja) * 2011-07-28 2013-02-07 Hitachi Chem Co Ltd 配線基板の製造方法
JP2013098410A (ja) * 2011-11-02 2013-05-20 Ibiden Co Ltd 多数個取り基板
JP2013153045A (ja) * 2012-01-25 2013-08-08 Kyocer Slc Technologies Corp 集合基板の製造方法
JP2014063892A (ja) * 2012-09-21 2014-04-10 Kyocera Corp 多数個取り配線基板
US8866025B2 (en) 2011-01-24 2014-10-21 Ngk Spark Plug Co., Ltd. Multilayer wiring board
US9119333B2 (en) 2011-02-21 2015-08-25 Ngk Spark Plug Co., Ltd. Multilayer wiring board
JP2015164189A (ja) * 2014-02-13 2015-09-10 群成科技股▲分▼有限公司 電子パッケージ、パッケージキャリアおよび両者の製造方法
US9237656B2 (en) 2011-12-26 2016-01-12 Ngk Spark Plug Co., Ltd. Method of manufacturing multi-layer wiring board
JP2016143725A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP2016143727A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JPWO2015102107A1 (ja) * 2014-01-06 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置
JP2018133549A (ja) * 2017-01-17 2018-08-23 京セラ株式会社 集合基板およびその製造方法
JPWO2020217951A1 (ja) * 2019-04-26 2020-10-29

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5290017B2 (ja) * 2008-03-28 2013-09-18 日本特殊陶業株式会社 多層配線基板及びその製造方法
TWI390692B (zh) * 2009-06-23 2013-03-21 Unimicron Technology Corp 封裝基板與其製法暨基材
JP2012009586A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
US8698303B2 (en) * 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2013149941A (ja) * 2011-12-22 2013-08-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP6036837B2 (ja) * 2012-09-26 2016-11-30 日立化成株式会社 多層配線板、及び、多層配線板の製造方法
KR20150049084A (ko) * 2013-10-29 2015-05-08 삼성전기주식회사 인쇄회로기판
CN105789161B (zh) * 2014-12-22 2019-07-12 恒劲科技股份有限公司 封装结构及其制法
US9648728B1 (en) * 2015-01-21 2017-05-09 Altera Corporation Coreless organic substrate
JP2017045820A (ja) * 2015-08-26 2017-03-02 京セラ株式会社 集合基板
WO2017217126A1 (ja) * 2016-06-17 2017-12-21 株式会社村田製作所 樹脂多層基板の製造方法
CN107591381B (zh) * 2016-07-06 2019-09-17 欣兴电子股份有限公司 线路重分布结构的制造方法与线路重分布结构单元
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
CN111988919B (zh) * 2020-09-29 2022-05-17 华天科技(西安)有限公司 一种克服印制电路板翘曲的方法
CN113784522A (zh) * 2021-09-06 2021-12-10 联宝(合肥)电子科技有限公司 改善印制电路板弯翘的方法及防弯翘印制电路板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326842A (ja) * 1994-05-31 1995-12-12 Matsushita Electric Works Ltd プリント配線板の製造方法
JP2000228566A (ja) * 1999-02-04 2000-08-15 Matsushita Electric Ind Co Ltd 集合プリント配線板
JP2005167141A (ja) * 2003-12-05 2005-06-23 Ibiden Co Ltd プリント配線板の製造方法及び多層プリント配線板
JP2006019591A (ja) * 2004-07-02 2006-01-19 Ngk Spark Plug Co Ltd 配線基板の製造方法および配線基板
JP2007335700A (ja) * 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107179A (en) * 1998-05-28 2000-08-22 Xerox Corporation Integrated flexible interconnection
KR100272166B1 (ko) * 1998-06-30 2000-11-15 윤종용 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6734571B2 (en) * 2001-01-23 2004-05-11 Micron Technology, Inc. Semiconductor assembly encapsulation mold
TW498443B (en) * 2001-06-21 2002-08-11 Advanced Semiconductor Eng Singulation method for manufacturing multiple lead-free semiconductor packages
KR100516795B1 (ko) 2001-10-31 2005-09-26 신꼬오덴기 고교 가부시키가이샤 반도체 장치용 다층 회로 기판의 제조 방법
US20030168249A1 (en) * 2002-02-14 2003-09-11 Ngk Spark Plug Co., Ltd. Wiring board and method for producing the same
US7153724B1 (en) * 2003-08-08 2006-12-26 Ns Electronics Bangkok (1993) Ltd. Method of fabricating no-lead package for semiconductor die with half-etched leadframe
TWI335195B (en) * 2003-12-16 2010-12-21 Ngk Spark Plug Co Multilayer wiring board
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
JP4312758B2 (ja) 2005-12-27 2009-08-12 日本特殊陶業株式会社 配線基板の製造方法、配線基板の中間製品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326842A (ja) * 1994-05-31 1995-12-12 Matsushita Electric Works Ltd プリント配線板の製造方法
JP2000228566A (ja) * 1999-02-04 2000-08-15 Matsushita Electric Ind Co Ltd 集合プリント配線板
JP2005167141A (ja) * 2003-12-05 2005-06-23 Ibiden Co Ltd プリント配線板の製造方法及び多層プリント配線板
JP2006019591A (ja) * 2004-07-02 2006-01-19 Ngk Spark Plug Co Ltd 配線基板の製造方法および配線基板
JP2007335700A (ja) * 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866025B2 (en) 2011-01-24 2014-10-21 Ngk Spark Plug Co., Ltd. Multilayer wiring board
US9119333B2 (en) 2011-02-21 2015-08-25 Ngk Spark Plug Co., Ltd. Multilayer wiring board
JP2013030603A (ja) * 2011-07-28 2013-02-07 Hitachi Chem Co Ltd 配線基板の製造方法
JP2013098410A (ja) * 2011-11-02 2013-05-20 Ibiden Co Ltd 多数個取り基板
US9237656B2 (en) 2011-12-26 2016-01-12 Ngk Spark Plug Co., Ltd. Method of manufacturing multi-layer wiring board
JP2013153045A (ja) * 2012-01-25 2013-08-08 Kyocer Slc Technologies Corp 集合基板の製造方法
JP2014063892A (ja) * 2012-09-21 2014-04-10 Kyocera Corp 多数個取り配線基板
JPWO2015102107A1 (ja) * 2014-01-06 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置
JP2015164189A (ja) * 2014-02-13 2015-09-10 群成科技股▲分▼有限公司 電子パッケージ、パッケージキャリアおよび両者の製造方法
JP2016143727A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP2016143725A (ja) * 2015-01-30 2016-08-08 イビデン株式会社 プリント配線板およびその製造方法
JP2018133549A (ja) * 2017-01-17 2018-08-23 京セラ株式会社 集合基板およびその製造方法
JPWO2020217951A1 (ja) * 2019-04-26 2020-10-29
WO2020217951A1 (ja) * 2019-04-26 2020-10-29 Tdk株式会社 集合基板及びその製造方法
JP7380681B2 (ja) 2019-04-26 2023-11-15 Tdk株式会社 集合基板及びその製造方法

Also Published As

Publication number Publication date
JP5203045B2 (ja) 2013-06-05
US20090294156A1 (en) 2009-12-03
US7977580B2 (en) 2011-07-12

Similar Documents

Publication Publication Date Title
JP5203045B2 (ja) 多層配線基板の中間製品、多層配線基板の製造方法
KR101329896B1 (ko) 다층 배선기판 및 그 제조방법
KR101375998B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
JP5848110B2 (ja) 多層配線基板の製造方法
JP5284147B2 (ja) 多層配線基板
KR101215246B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
KR101281410B1 (ko) 다층 배선기판
JP5172404B2 (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
TWI492688B (zh) 多層配線基板的製造方法
KR101323541B1 (ko) 다층 배선기판
JP2012094662A (ja) 多層配線基板の製造方法
JP2009290080A (ja) 多層配線基板の中間製品、多層配線基板の製造方法
JP2015198094A (ja) インターポーザ、半導体装置、およびそれらの製造方法
KR20110098677A (ko) 다층 배선 기판 및 그 제조방법
JP5865769B2 (ja) 多層配線基板の製造方法
TWI412302B (zh) 中間多層配線板製品及製造多層配線板之方法
JP5172476B2 (ja) 多層配線基板の中間製品、多層配線基板の製造方法
JP5350829B2 (ja) 補強材付き配線基板の製造方法、補強材付き配線基板用の配線基板
JP2001094255A (ja) プリント配線基板及びその製造方法
TWI507109B (zh) A supporting substrate for manufacturing a multilayer wiring board, and a method for manufacturing the multilayer wiring board
JP5269757B2 (ja) 多層配線基板
JP4549691B2 (ja) 配線基板の製造方法
JP5679911B2 (ja) 多層配線基板及びその製造方法
JP2012009566A (ja) 積層基板の製造方法及び積層基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130213

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160222

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees