JP2009099572A - セラミック電子部品及びその製造方法 - Google Patents
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Abstract
【課題】浸漬法による導電ペーストの濡れ上がりを所定位置で止めることができ、寸法精度よく外部電極を形成することのできるセラミック電子部品を得る。
【解決手段】コイルLを内蔵したセラミック積層体10の両端部に導電ペーストを用いて形成された外部電極31を設けたセラミック電子部品。セラミック積層体10は主要部11と端部12,12とからなり、端部12は空孔率が10vol%以下であり、主要部11は空孔率が30〜80vol%とされて導電ペーストの濡れ性が低い。端部12,12を導電ペーストに浸漬した際、導電ペーストは主要部11との境界部分で濡れ上がりを阻止され、外部電極31が寸法精度よく形成される。
【選択図】図1
【解決手段】コイルLを内蔵したセラミック積層体10の両端部に導電ペーストを用いて形成された外部電極31を設けたセラミック電子部品。セラミック積層体10は主要部11と端部12,12とからなり、端部12は空孔率が10vol%以下であり、主要部11は空孔率が30〜80vol%とされて導電ペーストの濡れ性が低い。端部12,12を導電ペーストに浸漬した際、導電ペーストは主要部11との境界部分で濡れ上がりを阻止され、外部電極31が寸法精度よく形成される。
【選択図】図1
Description
本発明は、セラミック電子部品、特に、セラミック積層体にコイルなどの電子素子を内蔵したチップインダクタなどのセラミック電子部品及びその製造方法に関する。
一般に、チップインダクタなどのセラミック電子部品は、フェライトからなるシートとコイル導体とを積層し、該積層体の両端部に導電ペーストを塗布して外部電極を形成したものが種々提供されている。外部電極は、積層体の端部を薄いペースト層に浸漬したり、印刷したりして形成されている。印刷法は、手間がかかり作業が複雑であり、コスト的に実用的ではない。一方、浸漬法は、量産向きではあるが、導電ペーストの過度の濡れ上がりを防止することが困難で、形成された外部電極の積層体側面への折返し部分の寸法精度が悪いという問題点を有していた。
導電ペーストの濡れ性は積層体の表面状態(空孔率や粗さ)あるいは表面形状(凹部や凸部の存在)によって異なる。特許文献1には、図11に示すように、30〜80vol%の空孔率を有し、コイルLを内蔵した内層部115と10vol%以下の空孔率を有する外層部116a,116bとからなるセラミック積層体120を備えたセラミック電子部品が開示されている。しかし、特許文献1では、積層体120の両端部に設けた外部電極121が内層部115にまで深く形成されており、内層部115と外層部116a,116bとの濡れ性の差を外部電極121の形成にどのように利用するかについては何ら示唆していない。
特開2005−38904号公報
そこで、本発明の目的は、浸漬法による導電ペーストの濡れ上がりを所定位置で止めることができ、寸法精度よく外部電極を形成することのできるセラミック電子部品及びその製造方法を提供することにある。
前記目的を達成するため、第1の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、前記主要部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、前記外部電極は前記端部の表面に前記主要部との境界部分まで形成されていること、を特徴とする。
第1の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第1の発明に係るセラミック電子部品において、主要部は30〜80vol%の空孔率を有するセラミック積層体からなり、端部は10vol%以下の空孔率を有するセラミック積層体からなることが好ましい。空孔には樹脂が充填されていてもよい。また、主要部の表面粗さを端部の表面粗さよりも粗くしても、導電ペーストの濡れ上がりを主要部との境界部分で止めることができる。
第2の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、前記中間部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、を特徴とする。
第2の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第2の発明に係るセラミック電子部品において、中間部は30〜80vol%の空孔率を有するセラミック積層体からなり、端部は10vol%以下の空孔率を有するセラミック積層体からなることが好ましい。空孔には樹脂が充填されていてもよい。また、中間部の表面粗さを端部の表面粗さよりも粗くしても、導電ペーストの濡れ上がりを中間部との境界部分で止めることができる。
第3の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、前記主要部及び前記端部の配列方向から平面視で、前記端部は前記主要部の外形周囲よりも内側に形成され、前記外部電極は前記端部の表面に主要部との境界部分まで形成されていること、を特徴とする。
第3の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは段差が存在する主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第4の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、前記中間部は前記主要部と前記端部との間に凹状に設けられ、前記外部電極は前記端部の表面に前記中間部又は前記主要部との境界部分まで形成されていること、を特徴とする。
第4の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは凹状となっている中間部で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第5の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、前記中間部は前記主要部と前記端部との間に凸状に設けられ、前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、を特徴とする。
第5の発明に係るセラミック電子部品にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは段差が存在する中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第6の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、導電ペーストの濡れ性が比較的低い表面状態を有する主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部とからなる積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、を備えたことを特徴とする。
第6の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第7の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部と、導電ペーストの濡れ性が比較的低い表面状態を有して前記主要部と前記端部の間に位置する中間部と、からなる積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記中間部との境界部分まで形成する工程と、を備えたことを特徴とする。
第7の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは濡れ性の低い中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第6及び第7の発明に係るセラミック電子部品の製造方法において、導電ペーストの濡れ性が比較的低い表面状態を有する前記主要部又は前記中間部は、焼失材を含むセラミック原料からセラミックグリーンシートを作製し、該シートを積層することにより形成することが好ましい。
第8の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、主要部と該主要部の両端部に位置する端部とからなり、主要部及び端部の配列方向から平面視で、端部が主要部の外形周囲よりも内側に配置されている積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、を備えたことを特徴とする。
第8の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは段差が存在する主要部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第9の発明は、電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、セラミックシートを積層して、主要部と端部と主要部及び端部の間に位置する中間部とからなり、前記中間部の表面形状が前記主要部及び前記端部の表面形状とは異なるように積層体を形成する工程と、前記端部の表面に導電ペーストを塗布して外部電極を前記中間部又は前記主要部との境界部分まで形成する工程と、を備えたことを特徴とする。例えば、中間部の表面形状を主要部及び端部に対して凹状又は凸状に形成して異なる形状とすることができる。
第9の発明に係るセラミック電子部品の製造方法にあっては、積層体の端部に導電ペーストを塗布する際、導電ペーストは形状が異なる中間部との境界部分で濡れ上がりが阻止され、外部電極が寸法的に精度よく形成される。
第6ないし第9の発明に係るセラミック電子部品の製造方法において、外部電極は、積層体の端部を導電ペーストに浸漬して形成することが好ましい。寸法精度の良好な外部電極を備えたセラミック電子部品を安価に量産することができる。
なお、本発明において、外部電極をセラミック積層体の両端部に導電ペーストを用いて形成することは、セラミック積層体の両端部に塗布した導電ペーストを焼き付けたり、導電性樹脂材であれば塗布後に硬化させて形成することを意味する。
本発明によれば、積層体の端部に外部電極を形成する際に導電ペーストの濡れ上がりが、端部と主要部又は中間部との境界部分で阻止され、外部電極の積層体側面への折返し部分の寸法を精度よく形成することができる。
以下、本発明に係るセラミック電子部品及びその製造方法の実施例について添付図面を参照して説明する。
(第1実施例、図1〜図3参照)
本発明の第1実施例であるセラミック電子部品1Aは、図1に示すように、積層体10にコイルLを内蔵し、積層体10の両端部にコイルLと導通した外部電極31,31を形成したチップインダクタとして構成したものである。
本発明の第1実施例であるセラミック電子部品1Aは、図1に示すように、積層体10にコイルLを内蔵し、積層体10の両端部にコイルLと導通した外部電極31,31を形成したチップインダクタとして構成したものである。
この積層体10は、図2に示すように、所定パターンのコイル導体21を形成した複数枚のセラミックシート15とビアホール導体25を形成した複数枚のセラミックシート16を積層し、焼成して形成されている。各コイル導体21は一端部に形成したビアホール導体22を介して螺旋状のコイルLを形成し、該コイルLの両端部はビアホール導体25にて外部電極31,31に電気的に接続されている。
ここで、セラミックシート15の積層部分を積層体10の主要部11、セラミックシート16の積層部分を端部12,12と称する。そして、主要部11は30〜80vol%の空孔率を有し、端部12,12は10vol%以下の空孔率を有している。空孔は、空孔率が10vol%以下であれば、スラリー状のセラミック材料を作製する際に抱き込んだ気泡や結合剤及び分散剤の揮発性成分によって生じる。それ以上の空孔率は、セラミック材料に焼失材を適量添加し、焼成することにより得ることができる。また、これらの空孔にはエポキシ系樹脂を充填してもよい。焼失材としては、架橋ポリスチレンからなるものなどが知られている。図3に、積層体10内に空孔35が形成され、樹脂36が充填されている状態を示す。なお、空孔35には、開空孔及び閉空孔を含む。
積層体10に空孔35を形成することで、誘電率が低下して浮遊容量が小さくなるため、所望のインピーダンス特性を得ることができる。この場合、空孔率は30vol%以上が好ましく、80vol%を超えると積層体10の機械的強度が低下する。一方、端部12,12の空孔率を10vol%以下にすることで、外部電極31,31として塗布される導電ペーストが積層体10の内部に拡散しにくくなる。また、透磁率が高くなるので、コイルLの磁束の漏れが少なくなる。空孔35に樹脂36を充填することは、インピーダンスの低下を抑制する効果を有する。
ここで、空孔率(Vol%)は以下の式によって求められる。
空孔率={1−(W/V)/G}×100(%)
W:セラミック焼結体の重量
V:セラミック焼結体の体積
G:セラミック焼結体の理論密度
空孔率={1−(W/V)/G}×100(%)
W:セラミック焼結体の重量
V:セラミック焼結体の体積
G:セラミック焼結体の理論密度
ところで、前記外部電極31,31は、積層体10の端部12,12の表面に浸漬法にて導電ペーストを塗布することにより形成される。即ち、図10に示すように、平板状のステンレス槽50に導電ペーストPを所定の厚さに充填し、治具51の裏面に保持された複数個の積層体10を該治具51を下降させることにより、積層体10の端面がステンレス槽50の底面に接するまで導電ペーストPに浸漬し、引き上げた後乾燥させることにより形成する。
一般に、積層体に対する導電ペーストの濡れ性は、積層体の表面状態によって変化する。積層体の空孔率が小さいと濡れ性は比較的大きく、空孔率が大きいと濡れ性は比較的小さい。本第1実施例においては、主要部11は30〜80vol%の空孔率で形成され、端部は10vol%以下の空孔率で形成されているため、積層体10の端部12を導電ペーストPに浸漬した際、導電ペーストPは濡れ性の低い主要部11との境界部分で表面張力による濡れ上がりが阻止される。それゆえ、外部電極31が寸法的に精度よく形成されることになる。なお、本第1実施例における外部電極31の寸法精度については本発明者らによる実験結果として比較例とともに以下に説明する。
ここで、セラミック電子部品の製造方法について説明する。製造方法は2種類に大別される。第1の方法は、貫通孔を形成したセラミックグリーンシート上に導電ペーストによりスクリーン印刷などの印刷法で所望のパターンを形成し、該シートを螺旋状のコイルが形成されるように積層、圧着、裁断、焼成することでセラミック電子部品を得る。第2の方法は、セラミック材料と導体材料とをスクリーン印刷などの印刷法で交互に印刷して螺旋状のコイルを形成し、圧着、裁断、焼成することでセラミック電子部品を得る。
具体的には、以下の工程によってセラミック電子部品1Aを製造した。まず、ニッケル、亜鉛、銅及び鉄の酸化物原料を混合して800℃で1時間仮焼した。その後、ボールミルにより原料を粉砕し、乾燥することにより、平均粒径が約2μmのNi−Zn−Cu系フェライト原料を得た。次に、このフェライト原料に、溶媒、結合剤及び分散剤を加えて混練し、スラリーとした。
端部12,12を構成するシート16は、前記スラリー状のフェライト原料を用いてドクターブレード法などで厚さ40μmのセラミックグリーンシートとした。主要部11を構成するシート15は、前記フェライト原料に溶媒、結合剤、分散剤に加えて、市販の球状ポリマー、例えば、平均粒径が8μmの架橋ポリスチレンからなる焼失材を添加し、混練してスラリー状とし、ドクターブレード法などで厚さ40μmのセラミックグリーンシートとした。
用意されたセラミックグリーンシートにビアホール導体用の穴を形成し、コイル導体やビアホール導体をスクリーン印刷した。印刷には、Ag,Pd,Cu,Auやこれらの合金などの導電ペーストを用いた。
次に、図2に示したように、各シート15,16を積層、圧着し、コイルLを内蔵した積層体10を作製した。以上の工程はマザー基板として複数単位のコイルがマトリクス状に配置された状態で行われ、マザー積層体を1単位の積層体(チップ)に裁断する。そして、得られた積層体を400℃で3時間熱処理(脱結合剤処理)を行った後、925℃で2時間焼成した。これにて、所望の空孔率を有する主要部11及び端部12,12からなるセラミック焼結積層体10が得られる。
次に、セラミック焼結積層体10をエポキシ系樹脂中に浸漬し、空孔内に樹脂を充填し、150〜180℃で2時間樹脂を硬化させた。積層体10の表面に付着する樹脂膜を除去した後、図10に示す塗布装置を用いて、積層体10の端部12,12の表面にAgからなる導電ペーストを塗布し、外部電極31,31を形成した。
本発明者らは、長辺1.0mm、短辺0.5mm、高さ0.5mmのセラミック焼結積層体10を前記の工程にて作製した。空孔率が10vol%以下の端部12,12は端面から200μm(寸法W1)とし、主要部11は約5μmの空孔を約50vol%の空孔率で含有している。その端部にAgを主成分とする導電ペーストを塗布した。導電ペーストの粘度はずり速度が約1.9sec-1のときに31.4Pa.sであった。
即ち、図10に示すように、治具51の裏面に100個のセラミック焼結積層体10を保持し、ステンレス槽50に深さ150μmになるように導電ペーストPを投入し、スキージを用いて該ペーストPの表面を平滑にした。治具51を積層体10の端面がステンレス槽50の底面に接するまで下降させ、積層体10の端部12に導電ペーストPを塗布した。塗布後にオーブンにて120℃で1時間乾燥させた。ここで形成された外部電極31の折返し部分の寸法W2を求めた。
具体的には、積層体10の一端部にのみ導電ペーストを塗布して乾燥させ、予め測定しておいた積層体10の長さLから測定した寸法Wを減算することで寸法W2を求めた。その結果を以下の表1に示す。
また、比較例として、前記積層体10と同じサイズで主要部11を端部12,12と同じ(焼失材が混入されていない)セラミック材料で形成した積層体を、図10に示した塗布装置を用いて端部に導電ペースト(深さは同じ150μm)を塗布し、同じ条件で乾燥させ、形成された外部電極の折返し部分の寸法を求めた。その結果を表1に併せて示す。
比較例では、150μmの厚さの導電ペーストに浸漬することで、折返し部分の寸法は最小で205μm、最大で232μmであり、平均で217μmまで表面張力で濡れ上がったことになる。これに対して、本第1実施例では、折返し部分の寸法W2は最小で203μm、最大で215μm、平均で208μmであり、好ましい寸法精度であった。これは、導電ペーストの濡れ上がりが空孔率の大きい主要部との境界部分で止められたことによる。また、表1において、σは標準偏差でのばらつきの大きさを表している。
なお、主要部11と端部12,12との境界部分には必ずしも空孔が形成されているわけではないので、境界より10〜20μm程度内側まで外部電極31が形成される。
(第2実施例、図4参照)
第2実施例であるセラミック電子部品1Bは、図4に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13,13のみ空孔率を30〜80vol%とした。主要部11及び端部12,12の空孔率は10vol%以下である。中間部13,13の幅寸法は20μmである。なお、図4において、内部のコイルは図示を省略している。
第2実施例であるセラミック電子部品1Bは、図4に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13,13のみ空孔率を30〜80vol%とした。主要部11及び端部12,12の空孔率は10vol%以下である。中間部13,13の幅寸法は20μmである。なお、図4において、内部のコイルは図示を省略している。
本第2実施例においては、端部12,12に導電ペーストを塗布する際、導電ペーストは空孔率の大きい(表面が濡れ性の低い)中間部13,13との境界部分で濡れ上がりを阻止され、外部電極31が寸法的に精度よく形成される。
(第3実施例、図5参照)
第3実施例であるセラミック電子部品1Cは、図5に示すように、積層体10を主要部11と両端の端部12,12とで形成し、端部12,12は通常の表面粗さ(Ra:0.81μm程度)であるのに対して主要部11の表面粗さRaを例えば1.45μmとしている。なお、図5において、内部のコイルは図示を省略している。
第3実施例であるセラミック電子部品1Cは、図5に示すように、積層体10を主要部11と両端の端部12,12とで形成し、端部12,12は通常の表面粗さ(Ra:0.81μm程度)であるのに対して主要部11の表面粗さRaを例えば1.45μmとしている。なお、図5において、内部のコイルは図示を省略している。
表面粗さが粗いと導電ペーストの濡れ性が低下する。それゆえ、本第3実施例においても、端部12,12に導電ペーストを塗布する際、導電ペーストは表面粗さが粗い(表面が濡れ性の低い)主要部11との境界部分で濡れ上がりを阻止され、外部電極31が寸法的に精度よく形成される。
(第4実施例、図6参照)
第4実施例であるセラミック電子部品1Dは、図6に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13,13のみ表面粗さRaを例えば1.45μmとし、主要部11及び端部12,12の表面粗さは通常の表面粗さとしている。なお、図6において、内部のコイルは図示を省略している。
第4実施例であるセラミック電子部品1Dは、図6に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13,13のみ表面粗さRaを例えば1.45μmとし、主要部11及び端部12,12の表面粗さは通常の表面粗さとしている。なお、図6において、内部のコイルは図示を省略している。
本第4実施例においても、端部12,12に導電ペーストを塗布する際、導電ペーストは表面粗さが粗い中間部13,13との境界部分で濡れ上がりを阻止され、外部電極31が寸法的に精度よく形成される。
(第5実施例、図7参照)
第5実施例であるセラミック電子部品1Eは、図7に示すように、積層体10を主要部11と両端の端部12,12とで形成し、主要部11及び端部12,12の配列方向(矢印A方向)から平面視で、端部12,12を主要部11の外形周囲よりも内側に形成している。この場合、主要部11と端部12,12とは同じ材料で構成してもよく、外形のみが異なる。なお、図7において、内部のコイルは図示を省略している。また、図7(B)は図7(A)の矢印A方向から見た図である。
第5実施例であるセラミック電子部品1Eは、図7に示すように、積層体10を主要部11と両端の端部12,12とで形成し、主要部11及び端部12,12の配列方向(矢印A方向)から平面視で、端部12,12を主要部11の外形周囲よりも内側に形成している。この場合、主要部11と端部12,12とは同じ材料で構成してもよく、外形のみが異なる。なお、図7において、内部のコイルは図示を省略している。また、図7(B)は図7(A)の矢印A方向から見た図である。
本第5実施例においては、端部12,12に導電ペーストを塗布する際、導電ペーストは端部12,12と主要部11との段差部分で濡れ上がりが阻止され、外部電極31が寸法的に精度よく形成される。
(第6実施例、図8参照)
第6実施例であるセラミック電子部品1Fは、図8に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13に凹状の溝13aを形成している。中間部13に溝13aを形成することにより、端部12,12に導電ペーストを塗布する際、導電ペーストの濡れ上がりが溝13aによって阻止され、外部電極31が寸法的に精度よく形成されることになる。
第6実施例であるセラミック電子部品1Fは、図8に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13に凹状の溝13aを形成している。中間部13に溝13aを形成することにより、端部12,12に導電ペーストを塗布する際、導電ペーストの濡れ上がりが溝13aによって阻止され、外部電極31が寸法的に精度よく形成されることになる。
本発明者らは、長辺1.0mm、短辺0.5mm、高さ0.5mmの第6実施例であるセラミック焼結積層体10を前記第1実施例で説明した工程にて作製した。さらに、積層体10の端面から150μm(寸法W3)の内側部分に幅20μm、深さ10μmの溝13a,13aを形成した。端部12,12にAgを主成分とする導電ペーストを塗布した。導電ペーストの粘度はずり速度が約1.9sec-1のときに12.5Pa.sであった。
即ち、図10に示すように、治具51の裏面に100個のセラミック焼結積層体10を保持し、ステンレス槽50に深さ100μmになるように導電ペーストPを投入し、スキージを用いて該ペーストPの表面を平滑にした。治具51を積層体10の端面がステンレス槽50の底面に接するまで下降させ、積層体10の端部12に導電ペーストPを塗布した。塗布後にオーブンにて120℃で1時間乾燥させた。ここで形成された外部電極31の折返し部分の寸法W4を前記第1実施例での寸法W2と同じ手順で求めた。その結果を以下の表2に示す。
また、比較例として、溝を形成しない同サイズの積層体を、図10に示した塗布装置を用いて端部に導電ペースト(深さは同じ100μm)を塗布し、同じ条件で乾燥させ、形成された外部電極の折返し部分の寸法を求めた。その結果を表2に併せて示す。
比較例では、100μmの厚さの導電ペーストに浸漬することで、折返し部分の寸法は最小で166μm、最大で198μmであり、平均で182μmまで表面張力で濡れ上がったことになる。これに対して、本第6実施例では、折返し部分の寸法W4は最小で164μm、最大で176μm、平均で173μmであり、好ましい寸法精度であった。これは、導電ペーストの濡れ上がりが中間部13の溝13aで止められたことによる。
なお、第6実施例において、導電ペーストの濡れ上がりが溝13aで完全に止められているわけではない。溝13aの深さが10μmにおいては、中間部13から10μm程度の内側で濡れ上がりが止まる。
(第7実施例、図9参照)
第7実施例であるセラミック電子部品1Gは、図9に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13に凸状の突起13bを形成している。中間部13に突起13bを形成することにより、端部12,12に導電ペーストを塗布する際、導電ペーストの濡れ上がりが突起13bによって阻止され、外部電極31が寸法的に精度よく形成されることになる。
第7実施例であるセラミック電子部品1Gは、図9に示すように、積層体10を主要部11と両端の端部12,12と中間部13,13とで形成し、中間部13に凸状の突起13bを形成している。中間部13に突起13bを形成することにより、端部12,12に導電ペーストを塗布する際、導電ペーストの濡れ上がりが突起13bによって阻止され、外部電極31が寸法的に精度よく形成されることになる。
(他の実施例)
なお、本発明に係るセラミック電子部品及びその製造方法は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。
なお、本発明に係るセラミック電子部品及びその製造方法は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。
例えば、本発明は前記実施例に示したチップインダクタ以外にLC複合部品など種々のセラミック電子部品に幅広く適用することができる。また、前記第3〜第7実施例において、主要部11、端部12及び中間部13の空孔率は任意でり、空孔には樹脂が充填されていなくてもよい。
さらに、前記各実施例を組み合わせることも可能である。例えば、積層体が主要部と端部とで構成され、端部が主要部の外形周囲より内側に形成された第5実施例(図7参照)において、主要部が30〜80vol%の空孔率を有し、端部が10vol%以下の空孔率を有していてもよい。
1A〜1G…セラミック電子部品
10…積層体
11…主要部
12…端部
13…中間部
13a…溝
13b…突起
15,16…セラミックシート
31…外部電極
35…空孔
L…コイル
10…積層体
11…主要部
12…端部
13…中間部
13a…溝
13b…突起
15,16…セラミックシート
31…外部電極
35…空孔
L…コイル
Claims (18)
- 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、
前記主要部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、
前記外部電極は前記端部の表面に前記主要部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。 - 前記主要部は30〜80vol%の空孔率を有するセラミック積層体からなり、前記端部は10vol%以下の空孔率を有するセラミック積層体からなることを特徴とする請求項1に記載のセラミック電子部品。
- 前記セラミック積層体に形成された空孔に樹脂が充填されていることを特徴とする請求項2に記載のセラミック電子部品。
- 前記主要部の表面粗さは前記端部の表面粗さよりも粗いことを特徴とする請求項1に記載のセラミック電子部品。
- 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、
前記中間部の表面状態は前記端部の表面状態よりも導電ペーストの濡れ性が低く、
前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。 - 前記中間部は30〜80vol%の空孔率を有するセラミック積層体からなり、前記端部は10vol%以下の空孔率を有するセラミック積層体からなることを特徴とする請求項5に記載のセラミック電子部品。
- 前記セラミック積層体に形成された空孔に樹脂が充填されていることを特徴とする請求項6に記載のセラミック電子部品。
- 前記中間部の表面粗さは前記端部の表面粗さよりも粗いことを特徴とする請求項5に記載のセラミック電子部品。
- 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部とからなり、
前記主要部及び前記端部の配列方向から平面視で、前記端部は前記主要部の外形周囲よりも内側に形成され、
前記外部電極は前記端部の表面に主要部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。 - 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、
前記中間部は前記主要部と前記端部との間に凹状に設けられ、
前記外部電極は前記端部の表面に前記中間部又は前記主要部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。 - 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品であって、
前記セラミック積層体は、主要部と前記外部電極を設けた端部と該主要部及び端部の間に位置する中間部とからなり、
前記中間部は前記主要部と前記端部との間に凸状に設けられ、
前記外部電極は前記端部の表面に前記中間部との境界部分まで形成されていること、
を特徴とするセラミック電子部品。 - 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、導電ペーストの濡れ性が比較的低い表面状態を有する主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部とからなる積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。 - 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、主要部と、導電ペーストの濡れ性が比較的高い表面状態を有する端部と、導電ペーストの濡れ性が比較的低い表面状態を有して前記主要部と前記端部の間に位置する中間部と、からなる積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記中間部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。 - 導電ペーストの濡れ性が比較的低い表面状態を有する前記主要部又は前記中間部は、焼失材を含むセラミック原料からセラミックグリーンシートを作製し、該シートを積層することにより形成することを特徴とする請求項12又は請求項13に記載のセラミック電子部品の製造方法。
- 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、主要部と該主要部の両端部に位置する端部とからなり、主要部及び端部の配列方向から平面視で、端部が主要部の外形周囲よりも内側に配置されている積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記主要部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。 - 電子素子を内蔵したセラミック積層体の両端部に導電ペーストを用いて形成された外部電極を設けたセラミック電子部品の製造方法であって、
セラミックシートを積層して、主要部と端部と主要部及び端部の間に位置する中間部とからなり、前記中間部の表面形状が前記主要部及び前記端部の表面形状とは異なるように積層体を形成する工程と、
前記端部の表面に導電ペーストを塗布して外部電極を前記中間部又は前記主要部との境界部分まで形成する工程と、
を備えたことを特徴とするセラミック電子部品の製造方法。 - 前記中間部の表面形状を前記主要部及び前記端部に対して凹状又は凸状に形成することを特徴とする請求項16に記載のセラミック電子部品の製造方法。
- 前記外部電極は、前記積層体の端部を導電ペーストに浸漬して形成することを特徴とする請求項12ないし請求項17のいずれかに記載のセラミック電子部品の製造方法。
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