JP2009076936A - 不透明なゲート層の位置合わせ用マーカ、このようなマーカの製作方法、及びリソグラフィ機器でのこのようなマーカの使用 - Google Patents
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Abstract
【解決手段】この方法は、トレンチ要素に二酸化シリコンを充填し、マーカ構造を平坦化するステップを含む。半導体表面上で犠牲酸化物層を成長させ、ライン要素の第1サブセットを、ドーパント種を含むイオン注入ビームに露出させて、この第1サブセットをドープし、そのエッチング速度を変化させる。この基板をアニールしてドーパント種を活性化させ、半dの歌い表面をエッチングして犠牲酸化物層を取り除き、第1サブセットを第1レベルの高さにし、第1サブセットが、第1サブセットと異なるマーカ構造表面部分の第2レベルと異なる第1レベルを有するようにトポロジーを生成する。
【選択図】図9
Description
1.ステップ・モードでは、マスク・テーブルMT及び基板テーブルWTは本質的に固定したまま、放射ビームに付与されたパターン全体を目標部分Cに1回で投影する(即ち、1回の静止露光)。次いで、基板テーブルWTをX方向及び/又はY方向に移動させて、異なる目標部分Cを露光することができる。ステップ・モードでは、露光領域の最大サイズが、1回の静止露光で画像形成される目標部分Cのサイズを制限する。
ERdoped Si 2<ERoxide<ERdoped Si 1
で与えられる。ただし、ERdoped Si 1は、第1のドープしたシリコン領域130’のエッチング速度、ERdoped Si 2は、第2のドープしたシリコン領域130”のエッチング速度、ERoxideは、トレンチ102内の二酸化シリコン領域103のエッチング速度である。
ERdoped Si 1<ERdoped Si 2<ERoxide
によって与えられる。
ERoxide<ERdoped Si 1<ERdoped Si 2
で与えることができる。
102 トレンチ
103 二酸化シリコン、トレンチ酸化物
104 二酸化シリコン層
105 ポリシリコン層
106 タングステン層
107 窒化シリコン層
108 窒化タンタル層
109 窒化チタン層
110 酸窒化シリコン層
120 犠牲酸化物層
124 マスク・パターン部分
125 イオン・ビーム
130 露出区域、シリコン部分、ドープしたシリコン領域
130’ 第1のタイプのドープしたシリコン領域
130” 第2のタイプのドープしたシリコン領域
C 目標部分
dt トレンチ深さ
IF1 位置センサ
IF2 位置センサ
IL 照明システム、照明器
LB 入射光ビーム
MA パターン化構造、マスク
MT 第1支持構造、マスク・テーブル、物体テーブル
M1 マスク位置合わせマーク
M2 マスク位置合わせマーク
P グレーティングの周期
PI ライン幅
PII トレンチ幅
PB 放射ビーム
PF 伝播波面
PL 投影システム、レンズ
PM 第1位置決め装置
PW 第2位置決め装置
P1 基板位置合わせマーク
P2 基板位置合わせマーク
SO 放射源
W 基板
WT 基板テーブル、ウエハ・テーブル、物体テーブル
θ 回折角
λ 入射光の波長
Claims (20)
- 半導体基板の半導体表面上にマーカ構造を製作する方法であって、前記マーカ構造は、ライン要素及びトレンチ要素を含み、前記ライン要素及びトレンチ要素は、前記マーカ構造内で順に繰り返して配置され、前記方法は、
前記トレンチ要素に二酸化シリコンを充填し、前記マーカ構造を平坦化するステップと、
前記半導体表面上で犠牲酸化物層を成長させるステップと、
前記ライン要素の少なくとも第1サブセットを、少なくとも第1イオン注入ビームに露出させて、少なくとも前記第1サブセットのライン要素をドープし、少なくとも前記第1サブセットのライン要素のエッチング速度を変化させるステップとを含み、前記第1イオン注入ビームは、第1ドーパント種を含み、第1イオン注入ビーム特性を有し、前記方法はさらに、
前記基板をアニールして、少なくとも前記第1サブセットのライン要素内の前記第1ドーパント種を活性化させるステップと、
前記半導体表面をエッチングして前記犠牲酸化物層を取り除き、前記第1サブセットのライン要素が、前記第1サブセットのライン要素と異なる前記マーカ構造表面部分の第2レベルと異なる第1レベルを有するように、トポロジーを生成するステップとを含む、方法。 - 前記第1サブセットのライン要素の前記第1レベルは、前記第2レベルの下にある、請求項1に記載のマーカ構造を製作する方法。
- 前記第1サブセットのライン要素の前記第1レベルは、前記第2レベルの上にある、請求項1に記載のマーカ構造を製作する方法。
- 前記方法は、前記ライン要素の第2サブセットを、少なくとも第2イオン注入ビームに露出させて、前記第2サブセットのライン要素をドープするステップを含み、前記第2イオン注入ビームは、第2ドーパント種を含み、第2イオン注入ビーム特性を有し、
前記エッチング・ステップは、前記第2サブセットのライン要素が、前記第1及び第2のレベルと異なる第3レベルを有するように、トポロジーを生成するステップを含む、請求項1に記載のマーカ構造を製作する方法。 - 前記第1ドーパント種は、ヒ素、リン、アンチモン、及びホウ素の1つを含む、請求項1に記載のマーカ構造を製作する方法。
- 前記第2ドーパント種は、ヒ素、リン、アンチモン、及びホウ素の1つを含む、請求項1に記載のマーカ構造を製作する方法。
- 前記第1ドーパント種は、前記第2ドーパント種と異なる、請求項1に記載のマーカ構造を製作する方法。
- 前記第1イオン・ビーム特性は、前記第2イオン・ビーム特性と異なる、請求項1に記載のマーカ構造を製作する方法。
- 前記マーカ構造の前記表面部分は、二酸化シリコンの表面を含む、請求項1に記載のマーカ構造を製作する方法。
- 半導体基板上に配設されたマーカ構造であって、
複数のライン要素と、
複数のトレンチ要素とを含み、
前記複数のライン要素及びトレンチ要素は、前記マーカ構造内で順に繰り返して配置され、
前記複数のライン要素の少なくとも第1サブセットは第1レベルを有し、前記マーカ構造の少なくとも残りの表面部分は第2レベルを有し、前記第1レベルは前記第2レベルと異なる、マーカ構造。 - デバイスの製造方法であって、
基板上にマーカ構造を製作するステップを含み、前記マーカ構造は、ライン要素及びトレンチ要素を含み、前記ライン要素及びトレンチ要素は、前記マーカ構造内で順に繰り返して配置され、マーカ構造を製作する前記ステップは、
前記トレンチ要素に二酸化シリコンを充填し、前記マーカ構造を平坦化するステップと、
前記半導体表面上で犠牲酸化物層を成長させるステップと、
前記ライン要素の少なくとも第1サブセットを、少なくとも第1イオン注入ビームに露出させて、少なくとも前記第1サブセットのライン要素をドープし、少なくとも前記第1サブセットのライン要素のエッチング速度を変化させるステップとを含み、前記第1イオン注入ビームは、第1ドーパント種を含み、第1イオン注入ビーム特性を有し、マーカ構造を製作する前記ステップはさらに、
前記基板をアニールして、少なくとも前記第1サブセットのライン要素内の前記第1ドーパント種を活性化させるステップと、
前記半導体表面をエッチングして前記犠牲酸化物層を取り除き、前記第1サブセットのライン要素が、前記第1サブセットのライン要素と異なる前記マーカ構造表面部分の第2レベルと異なる第1レベルを有するように、トポロジーを生成するステップとを含み、前記デバイスの製造方法はさらに、
前記マーカ構造の位置を決定するステップと、
前記決定ステップに基づいて、前記基板上の放射感受性層にパターン化された放射ビームを投影するステップとを含む、方法。 - 複数のライン要素及びトレンチ要素を含む少なくとも1つのマーカ構造を備える基板であって、前記複数のライン要素及びトレンチ要素は、前記マーカ構造内で順に繰り返して配置され、
第1サブセットのライン要素は、前記第1サブセットのライン要素と異なる前記マーカ構造表面部分の第2レベルと異なる第1レベルを有する、基板。 - 前記エッチング・ステップ後、ゲート層スタックを被着させるステップをさらに含み、前記ゲート層スタックの厚さは、前記トレンチ要素の幅の2倍未満である、請求項11に記載の方法。
- 前記少なくとも1つのマーカ構造上に配設されたゲート層スタックをさらに備え、前記ゲート層スタックの厚さは、前記トレンチ要素の幅の2倍未満である、請求項12に記載の基板。
- 第1材料の複数のライン及び第2材料の複数のトレンチを備えるマーカ構造であって、前記複数のライン及びトレンチは、基板内で交互に隣接して配設され、
前記複数のラインの第1サブセットは、前記複数のトレンチと高さが異なる、マーカ構造。 - 前記第1材料はシリコンであり、前記第2材料は二酸化シリコンである、請求項15に記載のマーカ。
- 前記複数のラインの第2サブセットは、前記第1サブセット及び前記複数のトレンチと異なる高さを有する、請求項15に記載のマーカ。
- 前記第1及び第2のサブセットのラインは、異なるドーパント種を含む、請求項15に記載のマーカ。
- リソグラフィ機器内でマスクに対して相対的に基板を位置合わせする方法であって、
前記基板上に配設されたマーカ構造に光ビームを投影するステップと、
前記マーカ構造により回折した光を検出するステップと、
前記回折光に基づいて前記基板の位置を調整するステップとを含み、
前記マーカ構造は、第1材料の複数のライン及び第2材料の複数のトレンチを含み、前記複数のライン及びトレンチは、基板内で交互に隣接して配設され、前記複数のラインの第1サブセットは、前記複数のトレンチと高さが異なる、方法。 - 基板の表面にマーカ構造を製作する方法であって、前記マーカ構造は、順に繰り返して配置されたライン要素及びトレンチ要素を含み、前記方法は、
前記トレンチ要素に二酸化シリコンを充填するステップと、
前記表面上で犠牲酸化物層を成長させるステップと、
前記ライン要素の少なくとも第1サブセットをイオン注入ビームに露出させて、前記第1サブセットのエッチング速度を変化させるステップとを含み、前記イオン注入ビームはドーパント種を含み、前記方法はさらに、
前記基板をアニールして、前記第1サブセット内の前記ドーパント種を活性化させるステップと、
前記半導体表面をエッチングして前記犠牲酸化物層を取り除き、前記第1サブセットのライン要素が、前記第1サブセットのライン要素と異なる前記マーカ構造表面部分の第2レベルと異なる第1レベルを有するように、前記表面上に複数のレベルを生成するステップとを含む、方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9202834B2 (en) | 2013-05-22 | 2015-12-01 | Canon Kabushiki Kaisha | Electronic device, method of manufacturing the same, and camera |
JP2016072508A (ja) * | 2014-09-30 | 2016-05-09 | キヤノン株式会社 | パターン形成方法、および物品の製造方法 |
CN113311309A (zh) * | 2021-07-30 | 2021-08-27 | 度亘激光技术(苏州)有限公司 | 半导体结构的覆盖层剥除方法及半导体结构失效分析方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7291564B1 (en) * | 2006-04-28 | 2007-11-06 | Hewlett-Packard Development Company, L.P. | Method and structure for facilitating etching |
US8609441B2 (en) * | 2006-12-12 | 2013-12-17 | Asml Netherlands B.V. | Substrate comprising a mark |
US8722179B2 (en) * | 2006-12-12 | 2014-05-13 | Asml Netherlands B.V. | Substrate comprising a mark |
US7560692B2 (en) * | 2006-12-28 | 2009-07-14 | International Business Machines Corporation | Method of TEM sample preparation for electron holography for semiconductor devices |
DE102008062693B4 (de) * | 2008-12-17 | 2017-02-09 | Texas Instruments Deutschland Gmbh | Halbleiterbauelement und Verfahren zu dessen Herstellung |
US7915129B2 (en) * | 2009-04-22 | 2011-03-29 | Polar Semiconductor, Inc. | Method of fabricating high-voltage metal oxide semiconductor transistor devices |
US8420519B1 (en) * | 2011-11-01 | 2013-04-16 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits with controlled P-channel threshold voltage |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999040613A1 (fr) * | 1998-02-09 | 1999-08-12 | Nikon Corporation | Procede de reglage d'un detecteur de position |
JP2000114397A (ja) * | 1998-10-09 | 2000-04-21 | Nec Corp | 半導体装置の製造方法 |
JP2001068543A (ja) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2001102440A (ja) * | 1999-09-29 | 2001-04-13 | Nec Corp | 半導体集積回路装置の製造方法 |
JP2003068843A (ja) * | 2001-08-23 | 2003-03-07 | Hitachi Ltd | 半導体装置の製造方法 |
US20030119274A1 (en) * | 2001-12-20 | 2003-06-26 | Infineon Technologies North America Corp. | Method of forming an alignment mark structure using standard process steps for forming vertical gate transistors |
JP2004279405A (ja) * | 2002-09-20 | 2004-10-07 | Asml Netherlands Bv | デバイス検査 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043412A (ja) * | 2000-07-24 | 2002-02-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
US6440816B1 (en) * | 2001-01-30 | 2002-08-27 | Agere Systems Guardian Corp. | Alignment mark fabrication process to limit accumulation of errors in level to level overlay |
US6656815B2 (en) * | 2001-04-04 | 2003-12-02 | International Business Machines Corporation | Process for implanting a deep subcollector with self-aligned photo registration marks |
US20030002043A1 (en) * | 2001-04-10 | 2003-01-02 | Kla-Tencor Corporation | Periodic patterns and technique to control misalignment |
DE10142595C2 (de) * | 2001-08-31 | 2003-10-09 | Infineon Technologies Ag | Verfahren zum Ausgleichen von unterschiedlichen Stufenhöhen und zum Herstellen von planaren Oxidschichten in einer integrierten Halbleiterschaltungsanordung |
KR100480593B1 (ko) * | 2002-01-04 | 2005-04-06 | 삼성전자주식회사 | 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 |
JP2003224057A (ja) * | 2002-01-30 | 2003-08-08 | Hitachi Ltd | 半導体装置の製造方法 |
JP2003243293A (ja) * | 2002-02-19 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
US6774452B1 (en) * | 2002-12-17 | 2004-08-10 | Cypress Semiconductor Corporation | Semiconductor structure having alignment marks with shallow trench isolation |
US6995060B2 (en) * | 2003-03-19 | 2006-02-07 | Promos Technologies Inc. | Fabrication of integrated circuit elements in structures with protruding features |
KR100558201B1 (ko) * | 2003-07-10 | 2006-03-10 | 삼성전자주식회사 | 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조방법 |
KR100567059B1 (ko) * | 2003-11-28 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 소자의 정렬 패턴 형성방법 |
KR100614792B1 (ko) * | 2004-09-16 | 2006-08-22 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
KR100620663B1 (ko) * | 2005-07-19 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2004
- 2004-06-30 US US10/879,707 patent/US7271073B2/en not_active Expired - Fee Related
-
2005
- 2005-06-29 JP JP2005189783A patent/JP4264075B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-14 US US11/889,517 patent/US7453161B2/en not_active Expired - Fee Related
-
2008
- 2008-12-12 JP JP2008317622A patent/JP4838296B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999040613A1 (fr) * | 1998-02-09 | 1999-08-12 | Nikon Corporation | Procede de reglage d'un detecteur de position |
JP2000114397A (ja) * | 1998-10-09 | 2000-04-21 | Nec Corp | 半導体装置の製造方法 |
JP2001068543A (ja) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2001102440A (ja) * | 1999-09-29 | 2001-04-13 | Nec Corp | 半導体集積回路装置の製造方法 |
JP2003068843A (ja) * | 2001-08-23 | 2003-03-07 | Hitachi Ltd | 半導体装置の製造方法 |
US20030119274A1 (en) * | 2001-12-20 | 2003-06-26 | Infineon Technologies North America Corp. | Method of forming an alignment mark structure using standard process steps for forming vertical gate transistors |
JP2004279405A (ja) * | 2002-09-20 | 2004-10-07 | Asml Netherlands Bv | デバイス検査 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9202834B2 (en) | 2013-05-22 | 2015-12-01 | Canon Kabushiki Kaisha | Electronic device, method of manufacturing the same, and camera |
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