JP2003068843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003068843A JP2003068843A JP2001252372A JP2001252372A JP2003068843A JP 2003068843 A JP2003068843 A JP 2003068843A JP 2001252372 A JP2001252372 A JP 2001252372A JP 2001252372 A JP2001252372 A JP 2001252372A JP 2003068843 A JP2003068843 A JP 2003068843A
- Authority
- JP
- Japan
- Prior art keywords
- film
- element isolation
- semiconductor device
- manufacturing
- exposure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】ＣＭＰを適用した素子分離工程ならびにその後
のｐｏｌｙ−Ｓｉデポジションまでの工程における露光
工程の回数を低減することを可能とする半導体装置の製
造方法を実現することにある。 【解決手段】ＳｉＯ2膜の面積を揃えることを目的とし
たパターニングが不要な高平坦性のＣＭＰと組み合わせ
ることと、半導体マスクの位置合わせ用アライメントパ
ターン部の溝幅と絶縁膜の膜厚を規定することで、露光
工程の回数を１回に低減する。あるいは、ＣＭＰで研磨
するＳｉＯ2膜の面積を揃えることを目的としたパター
ニングのための露光工程と、アライメントマークに段差
を持たせることを目的としたパターニングのための露光
を同一露光で賄うことで、露光工程の回数を２回に低減
する。
のｐｏｌｙ−Ｓｉデポジションまでの工程における露光
工程の回数を低減することを可能とする半導体装置の製
造方法を実現することにある。 【解決手段】ＳｉＯ2膜の面積を揃えることを目的とし
たパターニングが不要な高平坦性のＣＭＰと組み合わせ
ることと、半導体マスクの位置合わせ用アライメントパ
ターン部の溝幅と絶縁膜の膜厚を規定することで、露光
工程の回数を１回に低減する。あるいは、ＣＭＰで研磨
するＳｉＯ2膜の面積を揃えることを目的としたパター
ニングのための露光工程と、アライメントマークに段差
を持たせることを目的としたパターニングのための露光
を同一露光で賄うことで、露光工程の回数を２回に低減
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板を用いた半
導体装置の製造方法に係り、特に素子分離工程ならびに
その後のｐｏｌｙ−Ｓｉデポジションまでの工程におけ
る露光工程の回数を低減するに好適な半導体装置の製造
方法に関するものである。
導体装置の製造方法に係り、特に素子分離工程ならびに
その後のｐｏｌｙ−Ｓｉデポジションまでの工程におけ
る露光工程の回数を低減するに好適な半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】半導体装置の高密度・多層化に伴い、素
子分離工程や層間絶縁膜の平坦化に化学的機械研磨（Ch
emical Mechanical Polishing，以下ＣＭＰという）が
適用されている。その一例としてＣＭＰを適用した従来
の素子分離工程ならびにその後のｐｏｌｙ−Ｓｉデポジ
ション（以下、ｐｏｌｙ−Ｓｉデポと略称する）までの
工程を図２を用いて説明する。なお、図２の左側は各製
造工程をブロック図で示しており、右側は製造工程に対
応した半導体基板の断面図を模式的に示している。
子分離工程や層間絶縁膜の平坦化に化学的機械研磨（Ch
emical Mechanical Polishing，以下ＣＭＰという）が
適用されている。その一例としてＣＭＰを適用した従来
の素子分離工程ならびにその後のｐｏｌｙ−Ｓｉデポジ
ション（以下、ｐｏｌｙ−Ｓｉデポと略称する）までの
工程を図２を用いて説明する。なお、図２の左側は各製
造工程をブロック図で示しており、右側は製造工程に対
応した半導体基板の断面図を模式的に示している。
【０００３】図２では模式的に、トランジスタが高密度
に配置されたメモリセル領域２１、トランジスタが低密
度に配置されているかあるいは配置されていない周辺回
路領域２２、そしてアライメントマーク領域２３を表し
ている。
に配置されたメモリセル領域２１、トランジスタが低密
度に配置されているかあるいは配置されていない周辺回
路領域２２、そしてアライメントマーク領域２３を表し
ている。
【０００４】パッド酸化工程(図２(a))では、半導体基
板であるＳｉ基板１１上にＳｉ表面保護を目的とした基
板保護膜１２としてＳｉＯ2膜を熱酸化工程により形成
する。
板であるＳｉ基板１１上にＳｉ表面保護を目的とした基
板保護膜１２としてＳｉＯ2膜を熱酸化工程により形成
する。
【０００５】次いで窒化膜成膜工程(図２(b))で素子分
離溝を形成する為のエッチングストッパ膜として利用す
るＳｉ窒化膜１３を形成する。
離溝を形成する為のエッチングストッパ膜として利用す
るＳｉ窒化膜１３を形成する。
【０００６】レジスト塗布、露光工程(図２(c))で素子
分離溝を形成する部分のエッチングストッパー膜である
窒化膜をパターニングし、窒化膜／Ｓｉエッチ工程(図
２(d))で窒化膜をエッチングストッパーとして素子分離
溝深さ（窒化膜表面からの深さ）ＴSTIまでドライエッ
チングにて掘込み、素子分離溝を形成する。
分離溝を形成する部分のエッチングストッパー膜である
窒化膜をパターニングし、窒化膜／Ｓｉエッチ工程(図
２(d))で窒化膜をエッチングストッパーとして素子分離
溝深さ（窒化膜表面からの深さ）ＴSTIまでドライエッ
チングにて掘込み、素子分離溝を形成する。
【０００７】次いで素子分離溝に絶縁体であるＳｉＯ2
膜１４を埋め込むために、トレンチ酸化工程(図２
(e))、ＳｉＯ2成膜工程(図２(f))、デンシファイ工程
(図２(g))を行う。以上の製造工程までの基板の状態を
図２(Ａ)の断面図に示す。
膜１４を埋め込むために、トレンチ酸化工程(図２
(e))、ＳｉＯ2成膜工程(図２(f))、デンシファイ工程
(図２(g))を行う。以上の製造工程までの基板の状態を
図２(Ａ)の断面図に示す。
【０００８】最終的なデンシファイ後のＳｉＯ2膜厚を
ＴSiO2とすると、素子分離溝にＳｉＯ2膜を完全に埋め
込むには、ＴSiO2 ≧ ＴSTI であればよい。
ＴSiO2とすると、素子分離溝にＳｉＯ2膜を完全に埋め
込むには、ＴSiO2 ≧ ＴSTI であればよい。
【０００９】ここで素子分離溝に埋め込んだ以外のＳｉ
Ｏ2膜を除去するためにＣＭＰを行う。通常のＣＭＰで
は窒化膜１３上のＳｉＯ2膜１４を研磨する際に素子分
離溝上のＳｉＯ2膜も幾分研磨され平坦度が損なわれる
ため、素子分離溝深さの1.5倍以上のＳｉＯ2膜を形成す
るのが普通である。従って、 ＴSiO2 ≧ ＴSTI ×
1.5 がより一般的といえる。
Ｏ2膜を除去するためにＣＭＰを行う。通常のＣＭＰで
は窒化膜１３上のＳｉＯ2膜１４を研磨する際に素子分
離溝上のＳｉＯ2膜も幾分研磨され平坦度が損なわれる
ため、素子分離溝深さの1.5倍以上のＳｉＯ2膜を形成す
るのが普通である。従って、 ＴSiO2 ≧ ＴSTI ×
1.5 がより一般的といえる。
【００１０】また、溝に埋め込むＳｉＯ2膜の面積は半
導体装置のパターンにより一定ではなく、また、通常の
ＣＭＰでは研磨する窒化膜１３上のＳｉＯ2膜１４の面
積で研磨速度に違いが生じるため、そのまま研磨したの
では研磨後のＳｉＯ2膜の膜厚ばらつきが大きくなる。
導体装置のパターンにより一定ではなく、また、通常の
ＣＭＰでは研磨する窒化膜１３上のＳｉＯ2膜１４の面
積で研磨速度に違いが生じるため、そのまま研磨したの
では研磨後のＳｉＯ2膜の膜厚ばらつきが大きくなる。
【００１１】これを回避する目的で、研磨するＳｉＯ2
膜の面積を揃えるために、レジスト塗布、露光工程(図
２(m))にてレジスト膜１５を形成し（以上の基板の状態
を図２(Ｂ)の断面図に示す）、ドライエッチ工程(図２
(n))、レジスト除去工程(図２(o))を行なう。
膜の面積を揃えるために、レジスト塗布、露光工程(図
２(m))にてレジスト膜１５を形成し（以上の基板の状態
を図２(Ｂ)の断面図に示す）、ドライエッチ工程(図２
(n))、レジスト除去工程(図２(o))を行なう。
【００１２】その後、ＳＴＩ−ＣＭＰ工程(図２(h))で
先のエッチングストッパー膜として利用したＳｉ窒化膜
１３をＣＭＰのストッパーとして再度利用し基板全体を
平坦にし（以上の基板の状態を図２(Ｃ)の断面図に示
す）、ＣＭＰ後、洗浄工程(図２(i))を行う（以上の基
板の状態を図２(Ｄ)の断面図に示す）。ここまでが素子
分離工程である。
先のエッチングストッパー膜として利用したＳｉ窒化膜
１３をＣＭＰのストッパーとして再度利用し基板全体を
平坦にし（以上の基板の状態を図２(Ｃ)の断面図に示
す）、ＣＭＰ後、洗浄工程(図２(i))を行う（以上の基
板の状態を図２(Ｄ)の断面図に示す）。ここまでが素子
分離工程である。
【００１３】その後は余分なＳｉ窒化膜１３と基板保護
膜１２であるＳｉＯ2膜を除去し、新たにゲート酸化膜
を形成しｐｏｌｙ−Ｓｉデポを行うのだが、ＣＭＰで完
全平坦化した後でｐｏｌｙ−Ｓｉデポを行うとアライメ
ントマークが認識できずアライメントできないという大
問題が生じる。
膜１２であるＳｉＯ2膜を除去し、新たにゲート酸化膜
を形成しｐｏｌｙ−Ｓｉデポを行うのだが、ＣＭＰで完
全平坦化した後でｐｏｌｙ−Ｓｉデポを行うとアライメ
ントマークが認識できずアライメントできないという大
問題が生じる。
【００１４】これを避けるために通常はアライメントマ
ークに段差を持たせ、ｐｏｌｙ−Ｓｉデポ後に段差によ
りアライメントマークを認識させるというプロセスを追
加しなければならない。
ークに段差を持たせ、ｐｏｌｙ−Ｓｉデポ後に段差によ
りアライメントマークを認識させるというプロセスを追
加しなければならない。
【００１５】つまり、レジスト塗布、露光工程(図２
(p))にてレジスト膜１６を形成し（以上の基板の状態を
図２(Ｅ)の断面図に示す）、ドライエッチ工程(図２
(q))、レジスト除去工程(図２(r))を行ってから、窒化
膜／パッド酸化膜除去工程(図２(j))、ゲート酸化工程
(図２(k))、及びｐｏｌｙ−Ｓｉデポ工程(図２(l))を順
次行って最終的にｐｏｌｙ−Ｓｉ膜１７を形成する（以
上の基板の状態を図２(Ｆ)の断面図に示す）。
(p))にてレジスト膜１６を形成し（以上の基板の状態を
図２(Ｅ)の断面図に示す）、ドライエッチ工程(図２
(q))、レジスト除去工程(図２(r))を行ってから、窒化
膜／パッド酸化膜除去工程(図２(j))、ゲート酸化工程
(図２(k))、及びｐｏｌｙ−Ｓｉデポ工程(図２(l))を順
次行って最終的にｐｏｌｙ−Ｓｉ膜１７を形成する（以
上の基板の状態を図２(Ｆ)の断面図に示す）。
【００１６】そうすることで、メモリセル領域２１と周
辺回路領域２２は平坦で、アライメント領域２３にｐｏ
ｌｙ−Ｓｉデポ工程(図２(l))後でもアライメントマー
クが認識できる段差が得られる。
辺回路領域２２は平坦で、アライメント領域２３にｐｏ
ｌｙ−Ｓｉデポ工程(図２(l))後でもアライメントマー
クが認識できる段差が得られる。
【００１７】このような従来技術としては、素子分離工
程についてはSEMICONDUCTOR INTERNATIONAL誌の2000年
3月号p.71や特開平１１−５４６０７号公報に記載があ
る。
程についてはSEMICONDUCTOR INTERNATIONAL誌の2000年
3月号p.71や特開平１１−５４６０７号公報に記載があ
る。
【００１８】
【発明が解決しようとする課題】上述してきたように、
素子分離工程には多くの工程を要し、コストが増大する
という課題がある。すなわち、ＣＭＰを適用した素子分
離工程ならびにその後のｐｏｌｙ−Ｓｉデポまでの工程
では３回の露光工程が必要であるが、半導体装置を安価
に製造する上でもこの露光工程の回数を低減することが
重要である。
素子分離工程には多くの工程を要し、コストが増大する
という課題がある。すなわち、ＣＭＰを適用した素子分
離工程ならびにその後のｐｏｌｙ−Ｓｉデポまでの工程
では３回の露光工程が必要であるが、半導体装置を安価
に製造する上でもこの露光工程の回数を低減することが
重要である。
【００１９】したがって、本発明の目的は、ＣＭＰを適
用した素子分離工程ならびにその後のｐｏｌｙ−Ｓｉデ
ポまでの工程における露光工程の回数を低減することで
ある。
用した素子分離工程ならびにその後のｐｏｌｙ−Ｓｉデ
ポまでの工程における露光工程の回数を低減することで
ある。
【００２０】
【課題を解決するための手段】上記目的は、後述する本
発明の二つの半導体装置の製造方法によって達成され
る。まず、第１の発明を説明する。ＣＭＰで研磨するＳ
ｉＯ2膜の面積を揃える目的のパターニングが不要な高
平坦性のＣＭＰと組み合わせることと、半導体マスクの
位置合わせ用アライメントパターン部の溝幅と絶縁膜の
膜厚を規定することで、露光工程の回数を１回に低減す
る。
発明の二つの半導体装置の製造方法によって達成され
る。まず、第１の発明を説明する。ＣＭＰで研磨するＳ
ｉＯ2膜の面積を揃える目的のパターニングが不要な高
平坦性のＣＭＰと組み合わせることと、半導体マスクの
位置合わせ用アライメントパターン部の溝幅と絶縁膜の
膜厚を規定することで、露光工程の回数を１回に低減す
る。
【００２１】具体的な規定は、半導体マスクの位置合わ
せ用アライメントパターン部の溝幅は前記絶縁膜の膜厚
の２倍より広いこと、あるいは、半導体マスクの位置合
わせ用アライメントパターン部の溝幅は前記絶縁膜の膜
厚の２倍より広く、かつアライメントパターン部以外の
素子分離溝の幅は前記絶縁膜の膜厚の２倍より狭いこと
である。
せ用アライメントパターン部の溝幅は前記絶縁膜の膜厚
の２倍より広いこと、あるいは、半導体マスクの位置合
わせ用アライメントパターン部の溝幅は前記絶縁膜の膜
厚の２倍より広く、かつアライメントパターン部以外の
素子分離溝の幅は前記絶縁膜の膜厚の２倍より狭いこと
である。
【００２２】次に、第２の発明を説明する。本発明の半
導体装置の製造方法は、ＣＭＰで研磨するＳｉＯ2膜の
面積を揃える目的でパターニングする露光工程 (図２
(m))と、アライメントマークに段差を持たせるパターン
形成のための露光(図２(p))を一つにすることで、露光
工程の回数を２回に低減する。この方法を用いれば、露
光回数は２回となるが、平坦化性能の低いＣＭＰを用い
ても良好な平坦化が行なえるという特長がある。
導体装置の製造方法は、ＣＭＰで研磨するＳｉＯ2膜の
面積を揃える目的でパターニングする露光工程 (図２
(m))と、アライメントマークに段差を持たせるパターン
形成のための露光(図２(p))を一つにすることで、露光
工程の回数を２回に低減する。この方法を用いれば、露
光回数は２回となるが、平坦化性能の低いＣＭＰを用い
ても良好な平坦化が行なえるという特長がある。
【００２３】
【発明の実施の形態】以下に本発明の代表的な実施形態
の特徴点を具体的に説明する。
の特徴点を具体的に説明する。
【００２４】本発明の第１の発明は、（１）半導体基板
上の素子分離領域の形成方法において、所定の領域に基
板保護膜とエッチングストッパー膜により構成されるマ
スク膜を露光により形成する工程と、前記マスク膜をエ
ッチングマスクとして前記半導体基板をエッチングして
所定の深さの素子分離溝を形成する工程と、前記素子分
離溝を形成した半導体基板上に絶縁膜を形成する工程
と、エッチングストッパー膜まで前記絶縁膜を研磨する
工程を少なくとも含み、これら工程に含まれる露光工程
が１回であることを特徴とする。
上の素子分離領域の形成方法において、所定の領域に基
板保護膜とエッチングストッパー膜により構成されるマ
スク膜を露光により形成する工程と、前記マスク膜をエ
ッチングマスクとして前記半導体基板をエッチングして
所定の深さの素子分離溝を形成する工程と、前記素子分
離溝を形成した半導体基板上に絶縁膜を形成する工程
と、エッチングストッパー膜まで前記絶縁膜を研磨する
工程を少なくとも含み、これら工程に含まれる露光工程
が１回であることを特徴とする。
【００２５】さらに具体的には、前記半導体基板上の所
定の領域に基板保護膜とエッチングストッパー膜により
構成されるマスク膜を形成する工程と、前記マスク膜を
エッチングマスクとして前記半導体基板をエッチングし
て所定の深さの素子分離溝を形成する工程と、前記素子
分離溝を形成した半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上にレジストを形成する工程と、前記素
子分離溝を形成した領域以外のレジスト膜を除去する工
程と、前記残存させたレジストをマスクとして所定の深
さ前記絶縁膜をエッチング除去する工程と、前記残存さ
せたレジストを除去後ＣＭＰ研磨にてエッチングストッ
パー膜まで前記絶縁膜を研磨する工程を有する素子分離
領域の形成方法において、半導体マスクの位置合わせ用
アライメントパターン部の溝幅を前記絶縁膜の膜厚の２
倍より広く、かつアライメントパターン部以外の素子分
離溝の幅を前記絶縁膜の膜厚の２倍より狭くし、かつ該
酸化膜厚さを素子分離溝深さよりも薄くしたＳｉ基板に
ＳｉＯ2膜の面積を揃える目的のパターニングが不要な
高平坦性のＣＭＰを適用することにより、素子分離工程
ならびにその後のｐｏｌｙ−Ｓｉデポまでの工程におけ
る露光工程の回数を１回に低減することを可能とする。
定の領域に基板保護膜とエッチングストッパー膜により
構成されるマスク膜を形成する工程と、前記マスク膜を
エッチングマスクとして前記半導体基板をエッチングし
て所定の深さの素子分離溝を形成する工程と、前記素子
分離溝を形成した半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上にレジストを形成する工程と、前記素
子分離溝を形成した領域以外のレジスト膜を除去する工
程と、前記残存させたレジストをマスクとして所定の深
さ前記絶縁膜をエッチング除去する工程と、前記残存さ
せたレジストを除去後ＣＭＰ研磨にてエッチングストッ
パー膜まで前記絶縁膜を研磨する工程を有する素子分離
領域の形成方法において、半導体マスクの位置合わせ用
アライメントパターン部の溝幅を前記絶縁膜の膜厚の２
倍より広く、かつアライメントパターン部以外の素子分
離溝の幅を前記絶縁膜の膜厚の２倍より狭くし、かつ該
酸化膜厚さを素子分離溝深さよりも薄くしたＳｉ基板に
ＳｉＯ2膜の面積を揃える目的のパターニングが不要な
高平坦性のＣＭＰを適用することにより、素子分離工程
ならびにその後のｐｏｌｙ−Ｓｉデポまでの工程におけ
る露光工程の回数を１回に低減することを可能とする。
【００２６】（２）上記（１）記載の半導体装置の製造
方法において、半導体マスクの位置合わせ用アライメン
トパターン部溝の幅は前記絶縁膜の膜厚の２倍より広
く、かつアライメントパターン部以外の素子分離溝の幅
は前記絶縁膜の膜厚の２倍より狭いことを特徴とする。
方法において、半導体マスクの位置合わせ用アライメン
トパターン部溝の幅は前記絶縁膜の膜厚の２倍より広
く、かつアライメントパターン部以外の素子分離溝の幅
は前記絶縁膜の膜厚の２倍より狭いことを特徴とする。
【００２７】（３）上記（２）記載の半導体装置の製造
方法において、前記絶縁膜の膜厚を素子分離溝深さより
も薄くしたことを特徴とする。 （４）上記（２）記載の半導体装置の製造方法におい
て、前記絶縁膜の膜厚を素子分離溝深さよりも50から10
0ナノメートル薄くしたことを特徴とする。
方法において、前記絶縁膜の膜厚を素子分離溝深さより
も薄くしたことを特徴とする。 （４）上記（２）記載の半導体装置の製造方法におい
て、前記絶縁膜の膜厚を素子分離溝深さよりも50から10
0ナノメートル薄くしたことを特徴とする。
【００２８】（５）上記（２）記載の半導体装置の製造
方法において、前記絶縁膜の膜厚を素子分離溝深さより
も50から150ナノメートル薄くしたことを特徴とする。 （６）上記（２）記載の半導体装置の製造方法におい
て、前記研磨工程に固定砥粒工具による平坦化方法を用
いたことを特徴とする。
方法において、前記絶縁膜の膜厚を素子分離溝深さより
も50から150ナノメートル薄くしたことを特徴とする。 （６）上記（２）記載の半導体装置の製造方法におい
て、前記研磨工程に固定砥粒工具による平坦化方法を用
いたことを特徴とする。
【００２９】（７）上記（６）記載の半導体装置の製造
方法において、前記絶縁膜の膜厚を素子分離溝深さより
も50から100ナノメートル薄くしたことを特徴とする。 （８）上記（６）記載の半導体装置の製造方法におい
て、前記絶縁膜の膜厚を素子分離溝深さよりも50から15
0ナノメートル薄くしたことを特徴とする。
方法において、前記絶縁膜の膜厚を素子分離溝深さより
も50から100ナノメートル薄くしたことを特徴とする。 （８）上記（６）記載の半導体装置の製造方法におい
て、前記絶縁膜の膜厚を素子分離溝深さよりも50から15
0ナノメートル薄くしたことを特徴とする。
【００３０】本発明の第２の発明は、（９）第１の発明
と同様の素子分離領域の形成方法において、前記素子分
離溝を形成した領域以外のレジスト膜を除去する工程で
半導体マスクの位置合わせ用のアライメントパターン部
のレジスト膜を除去することで、ＣＭＰを適用した素子
分離工程ならびにその後のｐｏｌｙ−Ｓｉデポまでの工
程における露光工程の回数を２回に低減することを可能
とする。
と同様の素子分離領域の形成方法において、前記素子分
離溝を形成した領域以外のレジスト膜を除去する工程で
半導体マスクの位置合わせ用のアライメントパターン部
のレジスト膜を除去することで、ＣＭＰを適用した素子
分離工程ならびにその後のｐｏｌｙ−Ｓｉデポまでの工
程における露光工程の回数を２回に低減することを可能
とする。
【００３１】すなわち、半導体基板上の素子分離領域の
形成方法であって、所定の領域に基板保護膜とエッチン
グストッパ膜により構成されるマスク膜を露光により形
成する工程と、前記マスク膜をエッチングマスクとして
前記半導体基板をエッチングして所定の深さの素子分離
溝を形成する工程と、前記素子分離溝を形成した半導体
基板上に絶縁膜を形成する工程と、前記素子分離溝を形
成した領域以外のレジスト膜を露光により除去する工程
と、エッチングストッパ膜まで前記絶縁膜を研磨する工
程を少なくとも含み、前記素子分離溝を形成した領域以
外のレジスト膜を露光により除去する工程においては、
半導体マスクの位置合わせ用アライメントパターン部に
成膜されたレジストの一部を少なくとも除去することを
特徴とする。
形成方法であって、所定の領域に基板保護膜とエッチン
グストッパ膜により構成されるマスク膜を露光により形
成する工程と、前記マスク膜をエッチングマスクとして
前記半導体基板をエッチングして所定の深さの素子分離
溝を形成する工程と、前記素子分離溝を形成した半導体
基板上に絶縁膜を形成する工程と、前記素子分離溝を形
成した領域以外のレジスト膜を露光により除去する工程
と、エッチングストッパ膜まで前記絶縁膜を研磨する工
程を少なくとも含み、前記素子分離溝を形成した領域以
外のレジスト膜を露光により除去する工程においては、
半導体マスクの位置合わせ用アライメントパターン部に
成膜されたレジストの一部を少なくとも除去することを
特徴とする。
【００３２】（１０）上記（９）記載の半導体装置の製
造方法において、上記エッチングストッパー膜まで前記
絶縁膜を研磨する工程に固定砥粒工具による平坦化方法
を用いたことを特徴とする。
造方法において、上記エッチングストッパー膜まで前記
絶縁膜を研磨する工程に固定砥粒工具による平坦化方法
を用いたことを特徴とする。
【００３３】
【実施例】以下、本発明の実施例を図面にしたがって具
体的に説明する。 （実施例１）図１は、本発明の第１の実施例に係る半導
体装置の製造方法を説明する模式図である。なお、図１
の左側は各製造工程をブロック図で示しており、右側は
製造工程に対応した半導体基板の断面図を模式的に示し
ている。
体的に説明する。 （実施例１）図１は、本発明の第１の実施例に係る半導
体装置の製造方法を説明する模式図である。なお、図１
の左側は各製造工程をブロック図で示しており、右側は
製造工程に対応した半導体基板の断面図を模式的に示し
ている。
【００３４】図１では模式的に、トランジスタが高密度
に配置されたメモリセル領域２１、トランジスタが低密
度に配置されているかもしくは配置されていない周辺回
路領域２２、そしてアライメントマーク領域２３を表し
ている。
に配置されたメモリセル領域２１、トランジスタが低密
度に配置されているかもしくは配置されていない周辺回
路領域２２、そしてアライメントマーク領域２３を表し
ている。
【００３５】パッド酸化工程(図１(a))では、半導体基
板であるＳｉ基板１１上にＳｉ表面保護を目的とした基
板保護膜１２としてＳｉＯ2膜を熱酸化工程により形成
する。次いで窒化膜成膜工程(図１(b))で素子分離溝を
形成する為のエッチングストッパ膜として利用するＳｉ
窒化膜１３を形成する。
板であるＳｉ基板１１上にＳｉ表面保護を目的とした基
板保護膜１２としてＳｉＯ2膜を熱酸化工程により形成
する。次いで窒化膜成膜工程(図１(b))で素子分離溝を
形成する為のエッチングストッパ膜として利用するＳｉ
窒化膜１３を形成する。
【００３６】レジスト塗布、露光工程(図１(c))で素子
分離溝を形成する部分のエッチングストッパー膜である
Ｓｉ窒化膜１３をパターニングし、窒化膜／Ｓｉエッチ
工程(図１(d))で窒化膜をエッチングマスクとして素子
分離溝深さ（窒化膜表面からの深さ）ＴSTIまでドライ
エッチングにて掘込み、素子分離溝を形成する。
分離溝を形成する部分のエッチングストッパー膜である
Ｓｉ窒化膜１３をパターニングし、窒化膜／Ｓｉエッチ
工程(図１(d))で窒化膜をエッチングマスクとして素子
分離溝深さ（窒化膜表面からの深さ）ＴSTIまでドライ
エッチングにて掘込み、素子分離溝を形成する。
【００３７】次いで素子分離溝に絶縁体であるＳｉＯ2
膜１４を埋め込むために、トレンチ酸化工程(図１
(e))、ＳｉＯ2成膜工程(図１(f))、デンシファイ工程
(図１(g))を行う。図１(Ａ)の断面図は以上の製造工程
までの基板の状態を示している。
膜１４を埋め込むために、トレンチ酸化工程(図１
(e))、ＳｉＯ2成膜工程(図１(f))、デンシファイ工程
(図１(g))を行う。図１(Ａ)の断面図は以上の製造工程
までの基板の状態を示している。
【００３８】最終的なデンシファイ後のＳｉＯ2膜厚を
ＴSiO2とする。通常のＣＭＰでは窒化膜１４上のＳｉＯ
2膜１４を研磨する際に素子分離溝上のＳｉＯ2膜も幾分
研磨されるため、素子分離溝深さの1.5倍以上のＳｉＯ2
膜を形成するのが普通である。
ＴSiO2とする。通常のＣＭＰでは窒化膜１４上のＳｉＯ
2膜１４を研磨する際に素子分離溝上のＳｉＯ2膜も幾分
研磨されるため、素子分離溝深さの1.5倍以上のＳｉＯ2
膜を形成するのが普通である。
【００３９】本発明では、このＳｉＯ2膜厚ＴSiO2を素
子分離溝深さＴSTIよりも薄くする。具体的には50〜100
nm程度が好ましいが、後のｐｏｌｙ−Ｓｉデポ工程(図
１(l))後の露光時に用いる露光機のアライメント精度を
さらに上げたい場合には、50〜150nm薄くしてもよい。
子分離溝深さＴSTIよりも薄くする。具体的には50〜100
nm程度が好ましいが、後のｐｏｌｙ−Ｓｉデポ工程(図
１(l))後の露光時に用いる露光機のアライメント精度を
さらに上げたい場合には、50〜150nm薄くしてもよい。
【００４０】ここで、メモリセル領域２１の素子分離溝
の最大幅をＨ21、周辺回路領域２２の素子分離溝の最大
幅をＨ22、アライメントマーク領域２３のアライメント
パターンの幅をＨ23として、 Ｈ21 ≦ ２ × ＴSiO2 Ｈ22 ≦ ２ × ＴSiO2 Ｈ23 ＞ ２ × ＴSiO2 となるように素子分離溝とＳｉＯ2膜厚を考慮したパタ
ーンであれば、図１(g)のようにメモリセル領域２１と
周辺回路領域２２におけるデンシファイ後のＳｉＯ 2膜
は、素子分離溝深さTSTIより薄くても素子分離溝に完全
に埋め込んだ状態になる。
の最大幅をＨ21、周辺回路領域２２の素子分離溝の最大
幅をＨ22、アライメントマーク領域２３のアライメント
パターンの幅をＨ23として、 Ｈ21 ≦ ２ × ＴSiO2 Ｈ22 ≦ ２ × ＴSiO2 Ｈ23 ＞ ２ × ＴSiO2 となるように素子分離溝とＳｉＯ2膜厚を考慮したパタ
ーンであれば、図１(g)のようにメモリセル領域２１と
周辺回路領域２２におけるデンシファイ後のＳｉＯ 2膜
は、素子分離溝深さTSTIより薄くても素子分離溝に完全
に埋め込んだ状態になる。
【００４１】このＳｉ基板１１を平坦化性能の高いＣＭ
Ｐで平坦化する（この状態を図１(Ｂ)に示す）。具体的
には図５に示す固定砥粒を用いた平坦化方法、あるい
は、ハードパッドを用いた平坦化方法を用いる。そうす
ることによって、アライメントマーク領域の段差部のエ
ッジを急峻に加工することができ、ｐｏｌｙ−Ｓｉデポ
工程(図１(l))後でもアライメントマークが認識を容易
となる。
Ｐで平坦化する（この状態を図１(Ｂ)に示す）。具体的
には図５に示す固定砥粒を用いた平坦化方法、あるい
は、ハードパッドを用いた平坦化方法を用いる。そうす
ることによって、アライメントマーク領域の段差部のエ
ッジを急峻に加工することができ、ｐｏｌｙ−Ｓｉデポ
工程(図１(l))後でもアライメントマークが認識を容易
となる。
【００４２】固定砥粒を用いた平坦化方法は、例えばＷ
Ｏ９７／１０６１３号公報に記載されているとおりＣＭ
Ｐ研磨パッドの代わりに固定砥粒盤３８を用いて，砥粒
を含まない加工液３７を供給しながら平坦化加工する方
法である。固定砥粒盤３８はドレッサ３２によって固定
砥粒盤表面を平滑にコンディショニングされる。その後
に加工液３７を加工液供給手段３６により供給しなが
ら、ウェハ１１を保持したウェハホルダ３１を固定砥粒
盤３８上に押しつけて加圧することによって加工する。
固定砥粒盤１１を固定する回転定盤であるプラテン３
４、ウェハホルダ３１、ドレッサ３２は、それぞれ制御
手段３５によって動作を管理されている。
Ｏ９７／１０６１３号公報に記載されているとおりＣＭ
Ｐ研磨パッドの代わりに固定砥粒盤３８を用いて，砥粒
を含まない加工液３７を供給しながら平坦化加工する方
法である。固定砥粒盤３８はドレッサ３２によって固定
砥粒盤表面を平滑にコンディショニングされる。その後
に加工液３７を加工液供給手段３６により供給しなが
ら、ウェハ１１を保持したウェハホルダ３１を固定砥粒
盤３８上に押しつけて加圧することによって加工する。
固定砥粒盤１１を固定する回転定盤であるプラテン３
４、ウェハホルダ３１、ドレッサ３２は、それぞれ制御
手段３５によって動作を管理されている。
【００４３】固定砥粒盤３８がＣＭＰパッドよりも硬質
であるために、ＣＭＰよりも高い平坦化性能が得られる
平坦化方法である。このように高い平坦化加工方法を用
いれば、従来必要であった研磨するＳｉＯ2膜の面積を
揃えるために必要な工程（レジスト塗布、露光工程(図
２(m))、ドライエッチ工程(図２(n))、レジスト除去工
程(図２(o))）が不要となり、望ましい。
であるために、ＣＭＰよりも高い平坦化性能が得られる
平坦化方法である。このように高い平坦化加工方法を用
いれば、従来必要であった研磨するＳｉＯ2膜の面積を
揃えるために必要な工程（レジスト塗布、露光工程(図
２(m))、ドライエッチ工程(図２(n))、レジスト除去工
程(図２(o))）が不要となり、望ましい。
【００４４】また、周辺回路領域２２の素子分離溝の最
大幅はＨ22であり、アライメントマーク領域２３と同様
に段差が生じる可能性がある。この段差が回路特性上問
題になる場合には、これを避けるために図１に示すよう
にダミーパターン２４を形成し、 Ｈ22 ≦ ２ × ＴSiO2 の関係にすれば段差は残存せず、良好な平坦化を行なう
ことができる。
大幅はＨ22であり、アライメントマーク領域２３と同様
に段差が生じる可能性がある。この段差が回路特性上問
題になる場合には、これを避けるために図１に示すよう
にダミーパターン２４を形成し、 Ｈ22 ≦ ２ × ＴSiO2 の関係にすれば段差は残存せず、良好な平坦化を行なう
ことができる。
【００４５】いうまでもないことであるが、図４に示す
ようにダミーパターン２４がなくても問題が無ければダ
ミーパターン２４を省くことができるので、パターンレ
イアウト設計の負担が減り、好ましい。
ようにダミーパターン２４がなくても問題が無ければダ
ミーパターン２４を省くことができるので、パターンレ
イアウト設計の負担が減り、好ましい。
【００４６】上記ＳＴＩ-ＣＭＰ工程（図１(ｈ)）で、
先のエッチングストッパー膜として利用したＳｉ窒化膜
１３をＣＭＰのストッパーとして再度利用し基板全体を
平坦にした後（基板の状態を図１(Ｂ)に示す）、ＨＦ洗
浄工程（図１(h)）で素子分離溝に埋め込まれたＳｉＯ2
膜１４の露出部を窒化膜１３の厚さ分だけエッチングす
る（基板の状態を図１(Ｃ)に示す）。
先のエッチングストッパー膜として利用したＳｉ窒化膜
１３をＣＭＰのストッパーとして再度利用し基板全体を
平坦にした後（基板の状態を図１(Ｂ)に示す）、ＨＦ洗
浄工程（図１(h)）で素子分離溝に埋め込まれたＳｉＯ2
膜１４の露出部を窒化膜１３の厚さ分だけエッチングす
る（基板の状態を図１(Ｃ)に示す）。
【００４７】以下、従来必要であったレジスト塗布、露
光工程(図２(m))、ドライエッチ工程(図２(n))、レジス
ト除去工程(図２(o))）が不要となり、窒化膜／パッド
酸化膜除去工程(図１(j))、ゲート酸化工程(図１(k))、
及びｐｏｌｙ−Ｓｉデポ工程(図１(l))を順次行って最
終的にｐｏｌｙ−Ｓｉ膜１７を形成した（以上の基板の
状態を図１(Ｄ)の断面図に示す）。 （実施例２）図３は、第２の発明に関する実施例を説明
するための図である。なお、同図において左側は各製造
工程をブロック図で示しており、右側は製造工程に対応
した半導体基板の断面図を模式的に示している。
光工程(図２(m))、ドライエッチ工程(図２(n))、レジス
ト除去工程(図２(o))）が不要となり、窒化膜／パッド
酸化膜除去工程(図１(j))、ゲート酸化工程(図１(k))、
及びｐｏｌｙ−Ｓｉデポ工程(図１(l))を順次行って最
終的にｐｏｌｙ−Ｓｉ膜１７を形成した（以上の基板の
状態を図１(Ｄ)の断面図に示す）。 （実施例２）図３は、第２の発明に関する実施例を説明
するための図である。なお、同図において左側は各製造
工程をブロック図で示しており、右側は製造工程に対応
した半導体基板の断面図を模式的に示している。
【００４８】図３では模式的に、トランジスタが高密度
に配置されたメモリセル領域２１、トランジスタが低密
度に配置されているかもしくは配置されていない周辺回
路領域２２、そしてアライメントマーク領域２３を表し
ている。
に配置されたメモリセル領域２１、トランジスタが低密
度に配置されているかもしくは配置されていない周辺回
路領域２２、そしてアライメントマーク領域２３を表し
ている。
【００４９】パッド酸化工程(図３(a))では、半導体基
板であるＳｉ基板１１上にＳｉ表面保護を目的とした基
板保護膜１２としてＳｉＯ2膜を熱酸化工程により形成
する。次いで窒化膜成膜工程(図３(b))で素子分離溝を
形成する為のエッチングストッパ膜として利用するＳｉ
窒化膜１３を形成する。
板であるＳｉ基板１１上にＳｉ表面保護を目的とした基
板保護膜１２としてＳｉＯ2膜を熱酸化工程により形成
する。次いで窒化膜成膜工程(図３(b))で素子分離溝を
形成する為のエッチングストッパ膜として利用するＳｉ
窒化膜１３を形成する。
【００５０】レジスト塗布、露光工程(図３(c))で素子
分離溝を形成する部分のエッチングストッパー膜である
Ｓｉ窒化膜１３をパターニングし、窒化膜／Ｓｉエッチ
工程(図３(d))で窒化膜をエッチングストッパーとして
素子分離溝深さ（窒化膜表面からの深さ）ＴSTIまでド
ライエッチングにて掘込み、素子分離溝を形成する。
分離溝を形成する部分のエッチングストッパー膜である
Ｓｉ窒化膜１３をパターニングし、窒化膜／Ｓｉエッチ
工程(図３(d))で窒化膜をエッチングストッパーとして
素子分離溝深さ（窒化膜表面からの深さ）ＴSTIまでド
ライエッチングにて掘込み、素子分離溝を形成する。
【００５１】次いで素子分離溝に絶縁体であるＳｉＯ2
膜１４を埋め込むために、トレンチ酸化工程(図３
(e))、ＳｉＯ2成膜工程(図３(f))、デンシファイ工程
(図３(g))を行う。以上の製造工程までの基板の状態を
図３(Ａ)の断面図に示す。最終的なデンシファイ後のＳ
ｉＯ2膜厚をＴSiO2とすると素子分離溝にＳｉＯ2膜を完
全に埋め込むには、 ＴSiO2 ≧ ＴSTI であればよい。ここで素子分離溝に埋め込んだ以外のＳ
ｉＯ2膜を除去するためにＣＭＰを行うが、通常のＣＭ
Ｐでは窒化膜上のＳｉＯ2膜を研磨する際に素子分離溝
上のＳｉＯ2膜も幾分研磨されるため、素子分離溝深さ
の1.5倍以上のＳｉＯ2膜を形成するのが普通である。従
って、 ＴSiO2 ≧ ＴSTI × 1.5 がより一般的といえる。
膜１４を埋め込むために、トレンチ酸化工程(図３
(e))、ＳｉＯ2成膜工程(図３(f))、デンシファイ工程
(図３(g))を行う。以上の製造工程までの基板の状態を
図３(Ａ)の断面図に示す。最終的なデンシファイ後のＳ
ｉＯ2膜厚をＴSiO2とすると素子分離溝にＳｉＯ2膜を完
全に埋め込むには、 ＴSiO2 ≧ ＴSTI であればよい。ここで素子分離溝に埋め込んだ以外のＳ
ｉＯ2膜を除去するためにＣＭＰを行うが、通常のＣＭ
Ｐでは窒化膜上のＳｉＯ2膜を研磨する際に素子分離溝
上のＳｉＯ2膜も幾分研磨されるため、素子分離溝深さ
の1.5倍以上のＳｉＯ2膜を形成するのが普通である。従
って、 ＴSiO2 ≧ ＴSTI × 1.5 がより一般的といえる。
【００５２】また、ＳｉＯ2膜の面積は半導体装置のパ
ターンにより一定ではなく、また、通常のＣＭＰでは研
磨する窒化膜上のＳｉＯ2膜の面積で研磨速度に違いが
生じるため、そのまま研磨したのでは研磨後のＳｉＯ2
膜の膜厚ばらつきが大きくなる。
ターンにより一定ではなく、また、通常のＣＭＰでは研
磨する窒化膜上のＳｉＯ2膜の面積で研磨速度に違いが
生じるため、そのまま研磨したのでは研磨後のＳｉＯ2
膜の膜厚ばらつきが大きくなる。
【００５３】これを回避する目的で、研磨するＳｉＯ2
膜の面積を揃えるために、レジスト塗布，露光工程(図
３(m)) にてレジスト膜１５を形成し（以上の基板の状
態を図３(Ｂ)の断面図に示す)、ドライエッチ工程(図３
(n)／図３(Ｃ)の断面図)、レジスト除去工程(図３(o))
を行なうのであるが、アライメントマーク領域２３のパ
ターンに、ＳＴＩ−ＣＭＰ工程(図２(h))で基板全体を
平坦にしても段差が残るように、本来不要なドライエッ
チングのパターン２５を配しておく。
膜の面積を揃えるために、レジスト塗布，露光工程(図
３(m)) にてレジスト膜１５を形成し（以上の基板の状
態を図３(Ｂ)の断面図に示す)、ドライエッチ工程(図３
(n)／図３(Ｃ)の断面図)、レジスト除去工程(図３(o))
を行なうのであるが、アライメントマーク領域２３のパ
ターンに、ＳＴＩ−ＣＭＰ工程(図２(h))で基板全体を
平坦にしても段差が残るように、本来不要なドライエッ
チングのパターン２５を配しておく。
【００５４】ドライエッチ工程(図３(n))により、メモ
リセル領域２１と周辺回路領域２２はＳＴＩ−ＣＭＰ工
程(図３(h))で平坦になるようにＳｉＯ2膜の面積が一定
となるが、アライメントマーク領域２３は、ＳＴＩ−Ｃ
ＭＰ工程(図３(h))で平坦にならない溝２６が形成され
る。
リセル領域２１と周辺回路領域２２はＳＴＩ−ＣＭＰ工
程(図３(h))で平坦になるようにＳｉＯ2膜の面積が一定
となるが、アライメントマーク領域２３は、ＳＴＩ−Ｃ
ＭＰ工程(図３(h))で平坦にならない溝２６が形成され
る。
【００５５】レジスト除去工程(図３(o))後、ＳＴＩ−
ＣＭＰ工程(図３(h))で先のエッチングストッパー膜と
して利用したＳｉ窒化膜１３をＣＭＰのストッパーとし
て再度利用し基板全体を平坦にし（基板の状態を図３
(Ｄ)の断面図に示す）、ＣＭＰ後に実施例１と同様にＨ
Ｆ洗浄液による洗浄工程(図３(I)) を行う（基板の状態
を図３(Ｅ)の断面図に示す）。いうまでもないことであ
るが、このＣＭＰの代わりに固定砥粒による平坦化方法
を用いてもよい。
ＣＭＰ工程(図３(h))で先のエッチングストッパー膜と
して利用したＳｉ窒化膜１３をＣＭＰのストッパーとし
て再度利用し基板全体を平坦にし（基板の状態を図３
(Ｄ)の断面図に示す）、ＣＭＰ後に実施例１と同様にＨ
Ｆ洗浄液による洗浄工程(図３(I)) を行う（基板の状態
を図３(Ｅ)の断面図に示す）。いうまでもないことであ
るが、このＣＭＰの代わりに固定砥粒による平坦化方法
を用いてもよい。
【００５６】次いで窒化膜／パッド酸化膜除去工程(図
３(j))、ゲート酸化工程(図３(k))、及びｐｏｌｙ−Ｓ
ｉデポ工程(図３(l))を順次行って最終的にｐｏｌｙ−
Ｓｉ膜１７を形成した（以上の基板の状態を図３(Ｆ)の
断面図に示す）。そうすることで、メモリセル領域２１
と周辺回路領域２２は平坦で、アライメント領域２３に
ｐｏｌｙ−Ｓｉデポ工程(図２(l))後でもアライメント
マークが認識できる段差が得られる。
３(j))、ゲート酸化工程(図３(k))、及びｐｏｌｙ−Ｓ
ｉデポ工程(図３(l))を順次行って最終的にｐｏｌｙ−
Ｓｉ膜１７を形成した（以上の基板の状態を図３(Ｆ)の
断面図に示す）。そうすることで、メモリセル領域２１
と周辺回路領域２２は平坦で、アライメント領域２３に
ｐｏｌｙ−Ｓｉデポ工程(図２(l))後でもアライメント
マークが認識できる段差が得られる。
【００５７】以上説明したように、この実施例では、従
来の３回目の露光工程に関連するレジスト塗布、露光工
程（図２（p））、ドライエッチ工程（図２(q)）及びレ
ジスト除去工程（図２(r)）が省略でき２回の露光工程
に短縮することができた。
来の３回目の露光工程に関連するレジスト塗布、露光工
程（図２（p））、ドライエッチ工程（図２(q)）及びレ
ジスト除去工程（図２(r)）が省略でき２回の露光工程
に短縮することができた。
【００５８】
【発明の効果】以上詳述したように、本発明の第１の発
明によれば、素子分離工程ならびにその後のｐｏｌｙ−
Ｓｉデポまでの工程で必要であった３回の露光工程の回
数を1回に低減することが可能となる。
明によれば、素子分離工程ならびにその後のｐｏｌｙ−
Ｓｉデポまでの工程で必要であった３回の露光工程の回
数を1回に低減することが可能となる。
【００５９】また、本発明の第２の発明によれば、平坦
化性能の低いＣＭＰを用いた場合においても素子分離工
程ならびにその後のｐｏｌｙ−Ｓｉデポまでの工程で必
要であった３回の露光工程の回数を２回に低減すること
が可能となる。
化性能の低いＣＭＰを用いた場合においても素子分離工
程ならびにその後のｐｏｌｙ−Ｓｉデポまでの工程で必
要であった３回の露光工程の回数を２回に低減すること
が可能となる。
【図１】本発明の実施例1に係る半導体装置の製造方法
を説明する工程図。
を説明する工程図。
【図２】従来の半導体装置の製造方法を説明する工程
図。
図。
【図３】本発明の実施例１に係るその他の半導体装置の
製造方法を説明する工程図。
製造方法を説明する工程図。
【図４】本発明の実施例２に係る半導体装置の製造方法
を説明する工程図。
を説明する工程図。
【図５】本発明の半導体装置の製造方法に係る平坦化加
工方法を説明する平坦化装置の概略図。
工方法を説明する平坦化装置の概略図。
１１…Ｓｉ基板、
１２…基板保護膜、
１３…Ｓｉ窒化膜、
１４…ＳｉＯ2膜、
１５…レジスト膜、
１６…レジスト膜、
１７…ｐｏｌｙ−Ｓｉ膜、
２１…メモリセル領域、
２２…周辺回路領域、
２３…アライメントマーク領域、
２４…ダミーパターン、
２５…ドライエッチングのパターン、
２６…平坦にならない溝、
ＴSTI…素子分離溝深さ（窒化膜表面からの深さ）、
ＴSiO2…デンシファイ後のＳｉＯ2膜厚、
Ｈ21…メモリセル領域２１の素子分離溝の最大幅、
Ｈ22…周辺回路領域２２の素子分離溝の最大幅、
Ｈ23…アライメントマーク領域２３のアライメントパタ
ーンの幅、 ３１…ウェハホルダ、 ３２…ドレッサ、 ３８…固定砥粒盤。
ーンの幅、 ３１…ウェハホルダ、 ３２…ドレッサ、 ３８…固定砥粒盤。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 21/78 Ｓ
21/30 ５０２Ｍ
(72)発明者 山口 宇唯
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 安井 感
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 河村 喜雄
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA67 AA69
AA77 BA02 CA17 CA23 DA23
DA33
5F046 EA01 EA26 EA30
5F083 GA28 NA01 PR01 PR06 PR40
PR42 PR52
Claims (10)
- 【請求項１】半導体基板上の素子分離領域の形成方法に
おいて、所定の領域に基板保護膜とエッチングストッパ
ー膜により構成されるマスク膜を露光により形成する工
程と、前記マスク膜をエッチングマスクとして前記半導
体基板をエッチングして所定の深さの素子分離溝を形成
する工程と、前記素子分離溝を形成した半導体基板上に
絶縁膜を形成する工程と、エッチングストッパー膜まで
前記絶縁膜を研磨する工程を少なくとも含み、これら工
程に含まれる露光工程を１回としたことを特徴とした半
導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、半導体マスクの位置合わせ用アライメントパター
ン部溝の幅は前記絶縁膜の膜厚の２倍より広く、かつ、
アライメントパターン部以外の素子分離溝の幅は前記絶
縁膜の膜厚の２倍より狭いことを特徴とする半導体装置
の製造方法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、前記絶縁膜の膜厚を素子分離溝深さよりも薄くし
たことを特徴とする半導体装置の製造方法。 - 【請求項４】請求項２記載の半導体装置の製造方法にお
いて、前記絶縁膜の膜厚を素子分離溝深さよりも50から
100ナノメートル薄くしたことを特徴とする半導体装置
の製造方法。 - 【請求項５】請求項２記載の半導体装置の製造方法にお
いて、前記絶縁膜の膜厚を素子分離溝深さよりも50から
150ナノメートル薄くしたことを特徴とする半導体装置
の製造方法。 - 【請求項６】請求項２記載の半導体装置の製造方法にお
いて、前記研磨工程に固定砥粒工具による平坦化方法を
用いたことを特徴とする半導体装置の製造方法。 - 【請求項７】請求項６記載の半導体装置の製造方法にお
いて、前記絶縁膜の膜厚を素子分離溝深さよりも50から
100ナノメートル薄くしたことを特徴とする半導体装置
の製造方法。 - 【請求項８】請求項６記載の半導体装置の製造方法にお
いて、前記絶縁膜の膜厚を素子分離溝深さよりも50から
150ナノメートル薄くしたことを特徴とする半導体装置
の製造方法。 - 【請求項９】半導体基板上の素子分離領域の形成方法で
あって、所定の領域に基板保護膜とエッチングストッパ
ー膜により構成されるマスク膜を露光により形成する工
程と、前記マスク膜をエッチングマスクとして前記半導
体基板をエッチングして所定の深さの素子分離溝を形成
する工程と、前記素子分離溝を形成した半導体基板上に
絶縁膜を形成する工程と、前記素子分離溝を形成した領
域以外のレジスト膜を露光により除去する工程と、エッ
チングストッパー膜まで前記絶縁膜を研磨する工程を少
なくとも含み、前記素子分離溝を形成した領域以外のレ
ジスト膜を露光により除去する工程においては、半導体
マスクの位置合わせ用アライメントパターン部に成膜さ
れたレジストの一部を少なくとも除去することを特徴と
する半導体装置の製造方法。 - 【請求項１０】請求項９記載の半導体装置の製造方法に
おいて、該エッチングストッパ膜まで前記絶縁膜を研磨
する工程に固定砥粒工具による平坦化方法を用いたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252372A JP2003068843A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252372A JP2003068843A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068843A true JP2003068843A (ja) | 2003-03-07 |
Family
ID=19080857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252372A Pending JP2003068843A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068843A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076936A (ja) * | 2004-06-30 | 2009-04-09 | Asml Netherlands Bv | 不透明なゲート層の位置合わせ用マーカ、このようなマーカの製作方法、及びリソグラフィ機器でのこのようなマーカの使用 |
| JP2011146733A (ja) * | 2011-03-18 | 2011-07-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012084796A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 半導体装置 |
-
2001
- 2001-08-23 JP JP2001252372A patent/JP2003068843A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076936A (ja) * | 2004-06-30 | 2009-04-09 | Asml Netherlands Bv | 不透明なゲート層の位置合わせ用マーカ、このようなマーカの製作方法、及びリソグラフィ機器でのこのようなマーカの使用 |
| JP2012084796A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 半導体装置 |
| JP2011146733A (ja) * | 2011-03-18 | 2011-07-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3438446B2 (ja) | 半導体装置の製造方法 | |
| JP2687948B2 (ja) | 半導体装置の製造方法 | |
| US5923996A (en) | Method to protect alignment mark in CMP process | |
| KR100552435B1 (ko) | 반도체 웨이퍼 상의 유전체층을 평탄화하는 방법 | |
| US6465897B1 (en) | Method for photo alignment after CMP planarization | |
| EP1408538A1 (en) | Polishing element, cmp polishing device and productions method for semiconductor device | |
| JP2003068843A (ja) | 半導体装置の製造方法 | |
| JP2009147104A (ja) | 使用済み半導体ウエハ又は基板の再生方法 | |
| JPH09293699A (ja) | 半導体装置の製造方法 | |
| US6387808B1 (en) | Method of correcting topographical effects on a micro-electronic substrate | |
| US6110795A (en) | Method of fabricating shallow trench isolation | |
| JPH09148270A (ja) | エッチング方法及び半導体装置の製造方法 | |
| JPH11135617A (ja) | 素子分離領域の形成方法 | |
| US6960411B2 (en) | Mask with extended mask clear-out window and method of dummy exposure using the same | |
| JP2000294627A (ja) | 半導体装置の製造方法 | |
| JPH07297193A (ja) | 集積回路平坦化方法 | |
| JPH08162431A (ja) | 半導体装置の平坦化方法 | |
| JP2003007656A (ja) | 半導体装置の製造方法 | |
| JP2002050682A (ja) | 半導体装置の製造方法およびレチクルマスク | |
| JPH09270398A (ja) | Ｓｏｉ基板の形成方法 | |
| KR100587601B1 (ko) | 반도체소자의 평탄화방법 | |
| JP2000349148A (ja) | 半導体層を有する基板の製造方法 | |
| JP3147073B2 (ja) | 半導体装置の製造方法 | |
| JP3365114B2 (ja) | 半導体装置におけるフィールド酸化膜形成方法、並びにフィールド酸化膜及びトレンチ素子分離領域形成方法 | |
| JP2000021971A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |